JP2008048298A - 半導体集積回路装置 - Google Patents

Abstract

【課題】低消費電流で高精度の電源検出回路を備えた半導体集積回路装置を提供する。
【解決手段】第１電源電圧で動作するスタートアップ回路、自己バイアス型定電流源、基準電圧生成部及び電圧比較回路を有する。上記自己バイアス型定電流源は、第１トランジスタと第２トランジスタのしきい値電圧の差電圧に対応した定電流を第１抵抗素子で形成して第２トランジスタ及び電流ミラー回路を介して上記第１トランジスタにも流す。上記基準電圧生成部は、上記定電流を用いて基準電圧を形成して上記電圧比較回路に供給する。電圧比較回路は、上記基準電圧と第２電源電圧を比較して電源検出信号を形成する。上記スタートアップ回路は、上記第１電源電圧が上記基準電圧以下の所定電圧に到達するまでの間だけ上記基準電圧が上記第１電源電圧に対応した電圧となるような起動電圧を形成する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、例えばパワーオンリット信号を形成する電源検出回路を有するものに利用して有効な技術に関するものである。

パワーオン回路を備えた半導体集積回路装置の例として、特開２００２−０４２４５９号、特開２００１−２１００７６号がある。特開２００２−０４２４５９号においては、複数の電源電圧のうち、任意の電源電圧に対し電源投入検出回路（キャパシタと抵抗により容量結合または充電電圧で判定）を設け、それぞれ電源電圧で動作する回路のためにパワーオンリセット信号を生成する。また、異電位を使用する内部回路に対し、先のパワーオンリセット信号の少なくとも一つが活性状態（リセット中）の間主電源投入検出回路が別のパワーオンリセット信号を生成する。特開２００１−２１００７６号においては、外部電源電圧が低い期間、内部電源電圧の代わりに外部電源電圧を供給する。その期間は、リセット信号発生回路（抵抗の分圧比によりＭＯＳＦＥＴのゲート電圧で判定）の生成するパワーオンリセット信号で規定する。
特開２００２−０４２４５９号 特開２００１−２１００７６号

異電位の複数の電源系統（Ｖint ／Ｖext)をもつＬＳＩは、正常動作として行なわれる電源の投入及び遮断時や異常動作として発生する電源の瞬断時において、ＬＳＩの通常動作電流より１桁以上大きな貫通電流が発生し、そのＬＳＩを実装したシステム全体で異常動作や発熱、ＬＳＩ自身の破壊や特性劣化が起こることが多い。例えば、図１６に示したように、ＬＳＩ内部の異電位間の信号伝達に利用されるレベルシフト回路ＬＳと、その出力信号を入力とする出力バッファＯＢを有するものにおいて、電源電圧Ｖint が低い時にレベルシフト回路ＬＳの内部の状態が電位不定となることに起因してレベルシフト回路ＬＳ自身及び出力回路ＯＢに貫通電流が発生するという現象が生じる。この現象を回避するために、ＬＳＩ内部または外部で発生するパワーオンリセット信号によりレベルシフト回路の信号固定を行うことが必要になる。

前記特許文献１のように基準電圧発生回路を用いない場合は、外部電源電圧（Ｖext)や内部電源電圧（Ｖint)の上昇・下降を検知してパワーオンリセット信号を生成するため、ＣＭＯＳで構成される論理閾値を調整した論理回路（インバータ等）を利用するもの、抵抗の分圧比を用いるもの、単純に容量の充放電時間を利用するものが一般的である。ＣＭＯＳで構成される論理閾値を調整した論理回路（インバータ等）を利用するものは、一般に検知電圧を調整するため、ＣＭＯＳのバラツキ（３σ）と環境温度（Ｔa ）による影響を受け易く、電源電圧の１／２の電圧レベルから検知レベルが離れる程検知精度が荒くなり本来検知したい電圧とかけ離れた電圧でパワーオンリセット信号を解除し、ＬＳＩに誤動作を生じさせる可能性がある。

抵抗の分圧比を用いるものは電圧レベル判定を行うスタティックな方法であり、パワーオンリセット信号を確実に発生させ易いが、スタティックな動作するために常にリーク電流が流れるので、低消費電流化のためにはチップの内部または外部に大きな抵抗が必要となるなど面積／実装コストの増大が問題となることが多い。単純な容量の充放電時間を用いるダイナミックなものは、リーク電流がほとんどないため低消費電流化を目的としたＬＳＩで用いられることが多いが、電源電圧の立ち上がり時間が遅い時、容量充電期間が終了しても内部回路が動作可能な電源電圧に到達する前にパワーオンリセット状態が解除されてしまうという問題がある。また、この方式は、電源電圧が０Ｖから立ち上がる場合は問題なくパワーオンリセット信号を生成するが、電源電圧の瞬断が起きた場合は時定数を生成する容量に残電荷が残るためリセットパルス期間が短くなるケースや、パルスを全く発生しないなどの誤動作を引き起こすという問題がある。

図１７には、本発明に先立って検討されたパワーオンリセット回路の回路図が示されている。このパワーオンリセット回路は、バンドギャップレファレンス回路２を用いて基準電圧Ｖbgr を形成して、電圧比較回路ＣＭＰにより内部電源電圧Ｖint を検知する。つまり、基準電圧Ｖbgr よりも内部電源電圧Ｖint が高くなると、電圧比較回路ＣＭＰの出力信号がロウレベルからとハイレベルに変化し、インバータ回路ＩＮＶを通してリセット信号ｒｓｔをハイレベルからロウレベルにする。リセット信号ｒｓｔは、電源電圧Ｖext の立ち上がりに対応してハイレベルとなり、レベルシフト回路ＬＳの出力信号を強制的に固定レベルにして、内部電源電圧Ｖint が低いことによるレベルシフト回路での貫通電流及び、その出力信号の中間レベルによる出力回路ＯＢでの貫通電流の発生を防止する。

スタートアップ回路１は、電源電圧Ｖext の立ち上がり時にＰチャネルＭＯＳＦＥＴＭＰ３３がオン状態となって、上記バンドギャップレファレンス回路２のＭＯＳＦＥＴＭＮ３０に電流を供給する。このＭＯＳＦＥＴＭＮ３０に電流が流れることにより、ＭＯＳＦＥＴＭＮ３０、ＭＮ３１及びＭＰ３７、ＭＰ３６に電流を流してＭＯＳＦＥＴＭＰ３５、ＭＰ３４にも電流が流れる状態にされてバンドギャップレファレンス回路２が動作状態にされる。

上記リセット信号ｒｓｔは、内部電源電圧Ｖint が上記基準電圧Ｖbgr よりも高くなるとロウレベルとなり、上記レベルシフト回路ＬＳのリセット状態を解除する。これにより、レベルシフト回路ＬＳは、入力信号ｉｎに対応したレベルシフト動作を行うことになる。スタートアップ回路１は、電源電圧Ｖext が所定電圧まで立ち上がると、ＭＯＳＦＥＴＭＰ３０のオン抵抗値がＭＯＳＦＥＴＭＰ３１、３２の合成オン抵抗値よりも小さくなってＭＯＳＦＥＴＭＰ３３をオフ状態にする。これにより、スタートアップ回路１は、バンドギャップレファレンス回路２の動作状態に影響を与えないようにされる。

上記図１７に示したパワーオンリセット回路としてバンドギャップレファレンス回路５を用いる場合は、バンドギャップレファレンス回路２の最低動作電圧（例えば１．２Ｖの基準電圧Ｖbgr に対して２．５Ｖ）以上であれば精度良く電圧判定が出来るが、最低動作電圧以下では基準電圧Ｖbgr が不定となるためパワーオンリセット信号が発生しない場合がある。また抵抗Ｒ２，Ｒ３やバイポーラトランジスタＴ１〜Ｔ３を多用しているため、自己消費電流と面積のトレードオフ関係が問題となる。

本発明の目的は、低消費電流で高精度の電源検出回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置は、第１電源電圧で動作するスタートアップ回路、自己バイアス型定電流源、基準電圧生成部及び電圧比較回路を有する。上記自己バイアス型定電流源は、ダイオード形態にされた第１トランジスタとそれよりも小さなしきい値電圧を持つようにされた第２トランジスタとの差電圧に対応した定電流を第１抵抗素子で形成する。この定電流は、上記第２トランジスタ及び電流ミラー回路を介して上記第１トランジスタに流す。上記基準電圧生成部は、上記自己バイアス型定電流源の電流ミラー回路と電流ミラー形態にされた第３トランジスタで形成された定電流が流れる第２抵抗素子で基準電圧を形成して上記電圧比較回路に供給する。電圧比較回路は、上記基準電圧と上記第１電源電圧とは異なる第２電源電圧を比較して電源検出信号を形成する。上記スタートアップ回路は、上記第１電源電圧が上記基準電圧以下の所定電圧に到達するまでの間上記第１トランジスタ又は第２トランジスタに起動電流が流れるような起動電圧を上記自己バイアス型定電流源に対して供給し、上記基準電圧が上記第１電源電圧に対応した電圧となるような制御電圧を上記基準電圧生成部に対して供給し、上記第１電源電圧が上記所定電圧に到達すると、上記自己バイアス型定電流源に対する上記起動電圧及び上記基準電圧生成部に対する上記制御電圧の供給を停止する。

低消費電流で高精度の電源検出回路を実現できる。

図１には、この発明に係る電源検出回路の一実施例の回路図が示されている。この実施例では、異なる２つの電源電圧Ｖext とＶint で動作する半導体集積回路装置に向けられている。電源電圧Ｖext は、特に制限されないが、３．３Ｖのような電圧とされ、半導体集積回路装置の外部装置のとの信号授受を行う入出力回路Ｉ／Ｏの動作電圧とされる。電源電圧Ｖint は、特に制限されないが、１．５Ｖのような電圧とされ、半導体集積回路装置の内部回路ＬＯＧの動作電圧とされる。上記入出力回路Ｉ／Ｏには、レベルシフト回路ＬＳが設けられる。内部回路ＬＯＧで形成されたＶint 振幅信号は、上記レベルシフト回路ＬＳによりＶext 振幅信号に変換され、出力回路ＯＢを通して外部端子ＴＥＸから出力される。外部端子ＴＥＸから入力された入力信号は、入力回路ＩＢに取り込まれ、レベルシフト回路ＬＳによりＶint 振幅信号に変換されて内部回路ＬＯＧに伝えられる。なお、上記入力回路ＩＢにレベルシフト機能を設けるようにしてもよい。

上記レベルシフト回路ＬＳ及び出力回路ＯＢでの貫通電流の発生を防止するため電源検出回路ＶＩＮＴＤＥＴが設けられる。電源検出回路ＶＩＮＴＤＥＴは、スタートアップ回路１、自己バイアス型定電流源２、基準電圧生成部３及び電圧比較回路ＣＭＰとインバータ回路ＩＮＶから構成される。

自己バイアス型定電流源２は、次の回路により構成される。ＮチャネルＭＯＳＦＥＴＭＮ３とＭＮ４は、ＮチャネルＭＯＳＦＥＴＭＮ３の電流密度がＭＮ４に比べて大きくされることにより、大きなしきい値電圧を持つようにされる。上記ＭＯＳＦＥＴＭＮ３のドレインとゲートとを接続してダイオード構成とし、ソースに回路の接地電位（ＶＳＳ）を供給する。このＭＯＳＦＥＴＭＮ３とＭＮ４のゲートとを共通接続し、ソースと回路の接地電位（ＶＳＳ）との間に抵抗Ｒ１が設けられる。抵抗Ｒ１には、上記ＭＯＳＦＥＴＭＮ３とＭＮ４のしきい値電圧差に対応した定電圧が供給される。上記ＭＯＳＦＥＴＭＮ４に流れる定電流は、電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭＰ８，ＭＮ７を介して上記ＭＯＳＦＥＴＭＮ３に帰還される。上記ＭＯＳＦＥＴＭＰ７とＭＰ８のサイズ比を等しくし、ＭＯＳＦＥＴＭＮ３とＭＮ４に同じ電流を流すようにした場合、上記ＭＯＳＦＥＴＭＮ３に比べてＭＮ４のサイズがＮ倍にされる。これにより、上記ＭＯＳＦＥＴＭＮ３とＭＮ４の電流密度がＮ対１にされる。

上記自己バイアス型定電流源２は、上記ＰチャネルＭＯＳＦＥＴＭＰ７，ＭＰ８とＮチャネルＭＯＳＦＥＴＭＮ３，ＭＮ４のカレントミラー回路をそれぞれ１段（Ｖth分）縦積みにした回路構成であり、ＰチャネルＭＯＳＦＥＴ側からのミラー電流はノードｐｂｉｓ、ＮチャネルＭＯＳＦＥＴ側からのミラー電流はノードｎｂｉｓのバイアス端子によって他のアナログ回路（例えばＯＰアンプのバイアス電流）に供給される。

上記自己バイアス型定電流源２は、上記スタートアップ回路１に接続されている。上記自己バイアス型定電流源２は、外部電源電圧Ｖext が動作可能な電源電圧に達していてもカレントミラーがオンまたはオフする２つの安定状態を持つため、必然的にスタートアップ回路１が必要である。スタートアップ回路１は、自己バイアス型定電流源よりバイアス端子（ｐｂｉｓ及びｎｂｉｓ）を受けたカレントミラーＭＯＳＦＥＴＭＰ１及びＭＮ１はそれぞれダイオード接続されたＭＯＳＦＥＴＭＰ２，ＭＰ３及びＭＰ４，ＭＰ５に接続されている。外部電源電圧Ｖext が０Ｖの時は、スタートアップ回路１のカレントミラーＭＯＳＦＥＴＭＰ１及びＭＮ１もダイオード接続されたＭＯＳＦＥＴＭＯＳＦＥＴＭＰ２，ＭＰ３及びＭＰ４，ＭＰ５もオフしている。

外部電源電圧Ｖext が上昇するに従いカレントミラーＭＯＳＦＥＴＭＰ１はオフであっても電流注入ＭＯＳＦＥＴＭＰ６のゲート電位が低いため電流注入ＭＯＳＦＥＴＭＰ６がオンしノードｎｂｉｓの電位を外部電源電圧Ｖext まで上昇させる。また、カレントミラーＭＯＳＦＥＴＭＮ１もオフであるがダイオード接続されたＭＯＳＦＥＴＭＰ４，ＭＰ５が外部電源電圧Ｖext の上昇に従いオンするため電流注入ＭＯＳＦＥＴＭＮ２のゲート電位も上昇しノードｐｂｉｓの電位がグランド電位ＶＳＳ（０Ｖ）まで下がる。したがって、自己バイアス型定電流源２に起動がかかる。

外部電源電圧Ｖext がさらに高くなるとカレントミラーＭＯＳＦＥＴＭＰ１，ＭＮ１がオンすることで、電流注入ＭＯＳＦＥＴＭＰ６及びＭＮ２はオフとなる方向に働く。なお、カレントミラーＭＯＳＦＥＴＭＰ１，ＭＮ１はダイオード接続されたＭＯＳＦＥＴＭＰ２，ＭＰ３及びＭＰ４，ＭＰ５よりＷ／Ｌ（サイズ）比が大きくなるように定数が決められている。

このような自己バイアス型定電流源２に対して基準電圧生成部３が設けられる。飽和領域で動作するＭＯＳＦＥＴ（ダイオード接続したＰチャネルＭＯＳＦＥＴ）ＭＰ１２と、と線形動作するＭＯＳＦＥＴ（常時オンするようにゲート電位をグランド電位ＶＳＳに固定したＰチャネルＭＯＳＦＥＴ）ＭＰ１０，ＭＰ１１を縦積みした回路にカレントミラーＭＯＳＦＥＴＭＰ９を通して上記自己バイアス型定電流源２で形成された定電流を流すことで、飽和領域で動作するＭＯＳＦＥＴＭＰ１２の負温特をもつゲート，ソース間電圧Ｖgsと線形動作するＭＯＳＦＥＴＭＰ１０，ＭＰ１１の正の温特を持つゲート，ソース間電圧Ｖgsが打ち消しあい温度依存性が比較的フラットな基準電圧Ｖthref （約１．０Ｖ〜１．２Ｖ付近）を生成する。

電圧比較回路ＣＭＰは、上記基準電圧Ｖthref と内部電源電圧Ｖint とを比較して出力信号を形成する。この比較出力信号は、インバータ回路ＩＮＶで増幅されてパワーオンリセット信号ｒｓｔを生成し、前記入出力回路Ｉ／Ｏに伝えられて、貫通電流を防止するためにレベルシフト回路ＬＳの出力信号を強制的に固定レベルにして、後述するように内部電源電圧Ｖint が低いことによるレベルシフト回路ＬＳでの貫通電流及び、その出力信号の中間レベルによる出力回路ＯＢでの貫通電流の発生を防止する。

図２には、図１の電源検出回路の動作を説明するための特性図が示されている。外部電源電圧Ｖext が低い時、自己バイアス型定電流源２のスタートアップ回路１によりバイアス端子ｐｂｉｓがグランド電位ＶＳＳまで下がるため、基準電圧生成部３のカレントミラーＭＯＳＦＥＴＭＰ９が線形領域で動作するため基準電圧Ｖthref が外部電源電圧Ｖext 近くまで上昇する。したがって、基準電圧Ｖthref が正常な電圧（約１．０Ｖ〜１．２Ｖ付近）に到達するまでの電圧範囲Ａでは、内部電源電圧Ｖint が外部電源電圧Ｖext 以下であれば電圧比較回路ＣＭＰの出力が反転することはない。したがって、リセット信号ｒｓｔによりレベルシフト回路ＬＳが固定されたままとなる。一方、基準電圧Ｖthref が正常な電圧（約１．０Ｖ〜１．２Ｖ付近）に到達した後は、電圧範囲Ｂのように内部電源電圧Ｖint がこの基準電圧Ｖthref を横切った時点で、電圧比較回路ＣＭＰの出力が反転してハイレベルになり、インバータ回路ＩＮＶを通したリセット信号ｒｓｔがロウレベルに解除されレベルシフト回路ＬＳは通常動作が可能となる。なお、前記図１７のバンドギャップレファレンス回路２に対応した基準電圧Ｖbgr が比較のために示されている。

図３には、この発明に係る電源検出回路の他の一実施例の回路図が示されている。この実施例では、内部回路ＬＯＧ、入出力回路Ｉ／Ｏの入力回路ＩＢや外部端子ＴＥＸが省略して示されている。基準電圧Ｖthref を生成する基準電圧生成部３は、電流パスを２つのＰＭＯＳ側及びＮＭＯＳ側のカレントミラーＭＯＳＦＥＴＭＰ９とＭＮ５と線形動作するＭＯＳＦＥＴＭＰ１０，ＭＰ１１から構成したものである。上記ＭＯＳＦＥＴＭＮ５が、前記ダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１２に置き換えられたものであり、基本動作は図１の実施例と近いためにほぼ同様の効果が得られる。

図４には、この発明に係る電源検出回路の他の一実施例の回路図が示されている。この実施例では、前記図３と同様に内部回路ＬＯＧ、入出力回路Ｉ／Ｏの入力回路ＩＢや外部端子ＴＥＸが省略して示されている。基準電圧Ｖthref を生成する基準電圧生成部３は、図３と同様なＮＭＯＳ側のカレントミラーＭＯＳＦＥＴＭＮ５で形成される。この実施例では、基準電圧Ｖthref を生成する電流パスからダイオード接続した飽和領域で動作するＭＯＳＦＥＴＭＰ１２を削除し、図３と同様なＮＭＯＳ側のカレントミラーＭＯＳＦＥＴＭＮ５と線形動作するＭＯＳＦＥＴＭＯＳＦＥＴＭＰ１０，ＭＰ１１から構成したものである。基準電圧Ｖthref が正常な電圧（約１．０Ｖ〜１．２Ｖ付近）に到達するまでの電圧範囲Ａであって、ノードｎｂｉｓが一定になるまでは、ゲートに回路の接地電位が与えられたＰチャネルＭＯＳＦＥＴＭＰ９より前記同様に基準電圧Ｖthref が外部電源電圧Ｖext 近くまで上昇する。このように基本動作は図１、図２に近いため、前記とほぼ同様の効果が得られる。

図５には、この発明に係る電源検出回路の更に他の一実施例の回路図が示されている。この実施例の電源検出回路は、前記図１、３の実施例とは異なり、外部電源電圧の検知を行うようにされる。同図においても、前記同様に内部回路ＬＯＧ、入出力回路Ｉ／Ｏの入力回路ＩＢや外部端子ＴＥＸが省略して示されている。この実施例の電源電圧検出回路ＶＥＸＴＤＥＴは、前記同様なスタートアップ回路１をもつ自己バイアス型定電流源２と電圧比較回路ＣＭＰ及びインバータ回路ＩＮＶから構成される。つまり、前記図１や図３の基準電圧生成部３が設けられない。

前記実施例の動作説明で述べたと同様に、外部電源電圧（Ｖext ）が０Ｖの時は、スタートアップ回路１のカレントミラーＭＯＳＦＥＴＭＰ１，ＭＮ１もダイオード接続されたＭＯＳＦＥＴＭＰ２，ＭＰ３及びＭＰ４，ＭＰ５もオフしている。外部電源電圧Ｖext が上昇するに従いカレントミラーＭＯＳＦＥＴＭＰ１はオフであっても電流注入ＭＯＳＦＥＴＭＰ６のゲート電位が低いため電流注入ＭＯＳＦＥＴＭＰ６がオンしノードｎｂｉｓの電位が外部電源電圧Ｖext まで上昇する。カレントミラーＭＯＳＦＥＴＭＮ１もオフであるがダイオード接続されたＭＯＳＦＥＴＭＰ４，ＭＰ５が外部電源電圧Ｖext の上昇に従いオンするため電流注入ＭＯＳＦＥＴＭＮ２のゲート電位も上昇しノードｐｂｉｓの電位が回路の接地電位ＶＳＳまで下がる。したがって、自己バイアス型定電流源２に起動がかかる。

外部電源電圧Ｖext が更に高くなると、カレントミラーＭＯＳＦＥＴＭＰ１，ＭＮ１がオンすることで、電流注入ＭＯＳＦＥＴＭＰ６及びＭＮ２はオフとなる方向に働く。したがって、図６の特性図に示すように、ノードｐｂｉｓとｎｂｉｓのクロスポイントが必ず存在するが、外部電源電圧Ｖext で動作するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのそれぞれしきい値の和２Ｖthとほぼ同じである。このクロスポイントを電圧比較回路ＣＭＰで比較することで前記同様にインバータ回路ＩＮＶを通してパワーオンリセット信号ｒｓｔを発生させる。つまり、外部電源電圧Ｖext がクロスポイントを超えて高くなると、を電圧比較回路ＣＭＰの出力信号がハイレベルとなり、前記同様にインバータ回路ＩＮＶの出力信号がロウレベルとなってパワーオンリセット信号ｒｓｔをロウレベルとしてリセット状態を解除させる。

図７には、この発明に係る電源検出回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１の電源電圧検出回路ＶＩＮＴＤＥＴの回路を応用して外部電源電圧検出回路ＶＥＸＴＤＥＴを構成するものである。つまり、前記図１の電圧比較回路ＣＭＰに入力される入力電圧として、図１の内部電源電圧Ｖint に代えて、ダイオード接続されたＰチャネルＭＯＳＦＥＴＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰ１６から構成された分圧回路で外部電源電圧Ｖext を分圧した分圧電圧Ｖext/n を形成して前記基準電圧生成部３で形成された温度依存性が比較的フラットな基準電圧Ｖthref （約１．０Ｖ〜１．２Ｖ付近）とを比較することで外部電源電圧Ｖext の上昇及び下降を検知しパワーオンリセット信号ｒｓｔを発生させる。基準電圧Ｖthref と分圧電圧Ｖext/n との関係で、検出したい外部電源電圧Ｖext の電圧が設定される。

図８には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。異電位である外部電源電圧Ｖext と内部電源電圧Ｖint をもつ半導体集積回路装置ＬＳＩに、外部電源電圧検出回路ＶＥＸＴＤＥＴ及び内部電源電圧検出回路ＶＩＮＴＤＥＴが搭載される。上記外部電源電圧検出回路ＶＥＸＴＤＥＴは、前記図５又は図７に示したような回路で構成される。上記内部電源電圧検出回路ＶＩＮＴＤＥＴは、前記図１、図３又は図４に示したような回路で構成される。

半導体集積回路装置ＬＳＩのチップ外周に沿って入力／出力回路ＩＯＢが配置される。この入力／出力回路ＩＯＢは、外部電源電圧Ｖext で動作する。半導体集積回路装置ＬＳＩの内部には、内部回路として中央処理装置（マイクロプロセッサ又は制御論理回路）ＣＰＵと、メモリＲＡＭが設けられる。これらのＣＰＵ、ＲＡＭは、内部電源電圧Ｖint で動作するようにされる。これら内部電源電圧Ｖint で動作する回路エリアは、ハッチングで示している。上記ＣＰＵとＲＡＭとの間の信号Ｓ４は、上記内部電源電圧Ｖint に対応した信号レベルにされる。ＲＡＭと入力／出力回路ＩＯＢとの間の信号授受は、レベルシフト回路ＬＳ１を通して行われる。

ＲＡＭ側信号Ｓ０は、レベルシフト回路ＬＳ１を通して内部電源電圧Ｖint に対応した信号振幅が外部電源電圧Ｖext に対応した信号振幅Ｓ１に変換して伝えられる。逆に、入力／出力回路ＩＯＢ側の信号Ｓ１は、レベルシフト回路ＬＳ１を通して内部電源電圧Ｖint に対応した信号振幅Ｓ０に変換して伝えられる。同様に、ＣＰＵ側信号Ｓ２は、レベルシフト回路ＬＳ２を通して内部電源電圧Ｖint に対応した信号振幅が外部電源電圧Ｖext に対応した信号振幅Ｓ３に変換して伝えられる。逆に、入力／出力回路ＩＯＢ側の信号Ｓ３は、レベルシフト回路ＬＳ２を通して内部電源電圧Ｖint に対応した信号振幅Ｓ２に変換して伝えられる。上記レベルシフト回路ＬＳ１とＬＳ２は、内部電源電圧Ｖint と外部電源電圧Ｖext により動作するようにされる。上記レベルシフト回路ＬＳ１，ＬＳ２と入力／出力回路ＩＯＢとにより、前記入出力回路Ｉ／Ｏが構成される。

外部電源電圧検出回路ＶＥＸＴＤＥＴは、半導体集積回路装置ＬＳＩの外部電源電圧Ｖext で動作する回路が配置される領域に置かれ、内部電源電圧検出回路ＶＩＮＴＤＥＴは、内部電源電圧Ｖint で動作する回路が配置される領域に置かれる。これらの出力信号ｒｓｔ−ｉｎ及びｒｓｔ−ｅｘを制御論理（ＯＲ回路等）で処理して形成されたパワーオンリセット信号ｒｓｔをレベルシフト回路ＬＳに供給して、前記不定レベルが生じないように回路ノードを固定化するのに使用している。

図９には、図８の半導体集積回路装置の動作を説明するための波形図が示されている。外部電源電圧Ｖext は、例えば３．３Ｖにされ、内部電源電圧Ｖint は、例えば１．５Ｖにされる。この例では、約１．０のような基準電圧Ｖthref に内部電源電圧Ｖint に到達するまでの間リセット信号ｒｓｔがハイレベルとなり、レベルシフト回路ＬＳ１，ＬＳ２の回路ノードが前記不定レベルとならないような固定レベルにされて貫通電流の発生が防止される。

図１０には、図８の半導体集積回路装置の他の動作を説明するための波形図が示されている。図８の半導体集積回路装置では、外部電源電圧検出回路ＶＥＸＴＤＥＴと内部電源電圧Ｖint が設けられている。したがって、同図にａで示した時間帯において、異常動作として発生する電源の瞬断により、外部電源電圧Ｖext が低下するが、安定化又は寄生容量の影響で内部電源電圧Ｖint がそのままの電圧を維持した場合にも、外部電源電圧Ｖext の低下に対応して外部電源電圧検出回路ＶＥＸＴＤＥＴが検出信号ｒｓｔ−ｅｘを形成するので、制御論理を通してパワーオンリセット信号ｒｓｔが形成されてレベルシフト回路ＬＳ１，ＬＳ２の固定化が可能となる。

図１１には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例では、異電位である外部電源電圧Ｖext と前記ＣＰＵ用の内部電源電圧Ｖint2と前記メモリＲＡＭ用の内部電源電圧Ｖint1をもつ半導体集積回路装置ＬＳＩに、外部電源電圧検出回路ＶＥＸＴＤＥＴ及び内部電源電圧検知回路ＶＩＮＴＤＥＴ１及び内部電源電圧検知回路ＶＩＮＴＤＥＴ２が設けられる。この実施例では、前記メモリＲＡＭ用の内部電源電圧Ｖint1と前記ＣＰＵ用の内部電源電圧Ｖint2とが独立して供給される。これに応じて、上記のように２つの内部電源電圧検知回路ＶＩＮＴＤＥＴ１と２が設けられる。この半導体集積回路装置ＬＳＩは例えば内部電源遮断機能を持ち、スタンバイ時にはＣＰＵのリーク電流を抑制するため内部電源電圧Ｖint2の供給を停止する。これに対して、データ保持のために内部電源電圧Ｖint1のみ供給することが可能にされる。なお内部電源電圧Ｖint2の遮断時には、ＲＡＭとＣＰＵ間の信号が不定となるため、クリンチ回路により信号が所望の信号レベルに固定される。

外部電源電圧検出回路ＶＥＸＴＤＥＴは、半導体集積回路装置ＬＳＩの外部電源電圧Ｖext で動作する回路が配置される領域に置かれ、内部電源電圧検出回路ＶＩＮＴＤＥＴ２は、ＣＰＵ用の内部電源電圧Ｖint2で動作する回路が配置される領域に置かれる。内部電源電圧検出回路ＶＩＮＴＤＥＴ１は、ＲＡＭ用の内部電源電圧Ｖint1で動作する回路が配置される領域に置かれる。これらの外部電源電圧検出回路ＶＥＸＴＤＥＴ及び内部電源電圧検出回路ＶＩＮＴＤＥＴ１，２の出力信号ｒｓｔ−ｅｘ及びｒｓｔ−ｉｎ１，ｒｓｔ−ｉｎ２を制御論理（ＯＲ回路等）で論理処理してパワーオンリセット信号ｒｓｔが形成され、レベルシフト回路ＬＳ１，ＬＳ２に固定及びクリンチ回路の不定レベルの固定化に使用される。

図１２には、図１１の半導体集積回路装置の動作を説明するための波形図が示されている。スタンバイ時にＣＰＵのリーク電流を抑制するため内部電源電圧Ｖint2の供給を停止されたときには、内部電源電圧検出回路ＶＩＮＴＤＥＴ２により形成された出力信号ｒｓｔ−ｉｎ２に基づきリセット信号ｒｓｔが形成される。これにより、ＣＰＵのみの電源電圧Ｖint2が遮断されたとき、及び再投入されたときにリセット信号ｒｓｔが形成されてレベルシフト回路ＬＳ１，ＬＳ２に固定及びクリンチ回路の不定レベルの固定化が行われる。

図１３には、図１１の半導体集積回路装置の他の動作を説明するための波形図が示されている。同図にａで示した時間帯において、異常動作として発生する電源の瞬断により、外部電源電圧Ｖext が低下するが、安定化又は寄生容量の影響で内部電源電圧Ｖint1, Ｖint2がそのままの電圧を維持した場合にも、外部電源電圧Ｖext の低下に対応して外部電源電圧検出回路ＶＥＸＴＤＥＴが検出信号ｒｓｔ−ｅｘを形成するので、制御論理を通してパワーオンリセット信号ｒｓｔが形成されてレベルシフト回路ＬＳ１，ＬＳ２の固定化が可能となる。

図１４には、この発明に係る半導体集積回路装置に用いられるレベルシフト回路ＬＳと出力回路ＯＢの一実施例の回路図が示されている。レベルシフト回路ＬＳは、外部電源電圧Ｖext で動作する回路部分と、内部電源電圧Ｖint で動作する回路部分からなる。上記内部電源電圧Ｖint で動作する回路部分としては、Ｖint で動作するＰチャネルＭＯＳＦＥＴＭＰ２６とＮチャネルＭＯＳＦＥＴＭＮ２４からなるＣＭＯＳインバータ回路である。このＣＭＯＳインバータ回路（ＭＰ２６，ＭＮ２４）は、Ｖint レベルの入力信号ｉｎの反転信号を形成する。それ故、Ｖint レベルの入力信号ｉｎを形成する内部回路で上記入力信号ｉｎの反転信号が存在すれば省略可能である。

上記入力信号ｉｎは、ＰチャネルＭＯＳＦＥＴＭＰ２０とＮチャネルＭＯＳＦＥＴＭＮ２０のゲートに供給される。上記ＮチャネルＭＯＳＦＥＴＭＮ２０のソースには、回路の接地電位が供給される。上記ＰチャネルＭＯＳＦＥＴＭＰ２０のソースと外部電源電圧Ｖext との間にはＰチャネルＭＯＳＦＥＴＭＰ２１が設けられる。上記入力信号ｉｎは、上記ＣＭＯＳインバータ回路で反転されて、ＰチャネルＭＯＳＦＥＴＭＰ２２とＮチャネルＭＯＳＦＥＴＭＮ２２のゲートに供給される。上記ＮチャネルＭＯＳＦＥＴＭＮ２２のソースには、回路の接地電位が供給される。上記ＰチャネルＭＯＳＦＥＴＭＰ２２のソースと外部電源電圧Ｖext との間にはＰチャネルＭＯＳＦＥＴＭＰ２３が設けられる。上記ＰチャネルＭＯＳＦＥＴＭＰ２１のゲートは、上記ＭＯＳＦＥＴＭＰ２２，ＭＮ２２のドレインと接続され、上記ＰチャネルＭＯＳＦＥＴＭＰ２３のゲートは、上記ＭＯＳＦＥＴＭＰ２０，ＭＮ２０のドレインと接続されてラッチ回路を構成する。

上記ラッチ回路の一方の入出力であるＰチャネルＭＯＳＦＥＴＭＰ２３のゲートと、ＰチャネルＭＯＳＦＥＴＭＰ２０とＮチャネルＭＯＳＦＥＴＭＮ２０のドレインとの接続ノードと回路の接地電位との間にＮチャネルＭＯＳＦＥＴＭＮ２１が設けられる。また、上記ラッチ回路の他方の入出力であるＰチャネルＭＯＳＦＥＴＭＰ２１のゲートと、ＰチャネルＭＯＳＦＥＴＭＰ２２とＮチャネルＭＯＳＦＥＴＭＮ２２のドレインとの接続ノードと外部電源電圧Ｖext との間にＰチャネルＭＯＳＦＥＴＭＮ２４が設けられる。前記パワーオンリセット信号ｒｓｔは、上記ＮチャネルＭＯＳＦＥＴＭＮ２１のゲートに伝えられる。上記前記パワーオンリセット信号ｒｓｔは、インバータ回路ＩＮＶ１を通して反転されて上記ＰチャネルＭＯＳＦＥＴＭＰ２４のゲートに伝えられる。

出力回路ＯＢは、次の回路により構成される。上記レベルシフト回路の出力信号ＬＳout を受けるインバータ回路ＩＮＶ２と、その出力信号を反転するインバータ回路ＩＮＶ３により相補信号が形成される。上記インバータ回路ＩＮＶ２の出力信号は、駆動回路としてのインバータ回路ＩＮＶ５を通してＮチャネル出力ＭＯＳＦＥＴＭＮ２３のゲートに伝えられる。上記インバータ回路ＩＮＶ３の出力信号は、駆動回路としてのインバータ回路ＩＮＶ４を通してＰチャネル出力ＭＯＳＦＥＴＭＰ２５のゲートに伝えられる。上記出力ＭＯＳＦＥＴＭＰ２３のソースは回路の接地電位が与えられ、ドレインが前記外部端子ＴＥＸに接続されるパッドＰＡＤと接続される。上記出力ＭＯＳＦＥＴＭＰ２５のソースは外部電源電圧Ｖext が与えられ、ドレインが前記外部端子ＴＥＸに接続されるパッドＰＡＤと接続される。

上記レベルシフト回路ＬＳ及び出力回路ＯＢを構成するＭＯＳＦＥＴは、上記内部電源電圧Ｖint で動作するＰチャネルＭＯＳＦＥＴＭＰ２６、ＮチャネルＭＯＳＦＥＴＭＮ２４を除いて外部電源電圧Ｖext に対応した高耐圧ＭＯＳＦＥＴで構成される。

この実施例では、入力信号ｉｎが電位不定のときには、前記外部電源電圧検出回路ＶＥＸＴＤＥＴ又は内部電源電圧検出回路ＶＩＮＴＤＥＴによりリセット信号ｒｓｔがハイレベルとなり、ＭＯＳＦＥＴＭＮ２１をオン状態にしてＰチャネルＭＯＳＦＥＴＭＰ２３をオン状態にする。また、リセット信号ｒｓｔのハイレベルに対応してインバータ回路（ＭＰ２６，ＭＮ２４）の出力信号がロウレベルとなり、ＰチャネルＭＯＳＦＥＴＭＰ２４をオン状態にしてＰチャネルＭＯＳＦＥＴＭＰ２１をオフ状態にする。この結果、レベルシフト回路ＬＳの出力信号ＬＳout が外部電源電圧Ｖext に対応したハイレベルに固定されて、出力回路ＯＢに中間レベルが供給されることがなく、上記レベルシフト回路ＬＳ自体及び出力回路ＩＢでの前記図１６に示したような貫通電流を防止することができる。

図１５には、この発明に係る半導体集積回路装置に用いられる電源電圧検出回路の一実施例の回路図が示されている。同図は、前記図５に対応した電圧比較回路ＣＭＰの具体的回路が示されている。この電圧比較回路ＣＭＰは、他の電源電圧検出回路ＶＩＮＴＤＥＴの電圧比較回路あるいは半導体集積回路装置に形成されるオペアンプとして利用することができる。

差動形態のＮチャネルＭＯＳＦＥＴＭＮ６とＭＮ７の共通ソースと回路の接地電位との間に動作電流を形成する電流源としてのＮチャネルＭＯＳＦＥＴＭＮ１０が設けられる。このＭＯＳＦＥＴＭＮ１０のゲートは、前記自己バイアス型定電流源２のノードｎｂｉｓが供給されてカレントミラー形態にされる。上記一方の差動ＭＯＳＦＥＴＭＮ６のドレインと電源電圧Ｖext との間には、ＰチャネルＭＯＳＦＥＴＭＰ２０とＭＰ２１で構成されたカレントミラー回路が設けられる。上記ＭＯＳＦＥＴＭ２１のドレインと回路の接地電位との間には、ＮチャネルＭＯＳＦＥＴＭＮ８とＭＮ９で構成されたカレントミラー回路が設けられる。上記他方の差動ＭＯＳＦＥＴＭＮ７のドレインと電源電圧Ｖext との間には、ＰチャネルＭＯＳＦＥＴＭＰ２２とＭＰ２３で構成されたカレントミラー回路が設けられる。そして、上記ＰチャネルＭＯＳＦＥＴＭＰ２３のドレインとＮチャネルＭＯＳＦＥＴＭＮ９のドレインが接続されて電源電圧Ｖext と回路の接地電位までのフル振幅が可能な出力信号が形成される。この出力信号は、インバータ回路ＩＮＶを通して反転されて上記パワーオンリセット信号ｒｓｔが形成される。

正常動作として行なわれる電源の投入及び遮断時や異常動作として発生する電源の瞬断時において、半導体集積回路装置ＬＳＩ内部で貫通電流が発生することが防止される。このような貫通電流を全て防止するには、レベルシフト回路ＬＳの入力側である内部電源電圧Ｖint で動作する論理回路等の内部状態が飽和領域から線形領域に遷移することで確定する電圧レベル２Ｖth−in（内部回路用ＣＭＯＳのＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのしきい値電圧の和：例えば約０．４Ｖ）以上の電圧レベルからレベルシフト回路ＬＳの出力側である外部電源電圧Ｖext で動作する論理回路等の内部状態が飽和領域から線形領域に遷移することで確定する電圧レベル２Ｖth−ex（ＩＯＢ回路用ＣＭＯＳのＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのそれぞれしきい値電圧の和：例えば約０．８Ｖ）異常までパワーオンリセット信号ｒｓｔでレベルシフタの出力を固定すれば良い。

前記実施例の内部電源電圧検知回路ＶＩＮＴＤＥＴは、電圧レベル２Ｖth−inかつ２Ｖth−ex以上の基準電圧Ｖthref （例えば約１．０Ｖ）と内部電源電圧Ｖint を電圧比較回路ＣＭＰで比較してパワーオンリセット信号ｒｓｔを生成する。つまり、ＰチャネルＭＯＳＦＥＴＭＰ７，ＭＰ８とＮチャネルＭＯＳＦＥＴＭＮ３，ＭＮ４のカレントミラー回路をそれぞれ１段（Ｖth分）縦積みにした自己バイアス型定電流源３よりミラーした定電流を用いて基準電圧生成部３により温度依存性が比較的フラットな基準電圧Ｖthref （約１．０Ｖ〜１．２Ｖ付近）を生成し、内部電源電圧Ｖint と比較するものである。そして、電源電圧Ｖext が基準電圧Ｖthref 以上の場合は、常に正常動作が可能であるが、基準電圧Ｖthref 以下の場合は、自己バイアス型定電流源２のスタートアップ回路１の特性を利用し、Ｖthref ≒Ｖext とすることで電圧比較回路ＣＭＰに内部電源電圧Ｖint は立ち上がっていないと判断させて、パワーオンリセット信号ｒｓｔを確実に形成することができるものである。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、内部電源電圧Ｖint は、外部端子から供給されるの他に上記外部電源電圧Ｖext を内部で降圧したものであってもよい。この降圧電圧を形成するために上記基準電圧Ｖthref を利用するものであってもよい。パワーオンリセット信号ｒｓｔは、前記内部の不定レベルによる貫通電流を防止するもの他、内部回路の初期値、例えばレジスタやラッチ回路の初期値を設定するもの等電源電圧検出信号として広く利用することができる。この発明は、電源電圧検出回路を有する半導体集積回路装置（例：マイコン、システムＬＳＩ等）に広く利用することができる。

この発明に係る電源検出回路の一実施例を示す回路図である。 図１の電源検出回路の動作を説明するための特性図である。 この発明に係る電源検出回路の他の一実施例を示す回路図である。 この発明に係る電源検出回路の他の一実施例を示す回路図である。 この発明に係る電源検出回路の更に他の一実施例を示す回路図である。 図５の電源検出回路の動作を説明するための特性図である。 この発明に係る電源検出回路の更に他の一実施例を示す回路図である。 この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。 図８の半導体集積回路装置の動作を説明するための波形図である。 図８の半導体集積回路装置の他の動作を説明するための波形図である。 この発明に係る半導体集積回路装置の他の一実施例を示す概略ブロック図である。 図１１の半導体集積回路装置の動作を説明するための波形図である。 図１１の半導体集積回路装置の他の動作を説明するための波形図である。 この発明に係る半導体集積回路装置に用いられるレベルシフト回路ＬＳと出力回路ＯＢの一実施例を示す回路図である。 この発明に係る半導体集積回路装置に用いられる電源電圧検出回路の一実施例を示す具体的回路図である。 本発明に先立って検討されたレベルシフト回路ＬＳと出力回路ＯＢの回路図である。 本発明に先立って検討されたパワーオンリセット回路の回路図である。

符号の説明

１…スタートアップ回路、２…自己バイアス型定電流源、３…基準電圧生成部、４…分圧回路、５…バンドギャップレファレンス回路、ＬＳ…レベルシフト回路、ＯＢ…出力回路、ＩＯＢ…入力／出力回路、Ｉ／Ｏ…入出力回路、ＣＭＰ…電圧比較回路、ＩＮＶ，ＩＮＶ１〜ＩＮＶ５…インバータ回路、ＭＰ１〜ＭＰ３９…ＰチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ３１…ＮチャネルＭＯＳＦＥＴ、Ｔ１〜Ｔ３…バイポーラトランジスタ、ＶＩＮＴＤＥＴ…内部電源電圧検出回路、ＶＥＸＴＤＥＴ…外部電源電圧検出回路、ＲＡＭ…メモリ、ＣＰＵ…中央処理装置、ＬＯＧ…内部回路、ＴＥＸ…外部端子。

Claims (12)

1. 第１電源電圧で動作する第１回路と、
   上記第１電源電圧より低い第２電源電圧で動作する第２回路と、
   上記第１電源電圧で動作するスタートアップ回路と、
   上記第１電源電圧で動作する自己バイアス型定電流源と、
   上記第１電源電圧で動作し、上記自己バイアス型定電流源で形成された定電流を用いて基準電圧を形成する基準電圧生成部と、
   上記第１電源電圧で動作し、上記基準電圧と上記第２電源電圧に対応した電圧とを受けて電源検出信号を形成する電圧比較回路とを有し、
   上記自己バイアス型定電流源は、
   ダイオード形態にされた第１トランジスタと、
   上記第１トランジスタのしきい値電圧より小さなしきい値電圧を持つようにされた第２トランジスタと、
   上記第２トランジスタに流れる電流を受けて、上記第１トランジスタに流れる電流を形成する電流ミラー回路と、
   上記第１トランジスタと第２トランジスタのしきい値電圧の差電圧に対応した定電流を上記第２トランジスタに流す第１抵抗素子とを有し、
   上記基準電圧生成部は、
   上記自己バイアス型定電流源の電流ミラー回路と電流ミラー形態にされた第３トランジスタと、
   上記第３トランジスタの定電流が供給されて上記基準電圧を形成する第２抵抗素子とを有し、
   上記スタートアップ回路は、
   上記第１電源電圧が上記基準電圧以下の所定電圧に到達するまでの間上記第１トランジスタ又は第２トランジスタに起動電流が流れるような起動電圧を上記自己バイアス型定電流源に対して供給し、上記基準電圧が上記第１電源電圧に対応した電圧となるような制御電圧を上記基準電圧生成部に対して供給し、
   上記第１電源電圧が上記所定電圧に到達すると、上記自己バイアス型定電流源に対する上記起動電圧及び上記基準電圧生成部に対する上記制御電圧の供給を停止する半導体集積回路装置。
2. 請求項１において、
   上記第１トランジスタと第２トランジスタのしきい値電圧の差電圧は、上記第１トランジスタと第２トランジスタに流れる電流の電流密度比に対応したバンドギャップ電圧を利用する半導体集積回路装置。
3. 請求項２において、
   上記第１乃至第３トランジスタはＭＯＳＦＥＴであり、
   上記第２抵抗素子は、線形動作するＭＯＳＦＥＴと飽和動作するＭＯＳＦＥＴの直列回路を含む半導体集積回路装置。
4. 請求項３において、
   上記電流ミラー回路は、ＰチャネルＭＯＳＦＥＴで構成され、
   上記第１、第２トランジスタは、ＮチャネルＭＯＳＦＥＴであり、
   上記３トランジスタは、上記電流ミラー回路の出力側ＰチャネルＭＯＳＦＥＴとゲート及びドレインが共通接続されたＰチャネルＭＯＳＦＥＴであり、
   上記線形動作するＭＯＳＦＥＴは、ゲートに回路の接地電位が供給され、基板ゲートに上記基準電圧が供給されたＰチャネルＭＯＳＦＥＴであり、
   上記飽和動作するＭＯＳＦＥＴは、ゲート及びドレインに回路の接地電位が供給されたＰチャネルＭＯＳＦＥＴである半導体集積回路装置。
5. 請求項３において、
   上記電流ミラー回路は、ＰチャネルＭＯＳＦＥＴで構成され、
   上記第１、第２トランジスタは、ＮチャネルＭＯＳＦＥＴであり、
   上記３トランジスタは、上記第１トランジスタと電流ミラー形態にされたＮチャネルＭＯＳＦＥＴであり、
   上記線形動作するＭＯＳＦＥＴは、ゲートに回路の接地電位が供給され、基板ゲートに上記基準電圧が供給されたＰチャネルＭＯＳＦＥＴであり、
   上記飽和動作するＭＯＳＦＥＴは、ゲートに回路の接地電位が供給され、ソースに上記第１電源電圧が供給されたＰチャネルＭＯＳＦＥＴである半導体集積回路装置。
6. 請求項５において、
   上記第１回路は、
   上記第２回路で形成された信号を受けて、上記第１電源電圧に対応した信号振幅に変換するレベル変換回路と、このレベル変換回路の出力信号を外部端子に出力する出力回路とを有し、
   上記電圧検出信号は、上記レベル変換回路の出力信号を上記第１電源電圧又は回路の接地電位に固定するＭＯＳＦＥＴをオン状態にする半導体集積回路装置。
7. 第１電源電圧で動作するスタートアップ回路と、
   上記第１電源電圧で動作する自己バイアス型定電流源と、
   上記第１電源電圧で動作して電源検出信号を形成する電圧比較回路とを有し、
   上記自己バイアス型定電流源は、
   ダイオード形態にされた第１トランジスタと、
   上記第１トランジスタのしきい値電圧より小さなしきい値電圧を持つようにされた第２トランジスタと、
   上記第２トランジスタに流れる電流を受けて、上記第１トランジスタに流れる電流を形成する電流ミラー回路と、
   上記第１トランジスタと第２トランジスタのしきい値電圧の差電圧に対応した定電流を上記第２トランジスタに流す第１抵抗素子とを有し、
   上記電圧比較回路は、
   上記自己バイアス型定電流源で形成された定電流を動作電流とする差動増幅回路を有し、
   上記差動増幅回路の差動入力には、上記電流ミラー回路に供給されるバイアス電圧と上記第１トランジスタに供給されるバイアス電圧とが供給され、
   上記スタートアップ回路は、
   上記第１電源電圧が所定電圧に到達するまでの間上記第１トランジスタ又は第２トランジスタに起動電流が流れるような起動電圧を上記自己バイアス型定電流源に対して供給し、
   上記第１電源電圧が所定電圧に到達すると、上記自己バイアス型定電流源に対する上記起動電圧の供給を停止するする半導体集積回路装置。
   請求項５において、
8. 請求項７において、
   上記第１トランジスタと第２トランジスタのしきい値電圧の差電圧は、上記第１トランジスタと第２トランジスタに流れる電流の電流密度比に対応したバンドギャップ電圧を利用する半導体集積回路装置。
9. 請求項８において、
   上記電流ミラー回路及び上記第１及び第２トランジスタはＭＯＳＦＥＴで構成される半導体集積回路装置。
10. 上記第１電源電圧で動作するスタートアップ回路と、
    上記第１電源電圧で動作する自己バイアス型定電流源と、
    上記第１電源電圧で動作し、上記自己バイアス型定電流源で形成された定電流を用いて基準電圧を形成する基準電圧生成部と、
    上記第１電源電圧で動作し、上記基準電圧と上記第１電源電圧の分圧電圧とを受けて電源検出信号を形成する電圧比較回路とを有し、
    上記自己バイアス型定電流源は、
    ダイオード形態にされた第１トランジスタと、
    上記第１トランジスタのしきい値電圧より小さなしきい値電圧を持つようにされた第２トランジスタと、
    上記第２トランジスタに流れる電流を受けて、上記第１トランジスタに流れる電流を形成する電流ミラー回路と、
    上記第１トランジスタと第２トランジスタのしきい値電圧の差電圧に対応した定電流を上記第２トランジスタに流す第１抵抗素子とを有し、
    上記基準電圧生成部は、
    上記自己バイアス型定電流源の電流ミラー回路と電流ミラー形態にされた第３トランジスタと、
    上記第３トランジスタの定電流が供給されて上記基準電圧を形成する第２抵抗素子とを有し、
    上記スタートアップ回路は、
    上記第１電源電圧が上記基準電圧以下の所定電圧に到達するまでの間上記第１トランジスタ又は第２トランジスタに起動電流が流れるような起動電圧を上記自己バイアス型定電流源に対して供給し、上記基準電圧が上記第１電源電圧に対応した電圧となるような制御電圧を上記基準電圧生成部に対して供給し、
    上記第１電源電圧が上記所定電圧に到達すると、上記自己バイアス型定電流源に対する上記起動電圧及び上記基準電圧生成部に対する上記制御電圧の供給を停止するする半導体集積回路装置。
11. 請求項１０において、
    上記第１トランジスタと第２トランジスタのしきい値電圧の差電圧は、上記第１トランジスタと第２トランジスタに流れる電流の電流密度比に対応したバンドギャップ電圧を利用する半導体集積回路装置。
12. 請求項１１において、
    上記電流ミラー回路及び上記第１乃至第３トランジスタはＭＯＳＦＥＴで構成される半導体集積回路装置。
    

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