KR20080001288A - 내부전압 발생 장치 - Google Patents

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Abstract

본 발명은 온도에 대해 의존성을 갖도록 내부전압을 검출하는 회로에 관한 것으로서, 온도증가에 대응하여 부(-) 특성을 갖는 기준전압을 생성하는 기준전압 생성수단, 및 내부전압을 인가받아 그 전위레벨을 검출하고, 검출결과에 따라 펌핑 제어신호(bbeb)를 드라이빙하며, 상기 펌핑 제어신호(bbeb)는 상기 기준전압과 같은 온도 특성을 갖는 내부전압 검출수단을 포함한다.
Detector, Reference voltage, Temperature

Description

내부전압 발생 장치{INTERNAL VOLTAGE GENERATOR}
도 1은 종래의 기술에 따른 백 바이어스 전압(VBB)이 생성되는 과정을 도시한 블록도.
도 2는 도 1에 도시된 백 바이어스 전압 검출부의 구현예를 상세히 도시한 회로도.
도 3은 본 발명의 실시 예에 따른 백 바이어스 전압(VBB) 생성되는 과정을 도시한 블록도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 기준전압 생성기를 상세히 도시한 회로도.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 백 바이어스 전압 검출부를 상세히 도시한 회로도.
도 6은 도 3에 도시된 본 발명의 다른 실시예에 따른 백 바이어스 전압 검출부를 상세히 도시한 회로도.
도 7은 종래의 기술과 본 발명의 기술에서 온도의 변화에 따라 검출된 백 바이어스 전압의 전위레벨을 도시한 그래프.
본 발명은 반도체 소자에서 내부전압을 검출하는 회로에 관한 것으로, 특히, 온도에 대해 의존성을 갖도록 내부전압을 검출하는 회로에 관한 것이다.
반도체 메모리 소자의 초고속, 고밀도, 저전력화에 따라 DRAM에서는 내부전압을 사용하여 왔다. 내부전압을 생성하기 위해서는 기준(Reference)전위를 만들고, 생성된 기준전위를 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등을 이용하여 만든다.
차지 펌핑(charge pumping)을 이용한 대표적인 내부전압으로는 승압전압(VPP)과 백 바이어스 전압(VBB)이 있다. 또한, 다운 컨버팅(down converting) 이용한 대표적인 내부전압으로는 코어전압(VCORE)이 있다.
일반적으로 승압전압(VPP)은 셀을 액세스하기 위해 셀 트랜지스터의 게이트 (또는 워드 라인(Word line))에 셀 데이터의 손실이 없도록 외부전원전압(VDD)보다 높은 전위를 인가하기 위해 만든다.
또한, 백 바이어스 전압(VBB)은 셀에 저장되어 있는 데이터의 손실을 막기 위해서 셀 트랜지스터의 벌크에 외부접지전압(VSS)보다 낮은 전위를 인가하기 위해 만든다.
그리고, 코어전압(VCORE)은 전력손실을 줄이고 안정된 코어의 동작을 위해 외부전원전압(VDD)를 다운 컨버팅(down converting)하여 외부전원전압(VDD)보다 낮 고 동작영역 내에서는 외부전원전압(VDD)의 변동에 대해 일정한 전위를 유지하도록 증폭기(op-amp)등을 사용하여 만든다.
그런데, 전술한 내부전압을 생성하기 위해서는 먼저, 생성하려는 내부전압의 현재 전위레벨을 검출하고, 검출된 정보를 바탕으로 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)을 해야한다.
도 1은 종래의 기술에 따른 백 바이어스 전압(VBB)이 생성되는 과정을 도시한 블록도 이다.
도 1을 참조하면, 종래기술에 따른 백 바이어스 전압(VBB)이 차지 펌핑(charge pumping)을 통해 생성되는 과정을 알 수 있다.
첫째, 백 바이어스 전압 검출부(10)는 백 바이어스 전압 펌핑부(30)에서 피드백되는 백 바이어스 전압(VBB)을 입력받아 백 바이어스 전압 펌핑부(30)의 구동을 제어하는 펌핑 제어신호(bbeb)를 출력한다.
둘째, 백 바이어스 전압 펌핑부(20)는 펌핑 제어신호(bbeb)에 응답하여 오실레이터(Oscillator)와, 펌프제어기(Pump Controller), 및 펌프(Pump)를 거치는 내부전원전압 펌핑 과정을 통해 백 바이어스 전압(VBB)을 생성한다.
도 1에 도시된 백 바이어스 전압 검출부(10) 및 백 바이어스 전압 펌핑부(20)를 포함하여 DRAM에서 백 바이어스 전압을 생성하는 과정은 다음과 같다.
DRAM에 외부 전원이 인가되고 이 전위가 DRAM 내부에 전달되어 DRAM을 동작시킬 수 있을 정도의 일정 전위가 되면 파워 업 신호를 띄운다. (이 후 파워 업 펄스가 만들어지고 이 펄스는 모든 플로팅 노드를 초기화한다.)
파워 업 신호가 뜨면 DRAM은 차지 펌핑(charge pumping)과 다운 컨버팅(down converting)을 통해 내부전원을 만들기 시작한다. 이때까지 백 바이어스 전압(VBB)의 전위는 접지전위이다. 이런 상황에서 백 바이어스 전압 검출부(10)는 백 바이어스(VBB)전압이 코어전압(VCORE)보다 낮은 전위임을 감지하여 펌핑 제어신호(bbeb)를 활성화시켜 백 바이어스 전압 펌핑부(20)를 구동하게 한다.
도 2는 도 1에 도시된 백 바이어스 전압 검출부의 구현예를 상세히 도시한 회로도이다.
도 2를 참조하면, 백 바이어스 전압 검출부(10)는 온도의 변동에 대해 일정한 백 바이어스 전압(VBB)을 검출하는 검출기(12)와, 검출기(12)의 출력전압에 응답하여 코어전압(VCORE) 또는 접지전압(VSS)으로 드라이빙하는 드라이버(14), 및 드라이버(14)의 출력신호를 외부전압(VDD) 또는 접지전압(VSS)으로 레벨 쉬프팅하는 레벨 쉬프터(16)를 구비한다.
백 바이어스 전압 검출부(10)의 동작을 설명하면 다음과 같다. 제1PMOS트랜지스터(P1)의 게이트, 소스, 드레인, 벌크에 각각 접지전압(VSS), 코어전압(VCORE), 검출 노드(DET_NODE), 코어전압(VCORE)이 연결되어 있다. 또 제2PMOS트랜지스터(P2)의 게이트, 소스, 드레인, 벌크에 각각 백 바이어스 전압(VBB), 검출 노드(DET_NODE), 접지전압(VSS), 코어전압(VCORE)이 연결되어 있다. 백 바이어스 전압(VBB)의 전위를 검출하는 것은 전술한 제1PMOS트랜지스터(P1)와 제2PMOS트랜지스터(P2)에 걸리는 부하의 차이를 이용한다. 예를 들어 백 바이어스 전압(VBB)의 절대값이 낮아 제2PMOS트랜지스터(P2)에 걸리는 부하가 커지게 되면 검출 노 드(DET_NODE)에 걸리는 전압이 드라이버(14)의 논리적인 문턱 전압(logic threshold) - 스위칭 포인트이다. 일반적으로 코어전압(VCORE)을 반으로 나눈 값과 같다. - 보다 높은 값을 가지게 되어 드라이빙 노드(D_NODE)에 걸리는 전압을 접지전압(VSS)으로 출력한다.
드라이빙 노드(D_NODE)에 걸리는 전압이 접지전압(VSS)이므로 레벨 쉬프터(16)에서는 레벨 쉬프팅 동작이 일어나지 않는다. 즉, 펌핑 제어신호(bbeb)는 로직'로우'(Low)로 활성화되어서 백 바이어스 전압 펌핑부(20)를 구동하게 된다.
반대로 백 바이어스 전압(VBB)의 절대값이 충분히 커서 제2PMOS트랜지스터(P2)에 걸리는 부하가 작아지게 되면 검출 노드(DET_NODE)에 걸리는 전압이 드라이버(14)의 논리적인 문턱 전압(logic threshold)보다 낮은 값을 가지게 되어 드라이빙 노드(D_NODE)에 걸리는 전압을 코어전압(VCORE)으로 출력한다.
드라이빙 노드(D_NODE)에 걸리는 전압이 코어전압(VCORE)이므로 레벨 쉬프터(16)에서는 외부전압(VDD)으로 레벨 쉬프팅한다. 즉, 펌핑 제어신호(bbeb)는 로직'하이'(High)로 비활성화되어서 백 바이어스 전압 펌핑부(20)를 구동하지 않는다.
백 바이어스 전압 펌핑부(20)가 동작하면 백 바이어스 전압의 절대값이 커지고, 백 바이어스 전압 펌핑부(20)가 동작하지 않으면 백 바이어스 전압의 절대값이 작아지므로 백 바이어스 전압(VBB)은 항상 일정한 전위레벨을 유지하게 된다.
하지만, 종래의 기술에 따른 백 바이어스 전압 검출부(10)는 온도에 대한 의존성이 없다. 즉, 온도의 변동에 상관없이 항상 일정한 전위레벨을 유지한다.
이는 검출기(12)의 제1PMOS트랜지스터(P1)와 제2PMOS트랜지스터(P2)의 소스(source)와 벌크(bulk) 사이에 걸리는 전압인 Vbs와, 게이트(gate)와 소스(source) 사이에 걸리는 전압인 Vgs, 및 소스(source)와 드레인(drain) 사이에 걸리는 전압인 Vds가 트랜지스터의 동작 영역 부근에서 거의 같은 값을 갖고, 두 개의 트랜지스터가 같은 PMOS트랜지스터이기 때문에 온도에 따른 저항 특성이 같아지기 때문인데 이는 다음과 같은 문제점을 발생시킨다.
먼저, 트랜지스터의 문턱 전압(Vth)은 온도가 낮을수록 커지는 특성 때문에 낮은 온도에서는 메모리 셀의 tWR(Write Recovery Time)이 길어지는 문제점이 생긴다.
마찬가지로, 높은 온도에서는 누출전류(leakage current)가 증가하므로 리프레쉬(refesh) 시간이 짧아지는 문제점이 생긴다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 온도에 대해 의존성을 갖도록 내부전압을 검출하는 회로를 포함하는 반도체 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 온도증가에 대응하여 부(-) 특성을 갖는 기준전압을 생성하는 기준전압 생성수단; 및 내부 전압을 인가받아 그 전위레벨을 검출하고, 검출결과에 따라 펌핑 제어신호(bbeb)를 드라이빙하며, 상기 펌핑 제어신호(bbeb)는 상기 기준전압과 같은 온도 특성을 갖는 내부전압 검출수단을 포함하는 내부전압 발생 장치를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 온도증가에 대응하여 부(-) 특성을 갖는 기준전압을 생성하는 기준전압 생성수단; 내부전압을 인가받아 그 전위레벨을 검출하고, 검출결과에 따라 펌핑 제어신호(bbeb)를 드라이빙하며, 상기 펌핑 제어신호(bbeb)는 상기 기준전압과 같은 온도 특성을 갖는 내부전압 검출수단; 및 상기 펌핑 제어신호(bbeb)의 논리레벨에 응답하여 펌핑구동함으로써 상기 내부전압을 생성하는 내부전압 펌핑수단을 포함하는 내부전압 발생 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 백 바이어스 전압(VBB) 생성되는 과정을 도시한 블록도 이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 백 바이어스 전압(VBB)이 생성되는 과정을 알 수 있다.
첫째, 기준전압 생성기(100)는 밴드 갭(band gap) 회로로서 PV(Process, Voltage)의 변동에는 영향을 받지 않지만, 온도가 증가함에 따라 전위레벨이 감소하는 기준전압(VREFB)을 출력한다.
둘째, 백 바이어스 전압 검출부(10)는 기준전압 생성기(100)로부터 출력되는 기준전압(VREFB)와 백 바이어스 전압 펌핑부(30)에서 피드백되는 백 바이어스 전압(VBB)을 입력받아 백 바이어스 전압 펌핑부(30)의 구동을 제어하는 펌핑 제어신호(bbeb)를 출력한다.
셋째, 백 바이어스 전압 펌핑부(20)는 펌핑 제어신호(bbeb)에 응답하여 오실레이터(Oscillator)와, 펌프제어기(Pump Controller), 및 펌프(Pump)를 거치는 내부전원전압 펌핑 과정을 통해 백 바이어스 전압(VBB)을 생성한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 기준전압 생성기를 상세히 도시한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 기준전압 생성기(100)는, 온도증가에 대응하여 부(-) 특성을 갖는 기준전압(VREFB)을 생성한다.
여기서, 부(-) 특성은, 온도가 증가하는 것에 응답하여 전위레벨이 감소하는 기준전압(VREFB)을 생성하는 경우를 의미한다. 마찬가지로, 온도가 감소하는 것에 응답하여 전위레벨이 증가하는 기준전압(VREFB)을 생성하는 경우를 의미한다.
본 발명의 실시예에 따른 기준전압 생성기(100)의 구성요소를 설명하면 다음과 같다.
온도의 증가에 대응하여 정(+) 특성을 갖는 제1전류(IPTAT)와 부(-) 특성을 갖는 제2전류(ICTAT)를 생성하는 전류생성부(120), 및 제1전류(IPTAT)와 제2전 류(ICTAT)를 일정비율(K:M)로 합한 제3전류(K*IPTAT + M*ICTAT)에 비례하여 기준전압(VREFB)의 전위레벨을 결정함으로써 기준전압(VREFB)이 온도의 증가에 대응하여 부(-) 특성을 갖도록하는 전위레벨 결정부(140)을 구비한다.
여기서, 전류생성부(120)는, 제1바이폴라 트랜지스터(Q1)의 제1이미터 전류(IE1)에 비례하는 제1베이스-이미터 전압(VBE1)을 설정된 저항값을 갖는 제3저항(R3)에 공급하여 제1전류(IPTAT)를 생성하며, 제1이미터 전류(IE1)는 제2바이폴라 트랜지스터(Q2)의 제2이미터 전류(IE2)에 일정배수(*N)의 크기를 갖는 제1전류 생성부(122), 및 제1전류 생성부(122)에 캐스캐이드(cascade) 연결되고, 제2이미터 전류(IE2)에 비례하는 제2베이스-이미터 전압(VBE2)을 설정된 저항값을 갖는 제4저항(R4)에 공급하여 제2전류(ICTAT)를 생성하는 제2전류 생성부(124)을 구비한다.
또한, 전위레벨 결정부(140)는, 제1전류(IPTAT)에 K배수의 크기를 갖는 전류(K*IPTAT)와 제2전류(ICTAT)에 M배수의 크기를 갖는 전류(M*ICTAT)를 합한 제3전류(K*IPTAT + M*ICTAT)를 설정된 저항값을 갖는 제5저항(R5)에 공급하여 기준전압(VREFB)을 생성한다.
본 발명의 실시예에 따른 기준전압 생성기(100)에서 기준전압(VREFB)을 생성하는 원리는 다음과 같다.
기준전압 생성기(100)는, 공정에 대해 변화가 작은 버티칼 바이폴라 접합 트랜지스터(Vertical PNP Bipolar Junction Transistor, Q1, Q2)를 사용한다. 즉, 바이폴라 접합 트랜지스터의 온도특성을 이용하여 온도의 증가에 따라 흐르는 전류의 양이 증가하게 되는 PTAT(Proportional To Absolute Temperature) 항(IPTAT, M*IPTAT)과 온도의 증가에 따라 흐르는 전류의 양이 감소하게 되는 CTAT(Complementary proportional To Absolute Temperature) 항(ICTAT, K*ICTAT)을 만들고 이들의 조합으로 PV(Process, Voltage)의 변동에는 영향을 받지 않지만, 온도(Temperature)에는 의존성을 갖는 기준전압(VREFB)를 생성한다.
회로를 분석해 보면, A노드와 B노드가 op-amp1에 의해 가상접속(virtually shorted) 되었으므로, N:1의 비를 가지는 두 바이폴라 접합 트랜지스터(Q1,Q2)의 베이스-에미터 전류로 표현되는 일반적인 다이오드 전류 대 전압에 관한 식은 다음과 같다.
Figure 112006046831147-PAT00001
Figure 112006046831147-PAT00002
Figure 112006046831147-PAT00003
여기서, IQ1,IQ2는 각각의 바이폴라 접합 트랜지스터(Q1,Q2)에 흐르는 베이스-에미터 전류이다. 그러므로, A노드와 B노드의 전위가 같은 경우 R3저항을 통해 흐 르는 IPTAT전류는 다음과 같다.
Figure 112006046831147-PAT00004
그리고, 동일한 상황에서 R4저항을 통해 흐르는 ICTAT전류는 다음과 같다.
Figure 112006046831147-PAT00005
동일한 크기의 PMOS에 동일한 양의 전류가 흐른다는 가정하에 P5전류는 P1전류에 비례한다.
Figure 112006046831147-PAT00006
위와 동일한 가정하에 P4전류도 P3전류에 비례한다.
Figure 112006046831147-PAT00007
그러므로 P4와 P5전류는 각각 K*ICTAT와 M*IPTAT이다.
계산된 기준전압(VREFB)은 다음과 같다.
Figure 112006046831147-PAT00008
온도 보상이 일어나도록 N,R3, R4, R6, K, M, 값을 적절히 조절해 주면 출력전압(VBG)는 PVT변화에 대하여 일정한 전위레벨을 갖게 된다. 일반적으로는 N, R3, R4, R5 값은 고정하고 K, M 값만을 조절하여 PTAT항과 CTAT항의 전류량을 조절한다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 백 바이어스 전압 검출부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 백 바이어스 전압 검출부(200)는, 백 바이어스 전압(VBB)을 인가받아 그 전위레벨을 검출하고, 검출결과에 따라 펌핑 제어신호(bbeb)를 드라이빙(driving)한다. 여기서, 펌핑 제어신호(bbeb)는 기준전압(VREFB)과 같은 온도 특성 - 온도의 증가에 대해 부(-) 특성 - 을 갖는다.
본 발명의 실시예에 따른 백 바이어스 전압 검출부(200)의 구성요소는 다음과 같다.
백 바이어스 전압(VBB)을 인가받아 그 전위레벨을 온도변화에 무관한 특성을 갖는 검출전압(DET)으로서 검출하는 전위레벨 검출부(220)와, 검출전압(DET)과 기준전압(VREFB)의 전위레벨을 비교함으로써 기준전압(VREFB)과 같은 온도 특성을 갖도록 비교전압(comp)의 전위레벨을 변동하는 비교부(240), 및 비교전압(comp)의 전위레벨에 응답하여 펌핑 제어신호(bbeb)를 드라이빙하는 드라이빙부(250)를 포함한다.
또한, 펌핑 제어신호(bbeb)를 설정된 전위레벨로 쉬프팅 - 도 5에서는 코어전압(VCORE)에서 외부전압(VDD)으로 쉬프팅 - 하는 전위레벨 쉬프팅 부(260)를 더 포함한다.
여기서, 전위레벨 검출부(220)는, 코어전압(VCORE)과 접지전압(VSS) 사이에서 제1저항소자(222)와 제2저항소자(224)를 직렬로 연결하고, 제1저항소자(222)와 제2저항소자(224)의 접속 노드(DET_NODE)에서 제1저항소자(222)와 제2저항소자(224)의 저항 차이를 이용하여 검출전압(DET)을 생성한다.
또한, 전위레벨 검출부의 구성요소 중 제1저항소자(222)는 게이트(gate)로 입력받은 접지전압(VSS)에 응답하여 드레인(drain)-소스(source) 접속된 코어전압(VCORE)과 접속 노드(DET_NODE)의 연결을 제어하는 제1PMOS트랜지스터(P1)을 구비함으로써 접지전압(VSS)의 전위레벨에 응답하여 저항값이 변동된다.
또한, 전위레벨 검출부의 구성요소 중 제2저항소자(224)는 게이트(gate)로 입력받은 백 바이어스 전압(VBB)에 응답하여 드레인(drain)-소스(source) 접속된 접속 노드(DET_NODE)와 접지전압(VSS)의 연결을 제어하는 제2PMOS트랜지스터(P2)를 구비함으로써 백 바이어스 전압(VBB)의 전위레벨에 응답하여 저항값이 변동된다.
그리고, 비교부(240)는, 기준전압(VREFB)의 전위레벨에 응답하여 비교부(240)를 인에이블(enable)시키거나 디스에이블(disable)시키는 인에이블 제어부(242)와, 설정된 저항값을 가지며 검출전압(DET)으로부터 자신의 저항값에 의해 하강되는 전압만큼 감소된 전압을 제어 노드(C_NODE)에 출력하는 제3저항소자(244)와, 제3저항소자(244)와 같은 저항값을 가지며, 기준전압(VREFB)으로부터 자신의 저항값에 의해 하강되는 전압만큼 감소된 전압을 출력 노드(Q_NODE)에 출력하는 제4저항소자(246), 및 제어노드(C_NODE)에 걸린 전압에 응답하여 출력노드(Q_NODE)에 걸리는 비교전압(comp)의 전위레벨을 조절하는 미러회로(248)를 구비한다.
즉, 비교부(240)는, 검출전압(DET)이 감소할 때, 제어노드(C_NODE)에 걸리는 전압이 상승하고, 출력노드(Q_NODE)에 걸리는 전압이 하강한다. 마찬가지로, 검출전압(DET)이 증가할 때, 제어노드(C_NODE)에 걸리는 전압이 하강하고, 출력노드(Q_NODE)에 걸리는 전압이 상승한다.
또한, 비교부(240)의 구성요소 중 인에이블 제어부(242)는, 비교부(240)의 커런트 소스(current source)로서, 기준전압(VREB)의 전위레벨에 응답하여 전류미러(VREFB)가 접지전압(VSS)과 연결되는 것을 제어하는 제1NMOS트랜지스터(N1)를 포함한다.
또한, 비교부(240)의 구성요소 중 제3저항소자(242)는, 게이트(gate)로 입력받은 검출전압(DET)에 응답하여 드레인(drain)-소스(source) 접속된 제어노드(c_node)와 커런트 소스(current source)가 연결되는 것을 제어하는 제2NMOS트랜지스터(N2)를 포함한다.
또한, 비교부(240)의 구성요소 중 제4저항소자(246)는, 게이트(gate)로 입력받은 기준전압(VREFB)에 응답하여 드레인(drain)-소스(source) 접속된 출력노드(Q_NODE)와 커런트 소스(current source)가 연결되는 것을 제어하는 제3NMOS트랜지스터(N3)를 포함한다.
그리고, 드라이빙부(250)는, 비교전압(comp)의 전위레벨에 응답하여 코어전압(VCORE) 또는 접지전압(VSS) 중 어느 하나의 전압을 선택하여 드라이빙 노드(D_NODE)로 드라이빙(driving)한다.
또한, 드라이빙부(250)는, 게이트(gate)로 입력받은 비교전압(comp)의 전위레벨에 응답하여 소스(source)-드레인(drain) 접속된 코어전압(VCORE)과 드라이빙 노드(D_NODE)가 연결되는 것을 제어하는 제3PMOS트랜지스터(P3), 및 게이트(gate)로 입력받은 비교전압(comp)의 전위레벨에 응답하여 드레인(drain)-소스(source) 접속된 드라이빙 노드(D_NODE)와 접지전압(VSS)이 연결되는 것을 제어하는 제4NMOS트랜지스터(N4)를 구비한다.
이상에서 살펴본 바와 같이 본 실시 예를 적용하면, 온도에 대해 의존성을 갖는 기준전압을 사용하여 백 바이어스 전압(VBB)을 검출함으로써 백 바이어스 전압(VBB)역시 온도에 대해 의존성을 갖게 한다.
특히, 본 발명에서는 온도의 증가에 대해 백 바이어스 전압(VBB)의 절대값의 크기를 감소시킨다. 즉, 낮은 온도에서 백 바이어스 전압(VBB)의 절대값의 크기가 증가하므로 메모리 셀의 tWR(Write recovery time) fail을 감소시킬 수 있다.
마찬가지로, 높은 온도에서 백 바이어스 전압(VBB)의 절대값의 크기가 감소 하므로 누출전류(leakage current)의 증가를 방지할 수 있다. 즉, 리프레쉬(refesh) 시간이 짧아지는 것을 방지할 수 있다.
또한, 검출회로(200) 내부에 백 바이어스 전압(VBB)의 전위레벨을 검출한 검출전압(DET)과 기준전압(VREFB)을 비교하기 위한 비교회로(242)를 추가함으로써 검출회로(200)의 응답(response)특성도 좋아진다.
도 6은 도 3에 도시된 본 발명의 다른 실시예에 따른 백 바이어스 전압 검출부를 상세히 도시한 회로도이다.
도 6을 참조하면, 도 5에 도시된 본 발명의 실시예와 비교 및 드라이빙부(240), 및 전위레벨 쉬프팅 부(260)는 같은 구성을 갖는다. 하지만, 전위레벨 검출부(220a)의 구성요소가 다르다.
즉, 도 5에 도시된 본 발명의 실시예에 따른 전위레벨 검출부(220)에서는 저항값이 변동하는 제1저항소자(222) 및 제2저항소자(224)를 사용했지만, 도 6에 도시된 본 발명의 다른 실시예에 따른 전위레벨 검출부(220a)에서는 고정된 저항값을 갖는 제1저항소자(222a)와 제2저항소자(224a)를 구비한다.
여기서, 도 6에 도시된 본 발명의 다른 실시예에 따른 전위레벨 검출부(220a)의 구성요소 중 제1저항소자(222a)는, 코어전압(VCORE)과 접속 노드(DET_NODE)에 직렬 연결되고, 설정된 저항값을 갖는 제1저항(R1)을 구비한다. 마찬가지로, 제2저항소자(224a)는, 접속 노드(DET_NODE)와 백 바이어스 전압(VBB)에 직렬 연결되고, 설정된 저항값을 갖는 제2저항(R2)을 구비한다.
도 5에 도시된 본 발명의 실시예를 사용하여 검출되는 백 바이어스 전 압(VBB)에 비해 도 6에 도시된 본 발명의 다른 실시예를 사용하여 검출되는 백 바이어스 전압(VBB)이 PV(Process, Voltage) 변동에 대해 더 적은 영향을 받는다.
도 7은 종래의 기술과 본 발명의 기술에서 온도의 변화에 따라 검출된 백 바이어스 전압의 전위레벨을 도시한 그래프이다.
도 7을 참조하면, 종래의 기술에서는 온도의 변화에 따라 백 바이어스 전압(VBB)의 전위레벨이 변동하지 않는 것을 알 수 있다. 하지만, 본 발명의 기술에서는 온도의 증가에 따라 백 바이어스 전압(VBB)의 전위레벨이 감소하는 것을 알 수 있다. 즉, 본 발명의 기술에서는 온도의 변동에 대해 백 바이어스 전압(VBB)의 전위레벨이 변동한다.
전술한 본 발명의 실시 예에서는 반도체 소자 내부에서 사용되는 내부전압 중 백 바이어스 전압(VBB)에 대해 설명했다. 하지만, 본 발명의 기술은 반도체 소자에서 사용되는 모든 내부전압 중 온도 보상이 필요한 내부전압을 생성하는 내부전압생성회로의 검출회로에 적용할 수 있다.
즉, 반도체 소자의 센스 앰프(sens-amp)에서 사용되는 코어NMOS트랜지스터(core NMOS transistor)의 웰 바이어스 전압(well-bias)을 검출할 때 본 발명의 기술을 적용하여 온도의 증가에 대해 전위레벨 절대값이 감소하는 특성을 갖도록 할 수 있다. 이는 온도의 증가에 대해 전위레벨이 증가하는 NMOS트랜지스터의 문턱전압(Vt)에 영향을 받지 않는 코어NMOS트랜지스터(core NMOS transistor)를 구현할 수 있도록 한다.
또한, 반도체 소자의 센스 앰프(sens-amp)에서 사용되는 코어PMOS트랜지스 터(core PMOS transistor)의 웰 바이어스 전압(well-bias)으로 사용되는 승압전압(VPP)의 경우에는 온도의 증가에 대해 전위레벨 절대값이 증가하는 특성을 갖도록 할 수 있다. 이는 온도의 증가에 대해 전위레벨이 감소하는 PMOS트랜지스터의 문턱전압(Vt)에 영향을 받지 않도록 할 뿐만 아니라 PMOS트랜지스터의 소스-드레인(source-drain)간 전압의 증가에 의한 온(ON) 전류보상효과도 함께 얻을 수 있다.
또한, 보통 ZTC(Zero-temperature coefficient) 부근에서 동작하는 저전력(Low-VDD)제품에서는 온도의 변화에 대해 NMOS트랜지스터의 문턱전압(Vt)보다 PMOS트랜지스터의 문턱전압(Vt)이 더 크게 변동하는데, 이때 본 발명의 기술을 사용하여 PMOS트랜지스터의 ZTC(Zero-temperature coefficient)를 감소시킴으로써 PMOS트랜지스터의 문턱전압(Vt) 변동 값을 NMOS트랜지스터의 문턱전압(Vt) 변동 값과 비슷하게 만들어 줄 수 있다. 즉, 온도 변화에 따른 타이밍 미스매칭(timing mismatching) 문제를 개선할 수 있다.
그리고, 본 발명의 기술은 반도체 소자의 내부전압뿐만 아니라 온도에 따라 셀프 리프레쉬 주기를 변화시키는 장치에도 사용이 가능하다.
전술한 본 발명은 온도에 대해 의존성을 갖는 기준전압을 사용하여 백 바이어스 전압(VBB)을 검출함으로써 백 바이어스 전압(VBB)이 온도에 대한 의존성을 갖도록 한다. 이로 인하여 메모리 셀의 tWR(Write recovery time) fail에 대한 마 진(margin)을 확보하고, 누출전류(leakage current)의 증가를 방지할 수 있다. 즉, 리프레쉬(refesh) 시간이 짧아지는 것을 방지할 수 있다. 이는 수율(yield)의 향상을 가지고 올뿐만 아니라 이를 통한 테스트 어빌리티(test ability)의 향상도 함께 가져와 테스트 비용 및 테스트 시간을 절약할 수 있다.
또한, 내부전압 발생 장치의 검출회로 내부에 비교회로를 추가함으로써 검출회로의 응답(response)특성도 좋아진다.

Claims (24)

  1. 온도증가에 대응하여 부(-) 특성을 갖는 기준전압을 생성하는 기준전압 생성수단; 및
    내부전압을 인가받아 그 전위레벨을 검출하고, 검출결과에 따라 펌핑 제어신호(bbeb)를 드라이빙하며, 상기 펌핑 제어신호(bbeb)는 상기 기준전압과 같은 온도 특성을 갖는 내부전압 검출수단
    을 포함하는 내부전압 발생 장치.
  2. 제1항에 있어서,
    상기 내부전압 검출수단은,
    상기 내부전압을 인가받아 그 전위레벨을 온도변화에 무관한 특성을 갖는 검출전압으로서 검출하는 전위레벨 검출수단
    상기 검출전압과 상기 기준전압의 전위레벨을 비교함으로써 상기 기준전압과 같은 온도 특성을 갖도록 비교전압의 전위레벨을 변동하는 비교수단; 및
    상기 비교전압의 전위레벨에 응답하여 상기 펌핑 제어신호(bbeb)를 드라이빙하는 드라이빙수단
    을 포함하는 내부전압 발생 장치.
  3. 제2항에 있어서,
    상기 전위레벨 검출수단은,
    상기 펌핑 제어신호(bbeb)을 설정된 전위레벨로 쉬프팅하는 전위레벨 쉬프팅 수단을 더 포함하는 내부전압 발생 장치.
  4. 제2항에 있어서,
    상기 전위레벨 검출수단은,
    코어전압과 접지전압 사이에서 제1저항소자와 제2저항소자를 직렬로 연결하고, 상기 제1저항소자와 상기 제2저항소자의 접속 노드에서 상기 제1저항소자와 상기 제2저항소자의 저항 차이를 이용하여 상기 검출전압을 생성하는 것을 특징으로 하는 내부전압 발생 장치.
  5. 제4항에 있어서,
    상기 전위레벨 검출수단은,
    상기 접지전압에 응답하여 저항값이 변동되는 상기 제1저항소자와 상기 내부전압에 응답하여 저항값이 변동되는 상기 제2저항소자를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  6. 제5항에 있어서,
    상기 제1저항소자는,
    게이트로 입력받은 상기 접지전압에 응답하여 드레인-소스 접속된 상기 코어전압과 상기 접속 노드의 연결을 제어하는 제1PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  7. 제5항에 있어서,
    상기 제2저항소자는,
    게이트로 입력받은 상기 내부전압에 응답하여 드레인-소스 접속된 상기 접속 노드와 상기 접지전압의 연결을 제어하는 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  8. 제4항에 있어서,
    상기 전위레벨 검출수단은,
    고정된 저항값을 갖는 상기 제1저항소자와 상기 제2저항소자를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  9. 제8항에 있어서,
    상기 제1저항소자는,
    상기 코어전압과 상기 접속 노드에 직렬 연결되고, 설정된 저항값을 갖는 제1저항을 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  10. 제8항에 있어서,
    상기 제2저항소자는,
    상기 접속 노드와 상기 내부전압에 직렬 연결되고, 설정된 저항값을 갖는 제2저항을 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  11. 제2항에 있어서,
    상기 비교수단은,
    상기 기준전압의 전위레벨에 응답하여 상기 비교수단을 인에이블시키거나 디스에이블시키는 인에이블 제어부;
    설정된 저항값을 가지며, 상기 검출전압으로부터 자신의 저항값에 의해 하강되는 전압만큼 감소된 전압을 제어 노드에 출력하는 제3저항소자;
    상기 제3저항소자와 같은 저항값을 가지며, 상기 기준전압으로부터 자신의 저항값에 의해 하강되는 전압만큼 감소된 전압을 출력 노드에 출력하는 제4저항소자; 및
    상기 제어노드에 걸린 전압에 응답하여 상기 출력노드에 걸리는 상기 비교전압의 전위레벨을 조절하는 미러회로
    를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  12. 제11항에 있어서,
    상기 비교수단은,
    상기 검출전압이 감소할 때, 상기 제어노드에 걸리는 전압이 상승하고, 상기 출력노드에 걸리는 전압이 하강하는 것을 특징으로 하는 내부전압 발생 장치.
  13. 제11항에 있어서,
    상기 비교수단은,
    상기 검출전압이 증가할 때, 상기 제어노드에 걸리는 전압이 하강하고, 상기 출력노드에 걸리는 전압이 상승하는 것을 특징으로 하는 내부전압 발생 장치.
  14. 제11항에 있어서,
    상기 인에이블 제어부는,
    상기 비교수단의 커런트 소스(current source)로서, 상기 기준전압의 전위레벨에 응답하여 상기 비교수단이 접지전압과 연결되는 것을 제어하는 제1NMOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 발생 장치.
  15. 제11항에 있어서,
    상기 제3저항소자는,
    게이트로 입력받은 상기 검출전압에 응답하여 드레인-소스 접속된 상기 제어노드와 커런트 소스(current source)가 연결되는 것을 제어하는 제2NMOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 발생 장치.
  16. 제11항에 있어서,
    상기 제4저항소자는,
    게이트로 입력받은 상기 기준전압에 응답하여 드레인-소스 접속된 상기 출력노드와 커런트 소스(current source)가 연결되는 것을 제어하는 제3NMOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 발생 장치.
  17. 제2항에 있어서,
    상기 드라이빙수단은,
    상기 비교전압의 전위레벨에 응답하여 상기 코어전압 또는 상기 접지전압 중 어느 하나의 전압을 선택하여 드라이빙 노드로 드라이빙하는 것을 특징으로 하는 내부전압 발생 장치.
  18. 제17항에 있어서,
    상기 드라이빙수단은,
    게이트로 입력받은 상기 비교전압의 전위레벨에 응답하여 소스-드레인 접속된 상기 코어전압과 상기 드라이빙 노드가 연결되는 것을 제어하는 제3PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  19. 제17항에 있어서,
    상기 드라이빙수단은,
    게이트로 입력받은 상기 비교전압의 전위레벨에 응답하여 드레인-소스 접속된 상기 드라이빙 노드와 상기 접지전압이 연결되는 것을 제어하는 제4NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  20. 제1항에 있어서,
    상기 기준전압 생성수단은,
    온도의 증가에 대응하여 정(+) 특성을 갖는 제1전류와 부(-) 특성을 갖는 제2전류를 생성하는 전류생성수단; 및
    상기 제1전류와 상기 제2전류를 일정비율로 합한 제3전류에 비례하여 상기 기준전압의 전위레벨을 결정함으로써 상기 기준전압이 온도의 증가에 대응하여 부(-) 특성을 갖도록하는 전위레벨 결정수단
    을 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  21. 제20항에 있어서,
    상기 전류생성수단은,
    제1바이폴라 트랜지스터의 제1이미터 전류에 비례하는 제1베이스-이미터 전압을 설정된 저항값을 갖는 제3저항에 공급하여 상기 제1전류를 생성하며, 상기 제1이미터 전류는 제2바이폴라 트랜지스터의 제2이미터 전류에 일정배수의 크기를 갖는 제1전류 생성수단; 및
    상기 제1전류 생성수단에 캐스캐이드 연결되고, 상기 제2이미터 전류에 비례하는 제2베이스-이미터 전압을 설정된 저항값을 갖는 제4저항에 공급하여 상기 제2전류를 생성하는 제2전류 생성수단
    을 구비하는 것을 특징으로 하는 내부전압 발생 장치.
  22. 제20항에 있어서,
    상기 전위레벨 결정수단은,
    상기 제1전류에 K배수의 크기를 갖는 전류와 상기 제2전류에 M배수의 크기를 갖는 전류를 합한 제3전류를 설정된 저항값을 갖는 제5저항에 공급하여 상기 기준전압을 생성하는 것을 특징으로 하는 내부전압 발생 장치.
  23. 제1항 내지 제22항 중 어느 하나의 항에 있어서,
    상기 내부전압은 백 바이어스 전압(VBB)인 것을 특징으로 하는 내부전압 발생 장치.
  24. 온도증가에 대응하여 부(-) 특성을 갖는 기준전압을 생성하는 기준전압 생성수단;
    내부전압을 인가받아 그 전위레벨을 검출하고, 검출결과에 따라 펌핑 제어신호(bbeb)를 드라이빙하며, 상기 펌핑 제어신호(bbeb)는 상기 기준전압과 같은 온도 특성을 갖는 내부전압 검출수단; 및
    상기 펌핑 제어신호(bbeb)의 논리레벨에 응답하여 펌핑구동함으로써 상기 내부전압을 생성하는 내부전압 펌핑수단
    을 포함하는 내부전압 발생 장치.
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