KR20150057136A - 원 타임 프로그래머블 메모리 및 원 타임 프로그래머블 메모리를 포함하는 시스템-온 칩 - Google Patents

원 타임 프로그래머블 메모리 및 원 타임 프로그래머블 메모리를 포함하는 시스템-온 칩 Download PDF

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Abstract

원 타임 프로그래머블 메모리 및 원 타임 프로그래머블 메모리를 포함하는 시스템-온 칩이 개시된다. OTP(One Time Programmable) 메모리는 프로그램 됨에 따라 비가역적으로 변화되는 프로그램 트랜지스터를 구비하는 OTP 셀을 다수로 포함하는 OTP 셀 어레이; 상기 OTP 메모리의 온도를 센싱(sensing)하고 센싱된 온도에 반비례하는 특성을 갖는 기준 전압을 생성하는 온도 보상 기준 전압 생성부; 및 상기 기준 전압을 수신하여 상기 기준 전압에 비례하고 상기 OTP 셀 어레이에 인가되는 동작 전압을 생성하는 온도 보상 동작 전압 생성부를 포함한다.

Description

원 타임 프로그래머블 메모리 및 원 타임 프로그래머블 메모리를 포함하는 시스템-온 칩 {One Time Programmable Memory and System-on Chip including One Time Programmable Memory}
본 개시는 원 타임 프로그래머블 메모리 및 원 타임 프로그래머블 메모리를 포함하는 시스템-온 칩에 관한 것으로, 특히 신뢰성을 향상시킬 수 있는 원 타임 프로그래머블 메모리 및 원 타임 프로그래머블 메모리를 포함하는 시스템-온 칩에 관한 것이다.
원 타임 프로그래머블 메모리(One Time Programmable Memory, 이하, OTP 메모리)는 전원이 공급되지 아니하더라도 프로그램 되어 있는 데이터를 영구적으로 보존할 수 있는 비휘발성 메모리이다. 제조의 용이성 및 보안성 측면에서 유리하여, 시스템-온 칩(System-on Chip, 이하 SoC) 등에서 이퓨즈(eFUSE)를 대체하여 사용되고 있다.
본 개시는 신뢰성을 향상시킬 수 있는 OTP 메모리 및 OTP 메모리를 포함하는 SoC를 제공한다.
일 실시예에 따른 OTP(One Time Programmable) 메모리는, 프로그램 된 데이터에 따라 비가역적으로 변화되는 프로그램 트랜지스터를 구비하는 OTP 셀을 다수로 포함하는 OTP 셀 어레이; 상기 OTP 메모리의 온도를 센싱(sensing)하고 센싱된 온도에 반비례하는 특성을 갖는 기준 전압을 생성하는 온도 보상 기준 전압 생성부; 및 상기 기준 전압을 수신하여 상기 기준 전압에 비례하고 상기 OTP 셀 어레이에 인가되는 동작 전압을 생성하는 온도 보상 동작 전압 생성부를 포함한다.
상기 온도 보상 동작 전압 생성부는, 상기 기준 전압을 차지 펌핑(charge pumping)하여 상기 OTP 메모리로 인가되는 프로그램 명령에 대응되는 프로그램 전압으로 상기 동작 전압을 생성하는 차지 펌핑부; 및 상기 기준 전압을 레귤레이팅(regulating)하여 상기 OTP 메모리로 인가되는 독출 명령에 대응되는 독출 전압으로 상기 동작 전압을 생성하는 전압 레귤레이터를 포함할 수 있다.
상기 프로그램 전압은 상기 프로그램 트랜지스터의 게이트(gate)로 인가되고, 상기 OTP 메모리의 온도에 반비례할 수 있다.
상기 OTP 셀을 상기 독출 전압이 게이트로 인가되는 독출 트랜지스터를 더 구비하고, 상기 독출 전압은 상기 OTP 메모리의 온도에 반비례할 수 있다.
상기 차지 펌핑부는, 상기 기준 전압보다 전압 레벨이 높은 제1 전압으로, 상기 기준 전압을 레귤레이팅하는 제1 레벨 업 레귤레이터; 상기 제1 전압과, 상기 프로그램 전압의 피드백 전압에 대응되는 전압 레벨을 갖는 제2 전압의 차이를 검출하여 검출 전압을 출력하는 검출기; 및 상기 검출 전압을 차지 펌핑하여 상기 프로그램 전압으로 출력하는 차지 펌프를 포함할 수 있다.
상기 차지 펌핑부는, 상기 피드백 전압을 전압 분배하여 상기 제2 전압으로 출력하는 전압 분배기를 더 포함할 수 있다.
상기 전압 레귤레이터는, 상기 기준 전압보다 전압 레벨이 높은 제3 전압으로, 상기 기준 전압을 레귤레이팅하는 제2 레벨 업 레귤레이터; 및 상기 OTP 메모리의 온도를 센싱하여 상기 제3 전압을 상기 센싱된 온도에 반비례하는 상기 독출 전압으로 생성하는 온도 보상부를 구비할 수 있다.
상기 OTP 메모리로 인가되는 프로그램 명령에 응답하여, 상기 OTP 셀 어레이의 모든 OTP 셀이 동시에 프로그램 될 수 있다.
상기 OTP 메모리로 인가되는 프로그램 명령에 응답하여, 상기 OTP 셀 어레이의 상기 OTP 셀 중 일부의 OTP 셀이 동시에 프로그램 될 수 있다.
상기 OTP 셀은 각각, 상기 OTP 셀 어레이의 워드라인 중 프로그램 워드라인에 게이트가 연결되는 상기 프로그램 트랜지스터; 및 상기 프로그램 트랜지스터의 일단이 일단과 연결되고, 타단이 상기 OTP 셀 어레이의 비트라인에 연결되며, 상기 OTP 셀 어레이의 워드라인 중 독출 워드라인에 게이트가 연결되는 독출 트랜지스터를 포함할 수 있다.
상기 프로그램 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다.
상기 온도 보상 동작 전압 생성부는, 밴드갭 전압 리퍼런스 회로(Bandgap Voltage Reference Circuit)를 포함할 수 있다.
상기 OTP 메모리는, 상기 OTP 셀 어레이의 워드라인 중 로우 어드레스에 대응되는 적어도 하나 이상의 워드라인을 활성화하는 로우 디코더(row decoder); 상기 OTP 셀 어레이의 비트라인 중 칼럼 어드레스에 대응되는 적어도 하나 이상의 비트라인을 활성화하는 칼럼 디코더(column decoder); 및 외부로부터 입력되는 외부 어드레스로부터 상기 로우 어드레스 및 상기 칼럼 어드레스를 추출하여, 각각 상기 로우 디코더 및 상기 칼럼 디코더로 전송하는 어드레스 처리부를 더 구비할 수 있다.
상기 OTP 메모리는, 상기 OTP 메모리로 인가되는 독출 명령에 응답하여, 활성화된 비트라인의 전기 신호를 센싱하여 증폭하는 센싱 증폭부; 상기 센싱 증폭부로부터 센싱되고 증폭된 전기 신호를 상기 독출 명령에 대응되는 데이터로 출력하는 데이터 입출력부; 및 상기 OTP 메모리로 인가되는 프로그램 명령에 응답하여, 활성화된 비트라인에 흐르는 전류를 그라운드(ground)로 싱크(sink)시키는 전류 제어부를 더 구비할 수 있다.
일 실시예에 따른 SoC(System-on Chip)은 OTP(One Time Programmable) 메모리를 포함하고, 상기 OTP 메모리는, 프로그램 되는 데이터에 따라 비가역적으로 변화되는 프로그램 트랜지스터를 구비하는 OTP 셀을 다수로 포함하는 OTP 셀 어레이; 상기 OTP 메모리의 온도를 센싱(sensing)하고 센싱된 온도에 반비례하는 특성을 갖는 기준 전압을 생성하는 온도 보상 기준 전압 생성부; 및 상기 기준 전압을 수신하여 상기 기준 전압에 비례하고 상기 OTP 셀 어레이에 인가되는 동작 전압을 생성하는 온도 보상 동작 전압 생성부를 포함한다.
본 개시의 일 실시예에 따른 OTP 메모리에 의하면, 온도의 변화와 무관하게, 신뢰성을 향상시키면서도 프로그램 특성도 향상시킬 수 있는 장점이 있다.
본 개시의 일 실시예에 따른 OTP 메모리에 의하면, 수율을 개선할 수 있는 장점이 있다.
도 1a 및 도 1b는 일 실시예에 따른 OTP 메모리를 나타내는 블록도 및 기준 전압과 동작 전압의 특성을 나타내는 그래프이다.
도 2 내지 도 4는 도 1a의 OTP 셀의 구조, 및 OTP 셀에서의 프로그램 및 독출 동작의 예를 나타내는 도면이다.
도 5 및 도 6은 각각, 일 실시예에 따른 OTP 메모리의 특성과 대비되는 특성을 나타내는 그래프이다.
도 7 및 도 8은 각각, 일 실시예에 따른 OTP 메모리의 특성을 나타내는 그래프이다.
도 9는 도 1a의 OTP 메모리의 일 예를 나타내는 도면이다.
도 10은 일 실시예에 따른 온도 보상 기준 전압 생성부의 예를 나타내는 도면이다.
도 11은 도 9의 프로그램 전압을 OTP 셀 어레이에 인가하는 동작의 예를 나타내는 도면이다.
도 12는 도 9의 독출 전압을 OTP 셀 어레이에 인가하는 동작의 예를 나타내는 도면이다.
도 13은 일 실시예에 따른 SoC를 나타내는 도면이다.
도 14는 일 실시예에 따른 컴퓨팅 장치를 나타내는 도면이다.
본 개시와 본 개시의 동작상의 이점 및 본 개시의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 개시의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. 이하, 첨부한 도면을 참조하여 본 개시의 바람직한 실시 예를 설명함으로써, 본 개시를 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 및 도 1b는 일 실시예에 따른 OTP 메모리를 나타내는 블록도이다. 도 1a를 참조하면, 일 실시예에 따른 OTP 메모리(100)는 비휘발성 메모리 중 한 유형의 메모리이다. 데이터를 저장하는 장치 가운데 전원의 공급이 차단되어도 저장하고 있는 데이터를 유지하는 것을 비휘발성 메모리라고 한다. 예컨대, 비휘발성 메모리는 ROM(Read Only Memory), 자기 디스크, 광학 디스크 및 플래시(Flash) 메모리 등을 포함한다. 특히, 비휘발성 메모리 가운데 데이터를 한번 기록하면 변경할 수 없는 메모리의 종류를 가리켜 OTP 메모리라고 한다. 데이터가 OTP 메모리에 프로그램 되면, OTP 메모리가 포함하는 데이터의 저장단위인 OTP 셀의 구조가 비가역적(irreversible)으로 변화되고, 이를 이용하여 0 또는 1이 저장될 수 있다.
일 실시예에 따른 OTP 메모리(100)는 포함되는 반도체 장치 또는 SoC의 동작을 제어하는 설정 데이터를 저장하는데 사용될 수 있다. 예를 들어, OTP 메모리(100)는 DDI(Display Driver IC)에서 트림(trim) 기능을 수행하는데 사용되는 설정 데이터(코드)를 저장하는데 사용될 수 있다. 또는, 일 실시예에 따른 OTP 메모리(100)는 포함되는 반도체 장치를 리페어하는데 사용될 수 있다. 예를 들어, 반도체 장치를 테스트하여 테스트 결과에 따른 반도체 장치의 특성을 반도체 장치 내부의 OTP 메모리(100)에 저장하고, OTP 메모리(100)에 저장된 정보에 기반하여 반도체 장치가 동작함으로써 반도체 장치의 오작동을 방지할 수 있다.
일 실시예에 따른 OTP 메모리(100)는 OTP 셀 어레이(120), 온도 보상 기준 전압 생성부(140) 및 온도 보상 동작 전압 생성부(160)를 포함한다. OTP 셀 어레이(120)는 워드라인(WL)과 비트라인(BL)에 연결되는 OTP 셀(MC)을 다수로 포함한다. OTP 셀 어레이(120)의 다수의 OTP 셀(MC) 중, 각각, 로우 어드레스 및 칼럼 어드레스에 따라 활성화되는 워드라인(WL) 및 비트라인(BL)에 연결된 OTP 셀(MC)이 선택될 수 있다. 선택된 OTP 셀(MC)에 데이터가 프로그램(program) 되거나, 선택된 OTP 셀(MC)로부터 데이터가 리드(read)될 수 있다.
OTP 셀(MC)은 프로그램 됨에 따라 그 전기적 특성이 비가역적으로 변화되는 프로그램 트랜지스터를 구비한다. 본 개시에서 프로그램은 OTP 셀(MC)에 데이터 0 또는 1을 저장하는 동작으로 설명될 수 있다. 이때, OTP 셀(MC)은 디폴트(default)로 데이터 0을 저장하고 있는 것으로 처리되고, 프로그램 시에, OTP 셀(MC)들 중 데이터 1을 프로그램 하려는 OTP 셀(MC)에 한해 프로그램 전압(VPP)을 인가하여 프로그램 트랜지스터의 전기적 특성을 비가역적으로 변화시킬 수 있다. 예를 들어, 인접한 제1 OTP 셀 및 제2 OPT 셀에 각각, 1 및 0의 데이터를 프로그램 하고자 하는 경우, 제1 OTP 셀에만 프로그램 전압(VPP)을 인가하고, 제2 OTP 셀은 디폴트 상태를 유지시킴으로써 프로그램 동작이 수행될 수 있다.
다만, 이에 한정되는 것은 아니다. 본 개시에서 프로그램은 OTP 셀(MC)을 저장하는 동작으로 이해될 수도 있다. 이 경우, 프로그램 명령(CMDp)은 데이터 1을 저장하고자 하는 OTP 셀(MC)에 한해 인가될 수 있다. 예를 들어, 프로그램 명령(CMDp)와 함께 인가되거나 프로그램 명령(CMDp)에 포함되어 인가되는 외부 어드레스가 데이터 1을 저장하고자 하는 OTP 셀(MC)만을 나타낼 수 있다. OTP 셀(MC)에 포함되는 프로그램 트랜지스터 및 OTP 셀(MC)의 구조에 대한 자세한 사항은 후술된다.
온도 보상 기준 전압 생성부(140)는 OTP 메모리(100)의 온도를 센싱(sensing)하고 센싱된 온도에 반비례하는 특성을 갖는 도 1b와 같은 기준 전압(VREF)을 생성한다. 도 1b를 참조하면, 기준 전압(VREF)은 낮은 온도(예를 들어, 저온(CT))에서 높은 온도(예를 들어 고온(HT))보다 높은 전압 레벨로 생성된다. 저온(CT) 및 고온(HT)에서의 기준 전압(VREF)의 전압 레벨을 OTP 메모리(100)의 특성 등이 고려된 실험적인 값으로 설정될 수 있다. 저온(CT) 및 고온(HT)는 특정 온도를 지칭하는 것이 아니라, 상호간 상대적 저온 및 고온을 나타내는 개념으로 사용된다. 이하 동일하다.
온도 보상 동작 전압 생성부(160)는 기준 전압(VREF)을 수신하여, 도 1b와 같이 기준 전압(VREF)에 비례하는 동작 전압(VOP)을 생성한다. 기준 전압(VREF)은 온도에 반비례하는 특성을 가지므로, 동작 전압(VOP) 또한 낮은 온도(예를 들어, 저온(CT))에서 높은 온도(예를 들어 고온(HT))보다 높은 전압 레벨로 생성된다. 저온(CT) 및 고온(HT)에서의 동작 전압(VOP)의 전압 레벨을 OTP 메모리(100)의 특성 등이 고려된 실험적인 값으로 설정될 수 있다.
동작 전압(VOP)은 OTP 셀 어레이(120)로 인가된다. 동작 전압(VOP)은 OTP 메모리(100)로 인가되는 프로그램 명령(CMDp)에 대응되는 프로그램 전압(VPP) 또는 독출 명령(CMDr)에 대응되는 독출 전압(IVC)일 수 있다. 동작 전압(VOP)에 대한 자세한 사항이 이하에서, OTP 셀(MC)의 구조와 함께 설명된다.
도 2는 도 1a의 OTP 셀의 일 예를 나타내는 도면이다.
도 1a 및 도 2를 참조하면, 일 실시예에 따른 OTP 셀(MC)은 프로그램 트랜지스터(TRp) 및 독출 트랜지스터(TRr)를 포함할 수 있다. 프로그램 트랜지스터(TRp)는 워드라인(WL) 중 프로그램 워드라인(WL)에 게이트(gate)가 연결된다. 독출 트랜지스터(TRr)는 프로그램 트랜지스터(TRp)의 일단이 일단과 연결되고, 타단이 비트라인(BL)에 연결되며, 워드라인(WL) 중 독출 워드라인(WL)에 게이트가 연결된다.
프로그램 트랜지스터(TRp) 및 독출 트랜지스터(TRr)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 일 실시예에 따른 OTP 메모리(100)는 도 2와 같은 MOSFET으로만 구성된 OTP 셀(MC)을 구비함으로써, 표준 CMOS(Complementary Metal Oxide Semiconductor) 공정에 의해, 마스크(mask) 단계나 레이어(layer)의 추가 없이 제조될 수 있어, 생산 비용을 줄일 수 있다. 또한, 일 실시예에 따른 OTP 메모리(100)는 프로그램 시에 OTP 셀 구조의 물리적 변화가 야기되지 아니하므로, 보안이 유지될 수 있다. 따라서, 일 실시예에 따른 OTP 메모리(100)는 SoC 등에서 이-퓨즈를 대체하는데 용이할 수 있다
활성화된 프로그램 워드라인(WL)으로 프로그램 전압(VPP)이 인가된다. 프로그램 워드라인(WL)은 프로그램 명령(CMDp)에 대응되는, 예를 들어 프로그램 명령에 포함되거나 프로그램 명령(CMDp)과 함께 OTP 메모리(100)에 입력된 외부 어드레스(EAdd)로부터 추출된 로우 어드레스(XAdd)에 따라, 활성화될 수 있다. 예를 들어, 프로그램 명령(CMDp)에 응답하여, OTP 셀 어레이(120)의 모든 OTP 셀(MC)이 동시에 프로그램 될 수 있다. 또는, 프로그램 명령(CMDp)에 응답하여, OTP 셀 어레이(120)의 OTP 셀(MC) 중 일부의 OTP 셀(MC)이 동시에 프로그램 될 수 있다. 예를 들어, OTP 셀 어레이(120)의 OTP 셀(MC)의 1/2이 동시에 프로그램 되거나, 1/8이 동시에 프로그램 될 수 있다.
프로그램 전압(VPP)은 프로그램 워드라인(WL)을 통해 프로그램 트랜지스터(TRp)의 게이트(gate)로 인가된다. 전술한 바와 같이, OTP 셀(MC)의 프로그램 트랜지스터(TRp)는 프로그램에 따라 비가역적으로 변화된다. OTP 셀(MC)에서, 예를 들어, 프로그램 동작(데이터 1에 대한 프로그램 동작)은 프로그램 트랜지스터(TRp)의 게이트 산화막(gate oxide)를 브레이크다운(breakdown) 시킴으로써 수행될 수 있다. 다만, 이에 한정되는 것은 아니다. 데이터 1에 대한 프로그램 동작은 프로그램 트랜지스터(TRp)의 정션(junction)을 브레이크다운 시킴으로써 수행될 수도 있다. 다만, 이하에서는 설명의 편의를 위해, 게이트 산화막을 브레이크다운 시키는 경우에 한하여 설명한다.
게이트 산화막이 브레이크다운 되기 이전에는 게이트 산화막에 의해, 프로그램 트랜지스터(TRp)의 양단, 즉 노드 N1과 노드 N2가 분리되어 있어 그 저항이 상당히 크다. 따라서, 노드 N1과 노드 N2는 비도통 상태이다. 반면, 게이트 산화막이 브레이크다운 됨으로써, 프로그램 트랜지스터(TRp)프로그램 트랜지스터(TRp)의 양단, 즉 노드 N1과 노드 N2가 비도통 상태에서 도통 상태로 비가역적으로 변화될 수 있다. 게이트 산화막이 브레이크다운 되면, 노드 N1과 노드 N2 사이의 저항은 낮아진다.
프로그램 전압(VPP)은 게이트 산화막이 브레이크다운 될 수 있는 정도로 프로그램 트랜지스터(TRp)의 문턱 전압보다 상당히 큰 전압으로 인가된다. 예를 들어, 도 3에 도시되는 바와 같이, 프로그램 트랜지스터(TRp)의 문턱 전압이 1V 정도라면, 프로그램 전압(VPP)은 약 5V 정도로 인가될 수 있다. 전술한 바와 같이, 프로그램 전압(VPP)은 프로그램 워드라인(WL)을 통해, 프로그램 트랜지스터(TRp)의 게이트로 인가된다. 이 경우, 독출 트랜지스터(TRr)의 게이트에는, 약 2V의 전압이 인가될 수 있고, 비트라인(BL)에는 약 0V의 전압이 인가될 수 있다. 독출 트랜지스터(TRr)의 문턱 전압은 프로그램 트랜지스터(TRp)의 문턱 전압과 동일할 수 있다.
도 3과 같은 예로 프로그램 된 OTP 셀(MC)의 프로그램 트랜지스터(TRp)는 게이트 산화막이 브레이크 다운되어, 도 4와 같이, 저저항 상태로 등가 변환하여 나타낼 수 있다. 도 3과 같은 예로 프로그램 된 OTP 셀(MC)의 독출 트랜지스터(TRr)의 게이트로 약 2.5V의 독출 전압(IVC)이 인가되고 비트라인(BL)에는 약 0V의 전압이 인가됨에 따라, 노드 N1의 전압과 저항에 대응되는 전류(I)가 비트라인(BL)으로 흐름으로써, 독출 동작이 수행될 수 있다.
이와 같이, 일 실시예에 따른 OTP 메모리(100)의 프로그램 트랜지스터(TRp)에, 게이트 산화막이 브레이크다운 될 수 있는 정도의 고전압이 인가되는데, MOSFET의 소자 특성 상, 이와 같은 고전압이 인가되는 경우, 온도에 따라 수율 또는 신뢰성 등이 달라질 수 있다. 예를 들어, 프로그램이 요구되는 OTP 셀(MC) 모두가 정확히 프로그램 되기 위한 프로그램 전압(VPP)이, 저온(CT)에서 고온(HT)보다 높게 요구될 수 있다. 즉, 프로그램 성공율이 저온(CT)에서 고온(HT)보다 낮을 수 있다.
예를 들어, 온도와 무관하게 동일하게 인가되는 프로그램 전압의 전압 레벨에 따른 수율 특성을 나타내는 도 5a 및 도 5b에 도시되는 바와 같이, 고온(HT)에서 프로그램이 수행되는 경우(도 5a), 프로그램 전압(VPP)이 4.9V 이상에서 모든 OTP 셀(MC)에 대한 프로그램이 성공하는 반면, 저온(CT)에서 프로그램이 수행되는 경우(도 5b), 프로그램 전압(VPP)이 5.4V 이상이 되어야 모든 OTP 셀(MC)에 대한 프로그램이 성공함을 알 수 있다. 즉, 상대적으로 온도가 낮을수록 OTP 프로그램 메커니즘인 게이트 산화막 브레이크다운 또는 정션 브레이크다운 등의 특성의 열화로 수율 특성이 낮아질 수 있다. 이에 따라, 도 5c에 도시되는 바와 같이, 프로그램 마진이, 상대적으로 저온에서 좋지 아니할 수 있다.
반면, 프로그램 및 독출 동작 시, 인접한 게이트 게이트 산화막의 수명과 관련된 TDDB(Time Dependent Dielectronic Breakdown), NMOS 트랜지스터의 수명에 관한 HCI 등과 같이 신뢰성 이슈는 저온(CT)보다 고온(HT)에서 더 문제시 될 수 있다. 예를 들어, 온도와 무관하게 동일하게 인가되는 프로그램 전압에 따른 신뢰성 마진을 나타내는 도 6a에 도시되는 바와 같이, 상대적으로 온도가 높을수록 신뢰성 마진이 줄어들 수 있다. 또한, 고온(HT)에서는 저온에서보다 인접한 OTP 셀(MC)에 의한 프로그램 마진 문제가 야기될 수 있다.
도 5 및 도 6에서 저온(CT)는 -40 ℃로, 고온(HT)는 100 ℃로 설정된 예를 나타낸다. 도 5 및 도 6의 현상은 특히 미세공정이 요구되는 상황에서, 더 문제시 될 수 있다. 일 실시예에 따른 OTP 메모리(100)는 온도에 대한 상기 수율 및 신뢰성 문제를 보상함으로써, 온도와 무관하게 수율 개선 및 신뢰성 마진 확보를 모두 만족시킬 수 있다.
도 7은 일 실시예에 따른 OTP 메모리의 프로그램 전압 마진 특성을 나타내는 그래프이고, 도 8은 일 실시예에 따른 OTP 메모리의 신뢰성 마진 특성을 나타내는 그래프이다. 먼저, 도 1a 및 도 7을 참조하면, 일 실시예에 따른 프로그램 전압(VPP)은 저온에서, 상대적으로 고온에서 보다 높은 전압 레벨로 설정된다. 예를 들어, 프로그램 전압(VPP)은 저온에서 약 5.5V로 설정되고, 고온에서 약 5.1V로 설정될 수 있다. 이와 같은 프로그램 전압(VPP)은 전술된 도 5c와 달리, OTP 메모리(100)의 온도와 무관하게 일정한 마진을 가질 수 있다. 다음으로, 도 1a 및 도 8을 참조하면, 일 실시예에 따른 프로그램 전압(VPP)은 저온에서, 상대적으로 고온에서 보다 높은 전압 레벨로 설정됨으로써, 전술된 도 6과 달리, OTP 메모리(100)의 온도와 무관하게 일정한 신뢰성 마진을 가질 수 있다.
이상에서는 프로그램 전압(VPP)을 위주로 설명되었으나, 독출 전압(IVC)도 동일한 방식으로 설정될 수 있다. 즉, 프로그램 전압(VPP)이 온도와 반비례하게 설정되는 것과 같이, 독출 전압(IVC)도 온도와 반비례하게 설정된다. 예를 들어, 독출 전압(IVC)은 프로그램 전압(VPP)의 1/2로 설정될 수 있다. 프로그램 전압(VPP) 및 독출 전압(IVC)이 온도와 반비례한 특성을 갖는 것은, 프로그램 전압(VPP) 및 독출 전압(IVC)이 온도에 반비례하게 생성되는 기준 전압(VREF)을 기준으로 생성되기 때문이다. 예를 들어, 프로그램 전압(VPP)은 기준 전압(VREF)을 차지 펌핑(charge pumping)하여 생성되고, 독출 전압(IVC)은 기준 전압(VREF)을 레귤레이팅(regulating)하여 생성될 수 있다. 이에 대하여 설명한다.
도 9는 도 1a의 OTP 메모리의 일 예를 나타내는 도면이다. 도 9를 참조하면, OTP 메모리(100)는 도 1a에서 설명한 바와 같이, OTP 셀 어레이(120), 온도 보상 기준 전압 생성부(140), 및 온도 보상 동작 전압 생성부(160)를 포함한다. OTP 셀 어레이(120)는 전술된 바와 같으므로, 자세한 설명은 생략한다. 온도 보상 기준 전압 생성부(140)는 전술한 바와 같이, OTP 메모리(100)의 온도, 예를 들어 외부 온도를 센싱하여 센싱된 온도에 반비례하는 도 1b와 같은 기준 전압(VREF)을 생성한다.
도 10은 일 실시예에 따른 온도 보상 기준 전압 생성부(140)의 일 예를 나타내는 도면이다. 도 9 및 도 10을 참조하면, 온도 보상 기준 전압 생성부(140)는 온도를 센싱할 수 있는 밴드갭 전압 리퍼런스 회로(Bandgap Voltage Reference Circuit, 1000)를 포함할 수 있다. 밴드갭 전압 리퍼런스 회로(1000)는 기준 전압(VREF)을 생성함에 있어, 기준 전압(VREF)이 출력되는 노드에 연결되는 저항의 크기를 조절함으로써, 센싱된 온도에 반비례하는 기준 전압(VREF)을 생성할 수 있다. 예를 들어, 도 10의 밴드갭 전압 리퍼런스 회로(1000)는 온도 계수(CTAT) 및 온도 계수(CTAT)를 상쇄하는 반대의 온도 계수(PTAT)에 따라 동작함으로써, 온도에 대한 변화에 무관한 일정한 기준 전압(VREF)을 생성할 수 있는데, 기준 전압(VREF)이 출력되는 노드에 연결되는 저항(R2)의 저항 값을 다른 저항(R1)보다 작게 하여, 온도 보상 정도를 조절할 수 있다. 구체적으로, 도 10의 밴드갭 전압 리퍼런스 회로(1000)는 증폭기 A1에 의해 노드 T3 및 T4의 전압이 같으므로 다음의 수학식 (1)이 성립된다.
VEB1 = △VEB + VEB2 (1)
그리고, 트랜지스터 T1, T2 및 T3로 구성되는 전류 미러에 의해, 다음의 수학식 (2)가 성립된다.
I1 = I2 = I3 (2)
수학식 1의 VEB1 은 BJT(Bipolar Junction Transistor) Q1의 동작 특성 상, 다음의 수학식 3과 같다.
VEB1 = Vtln(I1/Is) (3)
수학식 (3)에서, Vt는 Q1의 base-emitter 전압이고, Is는 collector 전류를 나타낸다. △VEB는 수학식 (1)과 수학식 (3)에 의해 다음의 수학식 (4)와 같이 나타낼 수 있다. 이때, 수학식 (2)의 I1 = I2, 및 BJT Q1 및 Q2의 비율이 1:N 임이 전제된다.
△VEB = VtlnN (4)
△VEB는 저항 R1과 전류 I2의 곱이므로 I3는 다음의 수학식 (5)와 같이 나타낼 수 있다.
I3 = I2 = VtlnN/R1 (5)
기준 전압(VREF)은, BJT Q3의 base-emitter 전압 VEB3과 저항 R2에 걸리는 전압과의 합이므로, 다음의 수학식 (6)과 같이 나타낼 수 있다.
VREF = VEB3 + Vtln(R2/R1) (6)
VEB3는 온도의 증가에 따라 감소하는 CTAT(Complementary To Absolute Temperature) 전압이고, 저항 R2에 걸리는 전압 Vtln(R2/R1)는 온도의 증가에 따라 증가하는 PTAT(Proportional To Absolute Temperature) 전압이다. 따라서, 저항 R2의 저항 값이 저항 R1보다 작게 하여, 기준 전압(VREF)이 온도의 증가에 따라 감소하는 도 1b와 같은 특성을 갖도록 생성될 수 있다. 저항 R2와 저항 R1의 비 R2/R1에 의해, 도 1b의 기준 전압(VREF)의 온도에 따른 기울기가 설정될 수 있다.
상기와 같은 동작에 의해, 도 10의 밴드갭 전압 리퍼런스 회로(1000)는 기준 전압(VREF)을 저온에서 상대적으로 고온보다 높은 전압 레벨로 생성할 수 있다. 다만, 이에 한정되는 것은 아니다. 일 실시예에 따른 온도 보상 기준 전압 생성부(140)는 도 10의 밴드갭 전압 리퍼런스 회로(1000)와 다른 구성으로 구현될 수도 있다.
다시 도 9를 참조하면, 일 실시예에 따른 OTP 메모리(100)의 온도 보상 동작 전압 생성부(160)는 온도에 반비례하는 기준 전압(VREF)을 수신하여, 기준 전압(VREF)에 비례하는 동작 전압(VOP)을 생성한다. 온도 보상 동작 전압 생성부(160)는 동작 전압(VOP) 중 하나인 프로그램 전압(VPP)을 생성하는 차지 펌핑부(162) 및 동작 전압(VOP) 중 하나인 독출 전압(IVC)을 생성하는 전압 레귤레이터(164)를 포함할 수 있다. 차지 펌핑부(162) 및 전압 레귤레이터(164)는 각각, 기준 전압(VREF)의 전압 레벨을 높여 프로그램 전압(VPP) 및 독출 전압(IVC)을 생성한다.
전술된 바와 같이, 일 실시예에 따른 프로그램 전압(VPP) 및 독출 전압(IVC)은 각각, 약 5V 내외 및 약 2.5V일 수 있다. 온도 보상 동작 전압 생성부(160)는 기준 전압(VREF)을 상기의 예와 같은 전압 레벨로 레벨 업(level up)하기 위해 각각, 차지 펌핑부(162) 및 전압 레귤레이터(164)를 구비하는 것이지, 이에 한정되는 것은 아니다. 기준 전압(VREF), 프로그램 전압(VPP) 및 독출 전압(IVC)의 전압 레벨이 다른 예에 대하여, 온도 보상 동작 전압 생성부(160)는 다른 구성으로 기준 전압(VREF)을 프로그램 전압(VPP) 및 독출 전압(IVC)으로 레벨 업 할 수도 있다.
도 9에 예시된 바와 같이, 일 실시예에 따른 OTP 메모리(100)는 도 1의 OTP 셀 어레이(120), 온도 보상 기준 전압 생성부(140), 및 온도 보상 동작 전압 생성부(160) 이외에, 전술된 동작을 수행하기 위한, 로우 디코더(110), 칼럼 디코더(130), 어드레스 처리부(150), 센싱 증폭부(170), 데이터 출력부(180) 및 전류 제어부(190)를 더 구비할 수 있다.
로우 디코더(110)는 로우 어드레스(XAdd)에 대응되는 워드라인(WL)을 활성화시킨다. 칼럼 디코더(130)는 칼럼 어드레스(YAdd)에 대응되는 비트라인(BL)을 활성화시킨다. 로우 어드레스(XAdd) 및 칼럼 어드레스(YAdd)는 어드레스 처리부(150)로부터 전송된다. 어드레스 처리부(150)는 OTP 메모리(100)로 인가되는 외부 어드레스(EAdd)를 각각, 로우 어드레스(XAdd) 및 칼럼 어드레스(YAdd)로 추출한다. 따라서, 어드레스 처리부(150)는 어드레스 래치(address latch)로 구현될 수 있다.
센싱 증폭부(170)는 OTP 메모리(100)로 인가되는 독출 명령(CMDr)에 응답하여, 칼럼 디코더(130)에 의해 활성화된 비트라인(BL)으로부터 공급되는 전류(도 4의 I)를 센싱하고 증폭한다. 데이터 출력부(180)는 증폭된 OTP 셀(MC)로부터의 전류를, 전류 자체, 또는 전류에 대응되는 전압으로, 데이터(DTA)를 출력한다. 전류 제어부(190)는 프로그램 명령(CMDp)에 응답하여, 비트라인(BL)으로부터 전류를 접지로 싱크(sink)시킨다. 전류 제어부(190)는 접지와 연결되는 싱크 트랜지스터(TRs)와, 싱크 트랜지스터(TRs)의 게이트로 기준 전류(Iref)를 공급하는 기준 전류 생성기(192)를 포함할 수 있다.
도 11은 도 9의 프로그램 전압을 OTP 셀 어레이로 인가하는 동작을 설명하기 위한 도면이다. 도 11을 참조하면, 차지 펌핑부(162)는 제1 레귤레이터(162_1), 전압 검출기(162_2) 및 차지 펌프(162_3)를 포함할 수 있다. 제1 레귤레이터(162_1)는 프로그램 명령(CMDp)에 응답하여, 온도 보상 기준 전압 생성부(140)로부터 수신된 기준 전압(VREF)을 레귤레이팅하여 전압 레벨을 높인 제1 전압(VREFA)을 출력한다. 전압 검출기(162_2)는 제1 전압(VREFA) 및 프로그램 전압(VPP)의 피드백 전압(VPP_PB)에 대응되는 전압(VPP_REF)의 차이를 검출하여 검출 전압(VPP_ON)을 출력할 수 있다.
도 11은 전압 검출기(162_2)가 프로그램 전압(VPP)의 피드백 전압(VPP_PB)이 아닌, 피드백 전압(VPP_PB)을 분배한 제2 전압(VPP_REF)과 제1 전압(VREFA)의 차이를 검출 전압(VPP_ON)으로 출력하는 예를 도시한다. 이를 위해, 차지 펌핑부(162)는 피드백 전압(VPP_PB)의 소정 비율로 분배하여 제2 전압(VPP_REF)을 출력하는 전압 분배기(162_4)를 더 구비할 수 있다. 다만, 피드백 전압(VPP_PB)에 대응되는 전압(VPP_REF)은 피드백 전압(VPP_PB) 자체일 수 있다. 이 경우, 전압 분배기(162_4)는 구비되지 아니할 수 있다.
차지 펌프(162_3)는 검출 전압(VPP_ON)에 대응되는 전압(VPP_REF)을 프로그램 전압(VPP)으로 출력한다. 도 11에서, 차지 펌프(162_3)는 검출 전압(VPP_ON)의 전압 레벨에 따라 차지 펌핑 동작을 달리할 수 있다. 차지 펌프(162_3)는 차지 펌프 오실레이터(162_5)로부터 인가되는 제어 클럭(VPP_COS)에 의해 제어될 수 있다.
차지 펌핑부(162)로부터 생성된 프로그램 전압(VPP)은 로우 디코더(110)에 의해 활성화되는 워드라인(WL)으로 인가된다. 전술한 바와 같이, 로우 디코더(110)는 어드레스 처리부(150)로부터 전송되는 로우 어드레스(XAdd)에 대응되는 워드라인(WL)을 활성화한다. 칼럼 디코더(130)는 어드레스 처리부(150)로부터 전송되는 칼럼 어드레스(YAdd)에 대응되는 비트라인(BL)을 활성화한다. 예를 들어, 칼럼 디코더(130)는 칼럼 어드레스(YAdd)에 대응되는 비트라인(BL)에 0V 전압을 인가하고, 나머지 비트라인(BL)에 약 2V를 인가할 수 있다.
도 12는 도 9의 독출 전압을 OTP 셀 어레이로 인가하는 동작을 설명하기 위한 도면이다. 도 12를 참조하면, 전압 레귤레이터(164)는, 제2 레귤레이터(164_1) 및 온도 보상부(164_2)를 포함할 수 있다. 제2 레귤레이터(164_1)는 기준 전압(VREF)보다 전압 레벨이 높은 제3 전압(VREFB)으로 레귤레이팅한다. OTP 메모리(100)의 온도를 센싱하여 제3 전압(VREFB)을 독출 전압(IVC)으로 생성한다. 온도 보상부(164_2)는 외부 전원에 안정적인 전원을 제공하며 저온에서 고온으로 갈수록 전압 레벨이 낮아지도록 독출 전압(IVC)을 생성한다. 온도 보상부(164_2)는 전술된 도 10의 밴드갭 전압 리퍼런스 회로(1000)와 유사한 구조로 구현될 수 있다.
일 실시예에 따른 OTP 메모리(100)는 저온보다 고온에서 프로그램 전압(VPP) 및 독출 전압(IVC)을 낮게 설정함으로써, 프로그램 성공율을 높일 수 있고, 신뢰성 마진을 향상시킬 수 있다. 따라서, 제품의 불량을 방지하여 수율을 향상시킬 수 있다. 그리고, 일 실시예에 따른 OTP 메모리(100)는 저온보다 고온에서 프로그램 전압(VPP) 및 독출 전압(IVC)을 낮게 설정함으로써, 프로그램 성공율 및 신뢰성 마진을 확보할 수 있으므로, 고온에서 프로그램 전압(VPP)의 전압 레벨을 낮게 설정할 수 있다. 이에 따라, 일 실시예에 따른 OTP 메모리(100)는 프로그램 동작 시 선택되지 않은 인접 OTP 셀(MC)의 신뢰성 마진이 향상될 수 있다. 또한, 고온에서 프로그램 전압(VPP)의 전압 레벨을 낮게 설정할 수 있음으로써, 차지 펌핑부(162)의 면적을 줄여 칩 사이즈를 줄일 수 있다.
도 13은 일 실시예에 따른 SoC를 나타내는 도면이다. 도 13을 참조하면, SoC(1300)는 중앙 처리 장치(1310), 시스템 메모리(1320), 인터페이스(1330), OTP 메모리(100), 기능 블록들(1340) 및 이를 연결하는 버스(1350)을 포함할 수 있다. 중앙 처리 장치(1310)는 SoC(1300)의 동작을 제어한다. 중앙 처리 장치(1310)는 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 중앙 처리 장치(1310)는 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 시스템 메모리(1320)는 중앙 처리 장치(1310)의 제어에 의해 기능 블록들(1340)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 중앙 처리 장치(1310)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 시스템 메모리(1320)에 저장될 수 있다. 인터페이스(1330)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1330)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
OTP 메모리(100)는 SoC(1300)에 대한 설정 정보를 저장할 수 있다. OTP 메모리(100)는 전술된 바와 같이, OTP 메모리(100) 또는 SoC(1300)의 온도를 센싱하여 저온보다 고온에서 프로그램 전압(VPP) 및 독출 전압(IVC)을 낮게 설정함으로써, 프로그램 성공율을 높일 수 있고, 신뢰성 마진을 향상시킬 수 있다. 따라서, OTP 메모리(100)를 포함하는 SoC(1300)의 신뢰성을 향상시킬 수 있다. 기능 블록들(1340)은 SoC(1300)에 요구되는 다양한 기능들을 수행할 수 있다. 예를 들어, 기능 블록들(1340)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
도 14는 일 실시예에 따른 SoC를 포함하는 컴퓨팅 시스템을 나타내는 도면이다. 모바일 기기, 데스크 탑 컴퓨터 또는 서버와 같은 컴퓨팅 시스템(1400)에서 일 실시예에 따른 SoC(1300)가 장착될 수 있다. 또한, 컴퓨팅 시스템(1400)은 메모리 장치(1420), 입출력 장치(1440), 디스플레이 장치(1460)을 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1480)에 전기적으로 연결될 수 있다. 컴퓨팅 시스템(1400)은 SoC(1300)의 OTP 메모리(100)에 저장된 설정 정보에 근거하여 동작할 수 있다. 따라서, 컴퓨팅 시스템(1400)의 신뢰성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 개시를 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 개시에 의한 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: OTP 메모리
120: OTP 셀 어레이
140: 온도 보상 기준 전압 생성부
160: 온도 보상 동작 전압 생성부
CMD: 프로그램 명령
VOP: 동작 전압
VREF: 기준 전압

Claims (10)

  1. OTP(One Time Programmable) 메모리에 있어서,
    프로그램 됨에 따라 비가역적으로 변화되는 프로그램 트랜지스터를 구비하는 OTP 셀을 다수로 포함하는 OTP 셀 어레이;
    상기 OTP 메모리의 온도를 센싱(sensing)하고 센싱된 온도에 반비례하는 특성을 갖는 기준 전압을 생성하는 온도 보상 기준 전압 생성부; 및
    상기 기준 전압을 수신하여 상기 기준 전압에 비례하고 상기 OTP 셀 어레이에 인가되는 동작 전압을 생성하는 온도 보상 동작 전압 생성부를 포함하는 것을 특징으로 하는 OTP 메모리.
  2. 제1 항에 있어서, 상기 온도 보상 동작 전압 생성부는,
    상기 기준 전압을 차지 펌핑(charge pumping)하여 상기 OTP 메모리로 인가되는 프로그램 명령에 대응되는 프로그램 전압으로 상기 동작 전압을 생성하는 차지 펌핑부; 및
    상기 기준 전압을 레귤레이팅(regulating)하여 상기 OTP 메모리로 인가되는 독출 명령에 대응되는 독출 전압으로 상기 동작 전압을 생성하는 전압 레귤레이터를 포함하는 것을 특징으로 하는 OTP 메모리.
  3. 제2 항에 있어서,
    상기 프로그램 전압은 상기 프로그램 트랜지스터의 게이트(gate)로 인가되고, 상기 OTP 메모리의 온도에 반비례하는 것을 특징으로 하는 OTP 메모리.
  4. 제2 항에 있어서,
    상기 OTP 셀을 상기 독출 전압이 게이트로 인가되는 독출 트랜지스터를 더 구비하고,
    상기 독출 전압은 상기 OTP 메모리의 온도에 반비례하는 것을 특징으로 하는 OTP 메모리.
  5. 제2 항에 있어서, 상기 차지 펌핑부는,
    상기 기준 전압보다 전압 레벨이 높은 제1 전압으로 레귤레이팅하는 제1 레벨 업 레귤레이터;
    상기 제1 전압과, 상기 프로그램 전압의 피드백 전압에 대응되는 전압 레벨을 갖는 제2 전압의 차이를 검출하여 검출 전압을 출력하는 전압 검출기; 및
    상기 검출 전압에 대응되는 전압을 상기 프로그램 전압으로 출력하는 차지 펌프를 포함하는 것을 특징으로 하는 OTP 메모리.
  6. 제5 항에 있어서, 상기 차지 펌핑부는,
    상기 피드백 전압을 전압 분배하여 상기 제2 전압으로 출력하는 전압 분배기를 더 포함하는 것을 특징으로 하는 OTP 메모리.
  7. 제2 항에 있어서, 상기 전압 레귤레이터는,
    상기 기준 전압보다 전압 레벨이 높은 제3 전압으로 레귤레이팅하는 제2 레벨 업 레귤레이터; 및
    상기 OTP 메모리의 온도를 센싱하여 상기 제3 전압을 상기 센싱된 온도에 반비례하는 상기 독출 전압으로 생성하는 온도 보상부를 구비하는 것을 특징으로 하는 OTP 메모리.
  8. 제1 항에 있어서, 상기 OTP 셀은 각각,
    상기 OTP 셀 어레이의 워드라인 중 프로그램 워드라인에 게이트가 연결되는 상기 프로그램 트랜지스터; 및
    상기 프로그램 트랜지스터의 일단이 일단과 연결되고, 타단이 상기 OTP 셀 어레이의 비트라인에 연결되며, 상기 OTP 셀 어레이의 워드라인 중 독출 워드라인에 게이트가 연결되는 독출 트랜지스터를 포함하는 것을 특징으로 하는 OTP 메모리.
  9. 제1 항에 있어서,
    상기 프로그램 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 특징으로 하는 OTP 메모리.
  10. OTP(One Time Programmable) 메모리를 포함하는 SoC(System-on Chip)에 있어서,
    상기 OTP 메모리는,
    프로그램 됨에 따라 비가역적으로 변화되는 프로그램 트랜지스터를 구비하는 OTP 셀을 다수로 포함하는 OTP 셀 어레이;
    상기 OTP 메모리의 온도를 센싱(sensing)하고 센싱된 온도에 반비례하는 특성을 갖는 기준 전압을 생성하는 온도 보상 기준 전압 생성부; 및
    상기 기준 전압을 수신하여 상기 기준 전압에 비례하고 상기 OTP 셀 어레이에 인가되는 동작 전압을 생성하는 온도 보상 동작 전압 생성부를 포함하는 것을 특징으로 하는 SoC.
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