KR20160106990A - 전원 공급 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

전원 공급 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 전원 공급 회로는 전원 공급단과 출력단 사이에 전기적으로 접속되는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터를 통해 상기 전원 공급단으로부터 상기 출력단으로 흐르는 제1 전류 경로가 형성되는 경우, 상기 출력단의 전압 레벨이 기설정된 레벨 이상으로 제어되며, 상기 제2 트랜지스터를 통해 상기 전원 공급단으로부터 상기 출력단으로 흐르는 제2 전류 경로가 형성되는 경우, 상기 출력단의 전압 레벨이 상기 기설정된 레벨 이하로 제어될 수 있다.
본 발명의 실시예에 따른 전원 공급 회로는 감소된 면적 및 전압 강하를 가진다.

Description

전원 공급 회로 및 이를 포함하는 반도체 메모리 장치{POWER SUPPLY CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 전자 장치에 관한 것으로, 좀 더 구체적으로는 전원 공급 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
물리적인 디스크를 회전시키기 때문에 속도가 느리며 무게가 무겁고 크기가 크며 소음이 심한 기존의 하드 디스크 드라이브(HDD) 대신 반도체 메모리 장치의 사용이 증가하고 있다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
한편, 리드(READ), 프로그램(PROGRAM), 이레이즈(ERASE) 등의 작업을 수행하기 위해, 반도체 메모리 장치의 메모리 셀 어레이에 다양한 레벨을 가지는 전압들이 공급되어야 한다. 최근 전압들을 생성하는 전원 공급 회로에 대한 연구가 진행 중이며, 특히 전원 공급 회로의 차지 면적 및 전압 강하를 감소시키며, 전원 공급 회로에 의해 출력되는 전압 레벨의 범위를 넓게 하는 연구가 진행 중이다.
본 발명의 실시예는 차지하는 면적이 감소되고 전압 강하가 감소되며 출력하는 전압 레벨의 범위가 증가된 전원 공급 회로 및 이를 포함하는 반도체 메모리 장치를 제공하기 위한 것이다.
이를 위하여 본 발명의 일 실시예에 따른 전원 공급 회로는, 전원 공급단과 출력단 사이에 전기적으로 접속되는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터를 통해 상기 전원 공급단으로부터 상기 출력단으로 흐르는 제1 전류 경로가 형성되는 경우, 상기 출력단의 전압 레벨이 기설정된 레벨 이상으로 제어되며, 상기 제2 트랜지스터를 통해 상기 전원 공급단으로부터 상기 출력단으로 흐르는 제2 전류 경로가 형성되는 경우, 상기 출력단의 전압 레벨이 상기 기설정된 레벨 이하로 제어될 수 있다.
실시예에 따라, 상기 전원 공급 장치는 상기 제1 트랜지스터와 상기 출력단 사이 또는 상기 제1 트랜지스터와 상기 전원 공급단 사이에 전기적으로 접속되는 제3 트랜지스터를 더 포함할 수 있고, 상기 출력단의 전압 레벨이 기설정된 레벨 이상으로 제어되는 경우, 상기 제2 트랜지스터가 턴-오프되어 상기 제1 전류 경로만이 형성되며, 상기 출력단의 전압 레벨이 기설정된 레벨 이하로 제어되는 경우, 상기 제3 트랜지스터가 턴-오프되어 상기 제2 전류 경로만이 형성될 수 있다.
실시예에 따라, 상기 제1 트랜지스터의 문턱 전압은 음의 전압이고, 상기 제2 트랜지스터의 문턱 전압은 양의 전압일 수 있다.
실시예에 따라, 상기 전원 공급 장치는 상기 제1 트랜지스터의 게이트에 제1 제어 신호를 출력하는 제1 스위치 및 상기 제2 트랜지스터의 게이트에 제2 제어 신호를 출력하는 제2 스위치를 더 포함할 수 있고, 상기 제2 스위치에는 전체 인에이블 신호 및 개별 인에이블 신호가 입력되며, 상기 제1 스위치에는 상기 전체 인에이블 신호 및 논리값이 반전된 개별 인에이블 신호가 입력될 수 있다.
실시예에 따라, 상기 전원 공급 장치는, 그라운드와 제1 노드 사이에 전기적으로 접속된 제1 저항, 상기 제1 노드와 상기 출력단 사이에 전기적으로 접속된 제2 저항, 기준 전압의 레벨과 상기 제1 노드의 전압의 레벨을 비교하고, 비교된 결과를 기반으로 제3 제어 신호를 출력하는 비교부, 상기 그라운드와 제2 노드 사이에 전기적으로 접속되고, 그 게이트 전극에 상기 제3 제어 신호가 인가되는 제4 트랜지스터 및 상기 제2 노드와 상기 전원 공급단 사이에 전기적으로 접속된 제3 저항을 더 포함할 수 있다.
실시예에 따라, 상기 전체 인에이블 신호의 레벨은 상기 출력단의 전압의 레벨과 외부에 의해 요청된 전압의 레벨을 기반으로 결정될 수 있으며, 상기 개별 인에이블 신호의 레벨은 외부에 의해 요청된 전압의 레벨이 상기 기설정된 레벨보다 높은지 여부를 기반으로 결정될 수 있고, 상기 전체 인에이블 신호의 레벨은 상기 제2 노드의 전압 레벨에 대응할 수 있으며, 상기 외부에 의해 요청된 전압의 레벨은 상기 기준 전압, 상기 제1 저항 및 상기 제2 저항의 함수로 표현될 수 있다.
실시예에 따라, 상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제1 제어 신호는 로우 레벨을 가지고 상기 제2 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응할 수 있으며, 상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응하고 상기 제2 제어 신호가 로우 레벨을 가질 수 있다.
실시예에 따라, 상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제2 전류 경로가 차단되고 상기 제1 전류 경로가 형성되며, 상기 제1 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어될 수 있고, 상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 전류 경로가 차단되고 상기 제2 전류 경로가 형성되며, 상기 제2 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어될 수 있다.
또한 본 발명은 반도체 메모리 장치라는 또다른 일면이 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 데이터 및 커맨드를 외부로부터 수신하는 입출력 인터페이스, 상기 데이터를 수신하는 페이지 버퍼, 상기 커맨드를 수신하며 전압 공급 제어 신호를 생성하는 제어 로직 및 전원 공급 장치를 포함하고 상기 제어 로직으로부터 전압 공급 제어 신호를 수신하며, 상기 메모리 셀 어레이를 구동하는 메모리 구동 전압을 공급하는 전원 공급부를 포함할 수 있고, 상기 메모리 구동 전압의 레벨은 상기 전압 공급 제어 신호의 전압 레벨을 기반으로 결정되며, 상기 전원 공급 장치는 입력 전압을 제공하는 전원 공급단과 상기 메모리 구동 전압이 출력되는 출력단 사이에 전기적으로 접속되는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 전원 공급단으로부터 상기 출력단으로 상기 제1 트랜지스터를 통해 흐르는 제1 전류 경로가 형성되는 경우, 상기 메모리 구동 전압의 전압 레벨이 기설정된 레벨 이상으로 제어되고, 상기 전원 공급단으로부터 상기 출력단으로 상기 제2 트랜지스터를 통해 흐르는 제2 전류 경로가 형성되는 경우, 상기 메모리 구동 전압의 전압 레벨이 상기 기설정된 레벨 이하로 제어될 수 있다.
실시예에 따라, 상기 제1 트랜지스터의 문턱 전압은 음의 전압이고 상기 제2 트랜지스터의 문턱 전압은 양의 전압일 수 있으며, 상기 전원 공급 장치는 상기 제1 트랜지스터와 상기 출력단 사이 또는 상기 제1 트랜지스터와 상기 전원 공급단 사이에 전기적으로 접속되는 제3 트랜지스터를 더 포함할 수 있고, 상기 출력단의 전압 레벨이 기설정된 레벨 이상으로 제어되는 경우, 상기 제2 트랜지스터가 턴-오프되어 상기 제1 전류 경로만이 형성되며, 상기 출력단의 전압 레벨이 기설정된 레벨 이하로 제어되는 경우, 상기 제3 트랜지스터가 턴-오프되어 상기 제2 전류 경로만이 형성될 수 있다.
실시예에 따라, 상기 전원 공급 장치는 상기 제1 트랜지스터의 게이트에 제1 제어 신호를 출력하는 제1 스위치 및 상기 제2 트랜지스터의 게이트에 제2 제어 신호를 출력하는 제2 스위치를 더 포함할 수 있고, 상기 제2 스위치에는 전체 인에이블 신호 및 개별 인에이블 신호가 입력되며, 상기 제1 스위치에는 상기 전체 인에이블 신호 및 논리값이 반전된 개별 인에이블 신호가 입력될 수 있다.
실시예에 따라, 상기 전원 공급 장치는 그라운드와 제1 노드 사이에 전기적으로 접속된 제1 저항, 상기 제1 노드와 상기 출력단 사이에 전기적으로 접속된 제2 저항, 기준 전압의 레벨과 상기 제1 노드의 전압의 레벨을 비교하고, 비교된 결과를 기반으로 제3 제어 신호를 출력하는 비교부, 상기 그라운드와 제2 노드 사이에 전기적으로 접속되고, 그 게이트 전극에 상기 제3 제어 신호가 인가되는 제4 트랜지스터 및 상기 제2 노드와 상기 전원 공급단 사이에 전기적으로 접속된 제3 저항을 더 포함할 수 있다.
실시예에 따라, 상기 전체 인에이블 신호의 레벨은 상기 제2 노드의 전압 레벨에 대응할 수 있으며, 상기 제2 노드의 전압 레벨은 상기 출력단의 전압의 레벨과 외부에 의해 요청된 전압의 레벨을 기반으로 결정될 수 있고, 상기 외부에 의해 요청된 전압의 레벨은 상기 기준 전압, 상기 제1 저항 및 상기 제2 저항의 함수로 표현될 수 있으며, 상기 개별 인에이블 신호의 레벨은 상기 외부에 의해 요청된 전압의 레벨이 상기 기설정된 레벨보다 높은지 여부를 기반으로 결정될 수 있고, 상기 전압 공급 제어 신호의 전압 레벨을 기반으로 상기 기준 전압, 상기 제1 저항 및 상기 제2 저항 중 적어도 하나의 레벨이 변경될 수 있다.
실시예에 따라, 상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제1 제어 신호는 로우 레벨을 가지고 상기 제2 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응할 수 있으며, 상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응하고 상기 제2 제어 신호가 로우 레벨을 가질 수 있다.
실시예에 따라, 상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제2 전류 경로가 차단되고 상기 제1 전류 경로가 형성되며, 상기 제1 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어될 수 있고, 상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 전류 경로가 차단되고 상기 제2 전류 경로가 형성되며, 상기 제2 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어될 수 있다.
본 발명의 실시예에 따르면, 차지하는 면적이 감소되고 전압 강하가 감소되며 출력하는 전압 레벨의 범위가 증가된 전원 공급 회로 및 이를 포함하는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 반도체 메모리 장치의 전원 공급 회로를 설명하기 위한 도면이다.
도 3은 도 2에 사용되는 개별 인에이블 신호를 설명하기 위한 표이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 1을 참조하면, 반도체 메모리 장치는 입출력 인터페이스(100), 데이터 버퍼(200), 페이지 버퍼(300), 메모리 셀 어레이(400), 제어 로직(500), 전압 생성부(600) 및 어드레스 디코더(700)를 포함한다.
입출력 인터페이스(100)는 외부(미도시)로부터 데이터(DATA) 및 커맨드(CMD)을 수신한다. 커맨드(CMD)은 제어 로직(500)으로 전달되고, 데이터(DATA)는 데이터 버퍼(200)로 전달될 수 있다. 입출력 인터페이스(100)로는 I/O 패드 등이 가능하다.
데이터 버퍼(200)는 입출력 인터페이스(100)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(300)로 전달한다.
페이지 버퍼(300)는 데이터 버퍼(200)로부터 데이터(DATA)를 받고 이를 내부 래치(미도시)에 저장한다.
메모리 셀 어레이(400)는 복수의 페이지들을 포함하고, 각각의 페이지는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(400)는 비트 라인들(BL)을 통해 페이지 버퍼(300)에 연결되고, 워드 라인들(WL)을 통해 어드레스 디코더(700)에 연결된다. 메모리 셀 어레이(400)에 입출력 인터페이스(100)로부터의 데이터(DATA)가 프로그램(program)된다.
제어 로직(500)은 입출력 인터페이스(100)로부터 커맨드(CMD)를 수신하고, 전압 공급 제어 신호(VSC)를 생성하여 전압 생성부(600)로 송신한다. 전압 생성부(600)에 의해 생성되는 전압의 레벨은 전압 공급 제어 신호(VSC)의 레벨을 기반으로 결정된다.
전압 생성부(600)는 어드레스 디코더(700)에 메모리 셀 어레이(400) 중 적어도 일부를 리드, 프로그램, 이레이즈하는 데 사용되는 전압을 공급한다. 전압 생성부(600)에 의해 생성되는 전압의 레벨은 전압의 레벨은 전압 공급 제어 신호(VSC)의 전압 레벨을 기반으로 결정되며, 전압 생성부(600)는 전원 공급 회로(610)를 포함한다. 전원 공급 회로(610)는 메모리 셀 구동 전압(MDV)를 생성한다. 메모리 셀 구동 전압(MDV)의 레벨은 전압 공급 제어 신호(VSC)의 전압 레벨을 기반으로 결정된다.
어드레스 디코더(700)는 제어 로직(500)로부터 어드레스를 수신하고, 수신된 어드레스를 기반으로 메모리 셀 어레이(400) 중 리드, 프로그램 또는 이레이즈될 페이지를 선택한다. 리드, 프로그램 또는 이레이즈 동작 시, 전압 생성부(600)로부터의 메모리 셀 구동 전압(MDV)이 선택된 페이지에 공급된다.
도 2는 도 1의 반도체 메모리 장치의 전원 공급 회로를 설명하기 위한 도면이다. 도 2를 참조하면, 전원 공급 회로(610)는 제1 내지 제4 트랜지스터(T1 내지 T4), 제1 내지 제3 저항(R1 내지 R3), 제1 및 제2 스위치(SW1, SW2) 및 비교부(AMP)를 포함한다.
제1 및 제2 트랜지스터(T1, T2)는 전원 공급단(VPP)와 출력단(Vout) 사이에 전기적으로 접속된다. 즉, 제1 및 제2 트랜지스터(T1, T2)는 서로 병렬로 연결되어 있다. 제1 및 제2 트랜지스터(T1, T2)는 N형 트랜지스터일 수 있다. 제1 트랜지스터(T1)가 공핍형 트랜지스터(depletion transistor)인 경우, 제1 트랜지스터(T1)의 문턱 전압은 음의 전압일 수 있다. 제2 트랜지스터(T2)가 일반 트랜지스터(normal transistor)인 경우, 제2 트랜지스터(T2)의 문턱 전압(threshold voltage)은 양의 전압일 수 있다. 제1 전류 경로에 의해 출력단(Vout)의 전압이 제어되는 경우, 문턱 전압으로 인한 전압 강하(voltage drop)가 없으나, 출력단(Vout)의 전압 레벨이 소정의 값(예를 들어, 제1 트랜지스터(T1)의 문턱 전압) 이하일 수 없다. 반대로, 제2 전류 경로에 의해 출력단(Vout)의 전압이 제어되는 경우, 출력단(Vout)의 전압 레벨이 소정의 값 이하일 수 있으나, 전압 강하가 발생한다. 즉, 외부에 의해 요청된 전압의 레벨에 기반하여, 제1 전류 경로 또는 제2 전류 경로 중 하나가 출력단(Vout)의 전압 제어에 사용되는 전류 경로로 선택될 수 있다. 전원 공급단(VPP)에는 펌핑을 위한 전원(펌핑 바이어스)이 공급될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 직렬로 연결되어 있다. 도 2에 도시된 실시예에서는 제1 트랜지스터(T1)와 출력단(Vout) 사이에 전기적으로 접속되나, 제1 트랜지스터(T1)와 전원 공급단(VPP) 사이에 전기적으로 접속될 수도 있다. 제3 트랜지스터(T3)의 게이트에는 개별 인에이블 신호(EN_P)가 입력된다. 제3 트랜지스터(T3)는 P형 트랜지스터일 수 있다. 개별 인에이블 신호(EN_P)가 하이 레벨을 가지는 경우, 논리값이 반전된 개별 인에이블 신호(EN_P_N)은 로우 레벨을 가진다. 개별 인에이블 신호(EN_P)가 로우 레벨을 가지는 경우, 논리값이 반전된 개별 인에이블 신호(EN_P_N)은 하이 레벨을 가진다. 개별 인에이블 신호(EN_P)가 하이 레벨인 경우, 제3 트랜지스터(T3)가 턴-오프되어 제1 전류 경로가 차단될 수 있다. 도 2에서는 제3 트랜지스터(T3)는 P형 트랜지스터이고 제3 트랜지스터(T3)의 게이트에는 개별 인에이블 신호(EN_P)가 입력되는 경우에 대해서만 설명되었으나, 제3 트랜지스터(T3)가 N형 트랜지스터이고 제3 트랜지스터(T3)의 게이트에 논리값이 반전된 개별 인에이블 신호(EN_P_N)가 입력될 수도 있다.
제4 트랜지스터(T4)는 그라운드(GND)과 제2 노드(N2) 사이에 전기적으로 접속된다. 제4 트랜지스터(T4)는 N형 트랜지스터일 수 있다.
제1 저항(R1)은 그라운드(GND)과 제1 노드(N1) 사이에 전기적으로 접속되고, 제2 저항(R2)은 제1 노드(N1)와 출력단(Vout) 사이에 전기적으로 접속되며, 제3 저항(R3)은 제2 노드(N2)와 전원 공급단(VPP) 사이에 접속되었다.
제1 스위치(SW1)는 전체 인에이블 신호(EN_T) 및 논리값이 반전된 개별 인에이블 신호(EN_P_N)를 수신하고, 제1 트랜지스터(T1)의 게이트에 제1 제어 신호(CTL1)를 출력한다. 개별 인에이블 신호(EN_P)가 로우 레벨인 경우, 제1 스위치(SW1)는 전체 인에이블 신호(EN_T)를 제1 제어 신호(CTL1)로 출력할 수 있다. 이 경우, 제1 제어 신호(CTL1)의 레벨이 전체 인에이블 신호(EN_T)의 레벨에 대응한다. 개별 인에이블 신호(EN_P)가 하이 레벨인 경우, 제1 스위치(SW1)는 로우 레벨을 가지는 제1 제어 신호(CTL1)로 출력한다.
제2 스위치(SW2)는 전체 인에이블 신호(EN_T) 및 개별 인에이블 신호(EN_P)를 수신하고, 제2 트랜지스터(T2)의 게이트에 제2 제어 신호(CTL2)를 출력한다. 개별 인에이블 신호(EN_P)가 하이 레벨인 경우, 제2 스위치(SW2)는 전체 인에이블 신호(EN_T)를 제2 제어 신호(CTL2)로 출력할 수 있다. 이 경우, 제2 제어 신호(CTL2)의 레벨이 전체 인에이블 신호(EN_T)의 레벨에 대응한다. 개별 인에이블 신호(EN_P)가 로우 레벨인 경우, 제2 스위치(SW2)는 로우 레벨을 가지는 제2 제어 신호(CTL2)로 출력하고, 제2 스위치(SW2)는 턴-오프되어 제2 전류 경로가 차단된다.
비교부(AMP)는 기준 전압(VREF)과 제1 노드(N1)의 전압 레벨을 비교하고, 비교된 결과를 기반으로 제4 트랜지스터(T4)의 게이트에 제3 제어 신호(CTL3)를 출력한다. 비교부(AMP)는 연산 증폭기를 포함할 수 있다. 제4 트랜지스터(T4)가 N형 트랜지스터인 경우, 연산 증폭기의 비반전 신호 입력단에 제1 노드(N1)의 전압이 공급되고 연산 증폭기의 반전 신호 입력단에 기준 전압(REF)이 공급될 수 있다. 이 경우, 제1 노드(N1)의 전압이 증가할수록 제3 제어 신호(CTL3)의 전압 레벨이 증가하므로, 제2 노드(N2)의 전압 레벨이 감소한다.
출력단(Vout)은 전압을 생성하여 외부로 출력한다. 출력단(Vout)의 전압 레벨은 메모리 셀 구동 전압(MDV)의 레벨에 대응한다.
전체 인에이블 신호(EN_T)의 전압 레벨은 제2 노드(N2)의 전압 레벨에 대응한다. 제1 노드(N1)의 전압 레벨(VN1)은 다음과 같다.
Figure pat00001
(Vout: 출력단(Vout)의 전압 레벨,
R1: 제1 저항(R1)의 저항 레벨, R2: 제2 저항(R2)의 저항 레벨)
결국, 출력단(Vout)의 전압 레벨은 외부에 의해 요청된 전압 레벨을 목표로 제어되고, 그 레벨은 아래에 도시되어 있다.
Figure pat00002
(VREF: 기준 전압)
즉, 외부에 의해 요청된 전압 레벨은 기준 전압(VREF), 제1 저항(R1) 및 제2 저항(R2)의 함수로 표현된다. 전압 공급 제어 신호(VSC)의 전압 레벨을 기반으로, 기준 전압(VREF), 제1 저항(R1) 및 제2 저항(R2) 중 적어도 하나의 레벨이 변경될 수 있다. 외부에 의해 요청된 전압 레벨이 변경되는 것에 응답하여, 전압 공급 제어 신호(VSC)의 전압 레벨을 기반으로 기준 전압(VREF), 제1 저항(R1) 및 제2 저항(R2) 중 적어도 하나의 레벨이 변경될 수 있다. 도 2에서는 제2 저항(R2)의 레벨만 변할 수 있는 것처럼 도시되었으나, 이는 실시예에 불과하다.
개별 인에이블 신호(EN_P)의 레벨은 외부에 의해 요청된 전압 레벨 및 기설정된 레벨을 기반으로 결정될 수 있다. 그 결과, 도 3의 표와 같이 결정될 수 있다. 도 3을 보면, 외부에 의해 요청된 전압의 레벨(전압 레벨)이 기설정된 레벨인 1볼트(V) 이하인 경우에는 개별 인에이블 신호(EN_P)가 하이 레벨이고, 외부에 의해 요청된 전압의 레벨이 1볼트(V)보다 큰 경우에는 개별 인에이블 신호(EN_P)가 로우 레벨이다. 그러나 1볼트(V)는 예시에 불과하며, 외부에 의해 요청된 전압의 레벨이 제1 트랜지스터(T1)의 문턱 전압의 절대값보다 큰지 여부를 기반으로 개별 인에이블 신호(EN_P)의 레벨이 결정될 수 있다.
외부에 의해 요청된 전압의 레벨이 제1 트랜지스터(T1)의 문턱 전압보다 낮은 경우, 개별 인에이블 신호(EN_P)가 하이 레벨을 가진다. 따라서, 제1 제어 신호(CTL1)가 로우 레벨을 가진다. 제1 트랜지스터(T1)의 문턱 전압의 음의 전압이므로 완전히 턴-오프되지는 않더라도 제3 트랜지스터(T3)가 완전히 턴-오프되므로, 제1 전류 경로가 차단되고 제2 전류 경로만 형성된다. 제2 제어 신호(CTL2)의 레벨은 전체 인에이블 신호(EN_T)의 레벨에 대응하므로, 제2 전류 경로를 통해 흐르는 전류의 레벨은 전체 인에이블 신호(EN_T)의 레벨에 의해 피드백 제어된다. 예를 들어, 출력단(Vout)의 전압 레벨이 수학식 2에서 제시된 전압 레벨보다 큰 경우, 제3 제어 신호(CTL3)의 레벨이 증가한다. 제4 트랜지스터(T4)를 통해 제2 노드(N2)로부터 그라운드(GND)에 흐르는 전류가 증가하므로, 제2 노드(N2)의 전압 레벨 및 전체 인에이블 신호(EN_T)의 레벨이 감소한다. 전체 인에이블 신호(EN_T)의 레벨의 감소로 인해, 제2 제어 신호(CTL2)의 레벨이 감소하므로, 제2 전류 경로를 통해 흐르는 전류의 레벨도 감소하여 출력단(Vout)의 전압 레벨이 감소한다. 반대로, 출력단(Vout)의 전압 레벨이 수학식 2에서 제시된 전압 레벨보다 작은 경우, 제3 제어 신호(CTL3)의 레벨이 감소하고, 제2 노드(N2)의 전압 레벨 및 전체 인에이블 신호(EN_T)의 레벨이 증가하므로, 제2 전류 경로를 통해 흐르는 전류의 레벨도 증가하여 출력단(Vout)의 전압 레벨이 증가한다. 외부에 의해 요청된 전압의 레벨이 제1 트랜지스터(T1)의 문턱 전압(기설정된 레벨)보다 낮은 경우 제2 전류 경로가 형성되므로, 제2 전류 경로가 형성되는 경우, 출력단(Vout)의 전압 레벨이 기설정된 레벨 이하로 제어된다.
외부에 의해 요청된 전압의 레벨이 제1 트랜지스터(T1)의 문턱 전압보다 높은 경우, 개별 인에이블 신호(EN_P)가 로우 레벨을 가진다. 따라서, 제2 제어 신호(CTL1)가 로우 레벨을 가지고, 제1 내지 제3 트랜지스터(T1 내지 T3) 중 제2 트랜지스터(T2)가 턴-오프되고, 제3 트랜지스터(T3)는 턴-온될 수 있다. 따라서, 제2 전류 경로가 차단되고 제1 경로만 형성된다. 제1 제어 신호(CTL1)의 레벨은 전체 인에이블 신호(EN_T)의 레벨에 대응하므로, 제1 전류 경로를 통해 흐르는 전류의 레벨은 전체 인에이블 신호(EN_T)의 레벨에 의해 피드백 제어된다. 제1 전류 경로를 통해 흐르는 전류의 레벨이 피드백 제어되는 것은 제2 전류 경로를 통해 흐르는 전류의 레벨이 피드백 제어되는 것과 동일하므로, 상세한 설명은 생략되어도 무방하다. 외부에 의해 요청된 전압의 레벨이 제1 트랜지스터(T1)의 문턱 전압(기설정된 레벨) 이상인 경우 제1 전류 경로가 형성되므로, 제1 전류 경로가 형성되는 경우, 출력단(Vout)의 전압 레벨이 기설정된 레벨 이상으로 제어된다. 위의 설명에서, 트랜지스터의 타입, 제어 신호의 레벨 등은 예시에 불과하다.
이제까지 본 발명에 대해서 그 바람직한 실시예를 중심으로 살펴보았으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 기술 범위 내에서 상기 본 발명의 상세한 설명과 다른 형태의 실시예들을 구현할 수 있을 것이다.
여기서 본 발명의 본질적 기술 범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
600: 전압 생성부 610: 전원 공급 회로
T1: 제1 트랜지스터 T2: 제2 트랜지스터
SW1: 제1 스위치 SW2: 제2 스위치

Claims (15)

  1. 전원 공급단과 출력단 사이에 전기적으로 접속되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터를 통해 상기 전원 공급단으로부터 상기 출력단으로 흐르는 제1 전류 경로가 형성되는 경우, 상기 출력단의 전압 레벨이 기설정된 레벨 이상으로 제어되며,
    상기 제2 트랜지스터를 통해 상기 전원 공급단으로부터 상기 출력단으로 흐르는 제2 전류 경로가 형성되는 경우, 상기 출력단의 전압 레벨이 기설정된 레벨 이하로 제어되는 전원 공급 회로.
  2. 제1항에 있어서,
    상기 전원 공급 장치는 상기 제1 트랜지스터와 상기 출력단 사이 또는 상기 제1 트랜지스터와 상기 전원 공급단 사이에 전기적으로 접속되는 제3 트랜지스터를 더 포함하고,
    상기 출력단의 전압 레벨이 기설정된 레벨 이상으로 제어되는 경우, 상기 제2 트랜지스터가 턴-오프되어 상기 제1 전류 경로만이 형성되며,
    상기 출력단의 전압 레벨이 기설정된 레벨 이하로 제어되는 경우, 상기 제3 트랜지스터가 턴-오프되어 상기 제2 전류 경로만이 형성되는 전원 공급 회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 음의 전압이고,
    상기 제2 트랜지스터의 문턱 전압은 양의 전압인 전원 공급 회로.
  4. 제1항에 있어서,
    상기 전원 공급 장치는 상기 제1 트랜지스터의 게이트에 제1 제어 신호를 출력하는 제1 스위치 및 상기 제2 트랜지스터의 게이트에 제2 제어 신호를 출력하는 제2 스위치를 더 포함하고,
    상기 제2 스위치에는 전체 인에이블 신호 및 개별 인에이블 신호가 입력되며,
    상기 제1 스위치에는 상기 전체 인에이블 신호 및 논리값이 반전된 개별 인에이블 신호가 입력되는 전원 공급 회로.
  5. 제4항에 있어서,
    상기 전원 공급 장치는,
    그라운드와 제1 노드 사이에 전기적으로 접속된 제1 저항;
    상기 제1 노드와 상기 출력단 사이에 전기적으로 접속된 제2 저항;
    기준 전압의 레벨과 상기 제1 노드의 전압의 레벨을 비교하고, 비교된 결과를 기반으로 제3 제어 신호를 출력하는 비교부;
    상기 그라운드와 제2 노드 사이에 전기적으로 접속되고, 그 게이트 전극에 상기 제3 제어 신호가 인가되는 제4 트랜지스터; 및
    상기 제2 노드와 상기 전원 공급단 사이에 전기적으로 접속된 제3 저항을 더 포함하는 전원 공급 회로.
  6. 제5항에 있어서,
    상기 전체 인에이블 신호의 레벨은 상기 출력단의 전압의 레벨과 외부에 의해 요청된 전압의 레벨을 기반으로 결정되며,
    상기 개별 인에이블 신호의 레벨은 외부에 의해 요청된 전압의 레벨이 상기 기설정된 레벨보다 높은지 여부를 기반으로 결정되고,
    상기 전체 인에이블 신호의 레벨은 상기 제2 노드의 전압 레벨에 대응하며,
    상기 외부에 의해 요청된 전압의 레벨은 상기 기준 전압, 상기 제1 저항 및 상기 제2 저항의 함수로 표현되는 전원 공급 회로.
  7. 제4항에 있어서,
    상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제1 제어 신호는 로우 레벨을 가지고 상기 제2 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응하며,
    상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응하고 상기 제2 제어 신호가 로우 레벨을 가지는 전원 공급 회로.
  8. 제7항에 있어서,
    상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제2 전류 경로가 차단되고 상기 제1 전류 경로가 형성되며, 상기 제1 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어되고,
    상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 전류 경로가 차단되고 상기 제2 전류 경로가 형성되며, 상기 제2 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어되는 전원 공급 회로.
  9. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    데이터 및 커맨드를 외부로부터 수신하는 입출력 인터페이스;
    상기 데이터를 수신하는 페이지 버퍼;
    상기 커맨드를 수신하며 전압 공급 제어 신호를 생성하는 제어 로직; 및
    전원 공급 장치를 포함하고, 상기 제어 로직으로부터 상기 전압 공급 제어 신호를 수신하며, 상기 메모리 셀 어레이를 구동하는 메모리 구동 전압을 공급하는 전원 공급부를 포함하고,
    상기 메모리 구동 전압의 레벨은 상기 전압 공급 제어 신호의 전압 레벨을 기반으로 결정되며,
    상기 전원 공급 장치는 입력 전압을 제공하는 전원 공급단과 상기 메모리 구동 전압이 출력되는 출력단 사이에 전기적으로 접속되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 전원 공급단으로부터 상기 출력단으로 상기 제1 트랜지스터를 통해 흐르는 제1 전류 경로가 형성되는 경우, 상기 메모리 구동 전압의 전압 레벨이 기설정된 레벨 이상으로 제어되고,
    상기 전원 공급단으로부터 상기 출력단으로 상기 제2 트랜지스터를 통해 흐르는 제2 전류 경로가 형성되는 경우, 상기 메모리 구동 전압의 전압 레벨이 상기 기설정된 레벨 이하로 제어되는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 음의 전압이고 상기 제2 트랜지스터의 문턱 전압은 양의 전압이며,
    상기 전원 공급 장치는 상기 제1 트랜지스터와 상기 출력단 사이 또는 상기 제1 트랜지스터와 상기 전원 공급단 사이에 전기적으로 접속되는 제3 트랜지스터를 더 포함하고,
    상기 메모리 구동 전압의 전압 레벨이 기설정된 레벨 이상으로 제어되는 경우, 상기 제2 트랜지스터가 턴-오프되어 상기 제1 전류 경로만이 형성되며,
    상기 메모리 구동 전압의 전압 레벨이 기설정된 레벨 이하로 제어되는 경우, 상기 제3 트랜지스터가 턴-오프되어 상기 제2 전류 경로만이 형성되는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 전원 공급 장치는,
    상기 제1 트랜지스터의 게이트에 제1 제어 신호를 출력하는 제1 스위치; 및
    상기 제2 트랜지스터의 게이트에 제2 제어 신호를 출력하는 제2 스위치를 더 포함하고,
    상기 제2 스위치에는 전체 인에이블 신호 및 개별 인에이블 신호가 입력되며,
    상기 제1 스위치에는 상기 전체 인에이블 신호 및 논리값이 반전된 개별 인에이블 신호가 입력되는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 전원 공급 장치는,
    그라운드와 제1 노드 사이에 전기적으로 접속된 제1 저항;
    상기 제1 노드와 상기 출력단 사이에 전기적으로 접속된 제2 저항;
    기준 전압의 레벨과 상기 제1 노드의 전압의 레벨을 비교하고, 비교된 결과를 기반으로 제3 제어 신호를 출력하는 비교부;
    상기 그라운드와 제2 노드 사이에 전기적으로 접속되고, 그 게이트 전극에 상기 제3 제어 신호가 인가되는 제4 트랜지스터; 및
    상기 제2 노드와 상기 전원 공급단 사이에 전기적으로 접속된 제3 저항을 더 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 전체 인에이블 신호의 레벨은 상기 제2 노드의 전압 레벨에 대응하며,
    상기 제2 노드의 전압 레벨은 상기 출력단의 전압의 레벨과 외부에 의해 요청된 전압의 레벨을 기반으로 결정되고,
    상기 외부에 의해 요청된 전압의 레벨은 상기 기준 전압, 상기 제1 저항 및 상기 제2 저항의 함수로 표현되며,
    상기 개별 인에이블 신호의 레벨은 상기 외부에 의해 요청된 전압의 레벨이 상기 기설정된 레벨보다 높은지 여부를 기반으로 결정되고,
    상기 전압 공급 제어 신호의 전압 레벨을 기반으로 상기 기준 전압, 상기 제1 저항 및 상기 제2 저항 중 적어도 하나의 레벨이 변경되는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제1 제어 신호는 로우 레벨을 가지고 상기 제2 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응하며,
    상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 제어 신호의 레벨이 상기 전체 인에이블 신호의 레벨에 대응하고 상기 제2 제어 신호가 로우 레벨을 가지는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 개별 인에이블 신호가 하이 레벨인 경우, 상기 제2 전류 경로가 차단되고 상기 제1 전류 경로가 형성되며, 상기 제1 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어되고,
    상기 개별 인에이블 신호가 로우 레벨인 경우, 상기 제1 전류 경로가 차단되고 상기 제2 전류 경로가 형성되며, 상기 제2 전류 경로를 통해 흐르는 전류의 레벨은 상기 전체 인에이블 신호의 레벨에 의해 피드백 제어되는 반도체 메모리 장치.
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KR102618534B1 (ko) * 2019-05-14 2023-12-28 에스케이하이닉스 주식회사 레귤레이터 및 이를 포함하는 메모리 장치
KR20210118294A (ko) * 2020-03-19 2021-09-30 삼성전자주식회사 내부 에러를 검출하기 위한 전원 관리 회로 및 전자 장치
CN113726129B (zh) * 2021-09-02 2023-03-14 上海爻火微电子有限公司 电源管理电路与电子设备

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560822B1 (ko) * 2004-09-02 2006-03-13 삼성전자주식회사 리플-프리 내부 전압을 발생하는 반도체 장치
KR101005129B1 (ko) 2009-04-22 2011-01-04 주식회사 하이닉스반도체 레귤레이터 회로
KR101005136B1 (ko) * 2009-05-29 2011-01-04 주식회사 하이닉스반도체 고전압 발생 장치
US8897073B2 (en) 2012-09-14 2014-11-25 Freescale Semiconductor, Inc. NVM with charge pump and method therefor
US9098101B2 (en) * 2012-10-16 2015-08-04 Sandisk Technologies Inc. Supply noise current control circuit in bypass mode
KR20140078987A (ko) 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 레귤레이터, 전압 발생기 및 반도체 메모리 장치
US8995188B2 (en) * 2013-04-17 2015-03-31 Micron Technology, Inc. Sharing support circuitry in a memory

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