JP2012164385A

JP2012164385A - 半導体記憶装置

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Publication number: JP2012164385A
Application number: JP2011023754A
Authority: JP
Inventors: Takeharu Imai; 丈晴今井; 宏樹 ▲高▼木; Hiroki Takagi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2011-02-07
Filing date: 2011-02-07
Publication date: 2012-08-30
Also published as: US8638610B2; US20120201081A1; CN102682852B; CN102682852A

Abstract

【課題】メモリセルに印加される高電圧のばらつき抑制し、精度良く高電圧を供給することができる半導体記憶装置を提供する。
【解決手段】メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。ツェナーダイオード１５のアノード側の電位を調整し、メモリセルアレイ２３にかかる高電圧を調整するための電圧補正データがメモリセルアレイ２３に書き込まれている。この電圧補正データを用いて電圧調整回路３０Ａにより電圧調整を行う。
【選択図】図１

Description

本発明は、電気的に書き換え可能なメモリのデータ消去時やデータ書き込み時等、高電圧が必要な記憶装置に用いられる高電圧レギュレート回路を備えた半導体記憶装置に関する。

例えば、ＥＥＰＲＯＭやフラッシュメモリは、民生機器又は産業機器などにおいて、種々のプログラム記憶用あるいはデータ記憶用に幅広く用いられている。ＥＥＰＲＯＭやフラッシュメモリを構成するメモリセルは、高電圧（例えば１５Ｖ）により発生するトンネル電流やホットエレクトロンを用い、フローティングゲートに電子を注入したりフローティングゲートの電子を放出したりする。その結果、メモリセルのしきい値が変化してデータの書き換えが行われる（例えば特許文献１、２参照。）。

図８に、従来の半導体記憶装置のブロック図を示す。従来の半導体記憶装置は、高電圧入出力回路６１、高電圧発生回路６２、高電圧レギュレート回路９０、Ｘデコーダ７１、Ｙデコーダ７０、メモリセルアレイ７２等により構成されている。メモリセルアレイ７２は複数のメモリセルが２次元状に設けられている。メモリセルアレイ７２には、上位アドレス線のアドレス信号を入力してメモリセルアレイ７２のワード線を選択するＸデコーダ７１と、下位アドレス線のアドレス信号を入力し、１本のワード線につながったメモリセルの内で読み出し又は書き換えを行う一定のメモリセルを選択するＹデコーダ７０と、上記の選択されたメモリセルのデータを読み出してデータ線に出力したり、データ線のデータ信号をメモリセルアレイに送信するＹゲート７３が接続されている。

また、データ書き換えのための高電圧ＶＰＰを発生してＸデコーダ７１及びＹデコーダ７０に出力する高電圧発生のための高電圧発生回路６２と、高電圧発生回路６２から発生する高電圧を一定の電圧に制御するための高電圧レギュレート回路９０を備えている。メモリセルアレイのデータを書き換える場合は、高電圧発生回路６２から消去／書き込みに必要な高電圧を発生させ、この高電圧が、Ｘデコーダ７１、Ｙデコーダ７０を介してメモリセルアレイ７２の各メモリセルに印加される。

メモリセルのデータの消去／書き込み時には、メモリセルアレイ７２のメモリセルは常に一定の電圧を一定の時間だけ印加される。この動作により、メモリセルの消去／書き込みが行われる。しかし、所定の電圧以上に高い電圧を印加してしまうと、メモリセルのトランジスタに高電圧がかかり、ダメージを受ける。一方、所定の電圧より低い電圧が印加されると、メモリセルのトランジスタのしきい値電圧を十分に変化させることができない。

そこで、印加される高電圧は、一定の電圧に維持する必要があり、高電圧レギュレート回路９０が設けられている。高電圧レギュレート回路９０は、ＦＥＴ（電界効果トランジスタ）６３、６５、６６、６７、ツェナーダイオード６４、定電流源６８、インバータ６９で構成される。ツェナーダイオード６４の耐圧は、メモリセルのデータ書き換えのための高電圧と同程度のものが選択される。

高電圧レギュレート回路９０を動作させる場合には、ＥＮ（イネーブル）信号がＦＥＴ６５のゲートに入力される。一方、高電圧発生回路６２からの出力電圧ＶＰＰが変動して基準値よりも高くなると、ツェナーダイオード６４が導通して、ＦＥＴ６３、ツェナーダイオード６４、ＦＥＴ６５、ＦＥＴ６６には電流が流れる。すると、ＦＥＴ６７にはバイアスがかかるので、ＦＥＴ６７はオン状態となり、電流が流れる。これにより、バッファ６９の入力側はローレベルになるので、バッファ６９の出力側はローレベルになり、高電圧発生ＥＮ（イネーブル）信号はローレベルとなり、高電圧発生回路６２の動作を停止させる。

高電圧発生回路６２の動作を停止している間は、ツェナーダイオード６４を通して電流が流れるので、電圧降下が起きて、高電圧ＶＰＰの電圧値が下がる。ツェナーダイオード６４の耐圧以下の電圧値にＶＰＰが降下したところで、ツェナーダイオード６４には電流が流れなくなり、バッファ６９の出力がハイレベルになるので、高電圧発生回路６２が動作を再開する。このようにして、一定の高電圧値に維持するようにしている。

また、このような半導体記憶装置のウェハ段階のダイソートテストにおいては、装置内部で使用される高電圧発生回路出力等の各種電圧のレベルが設計値通りであるか否かを測定し、書き込みや消去等の基本動作が可能であるか否かをテストする。ウェハ状態では、このような電圧テストができるように、外部端子に接続するために、通常はいくつかのモニタ用パッドが設けられている。この１つが、図８に図示されているテスト測定用パッドである。

特開２００７−２３４７７６号公報国際公開第２００５／０６２３１１号

しかしながら、従来技術の高電圧レギュレート回路では、ツェナーダイオードの耐圧にばらつきが生じていることがある。この場合、書き換え、消去時において、高電圧発生回路から出力される出力電圧にばらつきが生じ、メモリセルを劣化させたり、誤動作を起こす可能性がある。また、出荷前の動作確認検査時には、高電圧のずれにより、不良品と判定してしまうことになり、生産効率が落ちる原因となっていた。

本発明は、上述した課題を解決するために創案されたものであり、メモリセルに印加される高電圧のばらつき抑制し、精度良く高電圧を供給することができる半導体記憶装置を提供することを目的としている。

上記目的を達成するために、本発明の半導体記憶装置は、メモリに高電圧を供給するための高電圧発生回路と、前記高電圧発生回路で発生した高電圧を一定の電圧に維持する回路であって、電圧設定用素子を有する高電圧レギュレート回路と、前記電圧設定用素子の電位を調整してメモリに供給される高電圧を調整する電圧調整回路と、前記電圧調整回路に供給する電圧補正データが記憶された記憶部とを備えていることを主要な特徴とする。

本発明によれば、記憶部に記憶された電圧補正データに基づき、高電圧レギュレート回路によって発生する高電圧を、電圧調整回路により電圧設定素子の電位を調整しているので、メモリに印加する電圧精度が向上する。また、電圧のずれが大きい半導体記憶装置のチップに対して、出荷時の検査で不良品とするところを、電圧補正して許容範囲とすることができるので、良品として認定することができ、高い歩留りを確保できる。また、電圧精度の向上に伴って、半導体記憶装置のサイクル寿命が向上する。

本発明の半導体記憶装置の構成例を示すブロック図である。本発明の半導体記憶装置におけるラッチ回路の構成例を示す図である。本発明の半導体記憶装置におけるスイッチ回路の構成例を示す図である。本発明の半導体記憶装置におけるメモリセルアレイの構成例を示す図である。本発明の半導体記憶装置のタイミングチャートを示す図である。電圧補正用メモリセルに書き込まれる電圧補正データ例を示す図である。本発明の半導体記憶装置と従来の装置とのＶＰＰのばらつき程度を比較した図である。従来の半導体記憶装置の構成を示す図である。

以下、図面を参照して本発明の一実施形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。構造に関する図面は模式的なものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。

図１は、本発明の半導体記憶装置の全体構成例を示す。２３はメモリセルアレイ、２１はＹデコーダー回路、２２はＸデコーダー回路、２４はセンスアンプ回路、２５はＹゲート回路、１は高電圧入出力回路、２は高電圧発生回路、３０は高電圧レギュレート回路、３０Ａは電圧調整回路である。センスアンプ回路２４の出力信号が高電圧レギュレート３０に入力されている。高電圧発生回路２は、例えば、キャパシタとトランジスタ（ＦＥＴ）とで構成されたチャージポンプ回路等により構成することができる。

高電圧レギュレート回路３０は、電圧調整回路３０Ａ、電圧設定用素子としてのツェナーダイオード１４、電圧設定用素子としてのツェナーダイオード１５、ＦＥＴ（電界効果トランジスタ）７、ＦＥＴ８、ＦＥＴ９、定電流源１０、インバータ１１で構成される。これらのＦＥＴは、Ｎ型ＭＯＳＦＥＴ等で構成される。ツェナーダイオード１４とツェナーダイオード１５は、直列に接続されている。

電圧調整回路３０Ａは、ラッチ回路３、スイッチ回路４ａ〜４ｃ、ＦＥＴ５ａ〜５ｃ、ＦＥＴ６ａ〜６ｃから構成される。なお、図には、わかりやすくするため、スイッチ回路、ＦＥＴともに３ラインしか示していないが、通常はＮライン設けられている。また、これらのＦＥＴは、例えばＮ型ＭＯＳＦＥＴ等で構成される。

また、メモリセルアレイ２３のうち、大部分を通常用いられるデータ記憶用メモリセル２３ａとし、残りを電圧補正用メモリセル２３ｂで構成する。この電圧補正用メモリセル２３ｂは、回路面積の増加を抑制するために、メモリセルアレイ２３のうち、通常のデータ記憶に用いられていない空領域を活用しているが、別個独立したメモリ又は記憶部として設けるようにしても良い。

テスト測定用パッドは、装置内部で使用される高電圧発生回路出力等の各種電圧のレベルが設計値通りであるか否かを測定し、書き込みや消去等の基本動作が可能であるか否かをテストするものである。ウェハ状態では、このような電圧テストができるように、外部端子に接続するためのテスト測定用パッドが、通常、いくつか設けられている。テスト測定用パッドの測定結果は、高電圧入出力回路１を介して行われる。

ここで、従来例の図８と主として異なる部分は、電圧調整回路３０Ａが設けたこと、センスアンプ回路２４の出力信号を電圧調整回路３０Ａに入力していることと、電圧補正用メモリセル２３ｂをメモリセルアレイ２３内に設けていること等である。

まず、図１において、テスターでテスト測定用パッドの端子から半導体記憶装置内部の高電圧ＶＰＰを測定する。次に、測定した高電圧ＶＰＰと定められた仕様の高電圧ＶＰＮとの差のデータに基づいて設定されるトリミングデータ（スイッチ回路４ａ〜４ｃのうち、どのスイッチをオンするかを示すデータ）を電圧補正用メモリセル２３ｂに書き込む。このときの、電圧補正データの一例を図６に示す。

図６の左側の欄は、ＶＰＰ測定値を示す。右側の欄は、電圧補正用メモリセル２３ｂに書き込まれる電圧補正データが１６進数で示されている。ＶＰＰ測定値が１６．６０Ｖ〜１６．９５Ｖの場合は電圧補正データが８０、ＶＰＰ測定値が１６．９５Ｖ〜１７．７５Ｖの場合は電圧補正データ２０、ＶＰＰ測定値が１７．５５Ｖ〜１７．６５Ｖの場合は電圧補正データがＣ０、ＶＰＰ測定値が１７．６５Ｖ〜１８．３０Ｖの場合は電圧補正データがＡ０、ＶＰＰ測定値が１８．３０Ｖ〜１９．００Ｖの場合は電圧補正データがＥ０となっている。

図１のＢ領域の構成は、図４に示されている。図４は、電圧補正用メモリセル２３ｂの一部を示しているが、電圧補正用メモリセル２３ｂは、メモリセルアレイ２３の一部であるので、メモリセル全体の説明とともに述べることとする。メモリセルアレイ２３には、ｍ本のワード線ＷＬ、コントロール線ＣＴ１、コントロール線ＣＴ２、ソースラインＳＬ、及びｎ本のビットラインＢＬが張り巡らされており、これらの制御ラインには、メモリトランジスタＭＴ１、ＭＴ２と選択用トランジスタＳＴから成る合計（ｍ×ｎ）個のメモリセルが接続されている（ｍ、ｎは任意の整数）。

例えば、ワードラインＷＬには、メモリセルをそれぞれ構成する選択用トランジスタＳＴのゲートが接続されている。他のワードラインについても同様である。コントロールラインＣＬ１には、メモリセルをそれぞれ構成するメモリトランジスタＭＴ１のコントロールゲートが接続されている。コントロールラインＣＬ２には、メモリセルをそれぞれ構成するメモリトランジスタＭＴ２のコントロールゲートが接続されている。

ソースラインＳＬには、メモリセルをそれぞれ構成するメモリトランジスタＭＴ１のソースが接続されたメモリトランジスタＭＴ２のソースが接続されている。他のソースラインについても同様である。ビットラインＢＬには、メモリセルをそれぞれ構成する選択用トランジスタＳＴのドレインが接続されている。他のビットラインについても同様である。また、各メモリセルにおいて、選択用トランジスタＳＴのソースとメモリトランジスタＭＴのドレインは、互いに接続されている。このように、１つのメモリセルに２ビットのデータを記憶できるようになっている。

まず、データの書込みに先立ち、所定のワードライン及びコントロールラインに、高電圧が印加され、ソースラインＳＬ及びビットラインＢＬには、接地電圧（０［Ｖ］）が印加される。

これにより、所定のメモリセルにおいては、選択用トランジスタＳＴのゲート及びメモリトランジスタＭＴ１又はＭＴ２のコントロールゲートに高電圧が印加されるとともに、選択用トランジスタＳＴのドレイン及びメモリトランジスタＭＴ１又はＭＴ２のソースに接地電圧が印加される形となる。このとき、メモリトランジスタＭＴ１又はＭＴ２に、データ「１」が書き込まれることになる。このように、既存データを予め消去しておくことにより、メモリセルに対するデータの書換えが可能となる。

上記した消去動作が完了すると、データの書込み動作に移行される。このとき、所定のメモリセルにデータ「０」を書き込む場合には、ワードラインＷＬとビットラインＢＬに高電圧が印加されるとともに、コントロールラインＣＴ１又はＣＴ２に接地電圧が印加され、さらにソースラインＳＬがオープンとされる。

これにより、所定のメモリセルにおいては、選択用トランジスタＳＴのゲートとドレインに高電圧が印加され、メモリトランジスタＭＴ１又はＭＴ２のコントロールゲートに接地電圧が印加される一方、メモリトランジスタＭＴ１又はＭＴ２のソースがオープンされた形となる。このとき、メモリトランジスタＭＴ１又はＭＴ２に、データ「０」が書き込まれることになる。

上記の本発明の半導体記憶装置における動作を説明する。図５は、各部のタイムチャートを示す。図５の信号の上から、uesclpad、sdapad、ydecen、saenbは、順に、クロック信号、入出力信号、Ｙゲート回路２５のＹ選択信号、センスアンプ回路２４のイネーブル信号であり、次のsamp0、samp1、samp2、samp3は、センスアンプ回路２４の出力信号である。また、次のsetregは、ラッチ回路３のラッチセット信号、data0、data1、data2、data3は、ラッチ回路３の出力信号である。さらに、次のprogは、メモリセルへの書き込み開始信号である。

メモリセル２３の消去／書き込み動作時には、制御回路（図示せず）からの信号により、高電圧発生回路２を動作させることにより、消去／書き込みに必要な高電圧を発生する。

このとき、高電圧レギュレート回路３０のツェナーダイオードの耐圧を補正するために、電圧補正用メモリセル２３ｂのデータをセンスアンプ回路２４で読み出した値によって電圧調整回路３０Ａが動作する。

メモリセルアレイ２３の書き込みコマンド実行時に、電圧補正用メモリセル２３ｂのデータをセンスアンプ回路２４で読み出す。Ｙゲート回路２５のＹ選択信号の立ち上がり時で、センスアンプ回路２４のイネーブル信号の立ち下がり時に、電圧補正用メモリセル２３ｂの読み出しが開始される。

上記電圧補正用メモリセル２３ｂの読み出し開始タイミングにより、センスアンプ回路２４に４ビット分の電圧補正データが読み出され、このデータがセンスアンプ回路２４かから出力される。センスアンプ回路２４からデータが出力中の間に、ラッチセット信号によりラッチ回路３でラッチされる。

ここで、ラッチ回路３の具体的回路構成を図２に示す。電圧補正データが図６のように書き込まれている場合は、センスアンプ回路２４に出力される信号ラインは少なくとも４ライン必要であるため、図２の回路の信号ラインは４本となり、Ｄフリップフロップ、インバータで構成される回路も４ライン構成されることになる。

図２の回路については、１ラインについて説明すると、センスアンプ回路からの出力信号が入力されて、一番上のラインの信号がハイレベルの場合は、ラッチセット信号に同期してＤフリップフロップ３１ａに保持され、Ｄフリップフロップ３１ａの出力がハイレベルとなる。このハイレベル信号は、インバータ３２ａ、インバータ３３ａを通り、最終的にハイレベル信号の電圧調整用制御信号として出力される。他のラインも同様に動作する。

次に、ラッチ回路３で保持していたデータが出力され、スイッチ回路４ａ、４ｂ、４ｃに制御信号を送る。

ここで、スイッチ回路５ａ〜５ｃについて説明する。前述したように、センスアンプ回路２４に出力される信号ラインが４ラインの場合は、スイッチ回路ももう１つ追加され、これに接続されるＦＥＴも追加されることになる。

スイッチ回路の１つの具体的な回路構成例を図３に示す。ここで、ＦＥＴ３５，３８はＮ型ＭＯＳＦＥＴで構成され、ＦＥＴ３６，３７はＰ型ＭＯＳＦＥＴで構成されている。ラッチ回路３から出力されたスイッチ入力信号（電圧調整用制御信号）がハイレベルの場合は、インバータ３４によりローレベル信号が出力されるので、ＦＥＴ３５がオン状態となり、ＦＥＴ３５とＦＥＴ３６とが接続されている側は、ローレベルになる。すると、ＦＥＴ３８はオフ状態となるが、ＦＥＴ３７はオン状態となる。また、ＦＥＴ３６はオフ状態となる。したがって、スイッチ出力信号からはハイレベル信号が出力される。

次に、スイッチ回路４ａから出力された信号は、ＦＥＴ５ａに供給される。スイッチ回路４ａから出力されたハイレベル信号は、ＦＥＴ５ａをオンにし、ゲートとドレインが短絡されているＦＥＴ６ａをオフにする。他方、スイッチ回路４ａから出力されたローレベル信号は、ＦＥＴ５ａをオフにし、ＦＥＴ６ａをオンにする。ＦＥＴ６ａは、Ｎ型ＭＯＳＦＥＴのソースフォロア構成となっているので、ＦＥＴ６ａがオンした場合、ＦＥＴ６ａのソースは、ゲート電圧からＦＥＴ６ａのしきい値電圧だけ降下した電圧に維持される。他のＦＥＴ５ｂ、６ｂのライン、ＦＥＴ５ｃ、６ｃのラインについての動作についても同様となる。

このように、しきい値電圧が同一のＦＥＴ６ａ、６ｂ、６ｃを選択して配置し、ツェナーダイオード１４、１５の耐圧のばらつきに応じて、ツェナーダイオード１５のアノード側の電位を調整する。すなわち、測定した高電圧ＶＰＰと必要な所定の高電圧ＶＰＮとの差（ＶＰＮ−ＶＰＰ）が、ＦＥＴ６ａ〜６ｃの３個のしきい値電圧を合計したものと等しいならば、ＦＥＴ６ａ〜６ｃは、すべてオフとなるように、電圧補正用データメモリセル２３ｂに電圧補正データを書き込む。また、（ＶＰＮ−ＶＰＰ）がＦＥＴ６ａ〜６ｃの１個のトランジスタのしきい値分に相当するのであれば、ＦＥＴ６ａ〜６ｃのいずれか２個のトランジスタがオンとなるように、電圧補正用データメモリセル２３ｂに電圧補正データを書き込む。

以上のように、Ｎ型ＭＯＳＦＥＴのしきい値電圧を直列に複数組み合わせて、ツェナーダイオード１４、１５のバイアスに用いている。すなわち、ツェナーダイオードのアノード側の電位を昇降圧して調整することで、ツェナーダイオードの耐圧のばらつきを補正している。

また、上記ＦＥＴ６ａ〜６ｃのしきい値電圧の組み合わせでは、高電圧のずれを補正できない場合は、しきい値が異なるＭＯＳＦＥＴを用いて、あるいは組み合わせて補正するようにしても良い。

以上のように、電圧調整回路３０Ａにより、ツェナーダイオード１５のアノード側の電位が調整された後、ＦＥＴ７のゲートにＥＮ（イネーブル）信号が入力され、高電圧ＶＰＰが変動して所定の基準電圧よりも高くなると、ツェナーダイオード１４、１５が導通して、ツェナーダイオード１４、１５、ＦＥＴ６ａ〜６ｃ、ＦＥＴ８に電流が流れる。その後の動作は、図８の場合と同様であるので、説明を省略する。

さらに、図１では、ツェナーダイオード１５のアノード側の電位を昇降圧して調整するために、電圧調整回路３０Ａをツェナーダイオード１５のアノードに接続しているが、電圧調整回路３０Ａをツェナーダイオード１４のカソード側に接続して、ツェナーダイオード１４のカソード側電位を調整するようにしても良い。上記のように、電圧調整回路３０Ａをツェナーダイオード１４のカソード側に接続した場合、ＦＥＴ６ａ〜６ｃの各トランジスタの電圧降下が大きくなるため、ツェナーダイオード１４カソード側の電位の調整幅を大きくすることができる。

一方、図１では、電圧設定用素子としてツェナーダイオードを用いているが、このツェナーダイオードに代えて抵抗を用いても良く、また、トランジスタを用いても良い。トランジスタを用いる場合は、例えば、トランジスタのゲートとドレインとを短絡してダイオード特性を有するように構成し、ドレイン側をＶＰＰのラインに接続する。

図８の従来の半導体記憶装置と、図１の本発明の半導体記憶装置とで、高電圧ＶＰＰのばらつきの程度を測定した結果を示すのが、図７である。ツェナーダイオードのロットが異なる半導体記憶装置をいくつか試験を行い、そのデータを集約した。縦軸はＶＰＰ（Ｖ）を、横軸は温度Ｔａ（℃）を示し、ツェナーダイオードの温度特性の変化によるばらつきの変化についても合わせて表示している。

従来の半導体記憶装置では、ツェナーダイオードの耐圧のばらつきにより、測定電圧ＶＰＰのばらつき範囲は１５Ｖ〜１９Ｖまでと大きくなっているが、本発明の半導体記憶装置では、測定電圧ＶＰＰのばらつき範囲は、１Ｖの範囲の程度に収まっており、ＶＰＰの変動が非常に小さくなった、

以上のように、本発明の半導体記憶装置では、メモリセルに記憶された電圧補正データから、高電圧の電圧調整をしているので、メモリセルに印加する電圧精度が向上する。また、従来の一般的な抵抗値をレーザリペアにより変更して高電圧を調整する方法と比較して、既に回路構成上、備わっているメモリセルや読み出し回路をそのまま使用して電圧調整することが可能であり、テスト工程や回路面積の増加を最小限にすることができる。

なお、電圧のずれが大きいチップに対して、出荷時の検査で不良品とするところを、電圧補正して許容範囲とすることができるので、良品として認定することができ、高い歩留りを確保できる。

本発明の半導体記憶装置は、高電圧を必要とする半導体集積回路等に適用することができる。

１高電圧入出力回路
２高電圧発生回路
３ラッチ回路
４ａ〜４ｃスイッチ回路
５ａ〜５ｃＦＥＴ
７〜９ＦＥＴ
１０定電流源
１１インバータ
１４ツェナーダイオード
１５ツェナーダイオード
２１Ｙデコーダ
２２Ｘデコーダ
２３メモリセルアレイ
２３ａデータ記憶用メモリセル
２３ｂ電圧補正用メモリセル
２４センスアンプ回路
２５Ｙゲート回路

Claims

メモリに高電圧を供給するための高電圧発生回路と、
前記高電圧発生回路で発生した高電圧を一定の電圧に維持する回路であって、電圧設定用素子を有する高電圧レギュレート回路と、
前記電圧設定用素子の電位を調整してメモリに供給される高電圧を調整する電圧調整回路と、
前記電圧調整回路に供給する電圧補正データが記憶された記憶部とを備えていることを特徴とする半導体記憶装置。
前記電圧設定用素子は、ツェナーダイオードであることを特徴とする請求項１に記載の半導体記憶装置。
前記電圧調整回路は、前記ツェナーダイオードのアノード側の電位を調整することを特徴とする請求項２に記載の半導体記憶装置。
前記電圧調整回路は、前記ツェナーダイオードのカソード側の電位を調整することを特徴とする請求項２に記載の半導体記憶装置。
電圧設定用素子は、抵抗であることを特徴とする請求項１に記載の半導体記憶装置。
電圧設定用素子は、ダイオード特性を有するように接続された第１のトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
前記記憶部は、前記メモリの一部により構成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体記憶装置。
前記電圧補正データは、前記電圧設定用素子の電位の調整範囲に応じて前記記憶部に書き込まれていることを特徴とする請求項２〜請求項７のいずれか１項に記載の半導体記憶装置。
前記電圧調整回路による電圧設定用素子の電位調整は、前記電圧設定用素子に接続された第２のトランジスタのしきい値電圧により調整することを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
前記第２のトランジスタは直列に複数接続されており、該複数のトランジスタのオン、オフの組み合わせにより、前記電圧設定用素子の電位を調整することを特徴とする請求項９に記載の半導体記憶装置。
前記第２のトランジスタは、異なるしきい値を持つトランジスタで構成されていることを特徴とする請求項９又は請求項１０のいずれかに記載の半導体記憶装置。
前記電圧調整回路は、ラッチ回路と前記第２のトランジスタとを備えた回路で構成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体記憶装置。
前記ラッチ回路は、前記記憶部から電圧補正データが読み出される毎にデータをラッチすることを特徴とする請求項１２に記載の半導体記憶装置。