CN102682852A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种可以抑制对存储单元所施加的高电压的不均而精度良好地供给高电压的半导体存储装置。所述半导体存储装置包含存储单元阵列(23)、Y译码器电路(21)、X译码器电路(22)、读出放大器电路(24)、Y栅极电路(25)、高电压产生电路(2)、高电压调节电路(30)、电压调整电路(30A)等。用以调整齐纳二极管(15)的阳极侧的电位而调整对存储单元阵列(23)所施加的高电压的电压修正数据被写入至存储单元阵列(23)中。使用所述电压修正数据，通过电压调整电路(30A)进行电压调整。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，其包含在电可重写的存储器的数据擦除时或数据写入时等需要高电压的存储装置中所使用的高电压调节电路。
背景技术
例如，EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦可编程只读存储器)或快闪存储器在民用设备或工业设备等中广泛用于各种程序存储或数据存储。构成EEPROM或快闪存储器的存储单元是使用通过高电压(例如15V)而产生的隧道电流或热电子，对浮动栅极注入电子或发射浮动栅极的电子。结果，存储单元的临界值发生变化而进行数据的重写(例如参照专利文献1、2)。
图8中表示以往的半导体存储装置的方块图。以往的半导体存储装置包含高电压输入输出电路61、高电压产生电路62、高电压调节电路90、X译码器71、Y译码器70、存储单元阵列72等。存储单元阵列72是多个存储单元呈二维状设置而成。存储单元阵列72上连接着：X译码器71，其输入高位地址线的地址信号并选择存储单元阵列72的字元线；Y译码器70，其输入低位地址线的地址信号，并在与一根字元线相连的存储单元内选择进行读出或重写的固定存储单元；及Y栅极73，其读出所述选择的存储单元的数据并输出至数据线，或者将数据线的数据信号发送至存储单元阵列。
而且，所述半导体存储装置包含：用以产生高电压的高电压产生电路62，其产生用于数据重写的高电压VPP并输出至X译码器71及Y译码器70；及高电压调节电路90，其用以将从高电压产生电路62产生的高电压控制为固定电压。在重写存储单元阵列的数据的情形时，从高电压产生电路62产生擦除/写入所需的高电压，所述高电压经由X译码器71、Y译码器70而施加至存储单元阵列72的各存储单元。
在存储单元的数据的擦除/写入时，存储单元阵列72的存储单元一直仅以固定时间被施加固定电压。通过所述动作，进行存储单元的擦除/写入。然而，如果施加了高至规定电压以上的电压，那么会对存储单元的晶体管施加高电压，而受到损伤。另一方面，如果施加了比规定电压低的电压，那么无法使存储单元的晶体管的临界电压充分地发生变化。
因此，所施加的高电压必须维持为固定电压，从而设置了高电压调节电路90。高电压调节电路90包含FET(Field Effect Transistor，场效应晶体管)63、65、66、67、齐纳二极管64、恒定电流源68、反相器69。齐纳二极管64的耐压选择与用于存储单元的数据重写的高电压相同程度的耐压。
在使高电压调节电路90运作的情形时，EN(enable，使能)信号被输入至FET65的栅极。另一方面，如果来自高电压产生电路62的输出电压VPP发生变动而高于基准值，那么齐纳二极管64导通，在FET63、齐纳二极管64、FET65、FET66中流通电流。于是，对FET67施加偏压，因此FET67变为导通状态而流通电流。由此，缓冲器69的输入侧变为低电平，因此缓冲器69的输出侧变为低电平，高电压产生EN(使能)信号成为低电平，而停止高电压产生电路62的动作。
在停止高电压产生电路62的动作的期间，因为通过齐纳二极管64流通电流，所以引起电压下降，从而高电压VPP的电压值降低。在VPP下降至齐纳二极管64的耐压以下的电压值时，齐纳二极管64中变得不流通电流，从而缓冲器69的输出变为高电平，因此高电压产生电路62再次运作。以所述方式维持为固定的高电压值。
另外，在这种半导体存储装置的晶片阶段的芯片分选测试(die sort test)中，会测定装置内部所使用的高电压产生电路输出等各种电压的电平是否为设计值，且测试能否进行写入或擦除等基本动作。为了能够在晶片状态下进行所述电压测试，通常设置有若干监视用焊垫以连接于外部端子。所述焊垫的其中之一为图8中所图示的测试测定用焊垫。
专利文献1：日本专利特开2007-234776号公报
专利文献2：国际公开第2005/062311号
发明内容
然而，在以往技术的高电压调节电路中，有时齐纳二极管的耐压会产生不均。这时，在重写、擦除时，有可能从高电压产生电路输出的输出电压产生不均，使存储单元劣化，或者引发误动作。而且，在发货前的动作确认检查时，由于高电压的偏差，而判定为不合格品，成为生产效率下降的原因。
本发明是为了解决所述课题而发明的，目的在于提供一种可以抑制对存储单元所施加的高电压的不均而精度良好地供给高电压的半导体存储装置。
为了实现所述目的，本发明的半导体存储装置的主要特征在于包含：高电压产生电路，其用以对存储器供给高电压；高电压调节电路，其是将所述高电压产生电路中所产生的高电压维持为固定电压的电路，且包含电压设定用元件；电压调整电路，其调整所述电压设定用元件的电位而调整供给至存储器的高电压；及存储部，其存储着供给至所述电压调整电路的电压修正数据。
[发明的效果]
根据本发明，基于存储在存储部中的电压修正数据，对于由高电压调节电路产生的高电压，通过电压调整电路调整电压设定元件的电位，因此施加至存储器的电压精度提高。而且，针对电压的偏差较大的半导体存储装置的芯片，可以对发货时的检查中成为不合格品的芯片进行电压修正，使其成为容许范围，因此能够作为合格品予以认定，从而可以确保高良率。另外，随着电压精度的提高，半导体存储装置的循环寿命会提高。
附图说明
图1是表示本发明的半导体存储装置的构成例的方块图。
图2是表示本发明的半导体存储装置中的锁存电路的构成例的图。
图3是表示本发明的半导体存储装置中的开关电路的构成例的图。
图4是表示本发明的半导体存储装置中的存储单元阵列的构成例的图。
图5是表示本发明的半导体存储装置的时序图的图。
图6是表示电压修正用存储单元中所写入的电压修正数据例的图。
图7是比较本发明的半导体存储装置与以往的装置的VPP的不均程度的图。
图8是表示以往的半导体存储装置的构成的图。
[符号的说明]
1              高电压输入输出电路
2              高电压产生电路
3              锁存电路
4a～4c         开关电路
5a～5c         FET
7～9           FET
10             恒定电流源
11             反相器
14             齐纳二极管
15             齐纳二极管
21            Y译码器
22            X译码器
23            存储单元阵列
23a           数据存储用存储单元
23b           电压修正用存储单元
24            读出放大器电路
25            Y栅极电路
具体实施方式
以下，参照附图对本发明的一实施方式进行说明。在以下的附图的记载中，对于相同或类似的部分标注相同或类似的符号。关于构造的附图是示意性的附图，有时附图彼此之间也包含彼此的尺寸关系或比率不同的部分。
图1表示本发明的半导体存储装置的整体构成例。23是存储单元阵列，21是Y译码器电路，22是X译码器电路，24是读出放大器电路(sense amplifier circuit)，25是Y栅极电路，1是高电压输入输出电路，2是高电压产生电路，30是高电压调节电路，30A是电压调整电路。读出放大器电路24的输出信号被输入至高电压调节电路30。高电压产生电路2可以由例如包含电容器与晶体管(FET)的电荷泵电路(charge pump circuit)等构成。
高电压调节电路30包含电压调整电路30A、作为电压设定用元件的齐纳二极管14、作为电压设定用元件的齐纳二极管15、FET(场效应晶体管)7、FET8、FET9、恒定电流源10、反相器11。这些FET由N型MOSFET(Metal-Oxide-Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)等构成。齐纳二极管14与齐纳二极管15串联连接。
电压调整电路30A包含锁存电路3、开关电路4a～4c、FET5a～5c、FET6a～6c。另外，图中为了容易理解，开关电路、FET均仅表示了3条线路，但通常设置有N条线路。另外，这些FET由例如N型MOSFET等构成。
另外，存储单元阵列23中，将大部分设为通常所使用的数据存储用存储单元23a，其余的由电压修正用存储单元23b构成。为了抑制电路面积的增加，所述电压修正用存储单元23b是活用存储单元阵列23中未用于通常的数据存储的空区域，但也可以设为另外独立的存储器或存储部。
测试测定用焊垫是测定装置内部所使用的高电压产生电路输出等各种电压的电平是否为设计值，且测试能否进行写入或擦除等基本动作。为了能够在晶片状态下进行所述电压测试，通常设置有若干用以连接于外部端子的测试测定用焊垫。测试测定用焊垫的测定是经由高电压输入输出电路1而进行。
这里，与以往例的图8主要不同的部分是设置了电压调整电路30A、将读出放大器电路24的输出信号输入至电压调整电路30A、及将电压修正用存储单元23b设置在存储单元阵列23内等。
首先，图1中，利用测试器从测试测定用焊垫的端子测定半导体存储装置内部的高电压VPP。其次，将基于所测定的高电压VPP与规定规格的高电压VPN的差的数据而设定的修整数据(trimming data)(表示将开关电路4a～4c中哪一个开关导通的数据)写入至电压修正用存储单元23b中。将这时的电压修正数据的一例示于图6。
图6的左侧一栏表示VPP测定值。右侧一栏中，以16进制表示电压修正用存储单元23b中写入的电压修正数据。VPP测定值为16.60V～16.95V时电压修正数据为80，VPP测定值为16.95V～17.75V时电压修正数据为20，VPP测定值为17.55V～17.65V时电压修正数据为C0，VPP测定值为17.65V～18.30V时电压修正数据为A0，VPP测定值为18.30V～19.00V时电压修正数据为E0。
图1的B区域的构成示于图4。图4表示电压修正用存储单元23b的一部分，但因为电压修正用存储单元23b是存储单元阵列23的一部分，所以与存储单元整体的说明一并进行叙述。存储单元阵列23中遍布着m根字元线WL、控制线CT1、控制线CT2、源极线SL、及n根位元线BL，这些控制线上连接着包含存储器晶体管MT1、MT2与选择用晶体管ST的共(m×n)个存储单元(m、n为任意的整数)。
例如，字元线WL上连接着分别构成存储单元的选择用晶体管ST的栅极。其他字元线也相同。控制线CT1上连接着分别构成存储单元的存储器晶体管MT1的控制栅极。控制线CT2上连接着分别构成存储单元的存储器晶体管MT2的控制栅极。
源极线SL上，连接着分别构成存储单元的与存储器晶体管MT1的源极连接的存储器晶体管MT2的源极。其他源极线也相同。位元线BL上连接着分别构成存储单元的选择用晶体管ST的漏极。其他位元线也相同。另外，在各存储单元中，选择用晶体管ST的源极与存储器晶体管MT的漏极相互连接。如此，一个存储单元中可以存储2位元的数据。
首先，在数据的写入之前，对规定的字元线及控制线施加高电压，对源极线SL及位元线BL施加接地电压(0[V])。
由此，规定的存储单元中成为如下状态：对选择用晶体管ST的栅极及存储器晶体管MT1或MT2的控制栅极施加高电压，并且对选择用晶体管ST的漏极及存储器晶体管MT1或MT2的源极施加接地电压。这时，在存储器晶体管MT1或MT2中写入数据“1”。如上所述，通过预先擦除既存数据，可以对存储单元重写数据。
如果所述擦除动作结束，那么移至数据的写入动作。这时，要在规定的存储单元中写入数据“0”的情形时，对字元线WL与位元线BL施加高电压，并且对控制线CT1或CT2施加接地电压，此外将源极线SL设为开路。
由此，规定的存储单元中成为如下状态：一方面，对选择用晶体管ST的栅极与漏极施加高电压，对存储器晶体管MT1或MT2的控制栅极施加接地电压，另一方面，存储器晶体管MT1或MT2的源极成为开路。这时，在存储器晶体管MT1或MT2中写入数据“0”。
对所述本发明的半导体存储装置中的动作进行说明。图5表示各部分的时序图。图5的信号从上起的uesclpad、sdapad、ydecen、saenb依次为时钟信号、输入输出信号、Y栅极电路25的Y选择信号、读出放大器电路24的使能信号，接下来的samp0、samp1、samp2、samp3为读出放大器电路24的输出信号。而且，接下来的setreg为锁存电路3的锁存设置信号，data0、data1、data2、data3为锁存电路3的输出信号。此外，接下来的prog为向存储单元的写入开始信号。
在存储单元23的擦除/写入动作时，通过来自控制电路(未图示)的信号使高电压产生电路2运作，由此产生擦除/写入所需的高电压。
这时，为了修正高电压调节电路30的齐纳二极管的耐压，而通过以读出放大器电路24读出电压修正用存储单元23b的数据所得的值使电压调整电路30A运作。
在存储单元阵列23执行写入命令时，以读出放大器电路24读出电压修正用存储单元23b的数据。在Y栅极电路25的Y选择信号上升时，且在读出放大器电路24的使能信号下降时，电压修正用存储单元23b的读出开始。
在所述电压修正用存储单元23b的读出开始时间点，由读出放大器电路24读出4位元的电压修正数据，并将所述数据从读出放大器电路24输出。在从读出放大器电路24输出数据的期间，通过锁存设置信号由锁存电路3加以锁存。
这里，将锁存电路3的具体电路构成示于图2。在如图6所示那样写入了电压修正数据的情形时，对读出放大器电路24进行输出的信号线至少需要4条线路，因此图2的电路的信号线为4根，包含D触发器、反相器的电路也为4条线路构成。
关于图2的电路，对1条线路进行说明，输入来自读出放大器电路的输出信号，在最上方线路的信号为高电平的情形时，与锁存设置信号同步地保持在D触发器31a中，且D触发器31a的输出成为高电平。所述高电平信号通过反相器32a、反相器33a，最终作为高电平信号的电压调整用控制信号被输出。其他线路也同样地进行动作。
其次，输出锁存电路3中所保持的数据，对开关电路4a、4b、4c发送控制信号。
这里，对开关电路5a～5c进行说明。如上所述，在对读出放大器电路24进行输出的信号线为4条线路的情形时，还要追加一个开关电路，且还要追加与所述开关电路连接的FET。
将开关电路的一个具体的电路构成例示于图3。这里，FET35、38由N型MOSFET构成，FET36、37由P型MOSFET构成。在从锁存电路3输出的开关输入信号(电压调整用控制信号)为高电平的情形时，通过反相器34而输出低电平信号，因此FET35成为导通状态，FET35与FET36相连接的一侧成为低电平。于是，FET38成为断开状态，但FET37成为导通状态。另外，FET36成为断开状态。因此，从开关输出信号是输出高电平信号。
其次，从开关电路4a输出的信号被供给至FET5a。从开关电路4a输出的高电平信号使FET5a导通，且使栅极与漏极短路的FET6a断开。另一方面，从开关电路4a输出的低电平信号使FET5a断开，且使FET6a导通。因为FET6a为N型MOSFET的源极跟随器(source follower)构成，所以在FET6a导通的情形时，FET6a的源极维持为从栅极电压仅下降FET6a的临界电压所得的电压。其他FET5b、6b的线路、FET5c、6c的线路的动作也相同。
如上所述，选择临界电压相同的FET6a、6b、6c进行配置，根据齐纳二极管14、15的耐压的不均，调整齐纳二极管15的阳极侧的电位。也就是，如果所测定的高电压VPP与所需的规定的高电压VPN的差(VPN-VPP)与将FET6a～6c的3个临界电压相加所得的值相等，那么以使FET6a～6c均断开的方式在电压修正用数据存储单元23b中写入电压修正数据。另外，如果(VPN-VPP)相当于FET6a～6c中的一个晶体管的临界值，那么以使FET6a～6c中的任意两个晶体管导通的方式在电压修正用数据存储单元23b中写入电压修正数据。
如上所述，串联组合多个N型MOSFET的临界电压用于齐纳二极管14、15的偏压。也就是，通过使齐纳二极管的阳极侧的电位升降压来进行调整，而修正齐纳二极管的耐压的不均。
另外，在以所述FET6a～6c的临界电压的组合无法修正高电压的偏差的情形时，也可以使用临界值不同的MOSFET，或者加以组合而进行修正。
如上所述，通过电压调整电路30A调整齐纳二极管15的阳极侧的电位之后，对FET7的栅极输入EN(使能)信号，如果高电压VPP发生变动而高于规定的基准电压，那么齐纳二极管14、15导通，在齐纳二极管14、15、FET6a～6c、FET8中流通电流。之后的动作与图8的情形相同，因此省略说明。
此外，图1中，为了使齐纳二极管15的阳极侧的电位升降压来进行调整，而将电压调整电路30A连接于齐纳二极管15的阳极，但也可以将电压调整电路30A连接于齐纳二极管14的阴极侧，来调整齐纳二极管14的阴极侧电位。在如所述那样将电压调整电路30A连接于齐纳二极管14的阴极侧的情形时，FET6a～6c的各晶体管的电压下降变大，因此可以增大齐纳二极管14阴极侧的电位调整幅度。
另一方面，图1中，使用齐纳二极管作为电压设定用元件，但也可以使用电阻来代替所述齐纳二极管，另外，也可以使用晶体管。在使用晶体管的情形时，例如使晶体管的栅极与漏极短路而构成为具有二极管特性，且将漏极侧连接于VPP的线路。
图7表示测定图8的以往的半导体存储装置与图1的本发明的半导体存储装置中高电压VPP的不均程度所得的结果。对齐纳二极管的组不同的半导体存储装置进行若干次试验，并汇集所述数据。纵轴表示VPP(V)，横轴表示温度Ta(℃)，将由齐纳二极管的温度特性的变化所引起的不均的变化也一并表示。
以往的半导体存储装置中，由于齐纳二极管的耐压的不均，测定电压VPP的不均范围变大，为15V～19V，而本发明的半导体存储装置中，测定电压VPP的不均范围集中为1V的范围的程度，VPP的变动非常小。
如上所述，本发明的半导体存储装置中，根据存储单元中所存储的电压修正数据进行高电压的电压调整，因此对存储单元所施加的电压精度提高。另外，与以往一般的通过激光修整(laser repair)使电阻值变更而调整高电压的方法相比，已经可以在电路构成上直接使用所包含的存储单元或读出电路而进行电压调整，从而可使测试步骤或电路面积的增加成为最小限度。
另外，针对电压的偏差较大的芯片，可以对发货时的检查中成为不合格品的芯片进行电压修正，使其成为容许范围，因此能够作为合格品予以认定，从而可以确保高良率。
[产业上的可利用性]
本发明的半导体存储装置可以应用于需要高电压的半导体集成电路等。

Claims (13)

1.一种半导体存储装置，其特征在于包含：
高电压产生电路，其用以对存储器供给高电压；
高电压调节电路，其是将所述高电压产生电路中所产生的高电压维持为固定电压的电路，且包含电压设定用元件；
电压调整电路，其调整所述电压设定用元件的电位而调整供给至存储器的高电压；及
存储部，其存储着供给至所述电压调整电路的电压修正数据。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述电压设定用元件为齐纳二极管。
3.根据权利要求2所述的半导体存储装置，其特征在于：所述电压调整电路调整所述齐纳二极管的阳极侧的电位。
4.根据权利要求2所述的半导体存储装置，其特征在于：所述电压调整电路调整所述齐纳二极管的阴极侧的电位。
5.根据权利要求1所述的半导体存储装置，其特征在于：电压设定用元件为电阻。
6.根据权利要求1所述的半导体存储装置，其特征在于：电压设定用元件为连接成具有二极管特性的第一晶体管。
7.根据权利要求1至6中任一权利要求所述的半导体存储装置，其特征在于：所述存储部由所述存储器的一部分构成。
8.根据权利要求2至7中任一权利要求所述的半导体存储装置，其特征在于：所述电压修正数据是对应于所述电压设定用元件的电位的调整范围而被写入至所述存储部中。
9.根据权利要求1至8中任一权利要求所述的半导体存储装置，其特征在于：利用所述电压调整电路对电压设定用元件的电位调整是通过与所述电压设定用元件连接的第二晶体管的临界电压进行调整。
10.根据权利要求9所述的半导体存储装置，其特征在于：串联连接着多个所述第二晶体管，通过所述多个晶体管的导通、断开的组合来调整所述电压设定用元件的电位。
11.根据权利要求9或10所述的半导体存储装置，其特征在于：所述第二晶体管由具有不同临界值的晶体管构成。
12.根据权利要求1至6中任一权利要求所述的半导体存储装置，其特征在于：所述电压调整电路由包含锁存电路与所述第二晶体管的电路构成。
13.根据权利要求12所述的半导体存储装置，其特征在于：所述锁存电路在每次从所述存储部读出电压修正数据时锁存数据。
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