JP7082473B2 - 半導体記憶装置 - Google Patents

Description

本発明は、電気的に書き換え可能なメモリのデータ消去時やデータ書き込み時等、高電圧が必要な記憶装置に用いる電圧調整機能を備えた半導体記憶装置に関する。

例えば、ＥＥＰＲＯＭやフラッシュメモリは、民生機器又は産業機器などにおいて、種々のプログラム記憶用あるいはデータ記憶用に幅広く用いられている。

特許文献１は、昇圧電圧調整回路に関し、特に単一電源で動作する書換え可能な不揮発性メモリ装置において、その内部電圧を昇圧回路で昇圧して得られる昇圧電圧を調整して所定の電圧レベルに設定する昇圧電圧調整回路を開示する。この昇圧電圧調整回路は、出力端にカソードが接続された少なくとも１個のツェナーダイオードと、ツェナーダイオードに対して直列に接続された複数個のＭＯＳダイオードと、複数個のＭＯＳダイオードの各々に対応して設けられたプロフラム可能な複数個の不揮発性メモリセルと、複数個のＭＯＳダイオードの各アノードと基準電位との間に接続されかつ複数個の不揮発性メモリセルのプログラム内容に応じてオン／オフ動作する複数個のスイッチ素子とを備える。

特許文献２は、直列接続されたｎ個（ｎは１以上の整数）の第１～第ｎの抵抗素子とこれらの抵抗素子の各々に対応して並列接続された第１～第ｎのスイッチング素子を有する、可変抵抗回路を開示する。

特許文献２は、電圧検出回路、電圧安定化回路、バッテリ状態監視回路及びバッテリ装置並びにトリミング方法を開示する。電圧検出回路においては、直列接続されたｎ個（ｎは１以上の整数）の第１～第ｎの抵抗素子と第１～第ｎの抵抗素子の各々に対応して並列接続された第１～第ｎのスイッチング素子とを有する可変抵抗回路と、基準電圧を発生する基準電圧源等を有する。また、特許文献３は、メモリセルに印加する高電圧のばらつきを抑制し、精度良く高電圧を供給することができる半導体記憶装置を開示する。特許文献３は、特許文献１と同様にメモリセルに印加する高電圧をＭＯＳトランジスタのゲート・ソース間の閾値電圧を単位として調整する。

図６は、特許文献３に開示された従来の半導体記憶装置を示す。半導体記憶装置は、高電圧入出力回路１、電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａを備える。さらに半導体記憶装置は、メモリセルアレイ回路２３、Ｙデコーダ回路２１、Ｘデコーダ回路２２、センスアンプ回路２４、Ｙゲート回路２５を含む。メモリセルアレイ回路２３は、大部分が通常用いるデータ記憶用メモリセル２３ａであり、残りを電圧補正用メモリセル２３ｂで構成する。

図６において、高電圧入出力回路１は、電圧発生回路２から出力される高電圧ＶＰＰが設計値通りであるか否かを確認するときの出力スイッチとして、またメモリセルアレイ２３に所定以上の電圧を与え、ストレステスト行うときには入力スイッチとして利用される。高電圧入出力回路１にはテスト観測用パッド１ａが接続される。テスト観測用パッド１ａは高電圧の測定端子であり、また、ストレステストを行うときには比較的高い電圧を印加するストレス電圧印加用の印加端子として用いる。

電圧発生回路２は、キャパシタとトランジスタ（ＦＥＴ）とで構成される良く知られたチャージポンプ回路を含む。

高電圧レギュレート回路３０は、電圧調整回路３０Ａ、電圧設定用素子としてのツェナーダイオード１４，１５、ＦＥＴ（電界効果トランジスタ）７，８，９、定電流源１０、インバータ１１で構成される。電界効果トランジスタ７，８，９は、ｎＭＯＳＦＥＴ等で構成される良く知られたカレントミラー回路を構成する。

電圧調整回路３０Ａは、ラッチ回路３、スイッチ回路４ａ～４ｃ、ＦＥＴ６ａ～６ｃから構成される。

特開平６－４３９５２号公報 特開２００９－３１０９３号公報 特開２０１２－１６４３８５号公報

特許文献１，２，及び３は、ＭＯＳトランジスタのゲート・ソース間の閾値電圧を用いて高電圧の調整を行うので、高電圧の調整が少なくとも０．５～０．７Ｖ刻みでしか行えないという不具合が生じる。さらに閾値電圧は温度依存性を有するため、特許文献１，２，及び３は、選ばれるＭＯＳトランジスタの数によって高電圧の温度依存性が異なるという不具合が生じる。このことは、メモリセルの書き込み時や消去時の電圧が温度依存性を有することにつながり、延いては書き込み寿命の低下につながる。また、特許文献２は、複数の抵抗を直列に接続し、それらの抵抗をトランジスタの導電路で短絡し、直列抵抗回路で生成した分圧電圧を調整することを開示する。特許文献２では抵抗を短絡するために短絡される抵抗の数によって直列抵抗回路に流れる電流が変動するという不具合が生じる。また、特許文献２は、高電圧の調整に分圧電圧を用いることまではなんら示唆していない。

本発明は上記各特許文献に開示された技術的思想に鑑み、メモリセルの書き込み時や消去時に用いる高電圧の調整をＭＯＳトランジスタの閾値電圧よりも高精度に行えるようにして、従来実現できなかった高電圧の微調整化を実現し、かつ周囲温度の変化に対する高電圧の変動を抑え半導体記憶装置の書き換え回数の大幅な向上を図ることを目的とする。

本発明に係る一態様の半導体記憶装置は、データ記憶用メモリセル、電圧補正用メモリセル、及びセンスアンプ回路と、を備えるメモリセルアレイ回路と、メモリセルアレイ回路に高電圧を供給する電圧発生回路と、電圧発生回路の負荷となり高電圧を一定の電圧に維持する電圧調整回路と、一定の電圧の基準となる複数の分圧電圧を生成しか複数の分圧電圧の１つを選択するトランジスタ群を含むラダー抵抗回路とを備え、電圧発生回路は複数のキャパシタと複数のトランジスタで構成されるチャージポンプ回路を含み、電圧調整回路は、複数の分圧電圧の１つを複数のトランジスタの中の１つで選ばれた電圧として受け入れる電圧設定用トランジスタと定電圧素子とを含み、電圧設定用素子は、分圧電圧に定電圧素子で生成された電圧が加算されるようにラダー抵抗回路と定電圧素子との電気的結合を行い、ラダー抵抗回路は電圧設定用トランジスタの閾値電圧以下の分圧電圧を生成する。

本発明に係る一態様の半導体記憶装置において、分圧電圧は、参照電圧と接地電位との間に直列接続される複数の抵抗同士の共通接続ノードに発生し、複数のトランジスタ群の各々の第１主電極は抵抗同士の共通接続ノードに各別に接続され、複数のトランジスタ群の各々の第２主電極は共通に接続されて電圧設定用トランジスタの制御電極に接続され、複数のトランジスタ群の中の１つで選ばれた分圧電圧が電圧設定用トランジスタの制御電極に印加する。

本発明に係る一態様の半導体記憶装置において、直列接続される複数の抵抗と抵抗回路イネーブルトランジスタとが直列に接地電位側に接続され、抵抗回路イネーブルトランジスタがイネーブル状態にされたときに、分圧電圧が発生する。

本発明に係る一態様の半導体記憶装置において、参照電圧は、バンドギャップ定電圧回路で生成される。

本発明に係る一態様の半導体記憶装置において、分圧電圧は、１０ｍＶ～１００ｍＶの単位で制御される。

本発明に係る一態様の半導体記憶装置において、定電圧素子はツェナーダイオードであり、ツェナーダイオード１個あたりのツェナー電圧は、６Ｖ～８Ｖの範囲に設定される。

本発明に係る一態様の半導体記憶装置において、電圧設定用トランジスタの一方の主電極にツェナーダイオードと直列にダイオードのツェナー電圧の温度特性の傾きと逆の傾きの温度特性を有する半導体素子を接続する。

本発明に係る一態様の半導体記憶装置において、定電圧素子は、ダイオード接続されたＭＯＳトランジスタである。

本発明に係る一態様の半導体記憶装置において、定電圧素子は、ＭＯＳトランジスタ、ツェナーダイオード、及び抵抗の中の少なくとも２つを組み合わせて構成する。

本発明に係る一態様の半導体記憶装置において、電圧設定用トランジスタは、ｐチャネルＭＯＳトランジスタである。

本発明に係る一態様の半導体記憶装置において、電圧設定用トランジスタの他方の主電極に定電流源を有するカレントミラー回路を接続し、電圧調整回路に流す電流の大きさを定電流源の大きさにより設定する。

本発明に係る一態様の半導体記憶装置において、カレントミラー回路は、第１主電極、第２主電極、及び制御電極を有する少なくとも第１トランジスタ～第３トランジスタの３つのトランジスタを含み、第１トランジスタの第１主電極（ドレイン）は、電圧設定用トランジスタの第２主電極（ドレイン）に接続され、第１トランジスタの第２主電極（ソース）は、ダイオード接続された第２トランジスタの第1主電極（ドレイン）及び制御電極（ゲート）に接続され、第２トランジスタの第２主電極（ソース）は接地電位に接続され、第３トランジスタの制御電極（ゲート）は第２トランジスタの第１主電極（ドレイン）及び制御電極（ゲート）に接続され、第３トランジスタの第１主電極（ドレイン）は定電流源に接続され、第３トランジスタの第２主電極（ソース）は接地電位に接続され、第１トランジスタの制御電極（ゲート）に定電流源、カレントミラー回路、電圧設定用トランジスタ、及び定電圧素子に流す電流をオンまたはオフするイネーブル信号を印加する。

本発明に係る一態様の半導体記憶装置において、カレントミラー回路は、ラダー抵抗回路と同期してオンまたはオフする。

本発明に係る一態様の半導体記憶装置において、高電圧が所定レベルに到達したとき、第３トランジスタと定電流源との共通接続ノードの電位を電圧発生回路が検知して、電圧生成機能動作を停止させ、一定の電圧が所定の電圧まで低下したときには再度電圧発生回路をイネーブル状態とする。

本発明に係る一態様の半導体記憶装置において、センスアンプを介して電圧補正用メモリセルに格納された高電圧のトリミング補正値をトリミングレジスタに取り込み、トリミングレジスタに保持されたトリミング補正値をデコードして、デコードした信号によってラダー抵抗回路を構成する複数のトランジスタ群の１つをオンして分圧電圧を電圧設定用トランジスタの制御電極側に印加する。

本発明に係る一態様の半導体記憶装置において、電圧調整回路の出力側に高電圧の大きさをモニタリングするモニター用パッドが入出力スイッチ回路を介して接続する。

本発明に係る一態様の半導体記憶装置において、入出力スイッチ回路をオンさせてモニター用パッド側から強制的に外部電圧を印加してメモリセルアレイ回路のストレステストを行う。

本発明の半導体記憶装置は、不揮発性メモリ素子のデータ書き込み時やデータ消去時に供給する高電圧をＭＯＳトランジスタの閾値電圧よりも高精度に調整することができ、かつ高電圧の電源電圧依存性と温度依存性を低く抑えることができる。

本発明に係る半導体記憶装置の回路ブロック図である。 本発明に係る半導体記憶装置で生成される高電圧の電源電圧依存性を示す図である。 本発明に係る半導体記憶装置で生成される高電圧の温度依存性を示す図である。 本発明に係る半導体記憶装置の主なノードのタイミングチャートである。 本発明に係る電圧発生回路（チャージポンプ）での高電圧生成と、回路動作の制御を示すタイミングチャートである。 従来の半導体記憶装置の回路ブロック図である。

図１は、本発明に係る半導体記憶装置１００の回路ブロック図である。半導体記憶装置１００は、Ｘデコーダ回路２１０、Ｙデコーダ回路２２０、メモリセルアレイ回路２３０、Ｙゲート回路２４０、及びセンスアンプ回路２５０を有し、さらに電源入力端子１０１、電圧発生回路１１０、電圧調整回路１２０、ラダー抵抗回路１３０、カレントミラー回路１４０、ランプ回路１５０、トリミングレジスタ１６０、デコーダ回路１７０、電圧入出力回路１８０、及びテスト測定用パッド１９０を有する。メモリセルアレイ回路２３０は、大部分を通常用いるデータ記憶用メモリセル２３１とし、残りを電圧補正用メモリセル２３２とする。これらは、特許文献３に開示されるものと基本的には同じであるので詳細な説明は割愛する。

電圧発生回路１１０は、電源入力端子１０１から入力される電源電圧ＶＣＣを用いて高電圧ＶＰＰを生成する。電源電圧ＶＣＣは例えば１．５Ｖ～５．０Ｖである。トランジスタ１１１及び１１３の制御電極にはキャパシタＣ１，Ｃ３を介してチャージポンピング信号がそれぞれ印加され、トランジスタ１１２の制御電極にはキャパシタＣ２を介してチャージポンピング信号の相補信号ＣＰが印加される。これらによって、Ｘデコーダ回路２１０及びＹデコーダ回路２２０に印加する高電圧ＶＰＰ、ランプ電圧ＶＲＡＭＰを生成する。電圧発生回路１１０の出力には電圧調整回路１２０等が負荷として結合しているので、高電圧ＶＰＰのレベルは電圧調整回路１２０で一義的に決まってしまうが、無負荷状態では高電圧ＶＰＰより十分に高い例えば３０Ｖ程度を出力することができる。

電圧調整回路１２０は、定電圧素子１２１，１２２、トランジスタ１２３，１２４、及び電圧設定入力トランジスタ１２５を有する。定電圧素子１２１の一端（カソード）は電圧発生回路１１０に、他端（アノード）は定電圧素子１２２の一端（カソード）にそれぞれ接続する。定電圧素子１２２の他端（アノード）はトランジスタ１２３，１２４のドレインに共通接続される。定電圧素子１２１，１２２は例えばツェナーダイオードであり、アノード・カソード間のツェナー電圧は例えば７．５Ｖである。トランジスタ１２３のゲートはトリミングレジスタ１６０に、そのソースは電圧設定入力トランジスタのソースにそれぞれ接続される。トランジスタ１２４は、ダイオード接続され、トランジスタ１２３と並列に接続される。トランジスタ１２３のオン／オフによって、トランジスタ１２４の動作がオフ／オンされる。トランジスタ１２４のオン／オフによって高電圧ＶＰＰの大きさを調整することができる、すなわち、トランジスタ１２４の動作がオンのときとオフのときとではトランジスタ１２４の閾値電圧分だけの差をもたせることができる。トランジスタ１２４に相当する段数は１個だけではなく２個以上あってもよい。また、トランジスタだけではなく、トランジスタ、ダイオード、及び抵抗を組み合わせて所定の電圧を設定してもよい。

電圧設定入力トランジスタ１２５は、省電力化からみてｐＭＯＳトランジスタで構成するのが好ましい。もちろんＰＮＰバイポーラトランジスタで構成することも可能であるが、その場合にはベース電流が発生し省電力化の点でやや劣る。また、電圧設定入力トランジスタ１２５にはｎＭＯＳトランジスタを採用することも可能であるが、ｐＭＯＳトランジスタを用いた理由は、電圧設定入力トランジスタ１２５のソース側に定電圧素子１２１，１２２で生成された電圧を加算して、電圧発生回路１１０に結合する回路構成を採用しているからである。

定電圧素子１２１，１２２としてツェナーダイオードまたはダイオードを用い、さらにそれらにトランジスタの閾値電圧を加算して高電圧ＶＰＰを生成するときには、それらの素子の温度依存性を考慮することが重要である。本発明で定電圧素子１２１，１２２は、それぞれツェナー電圧が７．５Ｖ程度のツェナーダイオードを用いているので、ツェナー電圧の温度依存性は温度に比例して高くなる正の勾配を示す。温度係数は例えば２ｍＶ／℃である。また、ＭＯＳトランジスタ１２３，１２４の温度依存性は温度に比例して低くなる負の勾配を示す。したがって、ＭＯＳトランジスタ１２３，１２４は定電圧素子１２１，１２２の温度勾配をフラットにすることができる。ツェナー電圧の大きさは高電圧ＶＰＰの大きさにもよるが、６Ｖ～８Ｖの範囲に設定するのが好ましい。これらの範囲であれば、ツェナー電圧の温度依存性をほぼフラットまたは、電圧設定入力トランジスタ１２５のソース・ゲート間の閾値電圧の温度特性の傾きと逆で絶対値はほぼ等しい大きさに設定することができる。こうした回路構成によって、高電圧ＶＰＰの温度依存性を小さく抑えることができる。

ラダー抵抗回路１３０は、複数の抵抗Ｒ１～Ｒｎ、複数のトランジスタＴｒ１～Ｔｒ（ｎ＋１）、及び抵抗回路イネーブルトランジスタ１３１を有する。抵抗回路イネーブルトランジスタ１３１は、複数の抵抗Ｒ１～Ｒｎの直列接続と直列に接続され、接地電位ＧＮＤ側に接続される。もちろん、抵抗回路イネーブルトランジスタ１３１を参照電圧ＶＲＥＦ側に接続してもよい。抵抗Ｒ１～Ｒｎは、参照電圧ＶＲＥＦと接地電位ＧＮＤ間に例えば２０～６０個直列に接続される。トランジスタＴｒ１～Ｔｒ（ｎ＋１）及び抵抗回路イネーブルトランジスタ１３１は、例えばｎＭＯＳトランジスタで構成される。抵抗回路イネーブルトランジスタ１３１は、トランジスタＴｒ１～Ｔｒ（ｎ＋１）の各ソースを共通に接続し、この共通接続ノードは後段の電圧調整回路１２０の電圧設定入力トランジスタ１２５のゲートに接続される。参照電圧ＶＲＥＦは例えばバンドギャップ定電圧回路で生成し、その大きさは例えば１．２Ｖである。抵抗Ｒ１の一端には、参照電圧ＶＲＥＦを印加する。抵抗Ｒ１の他端は抵抗Ｒ２の一端に、抵抗Ｒ２の他端は抵抗Ｒ３の一端に、抵抗Ｒ３の他端は抵抗Ｒ４の一端にそれぞれ接続し、抵抗Ｒ４の他端は図示しない抵抗Ｒ５の一端に接続するという具合に、例えば２０個～６０個の抵抗を直列に接続する。各抵抗同士の接続ノードには参照電圧ＶＲＥＦを分圧した分圧電圧が発生する。ラダー抵抗回路１３０に用いる抵抗の抵抗値はすべて等しく、かつ抵抗の数ｎを３０（Ｒｎ＝Ｒ３０）とすると、１つの分圧電圧は４０ｍＶ（１．２Ｖ／３０＝０．０４Ｖ）となる。抵抗回路イネーブルトランジスタ１３１のゲートには、ラダー抵抗回路１３０をイネーブル状態にするためのイネーブル信号ＥＮが印加される。抵抗Ｒ１～ＲｎはＭＯＳトランジスタのゲート電極に用いるポリシリコンで構成し、その大きさは省電力化のためにもそれぞれ５０ｋΩ～２００ｋΩに選ぶとよい。なお、分圧電圧はできるだけ小さいほうが好ましく、１０ｍＶ～１００ｍＶの範囲であれば、ＭＯＳトランジスタの閾値電圧やバイポーラトランジスタのベース・エミッタ間電圧ＶＢＥよりも１桁小さい大きさに設定することができる。これによって高電圧ＶＰＰの微調整が可能となる。

本発明に係るラダー抵抗回路１３０の別の特徴としては、高電圧ＶＰＰを調整するときに複数の抵抗Ｒ１～Ｒｎを短絡するものではないのでこれらの抵抗回路に流れる電流に変化が生じないこと、さらにトランジスタＴｒ１～Ｔｒ（ｎ＋１）のオン／オフによっても電流が変化しないことを挙げることができる。電流の変化はノイズ発生の原因にもなるが、本発明はこうした不具合を抑制することができる。

高電圧ＶＰＰは、電圧設定入力トランジスタ１２５のゲート電圧をＶＢＩＡＳ、電圧設定入力トランジスタ１２５のソース・ゲート間の閾値電圧をＶｐｔｈ、トランジスタ１２４のゲート・ソース間の閾値電圧をＶｎｔｈ、定電圧素子１２１，１２２をツェナーダイオードとし、そのツェナー電圧がそれぞれＶＺとすると、次の２つの式で示される。

第１は、トランジスタ１２３がオンしているときであり、ＶＰＰ１＝ＶＢＩＡＳ＋Ｖｐｔｈ＋２・ＶＺで表せる。第２は、トランジスタ１２３がオフしているときであり、ＶＰＰ２＝ＶＢＩＡＳ＋Ｖｐｔｈ＋Ｖｎｔｈ２＋２・ＶＺで表せる。ここで、例えばＶＢＩＡＳ＝０．６Ｖ、Ｖｐｔｈ＝１．２Ｖ、Ｖｎｔｈ＝１．２Ｖ、ＶＺ＝７．５Ｖとすると、ＶＰＰ１＝１６．８Ｖ、ＶＰＰ２＝１８．０Ｖとなる。

トランジスタＴｒ１～Ｔｒ（ｎ＋１）の各ゲートはデコーダ回路１７０に接続される。

カレントミラー回路１４０は、接地電位ＧＮＤ側に接続され、定電流源１４１、トランジスタ１４２～１４４、及びインバータ１４５を有する。トランジスタ１４２～１４４は第１主電極、第２主電極、及び制御電極を有し、カレントミラー回路を構成する。トランジスタ１４２～１４４がＭＯＳトランジスタの場合、第１主電極及び第２主電極はドレイン及びソースに相当する。第１主電極を例えばドレインとした場合、第２主電極はソースとなる。逆に、第１主電極を例えばソースとした場合、第２主電極はドレインとなる。トランジスタ１４２～１４４はバイポーラトランジスタで構成することも可能である。トランジスタ１４２～１４４をバイポーラトランジスタで構成する場合、第１主電極及び第２主電極はコレクタ及びエミッタに相当し、制御電極はベースに相当する。本発明の一実施の形態では、トランジスタ１４２～１４４はすべてｎＭＯＳトランジスタで構成している。トランジスタ１４４のドレインは電圧設定入力トランジスタ１２５のソースに接続され、トランジスタ１４４のソースはダイオード接続されたトランジスタ１４３のドレイン、ゲート、及びトランジスタ１４２のゲートに接続される。トランジスタ１４４のゲートには、抵抗回路イネーブルトランジスタ１３１のゲートに印加したものと同じイネーブル信号ＥＮが印加される。したがって、ラダー抵抗回路１３０とカレントミラー回路は同期してオン／オフする。トランジスタ１４２，１４３の各ソースは接地電位ＧＮＤに接続する。トランジスタ１４２のドレインには定電流源１４１を接続する。

カレントミラー回路１４０の出力側からは、電圧生成回路１１０を通常モードか省電力モードのいずれかで動作させるためのチャージイネーブル信号ＣＰ＿ＥＮを、電圧生成回路１１０側に出力する。例えば、高電圧ＶＰＰが所定のレベルに達していないときは、電圧調整回路１２０に十分な電圧が印加できなくなるので、トランジスタ１４３，１４４に十分な電流の供給ができなくなる。このとき、トランジスタ１４２はオン状態に至らず、定電流源１４１を吸い込む能力が不十分となり、トランジスタ１４２のドレインはハイレベルに置かれる。これによって、インバータ１４５の出力はローレベルとなる。こうした状態においては電圧生成回路１１０を通常動作状態にするように制御する。これに対して、高電圧ＶＰＰが所定の大きさに到達しているときには、定電流源１４１は所定の電流をトランジスタ１４２に供給できるので、インバータ１４５の入力及び出力は、それぞれローレベル及びハイレベルとなる。こうした状態は、高電圧ＶＰＰが所定の大きさに到達しているので、省電力モードで動作させるようにしている。

本発明に係るカレントミラー回路１４０は、電圧調整回路１２０及び電圧生成回路１１０に流す電流を設定することに加え、それらで生成された電圧の大きさを検知して、電圧調整回路１２０及び電圧生成回路１１０の回路動作を制御するという２つの役割を有する。

ランプ回路１５０は、電圧生成回路１１０とメモリセル２３０等との間に接続する。ランプ回路１５０は、例えばデプレッショントランジスタ１５１を含み、デプレッショントランジスタ１５１のゲートには電圧の立ち上がりが傾斜したいわゆるスロープ電圧を印加する。こうしてＸデコーダ回路２１０及びＹデコーダ回路２２０にスロープ状の高電圧ＶＲＡＭＰが供給される。これによって、Ｘデコーダ回路２１０、Ｙデコーダ回路２２０、及びメモリセルに加わるストレスを緩和する。デプレッショントランジスタ１５１を採用する理由は、ドレイン・ソース間の電圧を０Ｖでオンさせるためである。これによって、電圧発生回路１１０で発生した高電圧をそのままランプ回路１５０の出力側すなわち、Ｘデコーダ回路２１０、Ｙデコーダ回路２２０等に伝達することができる。ランプ回路１５０は、電圧生成回路１１０側とＸデコーダ回路２１０とＹデコーダ回路２２０との間のバッファの役割も担う。

トリミングレジスタ１６０は、電圧補正用メモリセル２３２に格納された、高電圧ＶＰＰのトリミング用電圧をラダー抵抗回路１３０に供給するときの中継レジスタとしての役割を担う。トリミングレジスタ１６０は、例えば、６ビットで構成される。

トリミングレジスタ１６０は、電圧補正用メモリ２３２から取り出したたトリミング値を格納する。電圧補正用メモリ２３２には、例えば４０ｍＶステップで０Ｖから１．２Ｖまでのトリミング値が格納されており、トリミングレジスタ１６０はそれらを記憶するレジスタである。例えば、高電圧ＶＰＰの設定目標値を、１６．８８Ｖに設定するとする。そこでバイアス電圧ＶＢＩＡＳを参照電圧ＶＲＥＦ（１．２Ｖ）の１／２の大きさの０．６Ｖに設定して、テスト測定用パッド１９０で高電圧ＶＰＰを測定したときの大きさが１６．８４Ｖであったとする。したがって、目標設定より０．０４Ｖ（４０ｍＶ）低いことになる。そこで、電圧補正用メモリセル２３２に格納された０．０４Ｖ（４０ｍＶ）のトリミング値をセンスアンプ回路２５０等を介してトリミングレジスタ１６０に記憶する。トリミングレジスタ１６０に記憶されたトリミング値は後段のデコーダ１７０を介して、バイアス電圧ＶＢＩＡＳが０．６４Ｖ（０．６Ｖ＋０．０４Ｖ）を出力するトランジスタＴｒ１～Ｔｒ（ｎ＋１）のいずれかのトランジスタを選択する。なお、バイアス電圧ＶＢＩＡＳ及び高電圧ＶＰＰの設定は、半導体記憶装置１００がウエーハ状態のときに行う。

デコーダ回路１７０は、トリミングレジスタ１６０に格納された符号化データをデコードするためのデコーダ回路を含む。デコードされた信号によって後段のラダー抵抗回路１３０が駆動される。デコーダは例えば５ビットで構成される。

電圧入出力回路１８０は、調整された高電圧ＶＰＰをテスト測定用パッド１９０に出力するときには出力スイッチとして、また、メモリセル２３０側のストレステスト時にはストレス電圧を印加する入力スイッチとしてそれぞれ用いる。テスト測定用パッド１９０は、半導体記憶装置１００がウエーハ状態時での測定端子として、また、ストレス電圧印加端子として用いる。電圧入出力回路１８０は、トランジスタ１８１とスイッチ電圧印加手段１８２を有する。電圧印加手段１８２にはトランジスタ１８１をオンまたはオフさせるためのハイレベルとローレベルの２つのレベルをもった電圧が切り換えられて印加される。テスト測定用パッド１９０に高電圧ＶＰＰを出力しない場合やストレス電圧をメモリセル回路２３０等に印加しない場合にはトランジスタ１８１をローレベルまたはハイレベルに固定する。ｎＭＯＳトランジスタを用いるときは、ローレベルとし、ｐＭＯＳトランジスタを用いるときはハイレベルに固定する。

本発明に係る半導体記憶装置１００の特徴を端的に言うならば、高電圧ＶＰＰを生成するのに定電圧素子１２１，１２２としてツェナーダイオードまたはダイオードを採用したときにそれらの電圧にばらつきが生じるが、こうしたばらつきをラダー抵抗回路１３０によって数十ｍＶの単位で調整するということである。

図２は、本発明に係る半導体記憶装置１００で生成される高電圧ＶＰＰの電源電圧依存性を示した図である。図２の横軸は電源電圧ＶＣＣを、縦軸は高電圧ＶＰＰをそれぞれ示す。高電圧ＶＰＰの電源電圧依存性のパラメータは周囲温度Ｔａであり、周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，及び１７０℃における高電圧ＶＰＰの電源電圧依存性を示す。高電圧ＶＰＰは電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおいて０．５Ｖごとに測定してみた。なお、電源電圧ＶＣＣの実際の使用範囲は１．５Ｖ～５．０Ｖである。したがって、ＶＣＣ＝５Ｖ以上はストレス試験のために行っている。

まず、常温の周囲温度Ｔａ＝２５℃における高電圧ＶＰＰの電源電圧依存性を測定してみた。電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける０．５Ｖごとの高電圧ＶＰＰは、それぞれ１６．８９Ｖ，１６．９Ｖ，１６．８９Ｖ，１６．８８Ｖ，１６．８９Ｖ，１６，９Ｖ，１６．９１Ｖ，１６．９２Ｖ，１６．９３Ｖ，１６．９４Ｖ，１６．９５Ｖ，及び１６．９６Ｖであった。よって、電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける高電圧ＶＰＰの最大値と最小値の差は０．０８Ｖであった。したがって、電源電圧ＶＣＣの変化に対する高電圧ＶＰＰの変化率は１４．５ｍＶ／Ｖとなり、電源電圧ＶＣＣが１Ｖ変化したときの高電圧ＶＰＰの変化量は１４．５ｍＶという極めて微小な電圧に抑え込むことができた。なお、図６に示した従前においての高電圧ＶＰＰの変化率は１１０ｍＶ／Ｖであったので、従前の１０％～１５％まで抑え込むことができた。

次に、周囲温度Ｔａ＝－６０℃における高電圧ＶＰＰの電源電圧依存性を測定してみた。電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける０．５Ｖごとの高電圧ＶＰＰは、それぞれ１６．７１Ｖ，１６．７３Ｖ，１６．７３Ｖ，１６．７１Ｖ，１６．７１Ｖ，１６，７２Ｖ，１６．７３Ｖ，１６．７４Ｖ，１６．７５Ｖ，１６．７５Ｖ，１６．７７Ｖ，及び１６．７８Ｖであった。よって、電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける高電圧ＶＰＰの最大値と最小値の差は０．０７Ｖであり、周囲温度Ｔａ＝２５℃の場合とほとんど同じであった。

次に、周囲温度Ｔａ＝１３０℃における高電圧ＶＰＰの電源電圧依存性を測定してみた。電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける０．５Ｖごとの高電圧ＶＰＰは、それぞれ１７．１１Ｖ，１７．１３Ｖ，１７．１６Ｖ，１７．１４Ｖ，１７．１１Ｖ，１７．１２Ｖ，１７．１３Ｖ，１７．１４Ｖ，１７．１６Ｖ，１７．１７Ｖ，１７．１８Ｖ，及び１７．２Ｖであった。よって、電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける高電圧ＶＰＰの最大値と最小値の差は０．０９Ｖであり、周囲温度Ｔａ＝２５℃の場合とほとんど同じであった。

次に、周囲温度Ｔａ＝１５０℃における高電圧ＶＰＰの電源電圧依存性を測定してみた。電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける０．５Ｖごとの高電圧ＶＰＰは、それぞれ１７．１５Ｖ，１７．１６Ｖ，１７．１７Ｖ，１７．１５Ｖ，１７．１５Ｖ，１７．１６Ｖ，１７．１７Ｖ，１７．１８Ｖ，１７．２Ｖ，１７．２１Ｖ，１７．２１Ｖ，及び１７．２３Ｖであった。よって、電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける高電圧ＶＰＰの最大値と最小値の差は０．０８Ｖであり、周囲温度Ｔａ＝２５℃の場合とほとんど同じであった。

次に、周囲温度Ｔａ＝１７０℃における高電圧ＶＰＰの電源電圧依存性を測定してみた。電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける０．５Ｖごとの高電圧ＶＰＰは、それぞれ１７．１８Ｖ，１７．２１Ｖ，１７．２２Ｖ，１７．２２Ｖ，１７．２１Ｖ，１７．２Ｖ，１７．２１Ｖ，１７．２２Ｖ，１７．２３Ｖ，１７．２４Ｖ，１７．２５Ｖ，及び１７．２７Ｖであった。よって、電源電圧ＶＣＣ＝１．５Ｖ～７．０Ｖにおける高電圧ＶＰＰの最大値と最小値の差は０．０９Ｖであり、周囲温度Ｔａ＝２５℃の場合とほとんど同じであった。

以上、図２に５つの周囲温度Ｔａをパラメータとした高電圧ＶＰＰの電源電圧依存性の測定結果を示した。本発明に係る半導体記憶装置において、電源電圧１．５Ｖと５．０Ｖのときの差の設計目標値を０．２Ｖ以下に設定した。これに対して実測値は設計目標値の１／５以下に抑え込むことができ１桁小さい値にすることができた。

図３は、本発明に係る半導体記憶装置１００で生成される高電圧ＶＰＰの温度依存性を示す図である。図３は、図２に示した測定値を温度依存性の形に置き換えたものである。図３の横軸は周囲温度Ｔａを、縦軸は高電圧ＶＰＰをそれぞれ示す。高電圧ＶＰＰの温度依存性のパラメータは電源電圧ＶＣＣであり、電源電圧ＶＣＣ＝１．５Ｖ，３．０Ｖ，５．５Ｖ，及び７．０Ｖの４点とし、周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，及び１７０℃においてプロットしてみた。

まず、電源電圧ＶＣＣ＝１．５Ｖにおける高電圧ＶＰＰの温度依存性を示す。周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰは、それぞれ１６．７１Ｖ，１６．８９Ｖ，１７．１１Ｖ，１７．１５Ｖ，及び１７．１８Ｖであった。よって、周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰの最大値と最小値の差は０．４７Ｖであった。

次に、電源電圧ＶＣＣ＝３．０Ｖにおける高電圧ＶＰＰの温度依存性を示す。周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰは、それぞれ１６．７１Ｖ，１６．８８Ｖ，１７．１４Ｖ，１７．１５Ｖ，及び１７．２２Ｖであった。よって、周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰの最大値と最小値の差は０．５１Ｖであり、電源電圧ＶＣＣ＝１．５Ｖの場合とほとんど同じであった。

次に、電源電圧ＶＣＣ＝５．５Ｖにおける高電圧ＶＰＰの温度依存性を示す。周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰは、それぞれ１６．７５Ｖ，１６．９３Ｖ，１７．１６Ｖ，１７．２Ｖ，及び１７．２３Ｖであった。よって、周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰの最大値と最小値の差は０．４８Ｖであり、電源電圧ＶＣＣ＝１．５Ｖの場合とほとんど同じであった。

次に、電源電圧ＶＣＣ＝７．０Ｖにおける高電圧ＶＰＰの温度依存性を示す。周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰは、それぞれ１６．７８Ｖ，１６．９６Ｖ，１７．２Ｖ，１７．２３Ｖ，及び１７．２７Ｖであった。よって、周囲温度Ｔａ＝－６０℃，２５℃，１３０℃，１５０℃，１７０℃における高電圧ＶＰＰの最大値と最小値の差は０．４９Ｖであり、電源電圧ＶＣＣ＝１．５Ｖの場合とほとんど同じであった。

以上、図３に５つの電源電圧ＶＣＣをパラメータとした高電圧ＶＰＰの温度依存性の測定結果を示した。まとめると、温度依存性を示す温度係数は電源電圧ＶＣＣに依存せずに約２．２ｍＶ／℃であった。設計目標値を５．８ｍＶ／℃～６．５ｍＶ／℃と定めていたので、設計目標値のほぼ１／３程度に抑え込むことができた。高電圧ＶＰＰの温度依存性を低く抑え込むことは極めて重要なことである。なぜならば、高電圧ＶＰＰが低いほうに大きく変動すると図示しない不揮発性メモリ素子の書き込みや消去が十分に行えなくなり、高いほうに大きく変動すると、半導体記憶装置を構成するトランジスタ等の電気的特性を劣化させるとともに不揮発性メモリ素子への書き換え回数の寿命に大きな影響を与えるからである。

以上述べたように、本発明に係る半導体記憶装置は、電源電圧ＶＣＣの変動に対する高電圧の変動に加え、温度変化における電源電圧ＶＣＣの変動も小さくなるので、書き込み回数の寿命をより一層延ばすことができる。なお、本発明に係る半導体記憶装置１００を採用すると、書き換え回数の寿命が４００万回まで達することを知見した。従来の半導体記憶装置は、書き換え回数の寿命は１００万回程度であると思われる。

図４は、本発明に係るメモリセル２３０の書き込み時における主なノードのタイミングチャートである。図４に示す信号（Ａ）～（Ｊ）のそれぞれの立ち上がり及び立ち下がりのタイミングは、半導体記憶装置１００に内蔵されたた図示しないタイマーによって制御される。

図４（Ａ）は、図１のトランジスタ１３１のゲート及びトランジスタ１４４のゲートに入力されるイネーブル信号ＥＮを示す。これによって、ラダー抵抗回路１３０及びカレントミラー回路１４０をイネーブル状態にする。イネーブル信号ＥＮは説明の便宜上、時刻ｔ４で立ち上がり、時刻ｔ６で立ち下がる状態を示す。

図４（Ｂ）は、図１のセンスアンプ回路２５０に入力されるセンスアンプイネーブル信号信号Ｓ＿ＥＮを示す。これによって、センスアンプ回路２５０はイネーブル状態になる。センスアンプイネーブル信号は説明の便宜上、時刻ｔ１で立ち上がり、時刻ｔ３で立ち下がる状態を示す。

図４（Ｃ）は、トリミングレジスタ１６０に入力されるレジスタセット信号ＴＲＩＭ＿ＳＥＴを示す。これによって、トリミングレジスタ１６０はイネーブル状態になる。レジスタセット信号ＴＲＩＭ＿ＳＥＴは、センスアンプイネーブル信号信号Ｓ＿ＥＮがイネーブル状態である時刻ｔ２で立ち上がり、時刻ｔ３で立ち下がる。

図４（Ｄ）は、トリミングレジスタ１６０から出力されるトリミングレジスタ信号ＴＲＩＭ＿ＤＡＴＥを示す。トリミングレジスタ信号ＴＲＩＭ＿ＤＡＴＥは、レジスタセット信号ＴＲＩＭ＿ＳＥＴがイネーブル状態であるｔ２～ｔ３の区間において初期値（例えば０．６Ｖ）から任意のトリミング値（例えば０．５６Ｖ，０．６４Ｖなど）が読み出される。時刻ｔ３以降は任意のトリミング値（例えば０．５６Ｖ）に固定される。

図４（Ｅ）は、図１の抵抗Ｒ１の一端及びトランジスタＴｒ１のドレインに入力される参照電圧ＶＲＥＦを示す。参照電圧ＶＲＥＦは例えば１．２Ｖである。参照電圧ＶＲＥＦは、ラダー抵抗回路１３０及びカレントミラー回路１４０がイネーブル状態である、すなわちイネーブル信号ＥＮがイネーブル状態である例えば時刻ｔ５で立ち上がり、時刻ｔ６で立ち下がる。

図４（Ｆ），（Ｇ），及び（Ｈ）は、ラダー抵抗回路１３０のトランジスタＴｒ１，Ｔｒ２、及びＴｒ３の各ゲートに入力される信号を示す。トランジスタＴｒ１，Ｔｒ２、及びＴｒ３を示したのは説明及び作図の便宜上であり、トランジスタＴｒ２がオン状態に設定され、トランジスタＴｒ１，Ｔｒ３を初め他のトランジスタはオフ状態であることを示す。図４（Ｆ），（Ｈ）は、時刻の推移に関わらずローレベル（ＧＮＤ）であるが、図４（Ｇ）は、任意のトリミング値が安定した時刻ｔ３以降ハイレベルが維持される。

図４（Ｉ）は、図１の電圧設定入力トランジスタのゲートに印加されるバイアス電圧ＶＢＩＡＳである。即ち、図４においてはトランジスタＴｒ２がオンであるので、バイアス電圧ＶＢＩＡＳは、抵抗Ｒ１と抵抗Ｒ２の共通接続ノードに発生した分圧電圧がバイアス電圧ＶＢＩＡＳとして取り出される。なお、参照電圧ＶＲＥＦ＝１．２Ｖとし、抵抗Ｒｎ＝Ｒ３０とすると、バイアス電圧ＶＢＩＡＳ＝１．１６Ｖが電圧設定入力トランジスタのゲートに印加される。

図４（Ｊ）はランプ電圧ＶＲＡＭＰを示す。ランプ電圧ＶＲＡＭＰはランプ回路１５０から出力され、メモリセル２３０側に印加する、書き込み及び消去するための高電圧である。ランプ電圧ＶＲＡＭＰの最大値は高電圧ＶＰＰとほぼ等しく、例えば１７Ｖである。ランプ電圧ＶＲＡＭＰは、参照電圧ＶＲＥＦがイネーブル状態になる時刻ｔ５～ｔ６に発生する。

図５は、電圧発生回路１１０の動作を示す示すタイミングチャートである。（Ａ）は高電圧ＶＰＰを、（Ｂ）はチャージポンプイネーブル信号ＣＰ＿ＥＮを、（Ｃ）はチャージポンプ信号ＣＰをそれぞれ示す。以下、図１を参照して図５について説明する。

図５（Ａ）に示す高電圧ＶＰＰは、時刻ｔ２から徐々に立ち上がり時刻ｔ３で所定レベルＶＰＰｔｈに達する。所定レベルＶＰＰｔｈは、例えば１６Ｖ～１７Ｖである。所定レベルＶＰＰｔｈに達すると高電圧ＶＰＰは低くなるように制御される。高電圧ＶＰＰの制御は所定レベルＶＰＰｔｈを基準にして行う。

図５（Ｂ）に示すチャージポンプイネーブル信号ＣＰ＿ＥＮは、カレントミラー回路１４０のインバータ１４５の出力に生じる。 チャージポンプイネーブル信号ＣＰ＿ＥＮは、時刻ｔ３以降ハイレベルＨとローレベルＬの間を繰り返して発生している状態を示す。チャージポンプイネーブル信号ＣＰ＿ＥＮは、図５に示した各信号を生成するために用意した図示しないタイマーで形成するものではなく、電圧発生回路１１０、電圧調整回路１２０、及びカレントミラー回路１４０の回路動作状態に応じ自動的に生成される。チャージポンプイネーブル信号ＣＰ＿ＥＮは、時刻ｔ３～ｔ５及びｔ７～ｔ９の区間、すなわち、高電圧ＶＰＰが、所定レベルＶＰＰｔｈを超えた区間でハイレベルＨとなる。これは、高電圧ＶＰＰが所定レベルＶＰＰｔｈを超えると、電圧調整回路１２０及びカレントミラー回路１４０に動作するに十分な電圧が発生し、トランジスタ１４２が十分にオンし、インバータ１４５の入力側がローレベルＬに置かれるからである。言い換えれば、高電圧ＶＰＰが、電圧調整回路１２０及びカレントミラー回路１４０を動作させるに十分でないときにはインバータ１４５の入力側はハイレベルＨとなり、その出力側はローレベルＬとなる。

図５（Ｃ）に示すチャージポンプ信号ＣＰは、電圧発生回路１１０のキャパシタＣ１～Ｃ３に印加される。チャージポンプ信号ＣＰは、時刻ｔ１から時刻ｔ２に向かって所定の周期とパルス幅をもって発生しており、高電圧ＶＰＰが所定レベルＶＰＰｔｈに達するまで発生する。チャージポンプ信号ＣＰは、高電圧ＶＰＰが所定レベルＶＰＰｔｈを超える区間ｔ３～ｔ５及びｔ７～ｔ９の区間ローレベルＬに置かれる。これによって電圧発生回路１１０のオン動作を停止して省電力化を図っている。高電圧ＶＰＰが所定レベルＶＰＰｔｈを下回ると再びチャージポンプ信号ＣＰを発生させ、高電圧ＶＰＰを上昇させる。

以上説明したように本発明の半導体記憶装置は不揮発性メモリ素子の書き込み回数の寿命を大幅に延ばすことができるので産業上の利用可能性は極めて高い。

１００ 半導体記憶装置
１０１ 電源入力端子
１１０ 電圧発生回路
１１１～１１３，１２３～１２４，１４２～１４４，１８１，Ｔｒ１～Ｔｒ（ｎ＋１） トランジスタ
１２０ 電圧調整回路
１２１，１２２ 定電圧素子
１２５ 電圧設定入力トランジスタ
１３０ トリミング回路
１３１ 抵抗回路イネーブルトランジスタ
１４０ カレントミラー回路
１４１ 定電流源
１４５ インバータ
１５０ ランプ回路
１５１ デプレッショントランジスタ
１６０ トリミングレジスタ
１７０ デコーダ回路
１８０ 電圧入出力回路
１９０ テスト測定用パッド
２１０ Ｘデコーダ回路
２２０ Ｙデコーダ回路
２３０ メモリセルアレイ回路
２３１ データ記憶用メモリセル
２３２ 電圧補正用メモリセル
２４０ Ｙゲート回路
２５０ センスアンプ回路
Ｃ１，Ｃ２，Ｃ３ キャパシタ
ＣＰ＿ＥＮ チャージポンプイネーブル信号
ＥＮ イネーブル信号
ＧＮＤ 接地電位
Ｒ１～Ｒｎ 抵抗
Ｔａ 周囲温度
ＶＢＩＡＳ バイアス電圧
ＶＣＣ 電源電圧
ＶＰＰ 高電圧
ＶＲＡＭＰ ランプ電圧
ＶＲＥＦ 参照電圧
Ｖｎｔｈ，Ｖｐｔｈ 閾値電圧
ＶＺ ツェナー電圧

Claims (16)

1. データ記憶用メモリセル、電圧補正用メモリセル、及びセンスアンプ回路を備えるメモリセルアレイ回路と、
   前記メモリセルアレイ回路に高電圧を供給する電圧発生回路と、
   前記電圧発生回路の負荷となり、前記高電圧を一定の電圧に維持する電圧調整回路と、
   前記一定の電圧の基準となる複数の分圧電圧を生成し、かつ前記複数の分圧電圧の１つを選択する複数のトランジスタ群を含むラダー抵抗回路と、を備え、
   前記電圧発生回路は複数のキャパシタと複数のトランジスタで構成されるチャージポンプ回路を含み、前記電圧調整回路は、前記複数の分圧電圧の１つを前記複数のトランジスタ群の中の１つで選ばれた電圧として受け入れる電圧設定用トランジスタと定電圧素子とを含み、前記電圧設定用トランジスタは、前記分圧電圧に前記定電圧素子で生成された電圧が加算されるように前記ラダー抵抗回路及び前記定電圧素子と電気的に結合され、前記ラダー抵抗回路は前記電圧設定用トランジスタの閾値電圧以下の分圧電圧を生成し、
   前記分圧電圧は、参照電圧と接地電位との間に直列接続される複数の抵抗同士の共通接続ノードに発生し、前記複数のトランジスタ群の各々の第１主電極は前記抵抗同士の共通接続ノードに各別に接続され、前記複数のトランジスタ群の各々の第２主電極は共通に接続されて前記電圧設定用トランジスタの制御電極に接続され、前記複数のトランジスタ群の中の１つで選ばれた前記分圧電圧が前記電圧設定用トランジスタの制御電極に印加され、
   前記直列接続される複数の抵抗と抵抗回路イネーブルトランジスタとが直列に前記接地電位側に接続され、前記抵抗回路イネーブルトランジスタがイネーブル状態にされたときに、前記分圧電圧が発生する、半導体記憶装置。
2. 前記参照電圧は、バンドギャップ定電圧回路で生成される、請求項１に記載の半導体記憶装置。
3. 前記分圧電圧は、１０ｍＶ～１００ｍＶの単位で制御される、請求項１又は２に記載の半導体記憶装置。
4. 前記定電圧素子はツェナーダイオードであり、ツェナーダイオード１個あたりのツェナー電圧は、６Ｖ～８Ｖの範囲に設定される、請求項１～３のいずれか一項に記載の半導体記憶装置。
5. 前記電圧設定用トランジスタの一方の主電極に前記ツェナーダイオードと直列に前記ツェナーダイオードのツェナー電圧の温度特性の傾きと逆の傾きの温度特性を有する半導体素子を接続した、請求項４に記載の半導体記憶装置。
6. 前記定電圧素子は、ダイオード接続されたＭＯＳトランジスタである、請求項１～３のいずれか一項に記載の半導体記憶装置。
7. 前記定電圧素子は、ＭＯＳトランジスタ、ツェナーダイオード、及び抵抗の中の少なくとも２つを組み合わせて構成される、請求項１～３のいずれか一項に記載の半導体記憶装置。
8. 前記電圧設定用トランジスタは、ｐチャネルＭＯＳトランジスタである、請求項１～７のいずれか一項に記載の半導体記憶装置。
9. 前記電圧設定用トランジスタの他方の主電極に定電流源を有するカレントミラー回路を接続し、前記電圧調整回路に流す電流の大きさを前記定電流源の大きさにより設定する、請求項５に記載の半導体記憶装置。
10. 前記カレントミラー回路は、第１主電極、第２主電極、及び制御電極を有する少なくとも第１トランジスタ、第２トランジスタ及び第３トランジスタの３つのトランジスタを含み、前記第１トランジスタの第１主電極（ドレイン）は、前記電圧設定用トランジスタの第２主電極（ドレイン）に接続され、前記第１トランジスタの第２主電極（ソース）は、ダイオード接続された前記第２トランジスタの第1主電極（ドレイン）及び制御電極（ゲート）に接続され、前記第２トランジスタの第２主電極（ソース）は接地電位に接続され、前記第３トランジスタの制御電極（ゲート）は前記第２トランジスタの第１主電極（ドレイン）及び制御電極（ゲート）に接続され、前記第３トランジスタの第１主電極（ドレイン）は前記定電流源に接続され、前記第３トランジスタの第２主電極（ソース）は前記接地電位に接続され、前記第１トランジスタの制御電極（ゲート）に前記定電流源、前記カレントミラー回路、前記電圧設定用トランジスタ、及び前記定電圧素子に流す電流をオンまたはオフするイネーブル信号を印加する、請求項９に記載の半導体記憶装置。
11. 前記カレントミラー回路は、前記ラダー抵抗回路と同期してオンまたはオフする、請求項１０に記載の半導体記憶装置。
12. データ記憶用メモリセル、電圧補正用メモリセル、及びセンスアンプ回路を備えるメモリセルアレイ回路と、
    前記メモリセルアレイ回路に高電圧を供給する電圧発生回路と、
    前記電圧発生回路の負荷となり、前記高電圧を一定の電圧に維持する電圧調整回路と、
    前記一定の電圧の基準となる複数の分圧電圧を生成し、かつ前記複数の分圧電圧の１つを選択する複数のトランジスタ群を含むラダー抵抗回路と、を備え、
    前記電圧発生回路は複数のキャパシタと複数のトランジスタで構成されるチャージポンプ回路を含み、前記電圧調整回路は、前記複数の分圧電圧の１つを前記複数のトランジスタ群の中の１つで選ばれた電圧として受け入れる電圧設定用トランジスタと定電圧素子とを含み、前記電圧設定用トランジスタは、前記分圧電圧に前記定電圧素子で生成された電圧が加算されるように前記ラダー抵抗回路及び前記定電圧素子と電気的に結合され、前記ラダー抵抗回路は前記電圧設定用トランジスタの閾値電圧以下の分圧電圧を生成し、
    前記定電圧素子はツェナーダイオードであり、ツェナーダイオード１個あたりのツェナー電圧は、６Ｖ～８Ｖの範囲に設定され、
    前記電圧設定用トランジスタの一方の主電極に前記ツェナーダイオードと直列に前記ツェナーダイオードのツェナー電圧の温度特性の傾きと逆の傾きの温度特性を有する半導体素子を接続し、
    前記電圧設定用トランジスタの他方の主電極に定電流源を有するカレントミラー回路を接続し、前記電圧調整回路に流す電流の大きさを前記定電流源の大きさにより設定し、
    前記カレントミラー回路は、第１主電極、第２主電極、及び制御電極を有する少なくとも第１トランジスタ、第２トランジスタ及び第３トランジスタの３つのトランジスタを含み、前記第１トランジスタの第１主電極（ドレイン）は、前記電圧設定用トランジスタの第２主電極（ドレイン）に接続され、前記第１トランジスタの第２主電極（ソース）は、ダイオード接続された前記第２トランジスタの第1主電極（ドレイン）及び制御電極（ゲート）に接続され、前記第２トランジスタの第２主電極（ソース）は接地電位に接続され、前記第３トランジスタの制御電極（ゲート）は前記第２トランジスタの第１主電極（ドレイン）及び制御電極（ゲート）に接続され、前記第３トランジスタの第１主電極（ドレイン）は前記定電流源に接続され、前記第３トランジスタの第２主電極（ソース）は前記接地電位に接続され、前記第１トランジスタの制御電極（ゲート）に前記定電流源、前記カレントミラー回路、前記電圧設定用トランジスタ、及び前記定電圧素子に流す電流をオンまたはオフするイネーブル信号を印加し、
    前記ラダー抵抗回路は、直列接続される複数の抵抗と直列接続される抵抗回路イネーブルトランジスタを含み、前記抵抗回路イネーブルトランジスタの制御電極（ゲート）に、前記直列接続される複数の抵抗に流す電流をオンまたはオフするイネーブル信号を印加し、
    前記カレントミラー回路は、前記ラダー抵抗回路と同期してオンまたはオフする、半導体記憶装置。
13. 前記高電圧が所定レベルに到達したとき、前記第３トランジスタと前記定電流源との共通接続ノードの電位を前記電圧発生回路が検知して、電圧生成機能動作を停止させ、前記一定の電圧が所定の電圧まで低下したときには再度前記電圧発生回路をイネーブル状態とする、請求項１０～１２のいずれか一項に記載の半導体記憶装置。
14. 前記センスアンプ回路を介して前記電圧補正用メモリセルに格納された前記高電圧のトリミング補正値をトリミングレジスタに取り込み、前記トリミングレジスタに保持された前記トリミング補正値をデコードして、前記デコードした信号によって前記ラダー抵抗回路を構成する前記複数のトランジスタ群の１つをオンして前記分圧電圧を前記電圧設定用トランジスタの制御電極に印加する、請求項１～１３のいずれか一項に記載の半導体記憶装置。
15. 前記電圧調整回路の出力側に前記高電圧の大きさをモニタリングするモニター用パッドが入出力スイッチ回路を介して接続される、請求項１～１４のいずれか一項に記載の半導体記憶装置。
16. 前記入出力スイッチ回路をオンさせて前記モニター用パッド側から強制的に外部電圧を印加して前記メモリセルアレイ回路のストレステストを行う、請求項１５に記載の半導体記憶装置。

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