WO2004025817A1

WO2004025817A1 - 電圧検出回路およびこれを用いた内部電圧発生回路

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Publication number: WO2004025817A1
Application number: PCT/JP2002/009301
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Inventors: Youichi Tobita
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Priority date: 2002-09-11
Filing date: 2002-09-11
Publication date: 2004-03-25
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Description

明細書電圧検出回路およびこれを用いた内部電圧発生回路技術分野

この発明は、対象電圧が所定電圧レベルに到達したかを検出する電圧検出回路およびこれを用いた内部電圧発生回路に関し、特に、この発明は電圧検出素子として、絶縁ゲート型電界効果トランジスタを利用する電圧検出回路およびこれを用いた内部電圧発生回路に関する。より特定的には、この発明は、検出電圧レべルを任意の電圧レベルに設定することができ、かつ検出用絶縁ゲート型電界効果トランジスタのしきい値電圧の影響を受けることなく正確に電圧レベルを検出することのできる電圧検出回路およびこれを用いた内部電圧発生回路に関する。背景技術

半導体回路装置においては、電源電圧おょぴ接地電圧と異なる電圧レベルの内部電圧が利用されることが多い。このような内部電圧として、電源電圧よりも高い昇圧電圧および接地電圧よりも低い負電圧がある。 D R AM (ダイナミック · ランダム■アクセス 'メモリ）においては、一般に、昇圧電圧が、選択ワード線を駆動するために利用され、また、負電圧が、メモリアレイの基板をバイアスして、メモリセルトランジスタのしきい値電圧の安定化および寄生容量を低減するために利用される。 D RAMにおいて、また、負電圧が非選択ワード線を非選択状態に維持するために利用されることもある。

フラッシュメモリなどの不揮宪性メモリにおいては、データの書込ノ消去のためにこれらの昇圧電圧および負電圧が利用される。これらの昇圧電圧およぴ負電圧が印加されるメモリセルトランジスタのノードは、書込消去方式によって異なる。

また、液晶表示装置においては、画素トランジスタのゲートを駆動するために、これらの昇圧電圧および負電圧が利用される。

これらの内部電圧は、ピン端子数の低減およぴシステム全体の消費電流の低減のために、半導体回路装置内部で生成される。これらの内部電圧を発生させるための回路としては、一般に、キャパシタのチャージポンプ動作を利用するチヤ一ジポンプ回路が広く用いられている。

図 1は、従来の負電圧を発生する内部電圧発生回路の構成の一例を示す図である。図 1において、内部電圧発生回路は、活性化時、容量素子のチャージポンプ動作を利用して負電圧を発生するチャージポンプ回路 1 0 0と、チャージポンプ回路 1 0 0の出力ノード 9の電圧レベルを検出し、該検出結果を示す信号を生成する電圧検出回路 1 0 2と、この電圧検出回路 1 0 2の出力信号に従って、選択的にチャージポンプ回路 1 0 0を活 '性化するチャージポンプ制御回路 1 0 1を含む

チャージポンプ回路は、通常、少なくとも 1個のチャージポンプ用容量素子と、少なくとも 2個の 1方向性素子（整流素子）とで構成される。これらの少なくとも 2個の 1方向性素子は、整流機能を有し、」方方向に沿ってのみ電荷を供給する。少なくとも 2個の 1方向性素子が必要とされるのは、出力ノードからの電荷の引抜きおよび電荷蓄積用の内部ノードのプリチャージのためである。

図 1においては、チャージポンプ回路 1 0 0は、ノード 4とノード 8の間に接続される容量素子 5と、ノード 8と接地ノードの間に接続されかつそのゲートがノード 8に接続される Nチャネル MO Sトランジスタ（絶縁ゲート型電界効果トランジスタ） 6と、ノード 8と出力ノード 9の間に接続されかつそのゲートが出力ノード 9に接続される Nチヤネノレ MO Sトランジスタ 7を含む。これらの MO S トランジスタ 6および 7は、ゲートおよびドレインが相互接続されて、ダイォ一ド（一方向性素子）として動作する。

電圧検出回路 1 0 2は、電源ノード 2とノード 1 4の間に接続される高抵抗の抵抗素子 1 3と、ノード 1 4とチャージポンプ回路 1 0 0の出力ノード 9の間に直列に接続される Nチャネル MO Sトランジスタ 1 0および 1 2を含む。 MO S トランジスタ 1 0は、その一方導通ノード（ソース）力チャージポンプ回路 1 0 0の出力ノード 9に接続されかつそのゲートおよびドレインがノード 1 1に接続される。 MO Sトランジスタ 1 2は、そのソースがノード 1 1に接続され、ドレインがノード 1 4に接続され、かつそのゲートが接地ノードに接続される。チャージポンプ制御回路 1 0 1は、クロックノード 1に与えられる繰返し信号 (ポンプクロック信号） φと電圧検出回路 1 0 2のノード 1 4の信号とを受ける 2入力 AND回路 3を含む。この AND回路.3から、ノード 4を介してチャージポンプ回路 1 0 0に対し、チャージポンプ用のクロック信号（繰返し信号）が与えられる。

図 2は、図 1に示す内部電圧発生回路の動作を示す信号波形図である。以下、図 2を参照して、図 1に示す内部電圧発生回路の動作について説明する。今、 M O Sトランジスタ 6、 7、 1 0および 1 2は、しきい値電圧 V TNを有するとする。ノード 1 4の電位が論理ハイ（H) レベルのとき、すなわち、 MO Sトランジス-タ 1 0および 1 2の少なくとも一方がオフ状態のときには、チャージポンプ制御回路 1 0 1において AND回路 3が、バッファ回路として動作し、クロックノード 1に与えられる操返し信号 φをノード 4に伝達する。

このノード 4に与えられる繰返し信号に従って容量素子 5がチャージポンプ動作を行ない、ノード 8の電位を変化させる。すなわち、繰返し信号 φが Hレベルに立上がると、容量素子 5のチャージポンプ動作により、ノード 8の電圧レベルが上昇する。このノード 8の電圧レベルが上昇すると、 MO Sトランジスタ 6が導通し、このノード 8の電圧レベルを、そのしきい値電圧 V TNレベルにクランプする。このとき、 MO Sトランジスタ 7は、出力ノード 9の電圧レベルが接地電圧レベル以下であり、オフ状態を維持する。

繰返し信号 φが Lレベルに立下がると、容量素子 5のチャージポンプ動作により、ノード 8の電圧レベルが低下する。この繰返し信号 φにより与えられるノード 4の電圧振幅が VD Dの場合、ノード 8の電圧レベルは、 VT N— VD Dの電圧レベルに低下する。この状態において、 MO Sトランジスタ 6はオフ状態である。一方、 MO Sトランジスタ 7は、出力ノード 9の電圧レベルが 2 - V T N - VD D以上の電圧レベルであれば導通し、出力ノード 9からノード 8へ正電荷が供給され、この出力ノード 9の電圧レベルが低下する。

上述の動作を繰返すことにより、出力ノード 9から正電荷が引き抜かれ、出力ノード 9の電圧レベルが低下する。このチャージポンプ回路 1 0 0は、出力ノード 9に以下の電圧 V 9を発生する能力を有する。 V9=-VDD+2 - VTN - (1)

電圧検出回路 102においては、ノード 9の電圧 V 9とノード 11の電圧差が VTN以上となると、 MOSトランジスタ 10が導通し、また、 MOSトランジスタ 12はゲートに接地電圧を受けており、ノード 11の電圧レベルが一 V T N 以下のときに導通する。したがって、このチャージポンプ回路 100からの電圧力一2 · νΤΝになると、これらの MOSトランジスタ 10および 12が導通し、ノード 14の電圧レベルが低下する。すなわち、この電圧検出回路 102において、 MOSトランジスタ 10および 12は、以下の電圧条件が満たされるときに、ともに導通状態となる。

V19=VG12-VTN12-VTN10

=0— VTN— VTN

=-2 ■ VTN … (2)

ここで、 VG 12は、 MO Sトランジスタ 12のゲート電圧を示す。 VTN1 0および VTN 12は、それぞれ、 MOSトランジスタ 10および 12のしきい値電圧を示し、これらは電圧 VTNに等しい。

MOSトランジスタ 10および 12のオン抵抗（チャネル抵抗） 1 高抵抗抵抗素子 13の抵抗値よりも十分小さく設定されている場合には、 MOSトランジスタ 10および 12がともに導通すると、ノード 14の電圧レベルは、 Lレベルとなる。これにより、チャージポンプ制御回路 101において、 AND回路 3の出力信号が Lレベルに固定され、チャージポンプ回路 100のポンプ動作が停止される。したがって、このチャージポンプ回路 100の出力ノード 9の電圧 V 9 は、一 2 ■ VTNに維持される。

この図 1に示すように、電圧検出回路 102において、電圧レベル検出素子として MOSトランジスタ 10および 12を利用することにより、チャージポンプ回路 100の出力ノード 9の電圧レべノレに応じて選択的にチャージポンプ回路 1 00を活性化することができ、この電圧レべノレ検出回路 102の検出電圧レベルに応じた電圧レベルにある内部電圧 V 9を生成することができる。

しかしながら、上式 (2) に示すように、この出力ノード 9からの電圧 V9の検出電圧レベルは、一2 , VTNであり、 MOSトランジスタのしきい値電圧により決定される。したがって、これらの MO Sトランジスタ 1 0および 1 2のしきい値電圧が変動した場合、これらの MO Sトランジスタ 1 0および 1 2におけるしきい値電圧の変動の影響が直接、検出電圧レベルに現われる。すなわち、 M O Sトランジスタ 1 0および 1 2それぞれにおいて、しきい値電圧が A V変動した場合、この検出電圧レベルにおいては、 2 ■ Δ νの電圧レベルの変動が生じる。したがって、このチャージポンプ回路 1 0 0からの生成される内部電圧を利用する回路において、その内部電圧レベルが変動し、動作マージンが低下するという問題が生じる。

特に、低温ポリシリコン T F T回路を内蔵する液晶表示装置等においては、基板ガラスを保護するため低温処理が施され、ポリシリコンおよびゲート絶縁膜を十分に熱処理することができないため、 T F T (薄膜トランジスタ）のしきい値電圧のばらつきが大きい。したがって、このような液晶表示装置のアクティブマトリクス素子のスィツチングトランジスタ駆動のために内部電圧を発生する場合、この内部電圧レベル検出のために、アクティブマトリクス素子と同様の低温ポリシリコン T F Tを用いた場合、検出電圧レベルのばらつきが大きく、アクティブマトリクス素子を、正確に交流駆動することができなくなる（対称的な波形をスィツチングトランジスタのゲートへ与えて駆動することができない）という問題が生じる。

上述の内部電圧として負電圧が発生される場合の負電圧の検出電圧レベルに対するしきい値電圧の影響の問題は、チャージポンプ回路を用いて昇圧電圧を発生する場合においても、同様の検出回路を用いることにより同様に生じる。

また、この図 1に示す電圧検出回路を用いた場合、その検出電圧レベルが、 M O Sトランジスタ 1 0および 1 2のしきい値電圧 V T Nの整数倍で決定される。したがって、生成することのできる内部電圧の電圧レベルは、 MO Sトランジスタのしきい値電圧ステップとなり、所望の電圧レベルの内部電圧を生成することができなくなるという問題が生じる。したがって、内部電圧として、必要以上に絶対値の大きな内部電圧が生成される場合が生じ、素子の信頼性が低下するという問題が生じる。この内部電圧の電圧レベルが、 MO Sトランジスタのしきい値電圧により決定される場合、通常、しきい値電圧 V T Nが、 0 . 6 V程度の電圧レベルであり、動作電源電圧が 1 . 8 Vから 1 . 5 Vと低い低電源電圧環境においては、素子の信頼性に対する影響がより大きくなる。発明の開示

この発明の目的は、所望の電圧レベルを安定に検出することのできる電圧検出回路を提供することである。

この発明の他の目的は、所望の電圧レベルの内部電圧を正確に生成することのできる内部電圧発生回路を提供することである。

この発明のさらに他の目的は、検出素子として MO Sトランジスタを用いても、そのしきい値電圧の影響を受けることなく安定に検出電圧レベルを所望の電圧レベルに設定することのできる電圧検出回路を提供することである。

この発明のさらに他の目的は、電圧レベル検出素子として MO Sトランジスタを用いても、この検出 MO Sトランジスタのしきい値電圧に規定されない電圧レベルの内部電圧を正確に発生することのできる内部電圧発生回路を提供することである。

この発明の第 1の観点に係る内部電圧発生回路は、操返し信号に従ってチヤ一ジポンプ動作を行なって出力ノードに内部電圧を発生するチャージポンプ回路と、基準電圧と内部電圧との差に従って、この内部電圧が予め定められた電圧レベルに到達したかを検出する電圧レベル検出回路とを含む。この電圧レベル検出回路は、少なくとも基準電圧をゲートに受け、この基準電圧と内部電圧との差に応じて選択的に導通する絶縁ゲート型電界効果トランジスタで構成される検出トランジスタを含む。

この発明の第 1の観点に係る内部電圧発生回路は、さらに、少なくともこの検出トランジスタのしきい値電圧が、基準電圧と内部電圧との差の検出に及ぼす影響を相殺するように基準電圧を発生する基準電圧発生回路を含む。

この発明の第 2の観点に係る電圧検出回路は、第 1の電源ノードと出力ノードの間に接続される第 1の抵抗素子と、第 2の電源ノードと出力ノードの間に接続される第 2の抵抗素子と、出力ノードの電圧と内部電圧との差に応じて内部電圧が所定の電圧レベルに到達したかを検出する電圧レベル判定回路を含む。基準電圧と内部電圧の差に応じて選択的に導通する絶縁グート型電界効果トランジスタを用いて内部電圧のレべを検出する構成において、この検出トランジスタのしきい値電圧の影響を相殺するように基準電圧を発生することにより、検出トランジスタのしきレ、値電圧が製造パラメータのばらつきおよぴ動作環境の変動によりばらついても、正確に内部電圧のレベルをそのしきい値電圧の変動を受けることなく検出することができ、所望の電圧レベルの內部電圧を生成することができる。

また、しきい値電圧の影響を相殺しており、この内部電圧のレベルを、しきい値電圧の変動と独立に設定することができ、安定に所望の電圧レベルに内部電圧を設定することができる。このしきい値電圧の影響を相殺する際に、しきい値電圧自体を相殺する様に基準電圧を生成することにより、しきい値電圧と独立の電圧レベルに内部電圧の電圧レベルを設定することができ、所望の電圧レベルの内部電圧を生成することができる。

また、電圧レベル検出時において、抵抗素子により第 1および第 2の電源ノードの電圧を抵抗分割して基準電圧を生成することにより、抵抗分割の分圧非を調整することにより所望の電圧レベルの基準電圧を生成することができる。この基準電圧と内部電圧との差に基づいて内部電圧のレベルを判定することにより、内部電圧の判定対象電圧レベルを所望の電圧レベルに設定することができる。この判定結果に従って内部電圧発生動作を制御することにより、所望の電圧レベルの内部電圧を生成することができる。

この発明の目的および他の目的と特徴は、以下に添付の図面を参照して説明する好ましい実施例の詳細な説明からより一層明らかとなろう。図面の簡単な説明

図 1は、従来の内部電圧発生回路の構成の一例を示す図である。

図 2は、図 1に示す内部電圧発生回路の動作を示すタイミング図である。図 3は、この発明の実施の形態 1に従う内部電圧発生回路の構成を示す図である。

図 4は、この発明の実施の形態 2に従う内部電圧発生回路の構成を示す図である。

図 5は、この発明の実施の形態 2の変更例を示す図である。

図 6は、この発明の実施の形態 3 こ従う内部電圧発生回路の構成を示す図である。

図 7は、この発明の実施の形態 4に従う内部電圧発生回路の構成を示す図である。

図 8は、この発明の実施の形態 4の変更例を示す図である。

図 9は、この発明の実施の形態 5に従う内部電圧発生回路の構成を示す図である。

図 1 0は、この発明の実施の形態 6に従う内部電圧発生回路の構成を示す図である。

図 1 1は、図 1 0に示す内部電圧発生回路の電源回路の動作を示すタイミング図である。

図 1 2は、この発明の実施の形態 7に従う内部電圧発生回路の構成を示す図である。

図 1 3は、この発明の実施の形態 7の変更例を示す図である。

図 1 4は、この発明の実施の形態 8に従う内部電圧発生回路の構成を示す図である。 '

図 1 5は、この発明の実施の形態 9に従う内部電圧発生回路の構成を示す図である。

図 1 6は、この発明の実施の形態 1 0に従う内部電圧発生回路の構成を示す図である。

図 1 7は、この発明の実施の形態 1 1に従う内部電圧発生回路の構成を示す図である。

図 1 8は、この発明の実施の形態 1 1の変更例を示す図である。

図 1 9は、この発明の実施の形態 1 2に従う内部電圧発生回路の構成を示す図である。

図 2 0は、この発明の実施の形態 1 3に従う内部電圧発生回路の構成を示す図である。図 2 1は、図 2 0に示す内部電圧発生回路の電源回路の動作を示すタイミング図である。

図 2 2は、この発明の実施の形態 1 3の変更例を示す図である。

図 2 3は、この発明の実施の形態 1 4に従う内部電圧発生回路の構成を示す図である。

図 2 4は、この発明の実施の形態 1 5に従う内部電圧発生回路の構成を示す図である。

図 2 5は、この発明の実施の形態 1 5の変更例の構成を示す図である。

図 2 6は、この発明の実施の形態 1 6に従う内部電圧発生回路の構成を示す図である。

図 2 7は、この発明の実施の形態 1 6の変更例を示す図である。発明を実施するための最良の形態

[実施の形態 1 ]

図 3は、この発明の実施の形態 1に従う内部電圧発生回路の構成を示す図である。図 3において、内部電圧発生回路は、活性化時チャージポンプ動作を行なつて出力ノード 9に内部電圧 V 9を生成するチャージポンプ回路 1 0 0と、第 1おょぴ第 2の電源ノード 2 1および 2 2にそれぞれ与えられる電圧 V 1 + 2 · V T Nおよび V 2 + 2 · V T Nから基準電圧 V 2 5を生成する基準電圧発生回路 1 1 0と、この基準電圧 V 2 5と内部電圧 V 9との差に基づいて、内部電圧 V 9の電圧レベルが所定電圧レベルに到達したかを判定する電圧レベル判定回路 1 1 2と、この電圧レベル判定回路 1 1 2の判定結果に従って選択的に、クロック入力ノード 1へ与えられる操返し信号 φをチャージポンプ回路 1 0 0へ与えるチャージポンプ制御回路 1 0 1を含む。

チャージポンプ回路 1 0 0は、図 1に示す従来の内部電圧発生回路と同様、チヤージポンプ動作を行なう容量素子 5と、内部ノード 8をプリチャージするダイォード接続される Nチヤネノレ MO Sトランジスタ 6と、内部ノード 8から出カノード 9へ負電荷を供給するダイォード接続される Nチャネル MO Sトランジスタ 7を含む。チャージポンプ制御回路 101は、電圧レベル判定回路 112の判定結果信号 VI 4と繰返し信号 φを受ける AND回路 3を含む。この AND回路 3の出力信号がノード 4を介してチャージポンプ回路 100の容量素子 5へ与えられる。基準電圧発生回路 110は、第 1の電源ノード 21とノード 25の間に接続される抵抗素子 23と、第 2の電源ノ"ド 22とノード 25の間に接続される抵抗素子 24を含む。これらの抵抗素子 23および 24は、それぞれ抵抗値 R 1およぴ R 2を有する。ノード 25に、基準電圧 V 25が生成される。

電圧レベル判定回路 112は、主電源ノード 2とノード 14の間に接続される高抵抗の抵抗素子 13と、ノード 14とノード 11の間に接続されかつそのグートに基準電圧 V 25を受ける Nチャネル MOSトランジスタ 12と、ノード 11 とチャージポンプ回路 100の出力ノード 9の間に接続されかつそのゲート.がノード 11に接続される Nチャネル MOSトランジスタ 10を含む。

すなわち、この電圧レベル判定回路 112の構成においては、図 1に示す電圧検出回路 102の構成において、 MOSトランジスタ 12のゲートへ、接地電圧でなく、基準電圧発生回路 110からの基準電圧 V 25が与えられる。

MOSトランジスタ 10および 12は、それぞれしきい値電圧 VTNを有する。第 1の電源ノード 21へは、電源回路 114から電圧 V1 + 2■ VTNが与えられ、第 2の電源ノード 22へは、電源回路 116からの電源電圧 V2 + 2 · V TNが与えられる。これらの電源回路 114および 116の構成については、後に詳細に説明する。

電圧レベル判定回路 112においては、基準電圧 V 25とチャージポンプ回路 100の出力電圧 V 9の差が 2 · VTNとなると、 MOSトランジスタ 10および 12両者が導通し、抵抗素子 13において電圧降下が生じ、その出力信号（電圧レベル判定結果信号） VI 4が、 Lレベルとなる。応じて、チャージポンプ制御回路 101の AND回路 3の出力信号が、繰返し信号 cMこ係らず、 Lレベルに固定され、チャージポンプ回路 100のポンプ動作が停止される。

基準電圧 V 25とチャージポンプ回路 100の出力電圧 V 9の差が、 2 · VT Nよりも小さい場合には、 MOSトランジスタ 10および 12の少なくとも一方は非導通状態にあり、抵抗素子 13において電圧降下は生じないため、電圧レべル判定回路 112の出力信号 V 14は Hレベルとなり、チャージポンプ制御回路 101力、繰返し信号 φをチャージポンプ回路 100へ与える。

基準電圧発生回路 110は、抵抗素子 23および 24で構成される抵抗分圧回路であり、ノード 25に生成される基準電圧 V 25は、次式（3) で与えられる。

V25 =

2 - VTN+ (R2 · V1+R1 - V2) / (R1+R2) … (3) 上式（3) の右辺の第 1項は、 MOSトランジスタ 10および 12のしきい値電圧の和に等しい。したがって、これらの MOSトランジスタ 10および 12のしきい値電圧が変動した場合、この基準電圧 V 25に含まれる電圧成分 2 - VT Nも同様に変化し、この MOSトランジスタ.10および 12のしきい値電圧の変動が相殺される。たとえば、 MOSトランジスタ 10および 12のしきい値電圧 VTNが増加した場合、上式（3) の右辺第 1項も同じ値だけ増加する。この場合、 M〇Sトランジスタ 10および 12のゲート電極の電圧が、そのしきい値電圧の上昇分増加する。したがって、これらの MOSトランジスタ 10および 12 は、しきい値電圧が変動しないときのしきい値電圧（目標しきい値電圧）の電位差がゲート一ソース間に生じたときに、導通する。チャージポンプ回路 100から出力ノード 9へ与えられる電圧 V 9は、次式で与えられる。

V9= (R2 - Vl+Rl - V2) / (R1+R2) ·'· (4)

上式（4) に見られるように、内部電圧 V 9の電圧レベルを決定するパラメ一タには、 MOSトランジスタ 10および 12のしきい値電圧成分は含まれていない。すなわち、チャージポンプ回路 100が生成する内部電圧 V 9は、抵抗素子 23および 24の抵抗値 R 1および R 2と電源回路 114および 116の生成する電圧成分 V 1および V 2により、所望の電圧レベルに設定することができる。通常、電圧 VIおよび V2は、電源回路 114および 116の回路構成おょぴ使用可能な電源電圧レベルなどの外部要因により決定される。抵抗素子 23およぴ 24の抵抗値 R 1およぴ R 2を調整することにより、この内部電圧 V 9を所望の電圧レベルに設定することができる。したがって、この内部電圧 V 9が、たとえば DRAMにおいて基板バイアス電圧として利用される場合において、基板バィァスの電圧レベルがしきい値電圧のステップで決定される場合に比べて、より最適値に設定することができる。また、 T FTを用いた画像表示回路装置においても、画素トランジスタのゲ一トを正確に駆動することができる。

特に、このチャージポンプ囪路 100の出力する内部電圧 V 9を、一 2 . VT Νの電圧レベルに設定する場合には、基準電圧 V 25が接地電圧レベルであればよく、従って、次式（5) が満たされるように、抵抗値 R1および R2と、電圧 V 1および V 2を設定すればよい。

V 9 = (R 2 · V 1 +R 1 - V 2) / (R 1 +R 2) =—2 · VTN〜（5) すなわち、この図 3に示す構成の場合、内部電圧 V 9として、一2 · VTN +

V aの電圧レベルの電圧を生成することができ、しき、値電圧 V T Nの変動の影響を相殺して、所望の電圧レベルに内部電圧 V 9を設定することができる。

なお、このチャージポンプ制御回路 101において AND回路 3に代えて N A ND回路が用いられてもよい。チャージポンプ動作の停止時に、容量素子 5に対して Hレベルの信号を与えて、ノード 8を、出力 MOSトランジスタ 7を逆バイァス状態に維持することができ、確実に負電荷供給動作を停止させることができる。

[実施の形態 2]

図 4は、この発明の実施の形態 2に従う内部電圧発生回路の構成を示す図である。この図 4に示す内部電圧発生回路の構成においては、電圧レベル判定回路 1 12において、 MOSトランジスタ 12とチャージポンプ回路 100の出力ノード 9の間に、 2つのダイオード接続される MOSトランジスタ 10 aおよび 10 bが直列に接続される。電源回路 114および 116は示していないが、それぞれ、電源ノード 21および 22に対し、電圧 V1 + 3 ■ VTNおよび V2 + 3 · VTNを与える。この図 4に示す内部電圧発生回路の他の構成は、図 3に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。 . この図 4に示す内部電圧発生回路の構成において、基準電圧 V 25は、次式で与えられる。

V 25

=3 - VTN+ (R 2 ■ V 1 +R 1 - V2) / (R1+R2) … （6) MOSトランジスタ 10 bは、ノード 11 bと出力ノード 9の間にしきい値電圧 VTNの電圧差があるときに導通し、また MOSトランジスタ 10 a力ノ^- ド 11 aおよび 11 bの間に、しきい値電圧 VTNの電圧差が生じると導通する。 MOSトランジスタ 12は、ノード 11 aの電圧が、 V25— VTNとなると導通する。これらの MOSトランジスタ 10 a， 10 bおよび 12が全て導通すると、電流が流れ、抵抗素子 13における電圧降下により、ノド 14からの電圧 V 14が Lレベルに設定される。したがって、この場合、内部電圧 V9は、 V2 5-3 - VTNの電圧レベルに設定される。

したがって、この場合においても、 MOSトランジスタ 10 a、 10bおよび 12のそれぞれのしきい値電圧 VTNが変動した場合、この基準電圧発生回路 1 10の発生する基準電圧 V 25に含まれる電圧成分 3 · VTNによりその変動が相殺される。

これにより、しきい値電圧の変動を受けることなく安定に所望の電圧レベルに、チャージポンプ回路 100が出力する出力電圧 V 9の電圧レベルを設定することができる。この図 4に示す内部電圧発生回路の構成において内部電圧 V 9は次式 (7) で現わされる。

V9=V25-3 · VTN

= (R 1 - V2 + R2 - VI) / (R1+R2) … (7)

上式（7) に見られるように、内部電圧 V 9は、しきい値電圧 VTNと独立な電圧である。従って、しきい値電圧の変動の影響を受けることなく、安定に所望の電圧レベルに内部電圧 V 9を設定することができる。

この図 4に示す内部電圧発生回路の構成において、基準電圧 V 25力接地電圧レベルに設定されるときには、上式（7) 力ら、内部電圧 V 9の電圧レベルは、一 3 ■ VTNとなる。

[変更例]

図 5は、この発明の実施の形態 2の変更例の内部電圧発生回路の構成を示す図である。この図 5に示す内部電圧発生回路においては、電圧レベル判定回路 11 2において、ノード 11 aとチャージポンプ回路 100の出力ノード 9の間に、

(n— 1) 個の Nチャネル MOSトランジスタ 10 a— 10 nが直列に接続される。これらの MOSトランジスタ 10 a— 10 nは、それぞれ、ゲートとドレインが相互接続される。これらの MOSトランジスタ 10 a— 10 nは、それぞれ、ダイオードモードで動作し、導通時、しきい値電圧 VTNの電圧降下を生じさせてもよく、また、抵抗モードで動作して、導通時、そのオン抵抗により電圧降下を生じさせてもよい。 MOSトランジスタ 10 a— 10 ηが全て導通したときに、ノード 14からの電圧 VI 4が AND回路 3により Lレベルと判定されればよい。また、基準電圧発生回路 110の第 1の電源ノード 21へは、電圧 V l+ n - VTNが与えられ、第 2の電源ノード 22へは、電圧 V2 + n ' VTNが与えられる。この図 5に示す内部電圧発生回路の他の構成は、図 4に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 5に示す内部電圧発生回路の場合、基準電圧発生回路 110が生成する基準電圧 V 25は、次式で与えられる。

V25 = n ■ VTN+ (R 2 · V 1 +R 1 · V 2) / (R 1+R2) … (8) MOSトランジスタ 10 a— 10 nおよび 12は、内部電圧 V 9が電圧 V 25 一 n ■ VTNとなると導通し、ノード 14の電圧 V 14を低下させ、 AND回路 3の出力信号が Lレベルとなり、チャージポンプ回路 100のポンプ動作が停止する。従って、内部電圧 V 9は、次式（9) で現わされる電圧レベルとなる。

V9=V25-n · VTN

= (R2 · Vl+Rl · V2) / (R1+R2) … （9)

したがって、この図 5に示す内部電圧発生回路においても、抵抗素子 23および 24の抵抗値 R 1および R 2を調整することにより、所望の電庄レベルの内部電圧 V 9を生成することができる。この基準電圧 V25には、電圧成分 n ' VTN が含まれており、したがって MOSトランジスタ 12および 10 a— 10 nにおけるしきい値電圧がそれぞれ変動しても、それらのしきい値電圧の変動は、基準電圧 V 25に含まれる電圧成分 n · VTNにより相殺され、しきい値電圧の変動の影響を受けることなく所望の電圧レベルに、内部電圧 V 9の電圧レベルを設定することができる。基準電圧 V 25を接地電圧に設定した場合、內部電圧 V9は、一 n■ VTNの電圧レベルとなる。以上のように、内部電圧の電圧レベル検出に、複数の直列接続される MOSトランジスタを利用する場合、基準電圧として、これらの複数の MOSトランジスタのしきい値電圧成分を含む電圧を生成することにより、しきい値電圧の変動を相殺して所望の電圧レベルの内部電圧を安定に生成することができる。

[実施の形態 3]

図 6は、この発明の実施の形態 3に従う内部電圧発生回路の構成を示す図である。この図 6に示す内部電圧発生回路においては、電圧レベル判定回路 112において、ノード 11 aとノード 11 bの間に、ダイオード接続または抵抗接続される Pチャネル MOSトランジスタ 10 cが接続される。また、基準電圧発生回路: L10において、第 1の電源ノード 21には、電圧 VI + 2 · VTN+ | VT P Iが与えられ、第 2の電源ノード 23へは、電圧 V2 + 2 ■ VTN+ | VTP Iが与えられる。ここで、 VTPは、 Pチャネル MOSトランジスタ 10 cのしきい値電圧を示す。この図 6に示す内部電圧発生回路の他の構成は、図 4に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 6に示す電圧レベル判定回路 112においては、ノード 11 aとチヤ一ジポンプ回路 100の出力ノード 9の間には、 VTN+ I VTP Iの電圧降下が生じたときに、 MOSトランジスタ 10 bおよび 10 cがともに導通する。 MO Sトランジスタ 12は、基準電圧 V 25とノード 11 aの電圧の差が VTNとなると導通する。このときに電圧レベル判定回路 112のノード 14からの出力電圧 V 14が Lレベルとなり、チャージポンプ回路 100のチャージポンプ動作が停止される。従って、内部電圧 V9は、次式（10) で現わされる電圧レベルとなる。

V9 = V25 - 2 - VTN+ | VTP | - (10)

基準電圧 V 25は、次式（11) で与えられる。

V 25 = 2 · VTN+ I VTP |

+ (R 2 · V 1 +R 1 - V 2) / (R1+R2) … （11) 上式（11) に見られるように、 MOSトランジスタ 10 bおよび 10 cおよび 12のしき、値電圧 V T Nおよび V T Pが変動した場合、そのしきレ、値電圧の変動と同じ変動が、基準電圧 V 25においても生じる。したがって、電圧レベル判定回路 112において、この内部電圧 V 9の電圧レベル検出用の MOSトランジスタ 10 bおよび 10 cおよび 12のしきい値電圧の変動が生じても、その変動が基準電圧 V 25において相殺され、正確に、内部電圧 V9を、これらのしきい値電圧 V T Pおよび V T Nと独立の電圧レベルに設定することができる。

Pチヤネスレ MOSトランジスタ 10 cと Nチヤネノレ MOSトランジスタ 10 b を電圧降下素子として利用する場合、これらのしきい値電圧 VTPおよび VTN を個々の電圧レベルに設定することができ、より細かく、内部電圧 V 9の電圧レベルを設定することができる。特に、基準電圧 V 25が、接地電圧レベルに設定される場合においても、これらの MOSトランジスタ 10 bおよび 10 cのしきい値電圧 VTNおよび VT Pを適当な値に設定することにより、所望の電圧レべルに、この内部電圧 V 9の電圧レベルを設定することができる。

なお、この図 6に示す内部電圧発生回路の構成においても、電圧レベル判定回路 112において、 MOSトランジスタ 10 bおよび 12の合計の数が n個であり、 Pチャネル MOSトランジスタ 10 cの数が p個の場合、電源ノード 21および 22へは、それぞれ V 1 +n · VTN+p · | VTP |および V2 + n · V TN+p ■ I VTP Iの電圧が与えられる。

なお、電圧レベル判定回路 112において、電圧降下素子として用いられる P および Nチヤネノレ MOSトランジスタの接続順序は、任意である。

以上のように、この発明の実施の形態 3に従えば、電圧レベル判定回路において電圧降下素子として導電型の異なる MOSトランジスタを用いており、これらのしきい値電圧を個々に設定することができ、内部電圧の電圧レベルをより細かく設定することができる。

[実施の形態 4]

図 7は、この発明の実施の形態 4に従う内部電圧発生回路の構成を示す図である。この図 7に示す内部電圧発生回路においては、電圧レべノレ判定回路 112において、ノード 11とチャージポンプ回路 100の出力ノード 9の間に、ノード 11から見て順方向に、 d個のダイオード素子 15が直列に接続される。

基準電圧突生回路 110においては、第 1の電源ノード 21に、電圧 V 1 + V TN+d ■ VF力 S.与えられ、また第 2の電源ノード 22へは、電圧 V2+VTN + d ' VFが与えられる。ここで、 VFは、ダイオード素子 15の順方向降下電圧を示す。

この図 7に示す内部電圧発生回路の他の構成は、図 5に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 7に示す内部電圧発生回路の構成においては、電圧レベル判定回路 1 1 2において、 d個のダイオード 15は、ノード 11と出力ノード 9の電圧差が、 d ■ VFとなると導通する。 MOSトランジスタ 12は、ゲート一ソース間電圧力 — VTNとなると導通する。従って、チャージポンプ回路 100が発生する内部電圧 V 9は、次式（12) で与えられる。

V9=V25-VTN-d · VF

= (R2 - V1+R1 - V2) / (R1+R2) ··· (12)

基準電圧 V 25が、接地電圧レベルに設定される場合、内部電圧 V 9の電圧レベルは、一 VTN— d ■ VFで与えられる。

この電圧レベル判定回路 112において、ダイォード素子 15カ d個直列に接続される場合においても、これらのダイォード素子の順方向降下電圧おょぴ MO Sトランジスタ 12のしきい値電圧がばらついても、正確に、そのしきい値電圧の変動を補償して、内部電圧 V 9を所望の電圧レベルに維持することができる。電圧レベル判定回路 112において、ダイォード素子 15を電圧降下素子として利用する場合、 MOSトランジスタに比べて、占有面積を低減することができる。また、この MOSトランジスタ 12が、 TFTで構成される場合、この TF Tと同一ノードに（ポリシリコン領域を P型領域、ソース/ドレイン領域を N型領域として）容易に作成することができる。

なお、このダイォード素子 15の数 dは、基準電圧 V 25が接地電圧レベルに設定され、内部電圧 V9が、電圧一 VTN— d · VFに設定される場合には、この内部電圧 V 9の電圧レベルに応じて適当に定められればよい。また、電圧 VI および V 2の利用可能な電圧レベルに応じて、ダイォード 15の数が適当に定められればよい。なお、図 5および図 7に示す電圧レベル判定回路 112を組合わせ、検出用の MOSトランジスタ 12のソースノードとチャージポンプ回路 100の出力ノード 9の間に、（n— 1) の Nチヤネノレ MOSトランジスタと、 d個のダイオード素子 15が直列に接続される場合には、第 1の電源ノード 21には、電圧 V1+ n ■ VTN+ d ■ VFが与えられ、第 2の電源ノード 22には、電圧 V 2 + n · VTN+ d · VFが与えられる。

[変更例]

図 8は、この発明の実施の形態 4の変更例の内部電圧生回路の構成を示す図である。この図 8に示す内部電圧発生回路においては、電圧レベル判定回路 11 2において、ノード 11とチャージポンプ回路 100の出力ノード 9の間に、電圧降下素子群 16が設けられる。この電圧降下素子群 16は、導通時、電圧 Vd r pの電圧降下をノード 11および 9の間に生じさせる。基準電圧発生回路 11 0において、電源ノード 21へは、電圧 VI +VTN+Vd r pが与えられ、電源ノード 22へは、電圧 V2+VTN + Vd r pが与えられる。この電圧降下素子群 16は、ダイオード接続される MOSトランジスタおよび/またはダイォード素子での直列体で構成される。

この図 8に示す内部電圧発生回路の他の構成は、図 1から 7に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明.は省略する。

個の図 8に示す内部電圧発生回路の構成においては、基準電圧 V 25は次式 (13) で与えられる。

V 25

= VTN + Vd r p + (R 1 · V2 + R 2 - VI) / (R1+R2) … (13) MOSトランジスタ 12は、ノード 11の電圧が、電圧 V25— VTNとなると導通し、チャージポンプ回路 100のチャージポンプ動作を、チャージポンプ制御回路 101を介して停止させる。従って、内部電圧 V9は、次式（14) で表される。

V9=V25-VTN-Vd r p - (14)

基準電圧 V 25は、電圧降下素子群 16における降下電圧 V d r を電圧成分として含む。したがって、この内部電圧 V 9の電圧レベルを、電圧 V Iおよび V 2と抵抗値 R 1および R 2の値により決定される電圧レベルに設定することができる。したがって、電圧降下素子群 1 6により、内部電圧 V 9の電圧レベルを粗く設定し、抵抗値 R 1および R 2を用いて、この内部電圧 V 9の電圧レベルを細力べ調整することにより、所望の電圧レベルの内部電圧を生成することができる。なお、電圧降下素子群 1 6に含まれる電圧降下素子は、導通時ダイオードモードで動作し、しきい値電圧または P N接合ビルトイン電圧（順方向降下電圧）の電圧降下を生じさせる。しかしながら、この電圧降下素子群 1 6に含まれる素子は、しきい値電圧または順方向降下電圧の電圧差が生じたときに導通して、電流を流す経路を形成し、その降下電圧が、しきい値電圧または順方向降下電圧と異なる電圧レベルであってもよい。すなわち、この電圧降下素子群 1 6において含まれる素子が、抵抗モードで動作してもよい。

以上のように、この発明の実施の形態 4に従えば、内部電圧の電圧レべノレを検出するための電圧降下素子として、 MO Sトランジスタ以外の素子を用いても、基準電圧において、その電圧降下素子の電圧降下成分を含めることにより安定に、所望の電圧レベルの内部電圧を生成することができる。

[実施の形態 5 ]

図 9は、この発明の実施の形態 5に従う内部電圧発生回路の構成を示す図である。この図 9に示す内部電圧発生回路において、図 5に示す内部電圧発生回路において、ダイオード接続または抵抗接続された Nチャネル MO Sトランジスタ 1 0 a - 1 0 nの数が 0個であり、また基準電圧発生回路 1.1 0の電源ノード 2 1 の電圧が V T N、すなわち V 1 = 0 Vの場合の、電源回路 1 1 4および 1 1 6の構成を示す。チャージポンプ回路 1 0 0およびチャージポンプ制御回路 1 0 1の構成および動作は、先の実施の形態 1から 4に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

電源回路 1 1 4は、主電源ノード 2とノード 3 3の間に接続される高抵抗の抵抗素子 3 1と、ノード 3 3と接地ノードの間に直列に接続されるそれぞれがダイオード接続される Nチヤネノレ MO Sトランジスタ 3 0および 2 9と、主電、源ノード 2と電源ノード 2 1の間に接続されかつそのゲートがノード 3 3に接続される Nチャネル MOSトランジスタ 28を含む。

MO Sトランジスタ 29および 30のオン抵抗は、抵抗素子 31の抵抗値に比ベて十分小さい。したがって、これらの MOSトランジスタ 30および 29は、ダイォードモードで動作し、それぞれのしきい値電圧 VTNの電圧降下を生じさせる。この条件下では、ノード 33の電圧は、 2 ' VTNとなる。

MOSトランジスタ 28は、そのゲート電位がドレイン電位 VDDよりも低いため、ソースフォロアモードで動作し、第 1の電源ノード 21に、電圧 2 ■ VT Ν— VTN = VTNの電圧を供給する。ここで、内部電圧発生回路において用いられる Nチャネル MOSトランジスタのしきい値電圧は、すべて VTNとする。電源回路 116は、負電位供給ノード 26と電源ノード 22の間に接続される Nチャネル MOSトランジスタ 27を含む。この Nチャネル MOSトランジスタ 27は、そのゲートが、第 2の電源ノード 22に接続され、ダイオードで動作し、しきい値電圧 VTNの電圧降下を生じさせる。したがって、第 2の電源ノード² 2へは、電圧 V2+VTNが供給される。ここで、電源ノード 26へは、負電圧 V 2が与えられる。この負電圧 V 2は、外部から与えられてもよく、また内部で別の負電圧発生回路を用いて内部で生成されてもよい。

この図 9に示す内部電圧発生回路の場合、基準電圧 V 25は、次式（15) で与えられる。

V25 = 2 · VTN+ (R 1 · V2) / (R 1 + R 2) … （15)

したがって、抵抗値 R 1および R 2の値を適当な値に設定することにより、基準電圧 V25の電圧レベルを所望の電圧レベルに設定することができる。また、基準電圧 V 25に含まれる電圧成分 VTNは、電圧レベル判定回路 112における MOSトランジスタ 12のしきい値電圧 VTNにより相殺され、内部電圧 V 9 を、電圧 R1 - V2/ (R 1+R2) の電圧レベルに設定することができる。以上のように、この発明の実施の形態 5に従えば、ダイオードモードで動作する MOSトランジスタのしきい値電圧の電圧降下を利用して、基準電圧発生回路に対する電源電圧を生成しており、正確に內部電圧レベル検出用の MOSトランジスタのしきい値電圧成分を含む電圧を基準電圧発生回路に対する電源電圧として供給することができる。 [実施の形態 6 ]

図 1 0は、この発明の実施の形態 6に従う内部電圧発生回路の構成を示す図である。この図 1 0に示す内部電圧発生回路は、電源回路 1 1 6の構成を除いて、図 9に示す内部電圧発生回路の構成と同じであり、図 1 0に示す電源回路 1 1 4、基準電圧発生回路 1 1 0、電圧レベル判定回路 1 1 2、チャージポンプ制御回路 1 0 1およびチャージポンプ回路 1 0 0の、図 9に示す回路構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。

図 1 0において、電源回路 1 1 6は、ノード 3 4に与えられる繰返し信号 φ A に従ってノード 3 8へ電荷を供給する容量素子 3 6と、ノード 3 5に与えられる捕の繰返し信号 Z φ Aに従ってノード 4 1へ電荷を供給する容量素子 3 9と、ノード 3 8と接地ノードの間に接続されかつそのゲートがノード 4 1に接続される Pチャネル MO Sトランジスタ 3 7と、ノード 4 1と接地ノードの間に接続されかつそのゲートがノード 3 8に接続される Pチヤネノレ MO Sトランジスタ 4 0と、基準電圧発生回路 1 1 0の第 2の電源ノード 2 2とノード 3 8の間に接続されかつそのゲートが第 2の電源ノード 2 2に接続される Nチヤネノレ MO Sトランジスタ 2 7を含む。

ノード 3 4および 3 5へそれぞれ与えられる繰返し信号 φ Aおよび Z φ Aは、振幅が I V 2 Iの互いに相補な信号である。 ·

図 1 1は、この図 1 0に示す電源回路 1 1 6の動作を示すタイミング図である。以下、図 1 1を参照して、図 1 0に示す電源回路 1 1 6の動作について説明する。繰返し信号 φ Aが Hレベルに立上がると、容量素子 3 6のチャージポンプ動作により、ノード 3 8の電圧レベルが上昇する。このとき、ノード 3 5へ与えられる繰返し信号 Ζ φ Αが、 Lレベルに立下がるため、ノード 4 1から容量素子 3 9 により電荷が引抜かれ、ノード 4 1の電圧レベルが低下する。したがって、ノード 3 8の電圧レベルが、接地電圧以上であれば、 MO Sトランジスタ 4 0はオフ状態、 MO Sトランジスタ 3 7がオン状態となり、この MO Sトランジスタ 3 7 により、ノード 3 8力接地電圧レベルにプリチャージされる（ノード 4 1の電圧は負電圧）。ノード 3 8が接地電圧レベルにプリチャージされても、ノード 4 1は負電圧レベルであり、 MO Sトランジスタ 4 0は、ゲートおょぴソースが同じ接地電圧レベルであり、オフ状態を維持する。

このとき、第 2の電源ノード 22の電圧レべが、 MOSトランジスタのしきい値電圧 VTNより低い場合には、 MOSトランジスタ 27は、逆バイアス状態となり、非導通状態を維持する。

繰返し信号 φ Αが Lレベルに立下がり、また繰返し信号 Z φ Aが Hレベルに立上がると、ノード 38から容量素子 36のチャージポンプ動作により電荷が引抜かれ、ノード 38の電圧レベルが、負電圧 V 2のレベルにまで低下する。一方、ノード 41は、容量素子 39のチャージポンプ動作により、その電圧レベ^/が上昇する。 MOSトランジスタ 40が、ノード.38の負電圧によりオン状態となり、ノド 41を接地電圧レベルにプリチャージする。応じて、 MOSトランジスタ 37がオフ状態となり、ノード 38は、負電圧 V 2の電圧レベルを維持する。ノード 38の電圧レベルが、第 2の電源ノ一ドの電圧よりも MO Sトランジスタ 2 7のしきい値電圧 VTN低いときには、 MOSトランジスタ 27が導通し、第 2 の電源ノード 22から静電かをノード 38へ伝達し、第 2の電源ノード 22の電圧レベルを低下させる。

以降、この動作を繰返すことにより、ノード 38は、定常状態時、接地電圧と負電圧 V2の間で変化する。 MOSトランジスタ 27は、このノード 37の電圧レベルが負電圧 V 2のとき、第 2の電源ノード 22に電圧 V 2+VTNを伝達する。

この繰返し信号 0 Aの半サイクルごとに、 MOSトランジスタ 27力電源ノード 22へ負電荷を供給する動作は、チャージポンプ回路 100の出力ノード 9 に電荷を供給する動作と同じである。したがって、基準電圧発生回路 110の第 2の電源ノード 22へ、電圧 V 2+ VTNの電圧を供給することができる。これにより、この内部電圧 V 9を利用する半導体装置内で、負電圧 V 2を生成して、所望の電圧レベルの内部電圧 V 9を生成することができる。

なお、繰返し信号 φ Aおよび Z φ Aの振幅は、 I V2 Iである。この場合、外部電源電圧 VDDを降圧して電圧 I V2 Iを生成し、この降圧電圧 I V2 Iを繰返し信号 φを受けるバッファ回路へ動作電源電圧として供給する。これにより、振幅 VDDの繰返し信号から、振幅 I V2 Iの繰返し信号 φ Aおよび Z φ Aを生成することができる。ただし、この場合、条件として、振幅 I V2 Iは、電源電圧 VDD以下であることが要求される。

また、この内部電圧 V 9を利用する半導体装置が、クロック信号に同期して動作する回路装置の場合、操返し信号 φとしては、外部からのク口ック信号を用いられればよい。またこれに代えて、内部で、発振回路を用いて繰返し信号 φが生成されてもよい。

なお、図 10に示す電源回路 116に含まれる負電圧を生成するチャージボンプ回路の構成は単なる一例であり、他の構成の負電圧発生回路が用いられてもよい。

また、電圧レベル判定回路 112において、基準電圧と内部電圧 V 9との差がしきい値電圧 VTNに設定されている。しかしながら、この基準電圧 V25と内部電圧 V 9との差が、 Vd r p+VTNの場合、電源回路 114において、 MO Sトランジスタ 29と接地ノードの間に電圧 Vd r pの電圧降下を生じさせる電圧降下回路を接続し、また、電源回路 116において、 MOSトランジスタ 27 と直列に電圧 Vd r pの電圧降下を生じさせる電圧降下回路を接続することにより、電圧レベル判定回路 112における電圧降下に応じた電圧を、基準電圧発生回路 110に対する電源電圧として生成することができる。

以上のように、この発明の実施の形態 6に従えば、負電圧 V2を、回路装置内部で生成するように構成しており、所望の電圧レベルの電圧 V 2を生成することができる。

[実施の形態 7]

図 12は、この発明の実施の形態 7に従う内部電圧発生回路の構成を示す図である。この図 12に示す内部電圧発生回路の構成においては、電圧レベル判定回路 112において、 MOSトランジスタ 12とチャージポンプ回路 100の出力ノード 9の間に、ダイオード接続または抵抗接続される Pチャネル MOSトランジスタ 10 cが接続される。

電源回路 114においては、この MOSトランジスタ 10 cの接続により、 M OSトランジスタ 29と接地ノードの間に、ダイオード接続される Pチャネル M OSトランジスタ 45がさらに設けられる。また、電源回路 116においても、 MOSトランジスタ 27と電源ノード 22の間に、ダイオード接続される Pチヤネル MOSトランジスタ 43が設けられる。この図 12に示す内部電圧発生回路の他の構成は、図 10に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

MOSトランジスタ 10 cは、ゲト一ソース間電圧が、 VTPとなると導通し、 MOSトランジスタ 45および 43は、導通時、 | VTP |の電圧降下を生じさせる。したがって、この電源回路 114においては、ノード 33の電圧は、 2 · VTN+ I VTP Iとなり、応じて、第 1の竃源ノード 21の電圧は、 MO Sトランジスタ 28のソースフォロア動作により、 VTN+ I VTP Iとなる。また、電源回路 116においては、 MOSトランジスタ 43および 27により、電圧 VTN+ I VTP Iの電圧降下が生じるため、第 2の電源ノード 22の電圧は、 V2+VTN+ I VTP Iとなる。基準電圧発生回路 110からの基準電圧 V25は、したがって、その電圧成分として、 VTN+ I VTP Iを含む。

この図 12に示すように、電圧レべノレ判定回路 112において、ゲートおょぴドレインが相互接続される Pチャネル MOSトランジスタ 10 cが用いられる場合、電源回路 116および 114それぞれにおいて、同様に、ダイオード接続された Pチヤネノレ MOSトランジスタ 43および 45を追加することにより、この MOSトランジスタ 10 cのしきい値電圧 V TPの変動を抑制することのできる基準電圧 V 25を生成することができる。応じて、所望の電圧レベルに、内部電圧 V 9を設定することができる。

[変更例]

図 13は、この発明の実施の形態 7の変更例を示す図である。この図 13に示す内部電圧発生回路は、図 10に示す内部電圧発生回路と以下の点が、その構成が異なっている。すなわち、電圧レべノレ判定回路 112において、 MOSトランジスタ 12のソースノードとチャージポンプ回路 100の出力ノード 9の間に導通時、電圧 Vd r pの電圧降下を生じさせる電圧降下素子群 46が設けられる。電源回路 114においては、同様、ノード 32と接地ノードの間に、電圧 Vd r pの電圧降下を生じさせる電圧降下素子群 47が接続される。電源回路 116において、電源ノード 22とノード 38の間に、導通時、電圧 V d r pの電圧降下を生じさせる電圧降下素子群 49が接続される。これらの電圧降下素子群 46、 47および 49の々は、ダイオード接続される MOSトランジスタおよび Zまたはダイオード素子の直列体を含む。これらの電圧降下素子群 46、 47および 49は、内部での素子の配列順序を除いて同一の回路構成を有する。

この図 13に示す内部電圧発生回路の他の構成は、図 10に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。

この図 13に示す電源回路 1 14においては、ノード 3.3に、電圧 2 - VTN + Vd r pが生成され、したがって電源ノード 21には、電圧 VTN + Vd r p の電圧が生成される。また、電源ノード 22には、電圧 V2+Vd r pが生成される。したがって、この電圧レベル判定回路 112において、電圧降下素子群 4 6が接続されており、導通時、電圧 Vd r pの電圧降下を生じさせる場合、電圧降下素子群 46と同一構成の電圧降下素子群 47および 49を利用することにより、この電圧降下素子群 46に含まれる電圧降下素子のしきい値電圧または順方向降下電圧の変動の影響を抑制して、内部電圧 V 9を所望の電圧レベルに設定することができる。

なお、この電圧降下素子群 46、 47および 49においては、 MOSトランジスタおよぴ電圧降下素子群の配列順序は任意である。

なお、上述の構成において、電圧レベル判定回路 112における電圧降下素子群 46は、 MOSトランジスタ 12のソースノードとチャージポンプ回路 100 の出力ノード 9の間の電圧が、 Vd r pとなると導通して抵抗モードで動作してもよい。電圧レベル判定回路 1 12において、電圧降下素子群 46と MOSトランジスタ 12が全て導通状態となったときにノード 14の電圧レべノレが、 AND 回路 3により Lレベルと判定されればよい。

以上のように、この発明の実施の形態 7に従えば、電圧レベル判定回路 1 1 2 における電圧降下と同じ電圧降下が生じるように電源回路において同様の構成の電圧降下回路を配置しており、電圧レベル判定回路 112における電圧降下を生じさせる回路の構成に係らず、正確にそのしきい値電圧等の影響を相殺して所望の電圧レベルの内部電圧を生成することができる。 [実施の形態 8]

図 14は、この発明の実施の形態 8に従う内部電圧発生回路の構成を示す図である。この図 14に示す内部電圧発生回路は、ノード 54に与えられる繰返し信号に従ってチャージポンプ動作を行なって出力ノード 59に電源電圧 VDDよりも高い昇圧電圧 V 59を生成するチャージポンプ回路 200と、基準電圧 V75 を生成する基準電圧発生回路 210と、この基準電圧 V 75と昇圧電圧 V 59の差に応じて、昇圧電圧 V 59の電圧レベルが所定電圧レベル以上であるかを判定する電圧レベル判定回路 212と、電圧レベル判定回路 212の判定結果に従つて、クロック入力ノード 1に与えられる繰返し信号 φを選択的にチャージポンプ回路 200へノード 54を介して与えるチャージポンプ制御回路 201を含む。チャージポンプ回路 200は、ノード 54とノード 58の間に接続される容量素子 55と、主電源ノード 2とノード 58の間に接続されかつそのゲートがノード 58に接続される Pチヤネノレ MOSトランジスタ 56と、ノード 58と出カノード 59の間に接続されかつそのゲートが出力ノード 59に接続される Pチヤネル MO Sトランジスタ 57を含む。

このチャージポンプ回路 200においては、ノード 54へ繰返し信号が与えられるとき、容量素子 55のチャージポンプ動作により、ノード 58の電圧レべノレを変化させる。ノード 58は、ダイオード接続された Pチヤネノレ MOSトランジスタ 56を介して電源ノード 2に結合される。したがって、この MOSトランジスタ 56は、ノード 58の下限電圧を電圧 VDD— | VTP |の電圧レベルにクランプする。したがって、ノード 54を介して与えられる繰返し信号の振幅が、電源電圧 VDDの場合、ノード 58は、電圧 2 - VDD- | VTP | と電圧 VD D- I VTP Iの間で変化する。 MOSトランジスタ 57がダイォードとして機能するため、ノード 58と出力ノード 59の間には、電圧 I VTP Iの電圧降下が生じる。したがって、このチャージポンプ回路 200は、最大、次式（16) で示される電圧 V 59を発生する能力を有する。

V59 = 2 - VDD-2 | VTP | -- (16)

基準電圧究生回路 210は、電源ノード 71および 72の間に直列に接続される抵抗素子 73および 74を含む。電源ノード 71へは、電圧 V3— 2 ■ | VT P Iが与えられ、電源ノード 72へは、電圧 V4— 2 · I VTP Iが与えられる。抵抗素子 73および 74は、抵抗値 R 3および R 4をそれぞれ有する。これらの抵抗素子 7'3および 74の間の接続ノード 75力ら、基準電圧 V 75が生成される。

この基準電圧発生回路 210は、電源ノード 71および 72の電圧を抵抗分割して基準電圧 V 75を生成する。したがって、基準電圧 V 75は、次式（17) で表わされる。

V75=-2 - I VTP I + (R4 ■ V3+R3 - V4) / (R3+R4) … (17)

したがって、この基準電圧発生回路 210,において、抵抗素子 73および 74 の抵抗値 R 3および R 4ならぴに電圧 V.1および V 2の電圧レベルを適当に設定することにより、しきい値電圧 VT Pに規定されない所望の電圧レベルの基準電圧 V 75を生成することができる。

電圧レベル判定回路 212は、チャージポンプ回路 200の出力ノードとノード 61の間に接続されかつそのゲートがノード 61に接続される Pチヤネノレ MO Sトランジスタ 60と、ノード 61とノード 64の間に接続されかつそのゲートに基準電圧 V 75を受ける Pチャネル MOSトランジスタ 62と、ノード 64と接地ノードの間に接続される高抵抗の抵抗素子 63を含む。 MOSトランジスタ 60および 62は、それぞれしきい値電圧 VTPを有する。

MOSトランジスタ 60および 62のオン抵抗は、抵抗素子 63の抵抗値に比ベて十分小さい値に設定される。 MOSトランジスタ 60が、ダイオードモードで動作し、導通時、電圧 I VTP Iの電圧降下を生じさせる。

これに代えて、 MOSトランジスタ 60および 62のオン抵抗が比較的高く設定されて、 MOSトランジスタ 60が抵抗モードで動作してもよい。この抵抗モードで動作する場合においても、 MOSトランジスタ 60および 62は、ゲート一ソース間電圧がしき！/、値電圧 V TP以下となると導通する。

MOSトランジスタ 62は、ノード 61の電圧が基準電圧 V75よりも、 | V TP I高いときに、導通する。したがって、この昇圧電圧 V59力基準電圧 V 75よりも、 2 · | VTP |高くなると、これらの MOSトランジスタ 60およぴ 62が導通し、抵抗素子 6 3に電流を供給し、ノード 64の電圧 V 64のレべルが Hレベルとなる。 MOSトランジスタ 60および 6 2の少なくとも一方が非導通状態のときには、抵抗素子 63へは電流は供給されないため、このノード 6 4は、抵抗素子 63により接地電圧レベルに維持される。

チャージポンプ制御回路 20 1は、クロック入力ノード 1に与えられる操返し信号 Φと、電圧レベル判定回路 2 1 2力らのノード 64上の電圧 V 64を受ける OR回路 5 3を含む。この OR回路 53の出力信号が、ノード 54を介して、チヤージポンプ回路 200の容量素子 55へ与えられる。ノード 64の電圧 V 64 1 昇圧電圧レベル判定結果指示信号として用いられる。

昇圧電圧 V 5 9が、電圧 V 75 + 2 ■ | VT P | よりも高い電圧レベルのときには、この電圧レベル判定回路 21 2の出力信号（ノード 64の電圧 V 64) が Hレベルとなり、応じて OR回路 5 3の出力信号が Hレベ^こ固定される。したがって、チャージポンプ回路 200におけるチャージポンプ動作が停止される。チャージポンプ回路 200において、ノード 58の電圧と出力ノード 5 9の昇圧電圧 V59の電圧差が I VTP Iのときには、 MOSトランジスタ 5 7が非導通状態となり、出力ノード 5 9への正電荷供給動作が停止される。

—方、昇圧電圧 V 59力電圧 V75 + 2 · I VTP |以下のときには、電圧レベル判定回路 21 2の出力信号（電圧 V64) は、 Lレベルであり、この OR 回路 53は、繰返し信号 φをノード 54を介して、チャージポンプ回路 200の容量素子 5 5へ供給する。

したがって、この図 14に示す内部電圧発生回路は、昇圧電圧 V 5 9として、電圧 V75 + 2 · I VTP Iの電圧レベルを生成する。基準電圧 V 75は、その電圧成分として、一2■ I VTP Iの電圧成分を含んでいる。したがって、昇圧電圧 V59は、しきい値電圧 VTPと独立に、抵抗素子 73および 74の有する抵抗値 R 3および R4と電圧 V 3および V4で決定される電圧レベルに設定される。すなわち、この昇圧電圧 V 59は、その電圧レべノレが次式（18) で表わされる。

V59= (R4 · V3+R 3 - V4) / (R 3 +R4) … （1 8)

したがって、この図 14に示すように、電源電圧 VDDよりも高い昇圧電圧 V 59を生成する場合においても、電圧レベル検出に、 MOSトランジスタ 60および 62を用いても、そのしきい値電圧の変動の影響を受けることなく、一定の電圧レベルに、この昇圧電圧 V 59を維持することができる。また、抵抗素子 7 3および 74の抵抗値 R 3および R 4を適当な値に設定することにより、所望の電圧レベルに昇圧電圧 V 59を設定することができる。特に、この基準電圧 V 7 5を、電源電圧 VDDレベルに設定した場合、昇圧電圧 V 59を、電圧 2 · | V TP I + VDDの電圧レベルに正確に設定することができる。

なお、このチャージポンプ制御回路 201において、チャージポンプ回路 20 0のチャージポンプ動作を停止させるとき、その出力信号が Lレベルに固定されてもよい。この場合、 OR回路 53に代えて、 NOR回路が用いられる。この構成の場合、昇圧電圧 V59が、所定の電圧レベルよりも高くなつたときに、トド 58を、電圧 VDD— I VTP Iに設定して、 MOSトランジスタ 57から出力ノード 59への正電荷の供給を防止でき、確実に、昇圧電圧 V 59の昇圧動作を停止させることができる。

なお、検出用の MOSトランジスタ 60および 62は、この内部電圧発生回路力低温ポリシリコン T FT回路を含む画像表示回路において用いられる場合、同様、 T FTで構成される。

[実施の形態 9]

図 15は、この発明の実施の形態 9に従う内部電圧発生回路の構成を示す図である。この図 15に示す内部電圧発生回路は、以下の点において、図 14に示す内部電圧発生回路と、その構成が異なる。すなわち、電圧レベル判定回路 212 において、 MOSトランジスタ 62のソースノード 61とチャージポンプ回路 2 00の出力ノード 59の間に、ダイオード接続または抵抗接続される Pチャネル MOSトランジスタ 60 a— 60 pが直列に接続される。これらの MOSトランジスタ 60 a— 60 pは、合計（ p— 1 ) 設けられ、それぞれしきい値電圧 V T Pを有する。

基準電圧発生回路 210において、電源ノード 71に、電圧 V3— p · I VT P Iが与えられ、電源ノード 72【こ、電圧 V4— p■ I VTP Iが与えられる。この図 15に示す内部電圧発生回路の他の構成は、図 14に示す内部回路発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 15に示す内部電圧発生回路においては、昇圧電圧 V 59が、基準電圧 V75よりも、 ρ · I VTP I以上の電圧レベルとなると、 MOSトランジスタ 60 a— 60 pおよび 62がすべて導通し、ノード 64の信号が、 Hレベルとなり、チャージポンプ制御回路 201を介してチャージポンプ回路 200のチヤ一ジポンプ動作が停止される。基準電圧 V 75は、次式（19) で表わされる電圧レベルを有する。

V75=-p - I VTP I + (R 3 ■ V4 + R4 · V 3) / (R 3+R4) 一 … (19)

したがって、この昇圧電圧 V 59の電圧レベルとして、図 14に示す内部電圧発生回路と同様、次式（20) で表わされる電圧レベルに設定することができる。

V59= (V3 - V4 + R4 - V3) / (R3+R4) … (20)

したがって、このような MOSトランジスタのしきい値電圧 VTPを利用して、電圧レベルを判定する場合においても、正確に、そのしきい値電圧 VTPの変動の影響を受けることなく、また、しきい値電圧 V TPの電圧レベルに依存することなく、昇圧電圧 V 59の電圧レベルを所望の電圧レベルに設定することができる。特に、基準電圧 V75が、電源電圧 VDDに設定される場合、昇圧電圧 V5 9を、 VDD+p . I VTP Iの電圧レベルに設定することができる。この場合においても、 MOSトランジスタ 62および 60 a— 60 pのしきい値電圧の変動成分は既に基準電圧 V75により補償されており、 ίΕ確に、所望の電圧レベルの昇圧電圧を生成することができる。

抵抗素子 73および 74の抵抗値 R 3および R 4の抵抗比おょぴ電圧 V 3およぴ V 4に対し制限が存在する場合においても、この MOSトランジスタ 60 a— 60 を利用して所望の電圧レベルに近い電圧レベルに昇圧電圧のレベルを設定した後、抵抗素子 73および 74を用いて微調整をして、昇圧電圧 V 59を所望の電圧レベルに正確に設定することができる。

なお、直列接続される MOSトランジスタ 60 a— 60 pの数（ρ— 1) は、 ρが 1以上の数であればよく、昇圧電圧 V 59の電圧レベルに応じて適当な数に定められる。

以上のように、複数の MOS ランジスタが直列に接続されて昇圧電圧を降圧して、昇圧電圧のレベル検出を行う構成においても、これらの降圧用の MOSトランジスタと同様の電圧降下の成分を有する基準電圧を抵抗分割により生成することにより、所望の電圧レベルの昇圧電圧をしきい値電圧の影響を受けることなく正確に生成することができる。

[実施の形態 10]

図 16は、この発明の実施の形態 10に従う内部電圧発生回路の構成を示す図である。この図 16に示す内部電圧発生回路は、以下の点において、図 14に示す内部電圧発生回路とその構成が異なる。すなわち、電圧レベル判定回路 212 において、ダイオード接続または抵抗接続された Pチャネル MOSトランジスタ 60とチャージポンプ回路 200の出力ノード 59の間に、ダイオード接続または抵抗接続された Nチャネル MOSトランジスタ 65がさらに接続される。 . 基準電圧発生回路 210において、電源ノード 71に、電圧 V3— VTN— 2 ■ I VTP Iが与えられる。同様、電源ノード 72に、電圧 V4— VTN— 2 ■ I VTP Iが与えられる。この図 16に示す内部電圧発生回路の他の構成は、図 14に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図 16に示す内部電圧発生回路の構成において、昇圧電圧 V 59と基準電圧 V 75の電圧差が、 VTN+ 2 ■ I VTP Iとなると、 MOSトランジスタ 65、 60および 62がすべて導通し、ノード 64の電圧レベルが Hレベルとなる。応じて、チャージポンプ回路 201の出力信号が Hレベルに固定され、チャージポンプ回路 200のチャージポンプ動作が停止される。

基準電圧 V75として、電圧 V 3および V 4を、抵抗素子 73および 74の抵抗値 R 3およぴ R 4で抵抗分割した電圧レベルから、電圧 VTN+2 ' I VTP I低い電圧レベルの電圧を生成する。この電圧 VTN+2 · I VTP Iは、電圧レベル判定回路 212における昇圧電圧 V 59に対する電圧降下に等しい。したがって、昇圧電圧 V 59を、電圧 V 3および V 4を、抵抗値 R 3および R 4で抵抗分割した電圧レベルに設定することができ、しきい値電圧の影響を受けることなく、所望の電圧レベルに、昇圧電圧 V 59を設定することができる。

特に、しきい値電圧 VTNおよび V TPは、個々にそれらの電圧レベルを設定することができ、電圧 V 3および V 4ならびに抵抗値 R 3および R 4に、外部要因により制限が生じる場合においても、所望の電圧レベルの昇圧電圧を安定に生成することができる。

なお、この基準電圧 V 75が、電源電圧 VDDに設定される場合には、昇圧電圧 V59は、電圧 VDD+2 · I VTP I +VTNの電圧レベルに維持される。なお、ダイオード接続または抵抗接続される Nチャネル MOSトランジスタが n個設けられ、またダイオード接続または抵抗接続される Pチャネル MOSトランジスタが、（p— 1) 個設けられる場合には、電源ノード 71および 72の電圧は、それぞれ次式（21) および（22) で与えられる。

V7 l=V3-n · VTN-p ■ | VTP | ··· (21)

V72=V4-n■ VTN-p ■ | VTP | ··· (22)

チャージポンプ回路 200の出力ノード 59と検出用の MOSトランジスタ 6 2の間の電圧降下量に応じて、最適な電圧レベルに、基準電圧 V 75の電圧レべルを設定することができる。

なお、基準電圧 V 75を、電源電圧 VDDレベルに設定した場合、昇圧電圧 V

59として、 VDD+n ' VTN+ρ · | VT P |の電庄レベルの電圧が得られる。

以上のように、この発明の実施の形態 10に従えば、 Pおよび Nチャネル MO

Sトランジスタを直列に昇圧電圧の電圧降下のために接続しており、電圧降下量を個々のしきい値電圧により調整することができ、昇圧電圧の電圧レベルを所望の電圧レベルに正確に設定することができる。また、この構成においても、塞準電圧として、この昇圧電圧の降下量に対応する電圧成分を含むようにしており、しきい値電圧の変動を正確に相殺して所望の電圧レベルの昇圧電圧を生成することができる。

[実施の形態 11 ]

図 17は、この発明の実施の形態 11に従う内部電圧発生回路の構成を示す図である。この図 17に示す内部電圧努生回路においては、チャージポンプ回路 2 00の出力ノード 59と電圧レベル判定回路 212の MOSトランジスタ 62のソースノードの間に、出力ノード 59から見て順方向に、ダイオード素子 66が d個直列に接続される。これらのダイオード素子 66の各々は、それぞれ^!方向降下電圧 VFを有する。

基準電圧発生回路 210の電源ノード 71には、電圧 V3— I VTP I - d■

VFが与えられ、電源ノード 72には、電圧 V4— I VTP I -d■ VFが与えられる。この図 17に示す内部電圧発生回路の他の構成は、図 16に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 17に示す内部電圧発生回路の構成においては、基準電圧 V 75は、次式（23) で与えられる。

V 75 =- I VTP I一 d · VF

+ (R3 - V4 + R4 - V3) / (R3+R4) … （23) d個のダイオード素子において、電圧 d · VFの電圧降下が生じると、これらの dこのダイオード 66が導通する。 MOSトランジスタ 62は、そのゲート一ソース間に I VTP I以上の電圧差が生じると導通する。したがって、昇圧電圧 V59は、次式（24) で与えられる。

V59=V75+ I VTP | +d - VF

= (V3 - R4+V4 - R3) / (R3 + R4) - (24) したがって、この昇圧電圧 V59を、電圧 V3および V4と、抵抗素子 73および 74の抵抗値 R 3および R 4に依存した電圧レベルに設定することができる。したがって、たとえ、この内部電圧発生回路が、たとえば T FTで構成され、そのしきい値電圧のばらつきが大きい場合においても、正確に、所望の電圧レベルの昇圧電圧 V 59を安定に生成することができる。

[変更例]

図 18は、この発明の実施の形態 11の変更例の内部電圧発生回路の構成を示す図である。この図 18に示す内部電圧発生回路の構成において、電圧レベル判定回路 212において、チヤジポンプ回路 200の出力ノード 59と Pチヤネル MOSトランジスタ 62のソースノード 61の間に、両端に、電圧 Vd r pの電圧降下が生じたときに導通する電圧降下素子群 67が接続される。電圧降下素子群 67は、ゲートおよびドレインが相互接続された MOSトランジスタおよび Zまたはダイォード素子で構成される。

基準電圧発生回路 210において、電源ノード 71は、電圧 V 3— V d r p力 S 与えられ、電源ノード 72へは、電圧 V4— Vd r pが与えられる。この図 18 に示す内部電圧発生回路の他の構成は、図 17に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図 18に示す内部電圧発生回路の構成において、基準電圧 V 75は、次式 (25) で与えられる。

V75

= -Vd r p+ (R 3 - V4+R4 - V3) / (R3+R4) … （25) 電圧降下素子群 67においては、ダイオード素子、ダイオード接続または抵抗接続される Pチャネル MOSトランジスタ、およびダイオード接続または抵抗接続される Nチャネル MOSトランジスタが適当に組合せて直列に接続される。したがって、この昇圧電圧 V 59は、基準電圧 V 75よりも、電圧 V d r p + | V TP Iよりも高い電圧レベルであり、したがって、この場合においても、昇圧電圧 V59の電圧レベルは、次式（26) で与えられる。

V59= (R3 - V4 + R4 - V3) / (R3+R4) ··· (26)

基準電圧 V 75が、電源電圧 VDDの電圧レベルであれば、昇圧電圧 V 59は、 VDD+ I VTP I +Vd r pの電圧レベルに設定される。したがって、この図 18に示す構成においても、所望の電圧レベルに、昇圧電圧 V 59の電圧レベルを設定することができ、またこの電圧レベル判定回路 212における MOSトランジスタが、たとえ T FTで構成され、そのしきい値電圧のばらつきが大きい場合においても、正確に所望の電圧レベルに昇圧電圧 V 59の電圧レベルを設定することができる。

この電圧降下素子群 67における降下電圧 V d r pは、電圧降下素子群 67がたとえば、 d個のダイオード素子と、 n個のダイオード接続される Nチヤネノレ M OSトランジスタと、（p— 1) 個のダイオード接続される Nチャネル MOSトランジスタで構成される場合、次式（27) で与えられる。 Vd r p = d · VF+ (p - 1) ■ | VTP | +n ■ VTN〜（27)

この降下電圧 Vd r pの電圧成分を反映する電圧を、電源ノード 71および 7 2へ、それぞれ与えることにより、 MOSトランジスタのしきい値電圧の変動の影響を抑制して、正確に所望の電圧レベルに昇圧亀圧 V 59の電圧レベルを設定することができる。

また、抵抗値 R 3および R 4により所望の電圧レベルに昇圧電圧 V 59を設定することができる。

[実施の形態 12]

図 19は、この発明の実施の形態 12に従う内部電圧発生回路の構成を示す図である。この図 19に示す内部電圧宪生回路においては、電圧レベル判定回路 2

1 2において、チャージポンプ回路 200の出力ノードと電圧レベル判定結果出力ノード 64の間に、基準電圧 V 75をゲートに受ける Pチャネル MOSトランジスタ 62が接続される。したがって、昇圧電圧 V 59は、 V75+ | VTP | の電圧レベルに設定される。

チャージポンプ制御回路 201およびチャージポンプ回路 200の構成は、先の実施の形態 8から 11に示す回路の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。

基準電圧発生回路 210においては、電源ノード 71に、電源回路 214力らの電圧 V 3— I VTP Iが与えられ、電源ノード 72に、電源回路 216からの電圧 VDD— I VTP Iが与えられる。この基準電圧発生回路 210は、電源ノード 71および 72に与えられる電圧から、抵抗素子 73および 74による抵抗分割により基準電圧 V 75を生成する。

電源回路 214は、昇圧ノード 76と電源ノード 71の間に接続されかつそのゲートが電源ノード 71に接続される Pチャネル MOSトランジスタ 77を含む。この MO Sトランジスタ 77は、ダイォードモードで動作し、昇圧ノード 76に与えられる電圧を、そのしきい値電圧の絶対値 I VTP I降圧して電源ノード 7

1へ伝達する。

電源回路 216は、主電源ノード 2とノード 83の間に直列に接続されかつそれぞれがダイォード接続される Pチャネル MOSトランジスタ 79および 80と、ノード 83と接地ノードの間に接続される高抵抗の抵抗素子 81と、電源ノード 72と接地ノードの間に接続されかつそのゲートがノード 83に接続される Pチャネノレ MOSトランジスタ 78を含む。これらの MOSトランジスタ 78— 80 は、それぞれ、しきい値電圧 VTPを有する。

抵抗素子 81は、 MOSトランジスタ 79および 80のオン抵抗よりも十分大きな抵抗 ·ί直を有しており、 MO Sトランジスタ 79および 80は、ダイォードモードで動作し、それぞれ I VTP Iの電圧降下を生じさせる。したがって、ノード 83には、電圧 VDD— 2 ■ I VTP Iの電圧が生成される。

MO Sトランジスタ 78は、電源ノード 72の電圧が、ノード 83の電圧よりもし VTP 1高くなると導通する。したがって、電源ノード 72は、 MOSトランジスタ 78により、電圧 VDD— I VTP Iにクランプされる。

この図 19に示す構成においては、基準電圧 V 75は、次式（28) で与えられる。

V75

=- I VTP I + (V 3 · R4 + R 3 - VDD) / (R3 + R4) … （28)

MOSトランジスタ 62は、そのゲート一ソース間電圧が、 VTP以下となると導通するため、昇圧電圧 V59は、次式（29) で与えられる。

V59=V75+ I VTP I

= (V3 - R4+VDD - R3) / (R3+R4) - (29)

電圧 V 3の電圧レベルを、たとえば別の昇圧回路を用いて所望の電圧レベルに設定し、かつ抵抗素子 73および 74の抵抗値を適当な値に設定する。これにより、所望の電圧レベルに、この昇圧電圧 V 59のレベルを、 MOSトランジスタ 62のしきい値電圧の変動の影響を受けることなく正確に設定することができる。内部の電源回路 216において、電圧 VDD— I.VTP Iを生成することにより、この電源回路 216の MOSトランジスタのしきい値電圧の変動を電圧レべル検出用の MO Sトランジスタのしきい値電圧の変動を同じとすることができ、正確に電圧レベル検出用の MOSトランジスタのしきい値電圧の影響を相殺することができる。

なお、図 19に示す電源回路 214および 216においては、電圧ベル検出用の MO Sトランジスタの電圧降下に応じた電圧降下を、それぞれ、直列接続されるダイォード接続された MO Sトランジスタ数およびトランジスタの極性を調整することにより、電圧レベル検出用 MOSトランジスタの構成に応じた電圧を基準電圧発生回路 212に対する電源電圧として生成することができる。

[実施の形態 13]

図 20は、この発明の実施の形態 13に従う内部電圧発生回路の構成を示す図である。この図 20に示す内部電圧発生回路は、図 19に示す内部電圧発生回路と、電源回路 214の構成が異なる。

電源回路 214は、主電源ノード 2とノード 88の間に接続されかつそのグートカノード 91に接続される Nチャネル MOSトランジスタ 87と、主電源ノード 2とノード 91の間に接続されかつそのゲートがノード 88に接続される Nチャネル MOSトランジスタ 90と、クロックノード 80に与えられる繰返し信号 φ Bをノード 88に伝達する容量素子 86と、クロック入力ノード 85に与えられる補の繰返し信号 ΖφΒをノード 91に伝達する容量素子 89と、ノード 88 と基準電圧発生回路 210の電源ノード 71の間にノード 88から見て順方向に接続されるダイオード接続された Ρチャネル MOSトランジスタ 77を含む。繰返し信号 ΦΒおよび Ζ φΒは、互いに相補な信号であり、その振幅は、 VB である。振幅 VBは、しきい値電圧 VTNよりも高い電圧レベルである。電圧 V 3は、 VDD + VBで与えられる。

この図 20に示す内部電圧発生回路の他の構成は、図 19に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図 21は、図 20に示す電源回路 214の動作を示す信号波形図である。以下、図 21を参照して、図 20に示す電源回路 214の動作について説明する。

操返し信号 φΒおよび Ζ φ bは、振幅 VBである。繰返し信号 ΦΒが Hレベルとなると、ノード 88力容量素子 86のチャージポンプ動作によりその電圧レベルが上昇する。このとき、ノード 91は、繰返し信号 Z φ Pが Lレベルに立下がるため、容量素子 89によりその電圧レベルが低下する。ノード 88がハイレベルであり、 MOSトランジスタ 90が導通し、ノード 91力電源電圧 VDD レベルにクランプされる。

ここで、繰返し信号 φ Bおよび Z φ Bの振幅 VBは、しきい値電圧 VTNよりも高い電圧レベルである。したがって、ノード 88は、この繰返し信号 φΒが立上ると、そのプリチャージ電圧 VDDレベルからさらに電圧 VB上昇し、ノード 88の電圧レベルは、電圧 VB + VDDの電圧レベルとなる。 MO Sトランジスタ 87は、ゲートに電源電圧 VDDを受けており、また、そのソースが電源ノードとなり、 MOSトランジスタ 87は、この状態においては非導通状態を維持する。電圧 VBは、しきい値電圧 VTNよりも高い電圧であり、ノード 91を確実に MOSトランジスタ 90を介して電源電圧 VDDレベルにプリチャージすること力できる。

ノード 88の電圧レベルが VDD + VBとなると、電源ノード 71の電圧が、 VDD + VB- I VTP I以下のときには、 MOSトランジスタ 77が導通し、電源ノード 71へ正電荷を供給し、その電圧レベルを上昇させる。

定常状態においては、ノード 88は、電源電圧 VDDと電圧 VB + VDDの間で変化し、ノード 91も、電圧 VDDと電圧 VDD + VBの間で変化する。この電圧 VB + VDDを電圧 V 3とすれば、基準電圧発生回路 210の電源ノード 7 1には、電圧 V3— I VTP Iの電圧が供給される。

電圧 VBは、 MOSトランジスタ 87および 90を導通させて、内部ノード 8 8および 91を電源電圧レベルにプリチャージすることができる電圧レベルであればよい。従って、この電圧 VBを、電源電圧 VDDを降圧して生成して、繰返し信号 φ Bおよび Z φ Bを生成する回路の電源電圧として利用することにより、振幅 V Bの繰返し信号 ψ Bおよび Z φ Bを生成することができる。

この図 20に示す内部電圧発生回路を利用することにより、半導体装置内部で、電圧 V3— I VTP Iを生成することができる。この場合、電源回路²14の回路構成においては、繰返し信号 φ Bおよび Z φ Bの振幅おょぴ電源電圧 VDDの電圧レベルにより、電圧 V 3の電圧レベルが制限される。しかしな力ら、抵抗素子 73および 74の抵抗値 R 3および R 4を適当な比に設定することにより、この基準電圧 V 75を所望の電圧レベルに設定することができ、応じて昇圧電圧 V 59の電圧レベルを所望の電圧レベルに設定することができる。 [変更例]

図 22は、この発明の実施の形態 13の変更例の構成を概略的に示す図である。この図 22に示す内部電圧発生回路は、図 19に示す内部電圧発生回路と、以下の点がで、その構成が異なる。

. すなわち、電圧レベル判定回路 212において、電圧降下素子として、チヤ一ジポンプ回路 200の出力ノード 59と MOSトランジスタ 62の間に、ゲートおよびドレインが M OSトランジスタ 62のソースに接続される Pチャネル MO Sトランジスタ 60が接続される。従って、電圧レベル判定回路 212は、昇圧電圧 V 59を電圧 V 75 + 2 - I VTP Iの電圧レベルにあるかを判定する。電源回路 214は、主電源ノード 2とノード 88の間に接続されかつそのゲートがノード 88に接続される Pチヤネノレ MOSトランジスタ 93と、クロック入力ノード 80に与えられる繰返し信号 φ〇に従って、ノード 88へ電荷を供給する容量素子 86と、ノード 88と基準電圧発生回路 210の電源ノード 71の間に接続されかつそのゲートが電源ノード 71に接続される Ρチャネル MOSトランジスタ 77を含む。繰返し信号 Cは、振幅 VDDである。

電源回路 216は、主電源ノード 2と内部ノード 83の間に直列に接続されるそれぞれがダイォード接続される Ρチャネル MO Sトランジスタ 79 a -79 c と、ノード 83と接地ノードの間に接続されかつ高抵抗の抵抗素子 81を含む。この図 22に示す内部電圧発生回路の他の構成は図 19に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 22に示す内部電圧発生回路の構成においては、電源回路 214に対して、振幅 VDDの繰返し信号 φ Cが与えられる。この電源回路 214の構成は、チャージポンプ回路 200の構成と同じである。ノード 88は、 MOSトランジスタ 93により、その下限電圧が、電圧 VDD— I VTP |にクランプされる。したがって、このノード 88の電圧は、 VDD— I VTP Iと、 2 ■ VDD- | VTP Iの間で変化する。 MOSトランジスタ 77がダイォード素子として動作するため、電源ノード 71の電圧レベルは、 2 ' VDD-2 ' I VTP |の電圧レべノレとなる。電源回路 216においては、 MOSトランジスタ 79 a— 79 c力 S、それぞれのオン抵抗が、抵抗素子 81の抵抗値よりも十分小さいため、ダイオード素子として動作し、それぞれ I VTP Iの電圧降下を生じさせる。 MOSトランジスタ 78が、ソースフォロアモードで動作するため、電源ノード 72へは、電圧 VD D-2 · I VTP Iの電圧が伝達される。

したがって、基準電圧発生回路 210からは、次式（29) で表わされる基準電圧 V 75が生成される。

V75

= (2 ■ R4 + R 3) · VDD/ (R3+R4) - 2 - VTP--- (29) 電圧レべノレ判定回路 212においては、 MOSトランジスタ 60および 62により、検出電圧レベルについて、電圧 2■ I VTP Iの電圧降下が生じるため、内部電圧 V 59の電圧レベルは、次式（30) で表わされる。

V59=VDD (2 · R4 + R 3) / (R3+R4) … （30)

したがって、振幅 VDDの繰返し信号 φ Cを用いても、抵抗素子 73および 7 4の抵抗値 R 3および R 4を適当な値に設定することにより、この内部電圧 V 5 9を、所望の電圧レベルに設定することができる。

たとえば、抵抗素子 73および 74の抵抗値 R 3および R 4が等しい場合には、 • この内部電圧 V59を、 3 ' VDD/ 2の電圧レベルに設定することができる。この場合、 DRAMにおいて、ワード線駆動時においては昇圧電圧として、メモリアレイ電源電圧の 1. 5倍の電圧が一般に用いられるため、昇圧ワード線駆動方式の DRAMにおいて、選択ヮード線を駆動するヮード線駆動信号を生成するために、昇圧電圧 V 59を用いることができる。

以上のように、この発明の実施の形態 13に従えば、基準電圧発生回路に対する電源電圧を内部で、電圧検出の電圧降下を考慮して生成しており、安定に所望の電圧レベルの基準電圧を生成することができ、応じて、安定に、昇圧電圧を生成することができる。

[実施の形態 14]

図 23は、この発明の実施の形態 1.4に従う内部電圧発生回路の構成を示す図である。この図 23に示す内部電圧発生回路は、図 20に示す内部電圧発生回路と以下の点においてその構成が異なっている。

すなわち、電圧レべノレ判定回路 212において、 Pチャネル MOSトランジスタ 62とチャージポンプ回路 200の出力ノード 59の間に、ダイオード接続される Nチャネル MOSトランジスタ 96が接続される。この Nチヤネ/レ MOSトランジスタ 96は、そのオン抵抗は、抵抗素子 63の抵抗値に比べて十分小さく、導通時ダイオードモードで動作し、昇圧電圧 V 59に対して電圧 VTNの電圧降下を生じさせて、 MOSトランジスタ 62のソースへ伝達する。

電源回路 2142おいては、 Pチャネル MO Sトランジスタ 77と基準電圧発生回路 210の電源ノード 71の間に、ダイオード接続される Nチヤネノレ MOS トラ _ンジスタ 94が接続される。この Nチャネル MOSトランジスタ 94は、導通時、ダイォードモードで動作し、 MO Sトランジスタ 77から電源ノード 71 に対し、 VTNの電圧降下を生じさせる。

電源回路 216においては、主電源ノード 2と Pチヤネノレ MO Sトランジスタ 79 aの間に、ダイオード接続される Nチャネル MOSトランジスタ 95が接続される。この Nチヤネノレ MOSトランジスタ 95は、そのゲートおよびドレインが主電源ノード 2に接続され、ダイオードモードで動作し、電圧 VTNの電圧降下を生じさせる。

この図 23に示す内部電圧発生回路の他の構成は、図 20に示す内部電圧宪生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 23に示す電源回路 214においては、繰返し信号 φΒおよび Z φΒは、振幅 VBの信号であり、ノード 88は、電源電圧 VDDと電圧 VB + VDDの間で変化する。したがって、基準電圧発生回路 210において、電源ノード 71に対して、電圧 VB+VDD— VTN— I VTP | =V3— VTN— | VTP |の電圧が供給される。

一方、電源回路 216において、 MOSトランジスタ 95による電圧降下 VT Nと MOSトランジスタ 79 aおよび 79 bによる電圧降下 2 ■ | VTP |が生じる。したがって、 MOSトランジスタ 78のソースノード、すなわち基準電圧発生回路 210の電源ノード 72には、 VDD— VTN— | VTP |の電圧が発生する。この構成においては、基準電圧 V 75は、次式（31) で与えられる。 V75 =-VTN- I VTP I

+ (R3 - VDD + R4 - V3) / (R3+R4) … （31) 電圧レべノレ判定回路 212において、 MOSトランジスタ 62および 96により、電圧降下 VTN+ I VTP Iが生じる。したがって、上式（31) の右辺第 1項おょぴ第 2項が相殺され、昇圧電圧 V 59の電圧レベルを、電圧 V3、 VD D、および抵抗値 R 3および R 4により、所望のレベルに設定することができる。なお、この図 23に示す内部電圧発生回路の構成において、電源回路 216における MOSトランジスタ 95および 79 aおよび 79 bの接続順序は任意である。—同様、電源回路 214において、 MOSトランジスタ 77および 94の位置が交換されてもよい。

なお、繰返し信号 φ Bおよび Z φ Bの振幅 VBは、電圧 VTN以上であればよい。初期状態において、ノード 88および 91力電源電圧 VDDよりも低い電圧レべであっても、 MOSトランジスタ 87および 90のプリチャージ動作により、ノード 88および 91の電圧が上昇し、 VDD— VTNにプリチャージされると、ノード 88および 91の電圧レベルが、 VB + VDD— VTNに充電され、それ以降、ノード 88および 91のプリチャージ電圧レベルが、電源電圧 V DDとなる。これ以降、ノード 88および 91は電圧 VDDと電圧 VDD + VB の間で変化する。従って、この状態においては、 MOSトランジスタ 77および 94をともに導通状態として基準電圧宪生回路 210の電源ノード 71に所望の電圧レベルの電圧を供給することができる。

なお、この電源回路 214および 216の構成としては、電圧レベル判定回路 212の電圧降下用の MOSトランジスタのしきい値電圧の影響が、この内部電圧 V59の電圧レベルに影響を及ぼすのを相殺される構成であれば、先の実施の形態 7から 12における内部回路の構成を利用することができる。

以上のように、電圧レベル検出用に Ρおよび Νチヤネノレ MOSトランジスタが用いられれる構成であっても、電源回路において、これらの電圧レベル検出トランジスタと同一の構成を利用して、振幅が制御された繰返し信号を利用して基準電圧発生回路に対する電源電圧を生成することにより、所望の電圧レベルの昇圧電圧を正確に生成することができる。

[実施の形態 15]

図 24は、この発明の実施の形態 15に従う内部電圧発生回路の構成を示す図である。この図 24に示す内部電圧発生回路は、図 6に示す内部電圧発生回路の構成に対応するものの、以下の点において、この図 6に示す内部電圧宪生回路の構成と異なる。すなわち、チャージポンプ回路 100に対しては、常時、繰返し信号 φがクロック入力ノード 1からノード 4を介して容量素子 5へ与えられる。したがって、チャージポンプ回路 100は、常時チャージポンプ動作を実行する。電圧レベル判定回路 112においては、電圧レベル検出用の Nチャネル MO S ト ¾ンジスタ 12のドレインノード 14は、主電源ノード 2に結合される。 MO Sトランジスタ 12のソースノード 11 aは、ダイオード接続される Pチヤネノレ MOSトランジスタ 10 cに接続される。 MOSトランジスタ 10 cとチャージポンプ回路 100の出力ノードの間にダイオード接続される MOSトランジスタ 10bが接続される。 M.OSトランジスタ 10 bおよび 10 cの導通時、ノード 11 aと出力ノード 9の間に、 VTN+ | VTP |の電圧降下が生じる。

この図 24に示す内部電圧発生回路の他の構成は、図 6に示す内部電圧努生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は略—？ Oo

チャージポンプ回路 100が生成する内部電圧 V 9と基準電圧発生回路 110 の生成する基準電圧 V 25の電圧差が、 2 · VTN+ I VTP Iとなると、 MO Sトランジスタ 12、 10 cおよび 10 bが導通する。この状態においては、主電源ノード 2から電流が、チャージポンプ回路 100の出力ノード 9へ供給され、内部電圧 V 9の電圧レベルが上昇する。内部電圧 V 9の電圧レベルが、 V25— 2 ■ VTN— I VTP Iよりも高くなると、 MOSトランジスタ 12、 10 cおよび 10 bの少なくとも 1つがオフ状態となり、主電源ノード 2からチャージポンプ回路 100の出力ノード 9への電流が供給される経路が遮断される。

したがって、この図 24に示す内部電圧発生回路の構成の場合、チャージボンプ回路 100の出力電圧 V 9の電圧の下限電圧レベルをクランプすることができ、内部電圧 V 9の電圧変動を抑制することができる。したがって、チャージポンプ回路 1 0 0が常時動作し、低消費電力性がそれほど要求されない用途においては、安定な電圧レべノレの内部電圧 V 9を供給することができる。

この構成においても、電圧レベル検出用の MO Sトランジスタ 1 2、 1 0 cおょぴ 1 0 bのしきい値電圧が、製造パラメータのばらつきなどによりばらついても、このしきい値電圧のばらつきの影響を相殺して、所望の電圧レベルに内部電圧 V 9を設定することができる。

[変更例]

図 2 5は、この発明の実施の形態 1 5の変更例の構成を示す図である。この図 2 5Jこ示す内部電圧発生回路の構成は、図 1 3に示す内部電圧発生回路の構成に対応する。チャージポンプ回路 2 0 0へは、常時、クロック入力ノード 1からノード 4を介して繰返し信号 φへ与えられる。電圧レベル判定回路 1 1 2においては、図 2 4に示す構成と同様、検出用の MO Sトランジスタ 1 2のドレインノード 1 4が、主電源ノード 2に結合される。この MO Sトランジスタ 1 2のソースノード 1 1 aとチャージポンプ回路 1 0 0の出力ノード 9の間に、導通時、電圧 V d r pの電圧降下を生じさせる電圧降下素子群 4 6力設けられる。この電圧降下素子群 4 6において、直列に接続される電圧降下素子は、ダイオードモードで動作する MO Sトランジスタまたはダイオードで構成される。この電圧降下素子群 4 6の内部構成としては、先の実施の形態 1から 6のいずれの構成が用いられてもよい。

基準電圧発生回路 1 1 0において、その電源ノード 2 1に対しては、電源回路 1 1 4から電圧 V 1 + VT N + V d r pが与えられ、電源ノード 2 2に対しては電源回路 1 1 6力ら、電圧 V 2 +V TN + V d r pが与えられる。この図 2 5に示す内部電圧発生回路の他の構成は、図 2 4に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図 2 5に示す内部電圧発生回路の構成においても、チャージポンプ回路 1 0 0の出力電圧 V 9が、電圧 V 2 5 -VTN-V d r pよりも低くなると、この MO Sトランジスタ 1 2および電圧降下素子群 4 6において電流が流れる経路が形成される。応じて、主電源ノード 2から、チャージポンプ回路 1 0 0の出カノード 9へ電流が供給され、内部電圧 V 9の電圧レベルが上昇する。

一方、内部電圧 V 9の電圧レベルが、電圧 V 2 5— V T N— V d r p以上の場合には、 MO Sトランジスタ 1 2および電圧降下素子群 4 6において電流が流れる経路が遮断され、チャージポンプ回路 1 0 0により、この内部電圧 V 9の電圧レベルが低下される。

電源回路 1 1 4および 1 1 6は、それぞれ、.電圧降下素子群 4 6に含まれる電圧降下素子のしきい値電圧および Zまたは順方向降下電圧の影響を相殺するように、これらの電圧降下素子群 4 6および MO Sトランジスタ 1 2と同様の接続を備える回路部分を有している（図 1 3参照）。したがって、この図 2 5に示す構成においても、電圧降下素子群 4 6におけるしきい値電圧 Z順方向降下電圧およぴ MO Sトランジスタ 1 2のしきい値電圧が変動しても、正確に、内部電圧 V 9 の電圧レベルを所定電圧レベルに維持することができ、内部電圧 V 9の電圧レべルの変動を抑制することができる。

[実施の形態 1 6 ]

図 2 6は、この発明の実施の形態 1 6に従う内部電圧発生回路の構成を示す図である。この図 2 6に示す内部電圧発生回路の構成は、図 1 6に示す内部電圧発生回路の構成に対応する。チャージポンプ回路 2 0 0は、クロック入力ノード 1 を介して繰返し信号 φが常時受け、チャージポンプ動作を実行して、内部電圧 V 5 9を生成する。このチャージポンプ回路 2 0 0の構成は、図 1 6に示すチヤ一ジポンプ回路 2 0 0の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 2 6に示す内部電圧発生回路においては、電圧レベル検出用の Pチヤネル MO S トランジスタ 6 2のドレインノード 6 4力接地ノードに結合される。チャージポンプ回路 2 0 0の出力ノード 5 9とこの MO Sトランジスタ 6 4のソースノード 6 1の間に、それぞれダイオード接続される MO Sトランジスタ 6 5 および 6 0が直列に接続される。これらの MO Sトランジスタ 6 5および 6 0は、それぞれ Nチャネル MO Sトランジスタおよび Pチャネル MO Sトランジスタであり、導通時、電圧 V T Nおよび I V T P Iの電圧降下を生じさせる。

基準電圧発生回路 2 1 0は、図 1 6に示す構成と同じ構成を備え、電源ノ一ド 71および 72にそれぞれ与えられる電圧 V 3— VTN— 2 · | VTP |および V4-VTN-2 ·. I VTP Iを、抵抗素子 73および 74により抵抗分割して基準電圧 V 75を生成する。

この図 26に示す内部電圧発生回路の構成において、内部電圧 V59力 S、電圧 V75 + 2 - i VTP | +VTNよりも高くなると、 MOSトランジスタ 65、 60および 62が導通し、チャージポンプ回路 200の出力ノード 59から接地ノードへ電流が流れ、内部電圧（昇圧電圧） V 59の電圧レベルが低下する。昇圧電圧 V 59と基準電圧 V 75の電圧差が、 2 · I VTP I— VTNよりも小さい場合には、 1^03トランジスタ65、 60および 62の少なくとも 1つが非導通状態である。この状態においては、チャージポンプ回路 200が繰返し信号 φ に従って、チャージポンプ動作を行って、昇圧電圧 V 59を生成する。

したがって、この構成においても、昇圧電圧 V59の上限を、（V3 · R4 + V4 ■ R 3) / (R3+R4) の電圧レベルにクランプすることができ、昇圧電圧 V 59の電圧変動を抑制することができる。したがって、チャージポンプ回路 200が常時動作し、低消費電力特性が要求されない用途において、この昇圧電圧 V 59を安定に所望の電圧レベルに維持することができる。

また、 MOSトランジスタ 65、 60および 62のしきい値電圧の影響は、この電源ノード 71および 72へそれぞれ電圧を供給する電源回路においてその影響が相殺されるように基準電圧 210に対する電源電圧が生成されており、しきい値電圧の変動の影響を受けることなく、この昇圧電圧 V 59を所望の電圧レべルに維持することができる。

[変更例]

図 27は、この発明の実施の形態 16の変更例を示す図である。この図 27に示す内部電圧発生回路は、図 18に示す内部電圧発生回路の構成に対応する。この図 27に示す内部電圧発生回路は、図 18に示す内部電圧発生回路とその構成が以下の点において異なっている。すなわち、チャージポンプ回路 200へは、クロック入力ノード 1から繰返し信号 Φが常時与えられて、チャージポンプ動作が行なわれて、内部電圧 V 59が生成される。

電圧レベル判定回路 212においては、検出用の MOSトランジスタ 62のドレインノード 6 4が直接接地ノードに結合される。この MO Sトランジスタ 6 2 のソースは、電圧降下素子群 6 7を介して、チャージポンプ回路 2 0 0の出カノード 5 9に結合される。この竃圧降下素子群 6 7は、図 1 8に示す構成と同様、ダイオード素子、またはダイオード接続される MO Sトランジスタで構成され、導通時、電圧 V d r pの降下を生じさせる。

この図 2 7に示す内部電圧発生回路の他の構成は、図 1 8に示す内部電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図 2 7に示す内部電圧発生回路の構成においては、チャージポンプ回路 2 0 αが常時チャージポンプ動作を行なって昇圧電圧 V 5 9を生成する。この昇圧電圧 V 5 9力基準電圧発生回路 2 1 0からの基準電圧 V 7 5よりも、 | V T P I + V d r p高くなると、電圧降下素子群 6 7における電圧降下素子がすべて導通し、また MO Sトランジスタ 6 2も導通し、このチャージポンプ回路 5 9の出力ノードから接地ノードへ電流が流れ、昇圧電圧 V 5 9の電圧レベルが低下する。一方、昇圧電圧 V 5 9と基準電圧 V 7 5の差が、 I V T P I + V d r pよりも小さい場合には、この電圧降下素子群 6 7および MO Sトランジスタ 6 2においては、少なくとも 1つの電圧降下素子が非導通状態であり、チャージポンプ回路 5 9から接地ノードへの電流の経路は遮断される。

したがって、この図 2 7に示す構成においても、昇圧電圧 V 5 9の電圧レベルの上昇を抑制することができ、安定に所望の電圧レベルの昇圧電圧を生成することができる。また、図 1 8に示す内部電圧発生回路の構成と同様、基準電圧 V 7 5には、電圧降下素子群 6 7および検出用の MO Sトランジスタ 6 2のしきい値電圧および順方向降下電圧も電圧成分が含まれており、これらの電圧成分が変動しても、その影響を相殺して、正確に所望の電圧レベルに、昇圧電圧 V 5 9を設定することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味おょぴ範囲内でのすべての変更が含まれることが意図される。産業上の利用可能性

上述の構成において、チャージポンプ回路は、 1個のチャージポンプ容量素子と、 2個のダイオード接続された MO Sトラジスタとで構成されている。しかしながら、容量素子のチャージポンプ動作を利用して内部電圧を発生する回路であれば、本発明は適用可能である。

また、内部電圧発生回路に限定されず、この内部電圧の電圧レベルを検出する電圧検出回路に対して、本発明の電圧レベル判定回路、基準電圧発生回路および電源回路の構成を適用することができる。すなわち、基準電圧と目標電圧の差を半導体素子の電圧降下特性を利用して目標電圧のレベルを検出する回路に対して、本発明を提供することができる。

特定的に、この発明は、 D RAMにおけるワード線駆動電圧発生回路、メモリァレイの基板バイアス電圧発生回路および負電圧発生回路に対して適用することができる。また、フラッシュメモリなどの不揮発性半導体記憶装置において、書込消去電圧を発生する回路に対して本発明は適用可能である。

また、 T F Tアクティブマトリクス回路において、 T F T画素ドライブトランジスタを駆動するゲート駆動電圧を発生する回路に対して本発明は適用可能である。

また、本発明は、一般に、 MO Sトランジスタを構成要素として含み、内部で電源電圧の電圧レベルと異なる電圧を生成する半導体装置の内部電圧発生回路および電圧検出回路に対して適用することができる。

Claims

請求の範囲

1. 繰返し信号（Φ) に従ってチャージポンプ動作を行なって出力ノード (9 ； 59) に内部電圧を発生するチャージポンプ回路（100 ； 200) 、および

基準電圧 (VI 4 ； V75) と前記内部電圧 (V9 ； V59) との差に従って前記内部電圧が予め定められた電圧レベルに到達したかを検出する電圧レベル検出回路（112 ； 212) を備え、前記電圧レベル検出回路は、少なくとも、前記基準電圧をゲートに受け、前記基準電圧と前記内部電圧との差に応じて選択的に導通する絶縁ゲート型電界効果トランジスタで構成される検出トランジスタ (12 ； 62) を含み、

少なくとも前記検出トランジスタのしきい値電圧 (VTN； VTP) 力前記基準電圧と前記内部電圧との差の検出に及ぼす影響を相殺するように前記基準電圧を発生する基準電圧発生回路（110、 114、 116 ； 210、 214、 2 16) を備える、内部電圧発生回路。

2. 前記電圧レべノレ検出回路（112 ； 222) の検出結果に従って前記チヤージポンプ回路のポンプ動作を選択的に停止させるポンプ制御回路（101 ； 2 01) をさらに備える、請求の範囲 1記載の内部電圧発生回路。

3. 前記電圧レベル検出回路は（112 ； 212) 、該検出結果に従って選択的に前記検出トランジスタ（14 ； 62) を介して前記出力ノード（9 ； 59) と電源ノード（2 ； GND) の間で電流を流す、請求の範囲 1記載の内部電圧発生回路。

4. 前記電圧レベル検出回路（1 12 ； 212) は、前記検出トランジスタ (12 ； 62) と前記出力ノード（9 ； 59) の間に接続される少なくとも 1個 · の電圧降下素子（10 ; 10 a、 10b ； 10 a-10 n ; 10 a-10 c ； 1 5 ； 60 ； 60, 65 ； 66) をさらに備え、前記電圧降下素子は、前記内部電圧の検出すべき電圧レベルを、その降下電圧分、変化させ、

前記基準電圧発生回路（110 ； 210) は、前記予め定められた電圧レベルと前記基準電圧 (V25 ； V75) との差が、前記検出トランジスタのしきい値電圧の絶対値と前記電圧降下素子の降下電圧との和に等しくなるように前記基準電圧を生成する、請求の範囲 1記載の内部電圧発生回路。

5. 前記基準電圧発生回路（1 10 ； 210) は、前記検出トランジスタ（1 2 ； 62) のしきい値電圧 (VTN； VTP) の絶対値と前記電圧降下素子の降下電圧（Vd r p) それぞれに等しい電圧を電圧成分として含む電圧を受ける第 1の電源ノード（21 ； 71) と前記しきい値電圧の絶対値と前記電圧降下素子の降下電圧に等しい電圧を電圧成分として含む電圧を受ける第 2の電源ノード (22 ; 72) との間に接続される抵抗分圧回路（23， 24 ; 73, 74) を備え、前記基準電圧 (V25 ； V75) は、前記第 1およぴ第 2の電源ノードの電圧の抵抗分割した電圧で与えられる、請求の範囲 4記載の内部電圧発生回路。

6. 前記少なくとも 1個の電圧降下素子（10 ; 10 a, 10b ; 10 a— 1 0 n ; 10 a-10 c ; 15 ; 60 ; 60, 65 ; 66) は、制御電極と一方導通ノードが相互接続された絶緣ゲート型電界効果トランジスタ（10 ； 10 a，

10 a - 10 n ； 10 a— 10 c ； 60 ; 60 a - 60 ρ ； 60 ； 65) を備える、請求の範囲 4記載の内部電圧発生回路。

7. 前記少なくとも 1個の電圧降下素子（10 ; 10 a、 10b ; 10 a— 1 0 n ; 10 a— 10 c ; 1 5 ; 60 ; 60， 65 ; 66) は、互いに直列に接続されかつそれぞれが一方導通ノードと制御電極ノードが相互接続された複数の絶縁ゲート型電界効果トランジスタ（10 a— 10 c ; 10 a— 10n ; 60 a— 6 O p ； 65) を備える、請求の範囲 6記載の内部電圧発生回路。

8. 前記複数の絶縁ゲート型電界効果トランジスタ（10 a— 10 n ; 60 a 一 6 O p) は、同一導電型である、請求の範囲 7記載の内部電圧発生回路。

9. 前記複数の絶縁ゲート型電界効果トランジスタは、導電型の異なるトランジスタ（10 a— 10 c ; 60、 65) を含む、請求の範囲 7記載の内部電圧発生回路。

10. 前記電圧降下素子（15 ； 6.6) は、ダイオード素子（15 ； 66) を備える、請求の範囲 4記載の内部電圧発生回路。

1 1. 内部ノード（9 ； 59) の内部電圧（V 9 ； V 59) のレベルを検出するための電圧検出回路であって、第 1の電源ノード（21 ； 71) と出力ノード（25 ； 75) の間に接続される第 1の抵抗素子（23 ； 73) 、

第 2の電源ノード（22 ； 72)'と前記出力ノードの間に接続される第 2の抵抗素子（ 24 ； 74 ) 、

前記出力ノードの電圧（V25 ； V75) と前記内部電圧との差に応じて、前記内部電圧が所定の電圧レベルに達したかを検出する電圧レベル判定回路（11 2 ； 212) を備える、電圧検出回路。

12. 前記電圧レベル判定回路（112 ； 212) は、前記出力ノード（2 5 ； 75) の電圧をゲートに受ける絶縁ゲート型電界効果トランジスタで構成される検出トランジスタ（12 ; 62) を含み、前記検出トランジスタは、.前記出力ノードの電圧と前記内部電圧 (V9 ； V59) との差に応じて選択的に導通し、前記第 1および第 2の電源ノード（21、 22 ； 71、 72) の電圧は、それぞれ、前記検出トランジスタのしきい値電圧（VTN ; VTP) に対応する電圧を、その電圧成分として含む、請求の範囲 11記載の電圧検出回路。

13. 前記検出トランジスタ（12 ； 62) は、前記内部ノード（9 ： 59) に結合されて、前記内部電圧 (V9 ； V59) をその一方導通ノードに受けて前記出力ノ一ドの電圧と前記内部電圧との差に応じて選択的に導通する、請求の範囲 12記載の電圧検出回路。

14. 前記電圧レベル制定回路（112 ； 212) は、さらに、前記検出トランジスタ（12 ； 62) と前記出力ノード（9 ； 59) の間に接続される少なくとも 1個の電圧降下素子（10 ; 10 a— 10n ; 10 a— 10 c ; 15 ； 60 a-60p ; 65 ; 60, 66) を備え、

前記第 1および第 2の電源ノード（21、 22 ; 71、 72) の電圧は、それぞれ、前記検出トランジスタのしきい値電圧'（VTN； VTP) の絶対値と前記電圧降下素子の降下電圧（Vd r p) の和に対応する電圧を、その電圧成分として含む、請求の範囲 12記載の電圧検出回路。

15. 前記少なくとも 1個の電圧降下素子（10 ; 10 a— 10n ; 10 a— 10 c ; 15 ; 60 a-60p ; 65, 60 ; 66) は、ダイォードとして機能することのできる少なくとも 1個の半導体素子を備える、請求の範囲 14記載の電圧検出回路。

16. 前記電圧レベル判定回路（112 ； 212) は、前記内部電圧 (V9 ； V59) のレベル判定結果に挺って、該判定結果を示す信号（VI 4 ； V64) を出力する、請求の範囲 11記載の電圧レベル検出回路。

17. 前記電圧レベル判定回路（112 ； 212) は、前記内部電圧 (V9 ； V59) の電圧レベルの判定結果に従って、前記内部ノード（9 ； 59) と電源ノード（2 ； GND) の間に電流を流す、請求の範囲 11記載の電圧レベル検出回路。

18. 前記第 1の電源ノード（21) は、前記内部電圧 (V9) と前記基準電圧の差と第 1の電圧の和に等しい電圧を受け、前記第 2の電源ノード（22) は、前記内部電圧 (V9) と前記基準電圧 (V25) の差に等しい電圧と第 2の電圧の和に等しい電圧を受ける、請求の範囲 11記載の電圧検出回路。

19. 前記第 1の電源ノード（71) は、第 1の電圧 (V3) と前記内部電圧 (V59) と前記基準電圧 (V 75 ) の差とを減算した電圧を受け、

前記第 2の電源ノード（72) は、第 2の電圧 (V4) と前記内部電圧 (V5 9) と前記基準電圧 (V75) の差との減算に等しい電圧を受ける、請求の範囲 11記載の電圧検出回路。