JP2010020846A - 半導体記憶装置の読み出し回路 - Google Patents

Abstract

【課題】半導体記憶装置の読み出し回路において、読み出し動作を高速化する。
【解決手段】センスアンプ１３１の接続ノードＡの電圧を所定電圧に初期設定するためのスタートアップ回路１３２を設けた。スタートアップ回路１３２の出力端子と接続ノードＡの間には、Ｐチャネル型ＭＯＳトランジスタからなる転送ゲートＭＴ６が挿入されている。転送ゲートＭＴ６のオンオフは、そのゲートに印加されたスタートアップ・イネーブル信号ＳＴＰＥＮによって制御される。すなわち、転送ゲートＭＴ６は、スタートアップ・イネーブル信号ＳＴＰＥＮがロウのときにオンし、スタートアップ回路１３２の出力電圧Ｓoutを接続ノードＡに転送する。
【選択図】図３

Description

本発明は、半導体記憶装置の読み出し回路に関する。

近年、電気的にプログラム及び消去可能な不揮発性メモリ（EEPROM; Electrically Erasable Read Only Memory）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。EEPROMは、フローティングゲートを有するメモリセルを備える。そして、フローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上のデータをメモリセルに記録し、フローティングゲートの電荷の有無によるソース領域とドレイン領域との間の導通の変化によって、メモリセルからデータを読み出す。

EEPROMに設けられた読み出し回路は、ある一定の電圧に安定させたリファレンス電圧と、メモリセルに流れるセル電流（読み出し電流）から作られるデータ電圧とを比較することで、データ「０」、「１」の判定を行う。

この種のEEPROMは特許文献１〜６に記載されている。
米国特許第５０２９１３０号 米国特許第５０４５４８８号 米国特許５０６７１０８号 特開平１１−２７４３２９号公報 特開２００５−１５９３３６号公報 特開２０００−１７３２７８号公報

EEPROMにおいては、上述のような差動型のセンスアンプを用いた読み出し回路が設けられる。しかし、不活性時に電圧が不定状態になるノードを有するセンスアンプにおいては、初期状態において前記ノードの電圧がノイズの影響等により変動することになる。そうすると、このような初期状態におけるノード電圧のばらつきにより、センスアンプが活性化してから読み出しが可能になるまでの時間に差が現れる。即ち、初期状態におけるノード電圧のばらつきによってデータの読み出し時間に差が生じてしまう。

このような場合、想定される最も遅い読み出し時間（読み出し時間のワースト値）を基準に規格を定めなければならず、読み出しの高速化の観点から問題がある。

そこで、本発明の半導体記憶装置の読み出し回路は、メモリセルからのデータ電圧がゲートに印加された第１のトランジスタと、リファレンス電圧がゲートに印加された第２のトランジスタと、前記第１のトランジスタに直列に接続され、ゲートが前記第１のトランジスタとの接続ノードに接続された第３のトランジスタと、前記第２のトランジスタに直列に接続され、ゲートが前記第３のトランジスタのゲートに接続された第４のトランジスタと、を備え、前記データ電圧と前記リファレンス電圧との差を増幅して出力するセンスアンプと、前記接続ノードの電圧を所定電圧に初期設定するスタートアップ回路と、前記スタートアップ回路により前記接続ノードの電圧を所定電圧に設定した後に、前記センスアンプを活性化させる制御スイッチと、を備えることを特徴とする。

本発明の半導体記憶装置の読み出し回路によれば、スタートアップ回路により、不活性時に電圧が不定状態になるノードを所定電圧に初期設定しているので、センスアンプが活性化してから読み出しが可能になるまでの時間のばらつきを無くすことができる。また、スタートアップ回路により設定される所定電圧を調節することにより、読み出し時間を最適値に近づけることも可能になる。

本発明の実施形態について図面を参照しながら説明する。
（EEPROMの全体の構成）
図１は、半導体記憶装置の回路ブロック図である。図示のように、メモリアレイ領域１０において、複数のビット線ＢＬ0〜ＢＬnがＹ方向に延びており、Ｙ方向と直交するＸ方向に、複数のワード線ＷＬ0〜ＷＬm、複数のソース線ＳＬ0〜ＳＬmが延びている。複数のビット線ＢＬ0〜ＢＬnと複数のワード線ＷＬ0〜ＷＬmの各交差点に対応して、複数のメモリセルＭＣが設けられている。

また、メモリアレイ領域１０に隣接して、カラムアドレス信号に基づいて複数のビット線ＢＬ0〜ＢＬnの中から１つを選択するカラムデコーダ１１と、ロウアドレス信号に基づいて複数のワード線ＷＬ0〜ＷＬmの中から１つを選択するロウデコーダ１２が設けられている。

そして、カラムデコーダ１１によって選択されたビット線に現れるメモリセルＭＣからのデータを読み出す読み出し回路１３が設けられている。読み出し回路１３は、安定したリファレンス電圧Ｖrefと、メモリセルＭＣに流れるセル電流（読み出し電流）から作られるデータ電圧とを比較することで、データ「０」、「１」の判定を行う。尚、図示は省略するが、カラムデコーダ１１によって選択されたビット線を介して、データの書き込みを行う書き込み回路も設けられている。また、メモリセルの書き込み、読み出し、消去の各シーケンスを制御する制御回路も設けられている。

（メモリセルの構成）
メモリセルＭＣの具体的な構成例について、図２を参照して説明する。このメモリセルＭＣは、スプリットゲート型であり、半導体基板１０１上に所定間隔を隔てて形成されたドレイン領域１１３及びソース領域１１４の間にチャネル領域１１５が形成されている。チャネル領域１１５の一部上からソース領域１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成され、該フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン領域１１３の一部上に延在したコントロールゲート１１２が形成されている。

ドレイン領域１１３は対応するビット線ＢＬに接続され、コントロールゲート１１２は対応するワード線ＷＬに接続され、ソース領域１１４は対応するソース線ＳＬに接続されている。

以下に、スプリットゲート型のメモリセルＭＣの動作を述べる。先ず、データを書き込むときには、コントロールゲート１１２とソース領域１１４に高電圧を（例えばコントロールゲート１１２に2V、ソース領域１１４に12V）印加し、チャネル領域１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。

また、データを消去するときには、ドレイン領域１１３及びソース領域１１４を接地して、コントロールゲート１１２に高電圧（例えば15V）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下FNトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９aが形成されているので、ここに電界が集中し、より低電圧でFNトンネル電流を流すことができる。

また、メモリセルＭＣに記憶されたデータを読み出す時は、コントロールゲート１１２及びドレイン領域１１３に所定の電圧（例えば、コントロールゲート１１２に3V、ドレイン１１３に1V）を印加する。すると、フローティングゲート１０９に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Icが流れる。データ「０」が書き込まれている場合にはメモリセルＭＣのしきい値は高くなるので、セル電流Icは小さくなり、データ「１」が書き込まれている場合にはメモリセルＭＣのしきい値は低くなるので、セル電流Icは大きくなる。

セル電流Icは、プリアンプ等によりデータ電圧Ｖdataに変換される。読み出し回路１３は、そのデータ電圧Ｖdataと、リファレンス電圧Ｖrefと比較することによって、メモリセルＭＣに記憶されたデータが「０」か、「１」かを判定することになる。

（読み出し回路の構成）
次に、本願の特徴である、読み出し回路１３の具体的な構成例について、図３乃至図５を参照して説明する。この読み出し回路１３は、センスアンプ１３１、スタートアップ回路１３２、スタートアップ回路１３２の出力電圧をセンスアンプ１３１に転送する転送ゲートＭＴ６を備えている。

センスアンプ１３１は、メモリセルＭＣからのデータ電圧Ｖdataがゲートに印加された、Ｎチャネル型の第１のＭＯＳトランジスタＭＴ１と、リファレンス電圧Ｖrefがゲートに印加された、Ｎチャネル型の第２のＭＯＳトランジスタＭＴ２と、第１のＭＯＳトランジスタＭＴ１に直列に接続され、ゲートが第１のＭＯＳトランジスタＭＴ１との接続ノードＡに接続された、Ｐチャネル型の第３のＭＯＳトランジスタＭＴ３と、第２のＭＯＳトランジスタＭＴ２に直列に接続され、ゲートが第３のＭＯＳトランジスタＭＴ３のゲートに接続された、Ｐチャネル型の第４のＭＯＳトランジスタと、を備える。

ＭＴ３とＭＴ４はカレントミラーを形成している。ＭＴ３とＭＴ４のソースには電源電圧Ｖddが印加されている。ＭＴ１とＭＴ２のソースは、Ｎチャネル型の第５のＭＯＳトランジスタＭＴ５のドレインに接続されている。ＭＴ５のゲートには、センスイネーブル信号ＳＥＮが印加され、そのソースは接地されている。

センスアンプ１３１は、センスイネーブル信号ＳＥＮがハイの時、ＭＴ５がオンすることにより活性化され、データ電圧Ｖdataとリファレンス電圧Ｖrefの差電圧を増幅する。増幅された出力電圧Ｖoutは、ＭＴ２とＭＴ３の接続ノードから得られる。

センスアンプ１３１は、センスイネーブル信号ＳＥＮがロウの時にはＭＴ５がオフすることにより不活性になる。つまり、センスアンプ１３１は動作しない。スタートアップ回路１３２を設けない場合は、前記接続ノードＡはフローティング状態になる。そして、前記接続ノードＡの電圧は以下の不等式（１）で表される範囲の値をとり得ることになる。前記接続ノードＡの電圧が、不等式（１）で表される範囲の中で実際にどのような値になるかは不確定であり、接続ノードＡに乗るノイズ等の影響に依存している。
Ｖdd−Ｖtp＜ＶＡ＜Vdd＋VF ・・・・（１）
ここで、Ｖtpは、ＭＴ３のしきい値、VFはＭＴ３のドレインと半導体基板で形成されるダイオードの順方向電圧であり、約０．６Ｖである。

不等式（１）は、図４を参照して以下のように導かれる。図４は、第３のＭＯＳトランジスタＭＴ３の断面図であり、Ｎ型半導体基板１００の表面に、Ｐ＋型のドレインＤ、Ｐ＋型のソースＳが形成され、さらにゲート酸化膜を介してゲートが形成されている。Ｎ型半導体基板１００には、電源電圧Ｖddが印加されている。ドレインＤは接続ノードＡに電気的に接続されている。いま、ドレインＤの電圧がVdd＋VFより高くなると、ＭＴ３のドレインＤとＮ型半導体基板１００で形成されるダイオード１０１がオンする。すると、ドレインＤの電圧は低下していき、（Vdd＋VF）になるとダイオード１０１はオフする。一方、ドレインＤの電圧が（Vdd−Ｖtp）より低くなるとＭＴ３がオンする。すると、ドレインＤの電圧は上昇していき、（Vdd−Ｖtp）になると、ＭＴ３はオフする。

したがって、センスアンプ１３１の初期状態（センスイネーブル信号ＳＥＮがロウの時）において、接続ノードＡの電圧にばらつきが生じている。この初期状態から、センスイネーブル信号ＳＥＮをハイに立ち上げてセンスアンプ１３１を活性化させる。つまり、データの読み出し動作を開始する。すると、接続ノードＡの電圧にばらつきによって、接続ノードＡの電圧が安定するまでの時間にばらつきが生じてしまう。

そこで、本実施形態においては、接続ノードＡの電圧を所定電圧に初期設定するためのスタートアップ回路１３２を設けた。スタートアップ回路１３２の出力端子と接続ノードＡの間には、Ｐチャネル型ＭＯＳトランジスタからなる転送ゲートＭＴ６を挿入している。転送ゲートＭＴ６のオンオフは、そのゲートに印加されたスタートアップ・イネーブル信号ＳＴＰＥＮによって制御される。すなわち、転送ゲートＭＴ６は、スタートアップ・イネーブル信号ＳＴＰＥＮがロウのときにオンし、スタートアップ回路１３２の出力電圧Ｓoutを接続ノードＡに転送する。

読み出し回路１３１の動作について図５を参照して説明する。まず、時刻ｔ1において、スタートアップ・イネーブル信号ＳＴＰＥＮをハイからロウに変化させる。すると、転送ゲートＭＴ６がオンし、スタートアップ回路１３２の出力電圧Ｓou tがセンスアンプ１３１に転送され、接続ノードＡの電圧が出力電圧Ｓoutに初期設定される。その後、スタートアップ・イネーブル信号ＳＴＰＥＮをロウからハイに変化させ、転送ゲートＭＴ６をオフさせ、時刻ｔ２において、センスイネーブル信号ＳＥＮをロウからハイに変化させる。すると、第５のＭＯＳトランジスタＭＴ５がオンし、センスアンプ１３１のセンス動作が開始する。時刻ｔ２においては、メモリセルＭＣからのデータ電圧Ｖdataは確定しているものとする。その後、活性化されたセンスアンプ１３１は、データ電圧Ｖdataとリファレンス電圧Ｖrefの差電圧を増幅する。このセンス動作により、接続ノードＡの電圧は、ある値に安定化し、センスアンプ１３１の出力電圧Ｖoutが確定する。

このように、スタートアップ回路１３２により、不活性時に電圧が不定状態になる接続ノードＡを所定電圧（＝出力電圧Ｓout）に初期設定しているので、センスアンプ１３１が活性化してから読み出しが可能になるまでの時間のばらつきを無くすことができる。また、スタートアップ回路１３２により設定される所定電圧を調節することにより、読み出し時間を最適値に近づけることも可能になる。

尚、センスアンプ１３１は、ＭＴ１、ＭＴ２によって差動トランジスタペアを形成したＮ型の差動アンプであるが、ＭＴ１〜ＭＴ５のトランジスタの導電型を逆にして、Ｐ型の差動アンプを形成しても良い。この場合、ＭＴ５のソースに電源電圧Ｖddが供給され、ＭＴ３，ＭＴ４のソースが接地されることになる。さらに、センスアンプ１３１は、初期状態において、電圧が不確定のノードを有するものであれば、他のタイプであっても良く、本発明を適用して同様の効果を得ることができる。また、転送ゲートＭＴ６は、Ｎチャネル型のＭＯＳトランジスタ、あるいは、ＣＭＯＳのトランスファゲートで形成することもできる。

（スタートアップ回路の構成）
スタートアップ回路１３２の第１の構成例について、図６を参照して説明する。図示のように、Ｐチャネル型の第７のＭＯＳトランジスタＭＴ７と抵抗素子Ｒ１が直列に接続されている。ＭＴ７のゲートは、ＭＴ７とＲ１の接続ノードに接続される。つまり、ＭＴ７はダイオード接続されており、ダイオードとして働く。ＭＴ７のソースには電源電圧Ｖddが印加され、抵抗素子Ｒ１の一方の端子は接地されている。ＭＴ７とＲ１の接続ノードが出力端子となる。ＭＴ７とＲ１には、電流ｉが定常的に流れる。

出力端子には、出力キャパシタＣoutが接続されるが、この出力キャパシタＣoutは、次段のＭＴ６、センスアンプ１３１が有する寄生容量である。いま、抵抗素子Ｒ１が十分大きな抵抗値を持っているとすると、出力端子から出力される出力電圧Ｓoutは、（Ｖdd−Ｖtp）という値になる。出力電圧Ｓoutは、ＭＴ７の個数によって調節することができる。例えば、２個のＭＴ７を直列接続すると、出力電圧Ｓoutは、（Ｖdd−２Ｖtp）という値になる。このスタートアップ回路１３２は、少ない素子数で形成することができるが、消費電流の低減と高速動作を両立させることができない。つまり、消費電流を低減するために、抵抗素子Ｒ１の抵抗値を大きくすると、出力キャパシタＣoutを充電する能力が低下してしまう。逆に、駆動能力を高めるために抵抗素子Ｒ１の抵抗値を小さくすると、消費電流が増加してしまう。

そこで、スタートアップ回路１３２の第２の構成例を図７に示す。このスタートアップ回路１３２は２段構成になっており、消費電流の低減と、高速動作の両立させることができる。１段目において、Ｐチャネル型の第８、第９のＭＯＳトランジスタＭＴ８、ＭＴ９が直列接続され、さらにこれにＮチャネル型の第１０のＭＯＳトランジスタＭＴが直列に接続されている。第１０のＭＯＳトランジスタＭＴ１０のゲートには電源電圧Ｖddが印加されている。ＭＴ８、ＭＴ９のゲートとドレインは、それぞれ共通接続されている。つまり、ＭＴ８、ＭＴ９はダイオードとして働き、ＭＴ１０は抵抗素子として働く。ＭＴ１０のチャネル長を長くすることにより、ＭＴ１０に高抵抗値を持たせる。すると、ＭＴ９とＭＴ１０の接続ノードから、（Ｖdd−２Ｖtp）という電圧が得られる。

２段目において、Ｐチャネル型の第１１のＭＯＳトランジスタＭＴ１１とPチャネル型の第１２のＭＯＳトランジスタＭＴ１２が直列接続され、ＭＴ１１のソースに電圧Ｖddが印加され、ＭＴ１２のドレインは接地されている。ＭＴ１１のゲートには接地電圧が印加される。つまり、ＭＴ１１は抵抗素子として働く。このＭＴ１１も高抵抗値を持っている。そして、ＭＴ１２のゲートに１段目からの電圧（Ｖdd−２Ｖtp）が印加されている。

ＭＴ１１とＭＴ１２の接続ノードが出力端子である。出力端子には、出力キャパシタＣoutが接続されるが、この出力キャパシタＣoutは、次段のＭＴ６、センスアンプ１３１が有する寄生容量である。ＭＴ１２は低いオン抵抗を有している。このスタートアップ回路１３２によれば、出力キャパシタＣoutの端子電圧、出力電圧Ｓoutが（Ｖdd−Ｖtp）に到達するまで、出力キャパシタＣoutは高速に充電され、充電された後は、ＭＴ１２はオフする。出力電圧Ｓoutは、（Ｖdd−Ｖtp）に安定化する。したがって、消費電流の低減と、高速動作の両立させることができる。尚、出力電圧Ｓoutは、１段目の直列接続されるＭＯＳトランジスタの個数によって調節することができる。

このような図７のスタートアップ回路１３２は、出力キャパシタＣoutの容量値が大きい場合に有効である。このスタートアップ回路１３２は、特に、図８に示すように、１つのスタートアップ回路１３２が複数のセンスアンプ１３１−１〜１３１−ｋに共通に設けられている場合に有効である。これは、複数のセンスアンプ１３１−１〜１３１−ｋに付随する寄生容量が大きくなるため、スタートアップ回路１３２の出力キャパシタＣoutの容量値が大きくなるからである。この場合、複数のセンスアンプ１３１−１〜１３１−ｋは、メモリアレイ領域１０から同時に読み出される複数のビットデータに対応している。そして、複数のセンスアンプ１３１−１〜１３１−ｋから出力電圧Ｖout1〜Ｖoutkが得られる。

半導体記憶装置の回路ブロック図である。 スプリットゲート型のメモリセルを示す断面図である。 本発明の実施形態による半導体記憶装置の読み出し回路の回路図である。 ＭＯＳトランジスタの断面図である。 本発明の実施形態による半導体記憶装置の読み出し回路の動作を説明する図である。 スタートアップ回路の第１の構成例を示す回路図である。 スタートアップ回路の第２の構成例を示す回路図である。 スタートアップ回路とセンスアンプの関係を示す図である。

符号の説明

１０ メモリアレイ領域 １１ ロウデコーダ １２ カラムデコーダ
１３ 読み出し回路
ＢＬ0〜ＢＬ5 ビット線 ＷＬ0〜ＷＬ3 ワード線 ＳＬ0〜ＳＬ3 ソース線
１０１ 半導体基板 １０５ ゲート絶縁膜
１０９ フローティングゲート １０９ａ 突起部 １１０ トンネル絶縁膜
１１２ コントロールゲート １１３ ドレイン領域 １１４ ソース領域
１１５ チャネル領域

Claims (4)

1. メモリセルからのデータ電圧がゲートに印加された第１のトランジスタと、リファレンス電圧がゲートに印加された第２のトランジスタと、前記第１のトランジスタに直列に接続され、ゲートが前記第１のトランジスタとの接続ノードに接続された第３のトランジスタと、前記第２のトランジスタに直列に接続され、ゲートが前記第３のトランジスタのゲートに接続された第４のトランジスタと、を備え、前記データ電圧と前記リファレンス電圧との差を増幅して出力するセンスアンプと、
   前記接続ノードの電圧を所定電圧に初期設定するスタートアップ回路と、
   前記スタートアップ回路により前記接続ノードの電圧を所定電圧に設定した後に、
   前記センスアンプを活性化させる制御スイッチと、を備えることを特徴とする半導体記憶装置の読み出し回路。
2. 前記スタートアップ回路は、電源電圧と接地の間に直列接続されたダイオードと抵抗素子を備え、前記ダイオードと抵抗素子の接続ノードから前記所定電圧を出力することを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
3. 前記スタートアップ回路は、電源電圧と接地の間に直列接続されたダイオードと抵抗素子と、
   第１の端子と第２の端子を有し、前記第１の端子が接地されたキャパシタと、
   前記キャパシタの第２の端子に接続され、ダイオードと抵抗素子の接続ノードの電圧に応じて、前記キャパシタの前記第２の端子の電圧が前記所定電圧になるまで前記キャパシタを充電し、充電が完了した時にオフするスイッチング素子と、を備えることを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
4. 前記スタートアップ回路は複数のセンスアンプに共通に設けられていることを特徴とする請求項３に記載の半導体記憶装置の読み出し回路。

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