JPS61126684A - メモリを内蔵した半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには再書込み可能
な読出し専用の半導体記憶装置が搭載された半導体集積
回路に適用して有効な技術に関し。

例えばＥＦＲＯＭ（エレクトリカリ・プログラマブル・
リード・オンリ・メモリ）を内蔵したシングルチップ・
マイクロコンピュータに利用して有効な技術に関する。

［背景技術］ シングルチップ・マイクロコンピュータ（以下シングル
チップマイコンと称する）のようなデータ処理用ＬＳＩ
（大規模集積回路）においては、システムの動作プログ
ラム等を格納するためのＲＯＭ（リード・オンリ・メモ
リ、以下ロムとも記す）と呼ばれる読出し専用の記憶装
置を一体に有するものがある。従来、シングルチップマ
イコンにおける上記内蔵ＲＯＭは、一般に再書込み不能
なマスクＲＯＭで構成されることが多いが、ＥＦＲＯＭ
　（イーピーロム）と呼ばれる再書込み可能なメモリが
パッケージ上に搭載されてものもある。

なお、チップ上にマスクＲＯＭが内蔵されたシングルチ
ップマイコンについてハ、（株）日立製作所が１９８２
年９月に発行した半導体データブックｒ８／１６ビツト
マイクロコンピユータ」第４５頁〜第８２頁に、またＥ
ＰＲＯＭ搭載型のシングルチップマイコンについては、
同データブック第３５０頁〜第３８９頁に比較的に詳し
く説明されている。

ところで、上記のようなＲＯＭ搭載（オンチップのもの
も含む）のシングルチップマイコンにおいては、ＲＯＭ
の読出しサイクル中連続してセンスアンプ（読出し回路
）が動作されるように構成されていた。しかしながら、
シングルチップマイコンに搭載されたＲＯＭは、読出し
サイクル中連続してセンスアンプを動作させる必要はな
く、読出しデータの出力が確定した後は、これをラッチ
してやればセンスアンプは動作させる必要がない。

従って、従来のシングルチップマイコンは、センスアン
プにおける消費電力に無駄が多いという不都合があるこ
とが本発明者によって明らかにされた。

なお、従来スタティックＲＡＭのような半導体メモリで
は、低消費電力化のため、読出しデータの出力が確定し
た後にセンスアンプの動作を停止させるようにしたもの
も提案されている。しかしながら、スタティックＲＡＭ
のようなオンチップ型でない単品としてのメモリでは、
マイコンなどから供給されるチップイネーブル信号のよ
うな制御信号によって動作されるようになっており、外
部からタイミングパルス（クロック）が与えられるわけ
ではい。そのため、消費電力を減らすためセンスアンプ
をダイナミックに動作させるには。

外部から供給されるアドレス信号の変化を検出してタイ
ミング信号を形成するアドレス変化検出回路のようなタ
イミング発生回路を内部に設けなければならず、アドレ
ス入力数が多い程、その回路が大規模かつ複雑になって
しまう。

［発明の目的］ この発明の目的は、ＲＯＭが搭載されたＬＳＩにおいて
、アドレス変化検出回路のような複雑な回路を設けるこ
となく、消費電力の低減を図ることにある。

この発明の他の目的は、ＲＯＭが搭載されたＬＳＩにお
いて、センスアンプの停止タイミングを正確に検出でき
るような技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＲＯＭが搭載されたシングルチップマイコン
のようなデータ処理用ＬＳＩでは、内部にタイミングを
示すクロックがあることに着目し、このクロックを利用
してＲＯＭ読出し時に、読出しサイクルに入っても直ぐ
にはセンスアンプを起動させず、ＲＯＭ内のワード線が
選択されデータ線のレベルが確定する頃にセンスアンプ
を起動させるとともに、データ読出し後はセンスアンプ
の出力をラッチしてからセンスアンプを停止させるよう
にすることによって、センスアンプの動作期間を短縮さ
せ、これによってアドレス変化検出回路のような複雑な
タイミング発生回路を設けることなく消費電力を低減さ
せる。

また、内蔵ＲＯＭのメモリアレイとは別にダミーのメモ
リアレイとそのセンスアンプを設け、ダミーのメモリア
レイには読出しによって必ずデータ線レベルが変化する
ようなデータを予め入れておき、このダミーメモリアレ
イのデータを読み出して検出することによって、センス
アンプの動作期間を必要最小限にさせるようなセンスア
ンプ停止タイミングを正確に検出できるようにするとい
う上記目的を達成するものである。

以下図面を用いてこの発明を具体的に説明する。

［実施例］ 第３図は、本発明が適用されるシングルチップマイコン
の構成の一例を示すもので、同図に示されている各回路
部分は、シリコンのような一個の半導体基板上に形成さ
れる。

この実施例のシングルチップマイコンは、特に制限され
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ（以下ＣＰＵと称する）１と
、このＣＰＵＩの動作プログラム等が格納されたプログ
ラム・ロム２．主にＣＰＵＩの作業領域を提供するＲＡ
Ｍ　（ランダム・アクセス・メモリ）３、シリアル・コ
ミュニケーション・インタフェース回路４、タイマ回路
５および４つの入出カポ−トロミル６ｄ等から構成され
、これらの回路は内部アドレスバス７ａおよび内部デー
タバス７ｂを介して互いに接続されている。

上記ＣＰＵＩは、その詳細を図示しないが、次に読出す
命令やデータのアドレスを保持するプログラムカウンタ
、プログラムの命令が順番にフェッチされる命令レジス
タ、マイクロプログラムが格納されたマイクロＲＯＭも
しくはランダム・ロジック回路からなり命令レジスタに
フェッチされた命令に応じた制御信号を形成する制御部
と、アキュームレータ等の各種レジスタやＡＬＵ　（演
算論理ユニット）等からなる実行ユニットとによって構
成されている。

上記入出カポ−トロａ〜６ｄのうち、ポート６ｄにはア
ドレスバス７ａとデータバス７ｂが接続され、ポート６
ｃにはマルチプレクサ８を介してアドレスバス７ａとデ
ータバス７ｂが接続可能にされている。また、適当な外
部端子を所定の状態に設定することにより、マイコンの
リセット後の動作モードを決定するモード切換回路９が
設けられている。入出カポ−トロｄは、このモード設定
回路９によって、データ入出力機能もしくはアドレス出
力機能を持つように動作され、また、ポート６ｃは同様
に、モード切換回路９による制御によってデータ入出力
機能もしくはデータバスとアドレスバスをマルチプレッ
クスする機能を持つように動作される。

これによって、この実施例のシングルチップマイコンは
、そのアドレス空間が拡張可能にされている。

そして、この実施例では、上記プログラム・ロム２は、
特に制限されないが、例えば４に×８ビットのような記
憶容量をもつ再書込み可能なＥＰＲＯＭで構成されてい
る。

また、上記シングルチップマイコンは、内部にプログラ
ム・ロム２を選択動作させるためのアドレスデコーダ１
０を有しており、ＣＰＵＩからアドレスバス７ａ上に出
力されたアドレスデータがプログラム・ロム（ＥＰＲＯ
Ｍ）２に与えられたアドレス範囲に入っているときは、
これをデコードすることによりアドレスデコーダ１０か
らイネーブル信号φＥが出力されてプログラム・ロム２
が動作状態にされるようになっている。

モード切換回路９は、専用に設けられたモード設定用外
部端子１１の入力状態によって、通常のマイクロコンピ
ュータとして動作するモード（以下マイコンモードと称
する）であるのか、プログラム・ロム２へのデータ書込
みモード（以下ＥＰＲＯＭモードと称する）であるのか
識別し、それに応じてマイコン内部の動作モードを決定
する。

モード切換回路９によって内部がＥＰＲＯＭモードに設
定されると、プログラム・ロム２とデータ入力に必要な
入出力ポート以外の回路（ＣＰＵＩやＲＡＭ３等）は、
内部アドレスバス７ａとデータバス７ｂから切り離され
る。これによって、チップ外部からはＥＰＲＯＭのみし
か見えないようにされる。このＥＰＲＯＭモードのとき
には、内部のクロック信号φ１．φ２も形成されず、プ
ログラム・ロム（ＥＰＲＯＭ）２は、スタティック動作
される。

なお、第３図におけるＣＰＵＩ内には１図示しないが、
外部から供給される４ＭＨｚのような原発振信号を分周
して、第５図に示すように、互いにロウレベルの期間が
オーバーラツプしないように半周期だけ位相のずれた２
つの内部クロック信号φ１．φ２と、これらの内部クロ
ック信号φ１゜φ２の１／２の周波数を持ちクロックφ
１とほぼ位相の等しい外部周期信号Ｅを形成するクロッ
クパルス・ジェネレータが設けられている。そして。

内部クロック信号φ１．φ２は、プログラム・ロム２内
のコントロール回路（後述）等チップ内の各回路ブロッ
クに供給され、それらの回路をＣＰＵ１と同期して動作
させる。

また、上記外部同期信号Ｅは、シングルチップマイコン
の外部へ出力され、システムクロックとして周辺装置に
供給されるようにされている。

第４図はＥＰＲＯＭからなる上記プログラム・ロム２の
一実施例を、また第５図はそのタイミングチャートを示
す。

この実施例のプログラム・ロム２は、特に制限されない
が、メモリアレイが８つのメモリブロック２０ａ〜２０
ｈに分割され、各メモリブロックはマトリックス状に配
設された２５６Ｘ１６個のＦＡＭＯＳ　（フローティン
グゲート型ＭＯＳトランジスタ）から成る不揮発性メモ
リセルＭＣから成る。

また、上記メモリブロック２０ａ〜２０ｈと並んで２５
６個のメモリセルがデータ線に沿って一列に配設された
ダミーメモリアレイ２１が設けられている。

上記メモリブロック２０ａ〜２０ｈとダミーメモリアレ
イ２１内の２５６本のワード線Ｗ１〜Ｗ２５６は、それ
ぞれ連続して形成され、アドレスバス７ａ上のアドレス
信号Ａｏ−Ａフを取り込んでデコードするＸデコーダ２
２によって、そのうち一本が選択レベルにされる。メモ
リセルＭＣを構成するＦＡＭＯＳは、予め書込みが行な
われていると、すなわちフローティングゲート電極に対
する電荷の注入が行なわれていると、しきい値電圧がワ
ード線Ｗ１〜Ｗ６４の選択レベル（約５Ｖ）よりも少し
高くなるようにされる。また、書込みが行なわれていな
いいわゆる消去状態のＦＡＭＯＳのしきい値電圧は、ワ
ード線の選択レベルよりも低くされる。

従って、Ｘデコーダ２２によって選択レベルにされたワ
ード線にコントロールゲート電極が接続されている各行
のＦＡＭＯＳ　（メモリセルＭＣ）は、書込みもしくは
消去状態に応じて、それぞれが非導通状態もしくは導通
状態にされる。

上記メモリブロック２Ｏａ内の各列のドレイン端子が接
続された１６本のデータ線ＤＬ１〜ＤＬ１６は、それぞ
れＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ
）からなり、Ｙデコーダ２３によってそのうち一つがオ
ン状態にされるカラムスイッチＱｃ１〜ＱＣ１８を介し
て共通データ線ＣＤＬ１に接続されるようにされている
。他のメモリブロック２０ｂ〜２Ｏｈ内の各データ線も
カラムスイッチ回路２４ｂ〜２４ｈによって共通データ
線ＣＤＬ２〜ＣＤＬａに接続されるようにされている。

Ｙデコーダ２３は、アドレスバス７ａからアドレス信号
穴８〜Ａ１１を取り込んでこれをデコードすることによ
り、データ線の選択信号を形成してカラムスイッチＱＳ
１〜Ｑｌｌ　６のゲート端子に印加していずれか一つを
オンさせる。

各メモリブロック２０ａ〜２０ｈごとに設けられた上記
共通データ線ＣＤＬ１〜ＣＤＬ８は、それぞれデプレッ
ション型ＭＯ８ＦＥＴからなる制御用トランジスタＱｗ
ｌ〜Ｑ　ｗ　ａを介して読出し回路２５ａ〜２５ｈに接
続されている。

特に制限されないが、ダミーメモリアレイ２１内のダミ
ーデータ線ＤＬｄは、常時オン状態にされたダミーカラ
ムスイッチＱｃｄおよびダミー書込み制御用ＭＯ８ＦＥ
ＴＱｗｄを介してダミー用の読出し回路２６に接続され
ている。データ読出し時には、モード切換回路９から出
力されるモード指定信号ＥＰＭおよび外部から入力され
る制御信号に基づく書込み制御信号１Ｔによって、共通
データ線ＣＤＬＩ〜ＣＤＬ８に接続された書込み制御用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｗ　１〜Ｑ　ｗ　ａが導通
状態にされ、読出し回路２５ａ〜２５ｈによってデータ
線のレベルがそれぞれ増幅されて読出し信号り。

〜Ｄ７が形成され、データバス７ｂ上に出力される。

このとき、後に詳述するように、ダミーデータ線ＤＬｄ
のレベルをダミー用の読出し回路２６で検出することに
より、読出し終了タイミングを知り、後述のコントロー
ル回路２７から出力される制御信号ＳＡＣやＬＴＣ等を
変化させて読出し回路２５ａ〜２５ｈや２６を制御する
ようになっている（第５図参照）。

一方、上記各メモリブロック２０ａ〜２０ｈ内の各メモ
リセルを構成するＦＡＭＯ８のソース端子は、各列ごと
に共通ソース線Ｃｓ１〜Ｃｓ　１　Ｂに接続され、これ
らの共通ソース線Ｃｓ　１〜Ｃｓ１Ｇは、各列ごとに並
列に接続された一対のエンハンスメント型Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　Ｎ　１〜Ｑ　Ｎ　８とデプレッション型
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ　１〜Ｑ　Ｄ　８を介し
て回路の接地点に接続されている。このそれぞれ一対（
７）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｎ１〜Ｑ　Ｎ　ａと
ＱＤ１〜Ｑ　ｏ　ａは、書込み制御信号ｉτによって制
御される。

すなわち、データ読出し時には、ハイレベルの書込み制
御信号ｉτがゲート端子に印加されることにより、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｎ　１とＱＤＩが共にオンされ
て共通ソース線Ｃｓ　１〜Ｃｓ６を接地点に接続させる
。また、データ書込み時には、ロウレベルの書込み制御
信号τがゲート端子に印加されることにより、デプレッ
ション型ＭＯ３ＦＥＴＱ　Ｄ　１のみがオンされ、適当
な大きさの抵抗を介して共通ソース線Ｃｓ１〜Ｃｓ６が
接地点に接続された状態になる。

その結果、書込み時に共通ソース線から接地点に向かっ
て電流が流れて共通ソース線の電位が上がり、これによ
って選択されていないメモリセルにリーク電流が流され
るのが防止される。

上記の場合、共通ソース線Ｃｓ１〜Ｃｓ６と接地点との
間に接続されるトランジスタは、デプレッション型Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ　１〜Ｑ　ｏ　ａのみでもよ
いが、この実施例では、これと並列にエンハンスメント
型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｎ　１〜Ｑ　Ｎ　８を接
続することによって、読出し時の共通ソース線の抵抗値
を下げられるようになっている。

共通ソース線Ｃｓｌ〜Ｃｓ６の抵抗値が下がることによ
り、読出し時のデータ線のレベル差を大きくすることが
できる。

特に制限されないが、この実施例では、８つのメモリブ
ロック２０ａ〜２０ｈおよびダミーメモリアレイ２１に
対して、それぞれＭＯ３ＦＥＴＱ８、〜Ｑ　Ｎａ　ｔ　
Ｑ　ｏ　１〜Ｑ　ｏ　Ｂが設けられ、各共通ソース線を
接地点に接続させるようにされている。

また、上記各メモリブロック２０ａ〜２０ｈごとに設け
られた共通データ線ＣＤＬ、〜ＣＤＬ８には、書込み回
路２８ａ〜２８ｈが接続されており、この書込み回路２
８ａ〜２８ｈによって各メモリセルへのデータの書き込
みが行なわれる。書込み回路２８ａ〜２８ｈは、所定の
ピン（マイコンモードでの信号ピンと共用されている）
に、マイコンモードで印加される電源電圧（５ｖ）より
も高い例えば１２．５Ｖのような書込み電圧ＶＰＰが印
加され、また、第３図に示したモード切換回路９がモー
ド設定用端子１１の入力状態によりＥＰＲＯＭモードで
あると判断したときに、モード切換回路９から出力され
るモード指定信号ＥＰＭに基づいて書込み動作を行なう
。

すなわち、ＥＰＲＯＭモードで書込み回路２８ａ〜２８
ｈは、そのとき外部からデータバス７ｂ上にのせられて
いるデータＤｉｎＯ〜Ｄｉｎ７を取り込みそのデータに
応じた電圧を発生して、メモリブロック２０ａ〜２０ｈ
の共通データ線ＣＤＬ１〜ＣＤＬ８に印加する。共通デ
ータ線ＣＤＬ１〜ＣＤＬ、に印加された書込み電圧は、
そのときＹデコーダ２３によって選択的にオンされてい
るカラムスイッチＱｃを通してデータ線ＤＬに供給され
る。

また、ＥＰＲＯＭモードでは、Ｘデコーダ２２がマイコ
ンモードでの選択レベル（５ｖ）よりも高い１２．５Ｖ
のようなレベルの選択信号をいずれか一本のワード線に
供給する。

選択されたメモリセルに書き込みを行なう場合、そのメ
モリセルのコントロールゲート電極には。

Ｘデコーダ２２によって１２．５Ｖのような高い選択信
号が印加され、かつ書込み回路２８ａ〜２８ｈによって
１２．５Ｖのような高い書込み電圧がカラムスイッチＱ
ｃを通してそのドレイン端子が接続されているデータｌ
１ＤＬに供給される。これによって、選択されたメモリ
セルのフローティングゲートに電荷の注入が行なわれ、
書込み状態にされる。

このとき、共通データ線ＣＤＬ１〜ＣＤ　ｔ、ａに接続
された制御用トランジスタＱｗ１〜Ｑｗ６は、モード切
換回路９から出力されるモード指定信号ＥＰＭおよび外
部から入力される制御信号に基づくロウレベルの書込み
制御信号τが印加されるため、読出し回路側の電位がお
よそ３Ｖ以上になるとカヅトオフ状態にされる。そのた
め、書込み回路２８ａ〜２８ｈから共通データ線ＣＤＬ
１〜ＣＤＬ、　６に供給された高い書込み電圧を読出し
回路２５ａ〜２５ｈに伝えなくなる。

なお、上記の場合、ダミーメモリアレイ２１を構成する
ダミーメモリセルは、後述のごとく必ず消去状態に対応
するデータを読み出すようにされるので、ダミーメモリ
セルに対するデータの書込みは行なう必要がない。

次に、上記コントロール回路２７の入出力信号のタイミ
ングを第５図を用いて説明する。

制御信号ＳＡＣは、システムクロックＥと内部クロック
信号φ１に基づいて、コントロール回路内で形成される
クロックφｉに同期してロウレベルに変化される。クロ
ックφｉは、システムクロックＥのロウレベル期間中の
みクロックφ１と同期して同じように変化する信号で、
コントロール回路２７はこのクロックφｉを読出し回路
２５ａ〜２５ｈと２６に送ってこれを初期状態にさせる
。

そして、この読出し回路イニシャライズ用のクロックφ
ｉの立下がりに同期してハイレベルに変化される制御信
号ＳＡＣによって読出し回路２５ａ〜２５ｈおよび２６
の動作が開始される。

コントロール回路２７は、制御信号ＳＡＣの立下がりに
同期してプリチャージ信号φｐをロウレベルにさせて読
出し回路２５ａ〜２５ｈと２６に供給して内部のセンス
アンプ（後述）のプリチャージを開始させる。そして、
コントロール回路２７内に設けられたレベル検出手段で
ダミーデータ線ＤＬｄのレベルを検出し、ダミーデータ
線ＤＬｄが所定のレベル以上に立ち上がったとき、上記
プリチャージ信号φＰを立ち上げるようになっている。

そして、プリチャージが終了するとコントロール回路２
７は、Ｘデコーダ２２の駆動信号φＸを立ち上げてＸデ
コーダ２２を駆動させる。これによって１選択された一
本のワード線Ｗのレベルが立ち上がり、一定時間後に読
出し回路２５ａ〜２５ｈから出力される読出しデータＤ
Ｏ〜Ｄ７と。

ダミー用読出し回路２６から出力されるダミー読出しデ
ータＤｄが変化する。

コントロール回路２７は、このダミー読出しデータＤｄ
を監視して、データが確定した時点で制御信号ＳＡＣを
ハイレベルに変化させて、読出し回路２５ａ〜２５ｈと
２６の動作を停止させる。

また、コントロール回路２７は、上記Ｘデコーダ２２の
駆動信号φＸの立上がりと同期して、読出し回路２５ａ
〜２５ｈと２６に供給する制御信号ＬＴＣをハイレベル
に変化させる。すると、読出し回路２５ａ〜２５ｈおよ
び２６内のラッチ回路（後述）がラッチ動作を開始し、
センスアンプの出力を取り込む。そして、上記制御信号
ＳＡＣの立上がりによって読出し回路２５ａ〜２５ｈ。

２６の動作が停止されるのと同期して制御信号ＬＴＣが
ロウレベルに変化され、これによってラッチ回路がデー
タのラッチを終了しそのデータを保持する状態に移行す
る。ラッチ回路がデータを保持している間、読出し回路
２５ａ〜２５ｈのデータはデータバス７ｂ上に出力され
る。

次に第１図には、上記読出し回路２５ａ〜２５ｈのうち
の１つの回路２５ａの具体的な回路構成の一例と、それ
に接続されたメモリアレイの一部が示されている。

なお、以下特に言及しない限り１回路を構成する各ＭＯ
５ＦＥＴはＮチャンネル形に形成されているものとする
。

同図には、理解を容易にするためメモリアレイ内のメモ
リセルを構成する一つのＦＡＭＯ３Ｑｆと複数個のカラ
ムスイッチのうち一つが代表的に示されており、このＦ
ＡＭＯ５Ｑｆのソース端子が接続されたノードｎ１が第
４図における共通ソース線Ｃ８に、またドレイン端子が
接続されたノードｎ２がデータ線ＤＬに相当する。デー
タ線ＤＬに相当するノードｎ２にカラムスイッチＱｃが
接続されているｓＱｗで示されているのは、書込み制御
用トランジスタである。従って、カラムスイッチＱｃと
トランジスタＱｗの接続ノードｎ３が共通データ線ＣＤ
Ｌに相当する。

上記ＦＡＭＯ３Ｑｆのゲート端子には、第４図のＸデコ
ーダ２２から出力される選択信号Ｘがワード線（Ｗ、〜
Ｗｚｓｓ）を介して印加され、カラムスイッチＱｃのゲ
ート端子には、Ｙデコーダ２３から出力される選択信号
Ｙが印加される。また、書込み制御用トランジスタＱｗ
のゲート端子には、制御信号７丁が印加される。

読み出し回路２５ａは、センスアンプＳＡとラッチ回路
３４及び出力回路ＯＣとからなる。出力回路ｏＣは、ラ
ッチ回路３４とデータバスとの間に配置されたトライス
テート回路からなる。

センスアンプＳＡは、特に制限されないが、図示のよう
に、ＰチャンネルＭＯＳ　Ｆ　Ｅ　ＴＱｌ、Ｑ３ｒ　Ｑ
ｓ　ｒ　ＱａとＮチャンネルＭＯ３ＦＥＴＱ２゜Ｑ４．
Ｑａ及びＱ７と、ＣＭＯＳインバータ３３とから構成さ
れている。“ Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１は、制御信号ＳＡＣによ
ってスイッチ制御され、定電流源として動作される。

ＭＯＳＦＥＴＱ２は、信号φｉによってスイッチ制御さ
れ、ノードｎ４をディスチャージさせるため設けられて
いる。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３ないしＱ７は、全体とし
て１つの差動増幅回路を構成している。すなわち、Ｐチ
ャンネ／Ｌ／　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａ　及びＱ
ｓ！！、Ｎチャンネル入力差動増幅Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　４及Ｑ６のカレントミラー負荷を構成し、Ｎチ
ャンネルＭＯ５ＦＥＴＱフは、動作電流源を構成してい
る。

ＭＯＳＦＥＴＱ４は、そのゲートがノードｎ４に結合さ
れ、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｅは、そのゲートが図
示しない基準電圧源に結合されている。基準電圧源は、
特に制限されないが例えば抵抗分圧回路から構成され、
電源電圧Ｖｃｃを受けることによって、上記差動増幅回
路に供給するための適当なレベルの基準電圧Ｖ　ｒ　ｅ
　ｆを出力する。

ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａは、プリチ
ャージＭＯ５ＦＥＴである。

この構成の読み出し回路２５ａの動作は１次のようにな
る。

先ず、クロックφｉが第５図りに示されたようにハイレ
ベルにされると、これに応じてＭＯＳＦＥＴＱ２がオン
状態にされる。ノードｎ４は１ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　２によってほぼＯボルトのレベルにイニシャライズさ
れる。

次に、クロックφｉがロウレベルに立下げられるとそれ
に同期して制御信号ＳＡＣ及びプリチャージ信号φＰが
それぞれ第５図Ｅ及びＦに示されたようにロウレベルに
立下げられる。特に制限されないが、制御信号ＳＡＣは
、制御信号ＳＡＣがロウレベルにされることと同期して
ハイレベルにされる。

ＭＯ８ＦＥＴＱフは、制御信号ＳＡＣがハイレベルにさ
れることによって導通状態にされる。これに応じて、前
記差動増幅回路に動作電流が流され始める。この場合、
出力ノードｎ５の電位は。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａがロウレベルのプリチャ
ージ信号φｐによってオン状態にされているので、プリ
チャージレベル（ハイレベル）にされる、なお、信号φ
ｐとＳＡＣが上記のようなタイミングにされる場合、差
動増幅回路の出力ノードｎ５がプリチャージレベルにさ
れるにかかわらずに、その差動増幅回路に動作電流が流
れることになる。このようなプリチャージ期間における
動作電流の発生は、例えば制御信号ＳＡＣがハイレベル
にされるタイミングを、プリチャージ信号ψＰが再びハ
イレベルにされるタイミングと実質的に同じタイミング
か又はそれ以上遅延されたタイミングまで遅延させるこ
とによって実質的に零にできる。但しこの場合、制御信
号ＳＡＣを形成する図示しない回路がいくぶん複雑にな
る点を注意する必要がある。

第１図のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２は、タイミング
信号φｉが第５図に示されるようにロウレベルにされる
ことによってオフ状態にされる。

プリチャージ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１は、制御
信号ＳＡＣが第５図Ｅに示されたように、ロウレベルに
されることによって導通状態にされる。これによって、
ノードｎ４は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１を介して
充電され始める。

ここで、第４図のアドレスバス７ａに供給されるアドレ
ス信号ＡＯないしＡ１１は、システムクロックＥが第５
図Ａに示されたようにロウレベルにされると、それに同
期してそれぞれレベルが確定される。これに応じて、Ｙ
デコーダ２３の出力は、信号ＳＡＣがロウレベルにされ
る以前にそのレベルが決定されている。すなわち、アド
レスバスＡ８〜Ａ１１に対応された１つのカラムスイッ
チがオン状態にされている。

それ故に、選択データ線Ｉ）Ｌ（ノードｎｚ）は。

制御信号ＳＡＣがロウレベルにされると、制御用ＭＯＳ
ＦＥＴＱｗ、及びカラムスイッチＱｃを介してプリチャ
ージされ始める。

第４図の読み出し回路２６は、第１図の読み出し回路２
５ａと実質的に同じ構成にされているにれによって、第
４図のダミーメモリアレイにおけるデータ線（以下ダミ
ーデータ線と称する）ＤＬｄは、メモリアレイの選択さ
れるべきデータ線と同じタイミングをもって充電され始
める。特に制限されないが、ダミーデータ線ＤＬ（１と
読み出し回路２６との間に設けられたＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｃｄとＱｗｄは、カラムスイッチＱｃと制御
用ＭＯ５ＦＥＴＱｗのインピーダンスと実質的に等しい
インピーダンスを持つようにされる。

それ故に、メモリアレイにおける選択されるべきデータ
線のプリチャージ状態は、ダミーデータ線ＤＬｄによっ
てシュミレート可能にされる。

ダミーデータ線ＤＬｄのレベルは、第４図のコントロー
ル回路２７によって監視される。

ダミーデータ線ＤＬｄのプリチャージレベルが第５図Ｇ
に示されたような所定レベルに達すると、これに応じて
コントロール回路２７から出力されるプリチャージ信号
φｐは第５図Ｆに示されたようにハイレベルにもどされ
、駆動信号φＸは、第５図Ｈに示されたようにロウレベ
ルからハイレベルに変化される。

前記差動増幅回路の出力ノードｎＢに結合されたプリチ
ャージＭＯ５ＦＥＴＱａは、信号φｐがハイレベルにさ
れることによってオフ状態にされる。

第４図のＸデコーダ２２は、駆動信号φＸがハイレベル
にされることによって動作状態にされる。

これに応じて複数のワード線Ｗ１ないしＷ２ｓ６のうち
、アドレス信号へ〇ないしＡ７に対応された１つがほぼ
電源電圧Ｖｃｃに等しい選択レベル（ハイレベル）にさ
れる。

ここで、メモリセルとしてのＦＡＭＯ８Ｑｆは、予めの
書き込みデータに従って、高しきい値電圧と低しきい値
電圧のうちのいずれか一方のしきい値電圧を持つ。

ＦＡＭＯ３Ｑｆが高いしきい値電圧を持っている場合、
そのＦＡＭＯ３Ｑｆは、ワード線が選択レベルにされて
もオフ状態を維持する。それ故にこの場合、第１図の回
路ノードｎ４と回路の接地点との間に直流電流通路は形
成されない。ノードｎ４は、プリチャージレベル（ハイ
レベル）にされたままとなる、データ線ＤＬ（ノードｎ
２）も同様にプリチャージレベルにされたままとなる。

逆に、ＦＡＭＯ８Ｑｆが低しきい値電圧を持っているな
ら、そのＦＡＭＯ３Ｑｆは、ワード線が選択レベルにさ
れるとそれに応じてオン状態にされる。それ故に、この
場合は、回路ノードｎ４と回路の接地点との間に、制御
用ＭＯ３ＦＥＴＱｗ、カラムスイッチＱｃ、ＦＡＭＯＳ
Ｑｆ及びＭＯ８Ｆ　Ｅ　Ｔ　Ｑ　Ｎ　１及びＱＤＩから
成る直流電流通路が形成される。データ線ＤＬおよびノ
ードｎ４は、従って、ワード線が選択されると、それに
応じてそれぞれのレベルが低下され始める。

この実施例に従うと、ノードｎ４及びデータ線ＤＬのレ
ベルがプリチャージレベルから読み出し可能なレベルに
まで変化され終ったか否かを検出するために、ダミーデ
ータ線ＤＬｄのレベルが参照される。

ダミーメモリアレイ２１における各ＦＡＭＯＳトランジ
スタは、前述のように未書き込み状態とされ、低しきい
値電圧を持つようにされる。

それ故に、ダミーデータ線ＤＬｄは、ワード線の１つが
選択されると、それにおける充電電荷がＦＡＭＯＳトラ
ンジスタを介して放電され始めるので、その電位が第５
図Ｇに示されたように低下されるにのダミーデータ線Ｄ
Ｌｄのレベルは、読み出し回路２６によって検出される
。

読み出し回路２６の出力は、ダミーデータ線ＤＬｄのレ
ベルが所定レベルよりも低下されるとそれに応じて第５
図Ｊに示されたようにロウレベルからハイレベルへ変化
される。

コントロール回路２７は、読み出し回路２６の出力がハ
イレベルにされることによって、制御信号ＳＡＣ及びＳ
ＡＣをそれぞれ第５図Ｅに示されたようにハイレベル及
びロウレベルに変化させる。

これによって、プリチャージＭＯ３ＦＥＴＱ１は非導通
状態にされ、差動増幅回路は、非動□作状態にされる。

なお、読み出し回路２６のしきい値電圧は、コントロー
ル回路２７の動作遅延を考慮して、読み出し回路２５ａ
のそれに比べて若干高い値にされて良い。

第１図のクロックドインバータ３４からなるラッチ回路
の動作を制御するためのラッチ制御信号ＬＴＣは、特に
制限されないが、第５図上に示されているように、ダミ
ーメモリアレイの監視結果にもとづいてハイレベルにさ
れ、制御信号ＳＡＣ及びＳＡＣがそれぞれハイレベルと
、ロウレベルにもどされる前にロウレベルにされる。ク
ロックドインバータ３４は、ラッチ制御信号ＬＴＣがハ
イレベルにされているならその入力信号にかかわらずに
以前の入力信号に対応したレベルの出力信号を出力し、
制御信号ＬＴＣがロウレベルにされているならそのとき
の入力信号を取り込む。それ故に、クロックドインバー
タ３４の出力は、制御信号ＬＴＣの変化に応じて第５図
Ｋに示されたように変化される６ 第２図は、第１図のセンスアンプＳＡに換え得るセンス
アンプの回路図を示している。

この実施例では、上記制御用トランジスタＱｗのドレイ
ン端子（ノードｎ４）と電源電圧Ｖｃｃとの間に、カラ
ムスイッチＱｃを介して各データ線に読出し電流を流し
込むための定電流用ＭＯＳＦＥＴＱ、と、その電流を制
御する電流制御用Ｍ○Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２とが直列
に接続されている。このうちＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　１は、Ｐチャンネル形に形成され、そのゲート端子に
接地電位が印加されることにより、定電流源として動作
する。

上記ノードｎ４には、選択されたデータ線ＤＬ（ノード
ｎ３）のレベルを検出するレベル検出回路３１と、デー
タ線ＤＬのレベルに応じて上記型　。

流制御用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２のゲート電圧を
調整してデータ線に向かって流れる電流を制御する帰還
回路３２とが設けられている。

帰還回路３２は、ゲート端子がノードｎ４に接続される
ことによりデータ線ＤＬの電位によって電流が制御され
るＭＯＳＦＥＴＱａと、ゲート端子に前記コントロール
回路２７から出力される制御信号ＳＡＣが印加されるよ
うにされたＰチャンネル形のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　４とによって構成されている。そシテ、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ａ　トＱ　４　（７）接続ノードｎ５の
電位が上記電流制御用ＭＯ５ＦＥＴＱ２のゲート端子に
印加されている。

また、レベル検出回路３１は、上記ノードｎ４にソース
端子が接続されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓと、こ
のＭＯＳＦＥＴＱｓのドレイン端子と電源電圧Ｖｃｃと
の間に接続されたＰチャンネル形の負荷Ｍ○５ＦＥＴＱ
６とによって構成されている。上記ＭＯ３ＦＥＴＱｓの
ゲート端子には、帰還回路３２内のノードｎ５の電位が
印加され、データ線に接続された電流制御用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　２と同じようにオン、オフ制御される
。ＭＯＳＦＥＴＱｅのゲート端子には、データ線の読出
しレベルが出力されるノードｎ４の電位が印加され、抵
抗可変型の負荷素子として作用する。

上記レベル検出回路３１と帰還回路３２とによっていわ
ゆるセンスアンプが構成される。このセンスアンプ内に
は、上記ＭＯ３ＦＥＴＱｓ〜Ｑ６の他に、ノードｎ４と
接地点との間およびノードｎ５と接地点との間にそれぞ
れディスチャージ用のＭＯＳＦＥＴＱ７とＱ８が接続さ
れている。

一方のディスチャージ用ＭＯ８ＦＥＴＱ７のゲート端子
には、前記コントロール回路２７に供給されるイニシャ
ライズ・クロックφｉが印加され。

センスアンプの動作開始（制御信号ＳＡＣの立下がり）
に先立って、ノードｎ４の電荷を引き抜く。

他方のディスチャージ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａ
のゲート端子には、コントロール回路２７から出力され
る制御信号ＳＡＣが印加されており、センスアンプが動
作される前にオン状態にされていてノードｎ６の電荷を
引き抜き、センスアンプを停止状態に設定する。制御信
号ＳＡＣがロウレベレに変化されてセンスアンプが動作
され始めると、ＭＯ５Ｆ　Ｅ　Ｔ　Ｑ　７およびＱ８は
オフされて、回路の動作に何ら影響を与えなくなる。

上記レベル検出回路３１の出力ノードすなわちＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　ｓとＱ６の接続ノードｎ６には。

波形整形用のインバータ３３が接続され、インバータ３
３の出力はラッチ回路としてのクロックド・インバータ
３４に入力されている。そして、このクロックド・イン
バータ３４の出力がデータ出力用インバータ３５によっ
て増幅反転されてデータバス７ｂに出力されるようにさ
れている。

なお、特に制限されないが、上記各インバータ３３〜３
５は、０ＭＯ８（相補型ＭＯ３）型に構成されている。

また、クロックド・インバータ３４はコントロール回路
２７からの制御信号ＬＴＣによって制御されてラッチ動
作を行なう。

さらに、上記レベル検出回路３１内のノードｎ６と電源
電圧Ｖｃｃとの間には、出力レベル補正用のＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　９とプリチャージ用のＭＯＳＦＥＴＱ
ｐが接続されている。ＭＯＳＦＥＴＱｓとＱｐは、それ
ぞれＰチャンネル形の形成されている。上記プリチャー
ジ用ＭＯＳＦＥＴＱｐのゲージ端子には、コントロール
回路２７から出力されるプリチャージ信号φｐが印加さ
れており、上記制御信号ＳＡＣがハイレベルからロウレ
ベルに変化されてセンスアンプが動作を開始すると、先
ずこのプリチャージ信号φｐによってノードｎ６が電源
電圧Ｖｃｃまで押し上げられる。これによって。

読出しデータ出力Ｄ　ｏ　＝　Ｄフは、最初に必ずロウ
レベルにされる。

また、上記出力レベル補正用のＭＯＳＦＥＴＱ９のゲー
ト端子には、電源電圧Ｖｃｃのレベルを検出してそれに
応じた電圧を出力する電源電圧検出回路３６の出力電圧
Ｖｃｏが印加されている。これによって、センスアンプ
すなわちレベル検出回路３１の出力が、電源電圧Ｖｃｃ
のレベルに応じて補正されるようになっている。これに
ついては後で詳しく説明する。

次に、上記のごとき構成の読出し回路の動作は、次のよ
うになる。

コントロール回路２７から供給される制御信号ＳＡＣが
ハイレベルからロウレベルに変化すると、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　４がオンされ１Ｍ０３ＦＥＴＱａがオフ
されてセンスアンプの動作が開始される。

すなわち、制御信号ＳＡＣによってオンされたＭＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　４を通してノードｎ５八電荷が流れ込
んでノードｎ５のレベルが上昇される。これによって、
ＭＯ３ＦＥＴＱ２がオンされて、定電流用ＭＯ３ＦＥＴ
ＱＩから供給される電流がノードｎ４へ流れ込む、また
、このときまでに、Ｙデコーダ２３によってアドレス八
８〜Ａ１１に対応した一つのカラムスイッチＱｃがオン
されている。

そのため、ノードｎ４に流れ込んだ電流は１選択された
カラムスイッチＱｃを通ってデータ線ＤＬに流れ込み、
データ線をチャージアップさせる。

このときＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓもオンされるの
で、前述したようにプリチャージ信号φＰによってセン
スアンプの出力ノードｎ６の側からもプリチャージが行
なわれる。そのため、データ線ＤＬのプリチャージが速
やかに行なわれる。

°しかも、上記データ線のプリチャージは、ダミーメモ
リアレイ２Ｉ内でも行なわれるようにされており、コン
トロール回路２７はこのダミーメモリアレイ２１内のデ
ータ線ＤＬｄのレベルを監視して、所定レベル以上にな
ると上記プリチャージ信号φｐを立ち上げてプリチャー
ジを終了させる。

また、プリチャージ信号φＰの立上がりに同期してコン
トロール回路２７から出力される駆動信号φＸがハイレ
ベルに変化されてＸデコーダ２２が駆動され、これによ
って選択された一本のワード線のレベルが上昇される。

そして、プリチャージの終了時点で、クロックド・イン
バータ３４に供給される制御信号ＬＴＣがハイレベルに
変化され、センスアンプの出力を取り込み始める。しか
して、クロックド・インバータ３４がラッチ動作を開始
した時点でのセンスアンプ出力は、プリチャージによっ
て初めにハイレベルされているため、出力用インバータ
３５の出力は最初ロウレベルである。

上記のようにして、プリチャージが終了してからワード
線が立ち上がり始めると、これによって選択されたメモ
リセルのＦＡＭＯＳＱｆが書込み状態にあるか消去状態
にあるかで、しきい値電圧が異なるため、データ線ＤＬ
（ノードｎ２）の電位に差異が生じる。すなわち、選択
されたＦＡＭＯＳＱｆが書込み状態にあると、ワード線
の選択レベル（約５Ｖ）でＦＡＭＯＳＱｆはオフ状態に
されるため、データ線ＤＬ（ノードｎｚ）の電位はプリ
チャージ終了時と同じである。一方、選択されたＦＡＭ
ＯＳＱｆが消去状態にあると、ＦＡＭＯＳＱｆはオン状
態にされるため、データ線ＤＬの電位は低くなる。

このように差異の生じたデータ線ＤＬの電位がカラムス
イッチＱｃと書込み制御用トランジスタＱｗを通してノ
ードｎ４に伝わると、帰還回路３２内のＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓは、データ線電位が高い程１強くオンさ
れる。そして、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓが強くオ
ンされると、ノードｎ５の電位が下がり、電流制御用Ｍ
Ｏ３ＦＥＴＱ２が遮断される方向に移ることになる。

そのため、選択されたＦＡＭＯＳＱｆが書込み状態にあ
ると、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２が遮断されてデー
タ線ＤＬへ向かって流れる電流が制限され、ノードｎ４
の電位は高い所で平衡状態となる。一方。

選択されたＦＡＭＯＳＱｆが消去状態にあると、Ｆ　Ａ
ＭＯＳ　Ｑ　ｆが導通状態のため、データ線電位が低く
なりＭＯ５ＦＥＴＱ３は弱いオン状態にされて、ノード
ｎ３の電位が上がり、ＭＯ８ＦＥＴＱ２がオンされ続け
る。これによって、定電流用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｘから供給される定電流が、ＭＯ３Ｆ　Ｅ　ＴＱ２　
、　Ｑｗ、　Ｑ　ｃおよびＦＡＭＯＳＱｆさらにはＭＯ
８ＦＥＴＱＩ　１　＠　Ｑｚ　２を通って接地点へ流れ
る。その結果、インピーダンスの低いＦＡＭＯＳＱｆ側
に引かれてノードｎ４の電位が低い所で平衡状態となる
。

しかして、ノードｎ４に接続されたレベル検出回路３１
を構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５は、ノードｎ
５の電位によって上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２と
全く同じように動作される。そのため、選択されたＦＡ
ＭＯＳ　Ｑ　ｆが書込み状態にあると比較的電位の高い
ノードｎ４の電位によってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
ｓが遮断されて出力ノードｎ６の電位は高いレベルを維
持する。また、選択され九ＦＡＭＯ３Ｑｆが消去状態に
あると、ノードｎ４の電位に引かれて出力ノードｎ６の
電位が下がり、波形整形用インバータ３３の出力が反転
する。

このようにして、センスアンプの出力が確定するころ、
データ線レベルによって必ず読出しデータ（インバータ
３５の出力）が反転するようにされたダミーメモリアレ
イ２１の読出しデータを監視するコントロール回路２７
が、ダミー側の読出しデータの反転を検出してラッチ制
御信号ＬＴＣをハイレベルからロウレベルに変化させる
。これによって、クロックド・インバータ３４は、セン
スアンプ（インバータ３３）の出力のラッチを止め、直
前にラッチしていたデータを保持するようになる。

そして、このラッチ制御信号ＬＴＣの立下がりに同期し
て、コントロール回路２７から出力される制御信号ＳＡ
Ｃがロウレベルからハイレベルに変化される。すると、
　ＭＯＳ　Ｆ　Ｅ　ＴＱ４がカットオフされ、帰還回路
３２に電流が流されなくなるとともに、ＭＯ３ＦＥＴＱ
ａがオンされてノードｎ５がロウレベルに固定されてＭ
Ｏ３ＦＥＴＱｓがオフされ、レベル検出回路３１にも電
流が流されなくなってセンスアンプの動作が停止される
。

このように、上記実施例によれば、センスアンプがＣ：
ＭＯＳ回路で構成されてはいるものの、回路が動作して
いる間は帰還回路３２とレベル検出回路３１に流されて
いた電流が、制御信号ＳＡＣによってセンスアンプが動
作される時間だけに制限されるようになる。しかるに、
センスアンプの動作期間すなわち制御信号ＳＡＣのロウ
レベルの期間は、コントロール回路２７によって必要最
小限にされるため、センスアンプの消費電力が大幅に減
少される。

また、制御信号「τでかハイレベルにされるとＭＯ３Ｆ
ＥＴＱ２もオフされるため１選択されたメモリセルが書
込み状態にあるときにデータ線に向かって流れる電流も
カットされ、読出し時のメモリアレイ全体の消費電流も
減少される。しかも、上記実施例によると、特に内部ク
ロック信号φ１゜φ２の周期が長くなった場合にセンス
アンプの動作時間が相対的に短くなって、消費電力低減
の効果が大きくなるという利点がある。

次に、先に簡単に説明したセンスアンプの出力レベルの
補正用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの動作について補
足説明を行なう。

上記実施例で示したように、レベル検出回路３１と帰還
回路３２とからなるセンスアンプによってデータ線レベ
ルを検出するようにした場合、メモリセルが書込み不良
を起こしてＦＡＭＯ３Ｑｆのしきい値電圧がワード線の
選択レベル（Ｖｃｃ）よりも低くなっていると、第５図
に示すように、電源電圧Ｖｃｃが高くなるに従って、書
込み状態のメモリセルを読み出したときのセンスアンプ
出力（ノードｎ６の電位）Ｖｓｏが下がって、次段のイ
ンバータ３３の論理しきい値電圧ＶＬＴよりも低くなり
、誤まったデータの読出しが行なわれるおそれがある。

そこで、上記実施例では、電源電圧検出回路３６で電源
電圧Ｖｃｃのレベルを検出し、そのレベルに応じて例え
ば第６図に示すような特性の制御電圧Ｖｃｏを発生し、
これを出力レベル補正用ＭＯ３Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲ
ートに印加させる。これによって、電源電圧Ｖｃｃが高
い側でセンスアンプ動作してときに、その出力が第５図
破線Ａで示すような傾向で上昇するように補正されるよ
うになる。

なお、第６図に示、す電圧特性は、−例であって。

センスアンプを構成する素子（Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　３〜Ｑ６）の特性やサイズ等によって変化するもの
である６要するに、センスアンプの特性との関係で結果
的に第５図に示すような出力特性が得られるような制御
電圧Ｖｃｏを形成してやればよい。

また、メモリセルが書込み不良でしきい値が充分に高く
されていない場合には、読出し時のワード線選択レベル
で少しオン状態にされてデータ線レベルが上がりにくく
なるので、読出し時間が長くなってしまうおそれがある
。ところが上記実施例では、プリチャージＭＯ３ＦＥＴ
Ｑｐを設けてワード線を非選択の状態でプリチャージを
行なっているので、プリチャージによってデータ線レベ
ルを速やかに立ち上げて良好な読出しを行なうことがで
きるという利点がある。

なお、上記実施例では、メモリアレイが８つのブロック
に分割され、各プロ、ツタに対応してそれぞれ読出し回
路が設けられ、８ビツトのデータが並列に読み出される
ように構成されたものについて説明したが、メモリアレ
イのビット構成は、それに限定されるものでなく、例え
ば１ビツトあるいは４ビツト、１６ビツト等に構成して
も良いことはいうまでもない。

また、上記実施例におけるセンスアンプの出力レベル補
正用のＭＯＳＦＥＴＱｓやプリチャージＭＯ３ＦＥＴＱ
ｐは、省略することもできる。

さらに、ダミーメモリアレイを設けてセンスアンプの動
作停止タイミングを知る方式は、シングルチップマイコ
ンのＥＰＲＯＭのみならず、単品（半導体メモリ）とし
てのＥＰＲＯＭ等にも適用することができる。

［効果］ （１）センスアンプ定常的に動作させるのでなく、ＲＯ
Ｍ内のワード線が選択されこれによってデータ線のレベ
ルが確定する頃にセンスアンプを起動させるとともに、
データ読出し後はセンスアンプの出力をラッチしてから
センスアンプを停止させるようにしたので、センスアン
プの動作期間を短縮させるという作用により、アドレス
変化検出口　路のような複雑なタイミング発生回路を設
けることな（消費電力を低減させることができるという
効果がある。

（２）内蔵ＲＯＭのメモリアレイとは別にダミーのメモ
リアレイとそのセンスアンプを設け、ダミーのメモリア
レイには読出しによって必ずデータ線レベルが変化する
ようなデータを予め入れておき、このダミーメモリアレ
イのデータを読み出して検出するようにしたので、ダミ
ーメモリアレイから読み出したデータが確定した時点で
は、正規のメモリアレイから読み出したデータも必ず確
定していることになるという作用により、センスアンプ
の動作期間を必要最小限にさせるようなセンスアンプ停
止タイミングを正確に検出できるようになるという効果
がある。

以上本発明者によフてなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、センスアンプの
構成は前記実施例のものに限定されず１種々の変形例が
考えられる。

この発明は、センスアンプが動作中貫通電流が流れるよ
うな構成のものに適用して有効な効果が得られる。

また、上記実施例では、ＥＦＲＯＭがチップ上に形成さ
れたシングルチップマイコンについて説明したが、ＥＰ
ＲＯＭがパッケージ上に搭載されるようにされたシング
ルチップマイコンに対しても適用できることはいうまで
もない。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＦＲＯＭを内蔵し
たシングルチップマイコンに適用したものについて説明
したが、それに限定されるものでなく、内部にクロック
を有するＥＰＲＯＭ内蔵のＬＳＩもしくはＲＯＭ内蔵の
ＬＳＩ、さらには半導体記憶装置一般に利用することが
できる。

【図面の簡単な説明】

第１図は、本発明に係るＥＰＲＯＭ内蔵のＬＳＩに使用
される読出し回路の一実施例を示す回路構成図、 第２図は、他の実施例の回路図、 第３図は、本発明が適用されるＥＦＲＯＭ内蔵型のシン
グルチップマイコンの構成の一例を示すブロック図、 第４図は、オンチップのＥＰＲＯＭ回路の一実施例を示
す回路構成図、 第５図は、そのＥＰＲＯＭ回路の動作を示すタイミング
チャート、 第６図は、上記実施例のセンスアンプ出力の電源電圧依
存性を示す説明図、 第７図は、電源電圧Ｖｃｃが変動した場合にセンスアン
プ出力レベル補正用ＭＯＳＦＥＴのゲートに印加すべき
制御電圧Ｖ　ｃ　ｏの特性の一例を示す説明図である。 １・・・・ＣＰＵ　（マイクロプロセッサ）、２・・・
・再書込み可能なメモリ（ＥＰＲＯＭ）、３・・・・ラ
ンダム・アクセス・メモリ、４・・・・シリアル・コミ
ュニケーション・インタフェース回路、７ａ・・・・ア
ドレスバス、７ｂ・・・・データバス、９・・・・モー
ド切換回路、１１・・・・モード設定用外部端子、２０
ａ〜２０ｈ・・・・メモリブロック。 ２１・・・・ダミーメモリアレイ、２４ａ〜２４ｈ・・
・・カラムスイッチ回路、２５ａ〜２５ｈ・・・・読出
し回路、２６・・・・ダミー用読出し回路、２７・・・
・コントロール回路、２８ａ〜２８ｈ・・・・書込み回
路、３１・・・・レベル検出回路、３２・・・・帰還回
路、３３・・・・波形整形回路（インバータ）、３４・
・・・ラッチ回路（クロックド・インバータ）、　　３
５・・・・出力用インバータ、ＤＬ。 ＤＬ、〜ＤＬ８・・・・データ線、ＤＬｄ・・・・ダミ
ーデータ線、Ｑｃ＋　Ｑｃ、〜Ｑｃａ　−カラムスイッ
チ、　ＭＣ・・・・メモリセル、Ｃ８，〜Ｃ５１６・・
・・共通ソース線、ＣＤＬ、ＣＤＬＩ〜ＣＤＬ１６・・
・・共通データ線、Ｑ　ｗ　＋　Ｑ　ｗ　ｉ〜Ｑ　Ｗ　
ａ・・・・書込み制御用トランジスタ。 第　　２　　図 第　　５　　図 第　　６　　図 第　　７　　図 Ｊｖ　　　　　　　　Ｖｃｃ

Claims (1)

1. 【特許請求の範囲】 １、メモリを内蔵した半導体集積回路であって、内部に
   規則的なタイミング信号を有するものにおいて、上記メ
   モリの読出し時に供給されるアドレス信号に基づいて対
   応するメモリアレイ内のワード線が選択され、それによ
   ってデータ線のレベルが確定される時点で読出し回路が
   起動されるとともに、この読出し回路による読出しデー
   タの増幅終了直後にその出力がラッチ回路に取り込まれ
   、しかる後読出し回路の動作が停止されるようにされて
   なることを特徴とするメモリを内蔵した半導体集積回路
   。 ２、上記メモリは不揮発性のメモリ素子からなる再書込
   み可能なメモリにより構成されてなることを特徴とする
   特許請求の範囲第１項記載のメモリを内蔵した半導体集
   積回路。 ３、上記読出し回路は、上記メモリ内のデータ線に接続
   され、そのレベルを検出するレベル検出部と、上記デー
   タ線のレベルに対応した電圧を発生してデータ線と電源
   電圧との間に接続された電流制御用トランジスタにフィ
   ードバックをかけて、データ線に流される電流をデータ
   線のレベルに応じて制御する帰還部とからなることを特
   徴とする特許請求の範囲第１項もしくは第２項記載のメ
   モリを内蔵した半導体集積回路。 ４、上記レベル検出部の出力ノードには、電源電圧のレ
   ベルを検出してそれに対応した電圧を発生する電源電圧
   検出回路の出力電圧によって、上記レベル検出部の出力
   電圧を補正する補正手段が接続されてなることを特徴と
   する特許請求の範囲第３項記載のメモリを内蔵した半導
   体集積回路。 ５、上記半導体集積回路はシステムの動作に必要なプロ
   グラムが格納される読出し専用のメモリが搭載され、内
   部には外部の周辺装置へ出力する同期信号よりも周期の
   短いタイミング信号を有するシングルチップ・マイクロ
   コンピュータであるものにおいて、上記メモリにはダミ
   ー用のメモリアレイとその読出し回路が設けられるとと
   もに、上記メモリの読出し時に供給されるアドレス信号
   によつて対応するメモリアレイ内のワード線と上記ダミ
   ー側のデータ線が選択され、それによってダミー側のデ
   ータ線のレベルが変化するのを監視してデータ線レベル
   の確定するタイミングを検出し、その時点で正規の読出
   し回路の出力がラッチ回路に取り込まれ、しかる後読出
   し回路の動作が停止されるようにされてなることを特徴
   とするメモリを内蔵した半導体集積回路。 ６、上記メモリは不揮発性のメモリ素子からなる再書込
   み可能なメモリにより構成されてなることを特徴とする
   特許請求の範囲第５項記載のメモリを内蔵した半導体集
   積回路。