JPH02101699A - 複数のセンス増幅器への電力を制御する回路 - Google Patents
複数のセンス増幅器への電力を制御する回路Info
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- JPH02101699A JPH02101699A JP1224735A JP22473589A JPH02101699A JP H02101699 A JPH02101699 A JP H02101699A JP 1224735 A JP1224735 A JP 1224735A JP 22473589 A JP22473589 A JP 22473589A JP H02101699 A JPH02101699 A JP H02101699A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的にプログラム可能である読出し専用メ
モリ（ＥＰＲＯＭ） をアレイの各「交点」における
蓄積セルとして用いるプログラム可能な論理装置（ＰＬ
Ｄ）用の改良し喪低電力センス増幅器に関するものであ
る。
モリ（ＥＰＲＯＭ） をアレイの各「交点」における
蓄積セルとして用いるプログラム可能な論理装置（ＰＬ
Ｄ）用の改良し喪低電力センス増幅器に関するものであ
る。
ＥＦＲＯＭ蓄積セルを用いるプログラム可能な論理装置
は良く知られている。それらの論理装置の動作と構造は
文献および特許に記載されている。
は良く知られている。それらの論理装置の動作と構造は
文献および特許に記載されている。
たとえば、米国特許第４．１２４，８９９号、第４，６
０９゜９８６号および第４，６１７，４７９号とそれら
の特許において引用されている文献がそのようなアレイ
を記述している。別の情報が、アメリカ合衆国カリホル
ニア州サン・ジョイ（Ｓａｌ Ｊｏｓｅ ） ％ファー
スト・ストリー） （Ｆｉｒｓｔ ５ｔｒｅｅｔ）３９
０１Ｎ所在のサイプレス・セミコンダクターコーポレー
ション（Ｃｙｐｒｅｓｓ Ｓｅｍ１ｃｏｎｔ（ｕｃｔｏ
ｒ （’ａｒｐｏｒａｔｉｏｎ） のシーエムオーニ
ス会データΦブック（０ＭＯ３Ｄａｔａ ＞ の４−１
〜４−６１ページに記載されている。
０９゜９８６号および第４，６１７，４７９号とそれら
の特許において引用されている文献がそのようなアレイ
を記述している。別の情報が、アメリカ合衆国カリホル
ニア州サン・ジョイ（Ｓａｌ Ｊｏｓｅ ） ％ファー
スト・ストリー） （Ｆｉｒｓｔ ５ｔｒｅｅｔ）３９
０１Ｎ所在のサイプレス・セミコンダクターコーポレー
ション（Ｃｙｐｒｅｓｓ Ｓｅｍ１ｃｏｎｔ（ｕｃｔｏ
ｒ （’ａｒｐｏｒａｔｉｏｎ） のシーエムオーニ
ス会データΦブック（０ＭＯ３Ｄａｔａ ＞ の４−１
〜４−６１ページに記載されている。
ＰＬＤの検出技術における最近の進歩は基準電圧発生器
と、積項線における電圧の振れを減少させるクランプと
を使用することを含む。そのようカ基準電圧発生器とク
ランプを用いると、ＰＬＤ回路に電力が供給された時に
、積項線へ接続されている基準電圧発生器の出力端子に
おける電圧が、０ＭＯ８装置のレール電圧の近くではな
くてセンス増幅器の引外し点の近くに収束する。そうす
ると、検出中に積項線を引下げねばならない量が減少さ
せられる。しかし、基準電圧発生器は積項線を、他の場
合におけるよシも高い電圧に積項線を保つから、回路は
よシ多くのＤＣ！圧を求める。
と、積項線における電圧の振れを減少させるクランプと
を使用することを含む。そのようカ基準電圧発生器とク
ランプを用いると、ＰＬＤ回路に電力が供給された時に
、積項線へ接続されている基準電圧発生器の出力端子に
おける電圧が、０ＭＯ８装置のレール電圧の近くではな
くてセンス増幅器の引外し点の近くに収束する。そうす
ると、検出中に積項線を引下げねばならない量が減少さ
せられる。しかし、基準電圧発生器は積項線を、他の場
合におけるよシも高い電圧に積項線を保つから、回路は
よシ多くのＤＣ！圧を求める。
それらの進歩したセンス増幅器の電力要求量が増大する
ために、電力消費■を減少させる新技術の必要が生じた
。それらのセンス増幅器はＰＬＤで使用される電力の７
０〜８０％を取出す。本発明の回路は電力消費が大幅に
減少したセンス増幅器を構成するものである。
ために、電力消費■を減少させる新技術の必要が生じた
。それらのセンス増幅器はＰＬＤで使用される電力の７
０〜８０％を取出す。本発明の回路は電力消費が大幅に
減少したセンス増幅器を構成するものである。
本発明の制御回路は、データ蓄積のためにＥＰＲＯＭま
たはＥ”ＦＲＯＭを用いるＰＬＤ のデータ紗上のデ
ータを検出するために用いられる複数のセンス増幅器へ
の電力を制御する念めに用いられる。
たはＥ”ＦＲＯＭを用いるＰＬＤ のデータ紗上のデ
ータを検出するために用いられる複数のセンス増幅器へ
の電力を制御する念めに用いられる。
本発明の回路は、アレイを通る第１の複数のデータ路を
含む。それらのデータ路はアレイ中のプログラム回路の
機能として通常用いられるデータ路である。本発明のア
レイ中の第２のデータ路は、この第２のデータ路におけ
るデータの遅延が第１の複数のいずれかにおける最大遅
延に等しいか、それをこえるよ５Ｋ、第１の複数のデー
タ路中の必要な全ての回路素子と同一の回路素子を含む
。
含む。それらのデータ路はアレイ中のプログラム回路の
機能として通常用いられるデータ路である。本発明のア
レイ中の第２のデータ路は、この第２のデータ路におけ
るデータの遅延が第１の複数のいずれかにおける最大遅
延に等しいか、それをこえるよ５Ｋ、第１の複数のデー
タ路中の必要な全ての回路素子と同一の回路素子を含む
。
アレイ中の入力データの伝播を開始させる開始信号をク
ロックが供給する。レジスタのような手段がクロックへ
結合され、クロックから開始信号を受けた時にダミーデ
ータを第２のダミーデータ路を通じて送る。検出手段が
第２のダミーデータ路におけるダミーデータパルスの通
過の終了を検出し、その終了に応答して終了信号を供給
する。
ロックが供給する。レジスタのような手段がクロックへ
結合され、クロックから開始信号を受けた時にダミーデ
ータを第２のダミーデータ路を通じて送る。検出手段が
第２のダミーデータ路におけるダミーデータパルスの通
過の終了を検出し、その終了に応答して終了信号を供給
する。
最後に、クロックと、センス増幅器と、検出手段とに結
合されたスイッチを用いて、クロックから開始信号を受
りた時にセンス増幅器へ電力を供給し、検出手段から終
了信号を受けた時にセンス増幅器への電力供給を断つ。
合されたスイッチを用いて、クロックから開始信号を受
りた時にセンス増幅器へ電力を供給し、検出手段から終
了信号を受けた時にセンス増幅器への電力供給を断つ。
センス増幅器へはデータの伝送中だけ電力が供給されて
、それ以外には電力が供給されないから、本発明の回路
はアレイ中のセンス増幅器の電力消費量を減大させる。
、それ以外には電力が供給されないから、本発明の回路
はアレイ中のセンス増幅器の電力消費量を減大させる。
本発明の好適な実施例においては、第２のデータ路は、
アレイのｌＰＲＯＭセルにおける最悪の場合の遅延特性
に等しい遅延特性を有する少くとも１つのｌＰＲＯＭセ
ルと、常に電力が供給されるダミーセンス増幅器とを含
む。ダミーデータ路中のｌＰＲＯＭセルはプログラムさ
れ力い。
アレイのｌＰＲＯＭセルにおける最悪の場合の遅延特性
に等しい遅延特性を有する少くとも１つのｌＰＲＯＭセ
ルと、常に電力が供給されるダミーセンス増幅器とを含
む。ダミーデータ路中のｌＰＲＯＭセルはプログラムさ
れ力い。
以下、図面を参照して本発明の詳細な説明する。
まず、本発明のＰＬＤの重要な素子が示されている第１
図を参照する。このアレイにおいては、蓄積されている
データは一定の間隔で検出される。
図を参照する。このアレイにおいては、蓄積されている
データは一定の間隔で検出される。
入力データは入力レジスタに通常含まれる。２進データ
の各ビットに１つのレジスタが組合わされる。レジスタ
自体は周知であるから説明は省く。
の各ビットに１つのレジスタが組合わされる。レジスタ
自体は周知であるから説明は省く。
入力データを含んでいるそれらのレジスタの出力端子が
、第１図に示されている入力項線１１６゜１１７へ接続
される。異なるレジスタの出力端子が各入力項線へ接続
される。
、第１図に示されている入力項線１１６゜１１７へ接続
される。異なるレジスタの出力端子が各入力項線へ接続
される。
周知のように、ＰＬＤは、Ｉｌｉ：ＰＲＯＭ １００
と１０１により示されているＥＦＲＯＭ の浮動ゲ
ートに蓄積されている電荷の存在または非存在によシブ
ログラムされる。周知のように、それらの同じ概念をＥ
２ＦＲＯＭ に使用できる。本発明の九めに、ＥＰＲ
ＯＭ と電気的に消去できるＥ２ＦＲＯＭは電気的に
プログラムできるからｇ２ＦＲＯＭ はｌＰＲＯＭ
と考えられ、かつほとんどのＫ ”ＦＲＯＭも浮動ゲー
トである。０ＭＯ８技術を用いると、アレイのプログラ
ムされる論理によシ入力項１１６が用いられる場合には
、ＥＰＲＯＭ １００の浮動ゲートには電荷は存在しな
い。これとは逆に、入力環１１６ｔ−使用しなければ、
電荷がｌＰＲＯＭ１００に格納される。同様に、入力環
１１７を使用するものとすると、ＥＰＲＯＭ１０１
の浮動ゲートには電荷は存在しない。明らかにそれら２
つのＥＦＲＯＭは単なる例示であシ、項線１１５上の単
一積項に対しては典型的には６６個またはそれ以上のＥ
ＰＲＯＭを使用できる。同様に、第１図に示されている
積項線１１５はＰＬＤにおける多くの積項の単なる例示
である。線１１５ のような単一積項線のＥＦＲＯＭの
プログラミングパターンに応じて、レジスタからの線１
１５上のｌＰＲＯＭへの入力環が積項線１１５上の状態
を高くシ、または低くして積を示す。
と１０１により示されているＥＦＲＯＭ の浮動ゲ
ートに蓄積されている電荷の存在または非存在によシブ
ログラムされる。周知のように、それらの同じ概念をＥ
２ＦＲＯＭ に使用できる。本発明の九めに、ＥＰＲ
ＯＭ と電気的に消去できるＥ２ＦＲＯＭは電気的に
プログラムできるからｇ２ＦＲＯＭ はｌＰＲＯＭ
と考えられ、かつほとんどのＫ ”ＦＲＯＭも浮動ゲー
トである。０ＭＯ８技術を用いると、アレイのプログラ
ムされる論理によシ入力項１１６が用いられる場合には
、ＥＰＲＯＭ １００の浮動ゲートには電荷は存在しな
い。これとは逆に、入力環１１６ｔ−使用しなければ、
電荷がｌＰＲＯＭ１００に格納される。同様に、入力環
１１７を使用するものとすると、ＥＰＲＯＭ１０１
の浮動ゲートには電荷は存在しない。明らかにそれら２
つのＥＦＲＯＭは単なる例示であシ、項線１１５上の単
一積項に対しては典型的には６６個またはそれ以上のＥ
ＰＲＯＭを使用できる。同様に、第１図に示されている
積項線１１５はＰＬＤにおける多くの積項の単なる例示
である。線１１５ のような単一積項線のＥＦＲＯＭの
プログラミングパターンに応じて、レジスタからの線１
１５上のｌＰＲＯＭへの入力環が積項線１１５上の状態
を高くシ、または低くして積を示す。
Ｎチャネル、エンノ・ンス型ＭＯＢ装置として示されて
いるＭＯ８装置１０４は、本発明のセンス増幅器への電
力を供給し、および断つスイッチとして機能する。それ
は基準電圧発生器１０３と、デプリーション型Ｎチャネ
ルＭＯ３）ランジスタ１０５と、デプリーションＷＮチ
ャネルＭＯＳトランジスタ１０７と、エンハンス型Ｎチ
ャネルトランジスタ１０ｇ１，１０８．１０！１，１１
０，１１２と、二ンノ）ンス型Ｐチャネルトランジスタ
１１１ とを含む。
いるＭＯ８装置１０４は、本発明のセンス増幅器への電
力を供給し、および断つスイッチとして機能する。それ
は基準電圧発生器１０３と、デプリーション型Ｎチャネ
ルＭＯ３）ランジスタ１０５と、デプリーションＷＮチ
ャネルＭＯＳトランジスタ１０７と、エンハンス型Ｎチ
ャネルトランジスタ１０ｇ１，１０８．１０！１，１１
０，１１２と、二ンノ）ンス型Ｐチャネルトランジスタ
１１１ とを含む。
スイッチングトランジスタすなわちＭＯ８装置１０４は
制御回路１０２ によシ制御される。これについては第
２図を参照して後で詳しく説明する。
制御回路１０２ によシ制御される。これについては第
２図を参照して後で詳しく説明する。
基準電圧発生器１０３については後で第４図を参照して
詳しく説明する。
詳しく説明する。
以下に行う第１図のセンス増幅器の動作の説明において
は、増幅器へ電力が供給されるようにスイッチングトラ
ンジスタ１０４がターンオンされると仮定する。デプリ
ーション型トランジスタ１０５は周知のように引上げト
ランジスタとして用いられる。しかし、後で説明するよ
うに、引上げトランジスタ１０５を流れる電流は電圧基
準発生器１０３によりセットされる。検出中はスイッチ
ングトランジスタ１０４はオン状態を保つ。トランジス
タ１０４がターンオフされると、トランジスタ１０６が
積項線１１５を引下げて、センス増幅器の出力ｒＯＵＴ
Ｊ ｔ−低くする。
は、増幅器へ電力が供給されるようにスイッチングトラ
ンジスタ１０４がターンオンされると仮定する。デプリ
ーション型トランジスタ１０５は周知のように引上げト
ランジスタとして用いられる。しかし、後で説明するよ
うに、引上げトランジスタ１０５を流れる電流は電圧基
準発生器１０３によりセットされる。検出中はスイッチ
ングトランジスタ１０４はオン状態を保つ。トランジス
タ１０４がターンオフされると、トランジスタ１０６が
積項線１１５を引下げて、センス増幅器の出力ｒＯＵＴ
Ｊ ｔ−低くする。
トランジスタ１０６は積項クランプとして用いられる。
ゲートとドレインが積項線１１５へ接続され、ソースが
接地されているトランジスタ１０６は、積項線１１７上
の電圧が正電源電圧Ｖｃｃ へ十分に振れることを阻止
する。したがって、そのトランジスタは、ＥＰＲＯＭセ
ルが導通していない時は、積項線１１５をエンハンス型
Ｎチャネルトランジスタ１０６のしきい値電圧の近くに
維持するクランプとして機能する。このクランプ作用に
より電圧ＶＣＣへ向かう積項１ａ１１５の振れが減少さ
せられる。周知のように、これは積項線１１５のスイッ
チング速度を向上させる。
接地されているトランジスタ１０６は、積項線１１７上
の電圧が正電源電圧Ｖｃｃ へ十分に振れることを阻止
する。したがって、そのトランジスタは、ＥＰＲＯＭセ
ルが導通していない時は、積項線１１５をエンハンス型
Ｎチャネルトランジスタ１０６のしきい値電圧の近くに
維持するクランプとして機能する。このクランプ作用に
より電圧ＶＣＣへ向かう積項１ａ１１５の振れが減少さ
せられる。周知のように、これは積項線１１５のスイッ
チング速度を向上させる。
Ｎチャネルデプリーション型トランジスタ１０７はＮチ
ャネルエンハンス型トランジスタ１０８とともにセンス
増幅器用のデプリーション負荷インバータとして機能す
る。積項線１１５上の信号が、レベル移行器として機能
する（Ｎチャネル二ンノ１ンス型トランジスタ１０９，
１１０ を含む）次の段へ送られる前に、その信号を
反転させることが必要である。図示の全センス増幅器は
非反転である。
ャネルエンハンス型トランジスタ１０８とともにセンス
増幅器用のデプリーション負荷インバータとして機能す
る。積項線１１５上の信号が、レベル移行器として機能
する（Ｎチャネル二ンノ１ンス型トランジスタ１０９，
１１０ を含む）次の段へ送られる前に、その信号を
反転させることが必要である。図示の全センス増幅器は
非反転である。
トランジスタ１０７，１０８，１０９，１１０を含む増
幅段は積項線１１５上の電圧を増幅するとともに、その
電圧を反転させる。穴とえば、トランジスタ１１０のゲ
ートにおいてレベル移項器（トランジスタ１０９，１１
０ ） に加えられた電圧が約１ボルトの範囲（これ
は積項線１１５ における論理０１／Ｃ対応する）にあ
るとすると、レベル移項器からの出力電圧は増幅され、
反転されてその出力電圧を電圧ＶＣＣの近くＫする。た
とえば、電圧ＶＣＣが５ボルトであるとすると、トラン
ジスタ１１１と１１２のゲートにおけるレベル移行器の
出力電圧は３．５ボルトの近くである。終段の前は、こ
の出力電圧は■ｃｃＫより指定される全ＣＭＯＳレール
出力にできるだけ近くすることが望ましい。
幅段は積項線１１５上の電圧を増幅するとともに、その
電圧を反転させる。穴とえば、トランジスタ１１０のゲ
ートにおいてレベル移項器（トランジスタ１０９，１１
０ ） に加えられた電圧が約１ボルトの範囲（これ
は積項線１１５ における論理０１／Ｃ対応する）にあ
るとすると、レベル移項器からの出力電圧は増幅され、
反転されてその出力電圧を電圧ＶＣＣの近くＫする。た
とえば、電圧ＶＣＣが５ボルトであるとすると、トラン
ジスタ１１１と１１２のゲートにおけるレベル移行器の
出力電圧は３．５ボルトの近くである。終段の前は、こ
の出力電圧は■ｃｃＫより指定される全ＣＭＯＳレール
出力にできるだけ近くすることが望ましい。
ＭＯＳトランジスタ１１１と１１２を用いる終段増暢段
は出力端子ｒ ＯＵＴ Ｊ に全ＣＭＯＳレール電圧企
生じ、信号を正しい極性に再び反転する。その極性は積
項線１１５上の積項の元の極性に一致する。しかし、反
転増幅器と非反転増幅器を希望に応じて採用できる。
は出力端子ｒ ＯＵＴ Ｊ に全ＣＭＯＳレール電圧企
生じ、信号を正しい極性に再び反転する。その極性は積
項線１１５上の積項の元の極性に一致する。しかし、反
転増幅器と非反転増幅器を希望に応じて採用できる。
本発明の７レイのセンス増幅器へ供給される電力を制御
する回路が第２図に示されている。この回路の動作が回
路点ＡＫおけるクロックにより制御される。たとえば、
回路点Ａにおけるクロックパルスは高−低移行とするこ
とができる。複数（図示の例では３個）のインバータ１
４０が、クリップフロップ１４Ｂのためのナントゲート
１４１により発生される「セット」パルスのパルス幅ヲ
定める。ナンドゲート自体を通ると１ゲ一ト分の遅延が
生ずることを考慮に入れて、ナントゲート１４１の出力
端子においてトリガが直ちに行われるように寄数個のイ
ンバータ１４０を必要とする。
する回路が第２図に示されている。この回路の動作が回
路点ＡＫおけるクロックにより制御される。たとえば、
回路点Ａにおけるクロックパルスは高−低移行とするこ
とができる。複数（図示の例では３個）のインバータ１
４０が、クリップフロップ１４Ｂのためのナントゲート
１４１により発生される「セット」パルスのパルス幅ヲ
定める。ナンドゲート自体を通ると１ゲ一ト分の遅延が
生ずることを考慮に入れて、ナントゲート１４１の出力
端子においてトリガが直ちに行われるように寄数個のイ
ンバータ１４０を必要とする。
立上υ縁部を有するクロックに対してはこれは真である
ことが明らかである。しかし、回路点Ａにおけるクロッ
ク入力が高−低移行による立下シ縁部を有するものとす
ると、ナントゲート１４１ の代りにノアゲートを用い
ねばならない。
ことが明らかである。しかし、回路点Ａにおけるクロッ
ク入力が高−低移行による立下シ縁部を有するものとす
ると、ナントゲート１４１ の代りにノアゲートを用い
ねばならない。
インバータ１４０とすｙドゲート１４１はフリップフロ
ップ１４８へ供給するセットパルスを発生する。フリッ
プフロップ１４８へ供給されるセットパルスが所定の幅
と所定の移行時間を有するように回路は構成される。回
路点Ｃにおけるフリップ７０ツブ１４８ の出力はセン
ス増幅器へ電力を供給するための信号を構成する。この
信号はＭＯＳトランジスタ１０４（第１図）のゲートへ
加えられる。完全なＰＬＤにおいては、多数のセンス増
幅器があることが明らかである。たとえば、サイプレス
（Ｃ７ｐｒｅｓｓ）ＣＹ７Ｃ３３０ＰＬＤでは２５８個
のセンス増幅器がある。各積項線に１つのセンス増幅器
が設けられる。しかし、ＰＬＤ全体に対しては第２図に
示されている種類の制御回路が１つだけ求められる。し
たがって、各積項線上の各センス増幅器における、トラ
ンジスタ１０４と等価なトランジスタへ回路点Ｃは接続
される。
ップ１４８へ供給するセットパルスを発生する。フリッ
プフロップ１４８へ供給されるセットパルスが所定の幅
と所定の移行時間を有するように回路は構成される。回
路点Ｃにおけるフリップ７０ツブ１４８ の出力はセン
ス増幅器へ電力を供給するための信号を構成する。この
信号はＭＯＳトランジスタ１０４（第１図）のゲートへ
加えられる。完全なＰＬＤにおいては、多数のセンス増
幅器があることが明らかである。たとえば、サイプレス
（Ｃ７ｐｒｅｓｓ）ＣＹ７Ｃ３３０ＰＬＤでは２５８個
のセンス増幅器がある。各積項線に１つのセンス増幅器
が設けられる。しかし、ＰＬＤ全体に対しては第２図に
示されている種類の制御回路が１つだけ求められる。し
たがって、各積項線上の各センス増幅器における、トラ
ンジスタ１０４と等価なトランジスタへ回路点Ｃは接続
される。
回路点Ａにおいて立上るクロックパルスを受けると、ナ
ントゲート１４１はセットパルスを発生してそのパルス
を７リツプフロツブ１４８へ加えて、７リツプフロツプ
１４８の出力端子における回路点Ｃに低−高移行を行わ
せる。それはＰＬＤの各センス増幅器のトランジスタ１
０４（第１図）をターンオンさせるのに適切な信号であ
る。
ントゲート１４１はセットパルスを発生してそのパルス
を７リツプフロツブ１４８へ加えて、７リツプフロツプ
１４８の出力端子における回路点Ｃに低−高移行を行わ
せる。それはＰＬＤの各センス増幅器のトランジスタ１
０４（第１図）をターンオンさせるのに適切な信号であ
る。
それと同時に、回路点ＡＫおける同じ低−高クロックパ
ルスが第２のデータ路、または１゛ダミー」データ路に
おける信号の通過を開始させる。そのダミーデータ路に
おけるデータの遅延が主アレイにおけるデータ路のいず
れかにおける最大遅延に等しいか、それよシ永いように
、ダミーデータ路はアレイのデータ路中の必要な素子の
全てと同一の素子を含む。開始クロックパルスはまずダ
ミー人カレジスタ１４２のクロック入力端子へ加えられ
る。レジスタ１４２はそれのｒＱＪ出力端子に高−低移
行パルスを生じ、そのパルスをダミーアレイ１４３の入
力端子に供給する。その後で、クロックパルスの立下シ
縁部において、ｒｓ、、１入力端子におけるパルスの高
−低縁部がレジスタ１４２をセットしてｒＱＪ出力端子
に低−高移行を生じさせる。
ルスが第２のデータ路、または１゛ダミー」データ路に
おける信号の通過を開始させる。そのダミーデータ路に
おけるデータの遅延が主アレイにおけるデータ路のいず
れかにおける最大遅延に等しいか、それよシ永いように
、ダミーデータ路はアレイのデータ路中の必要な素子の
全てと同一の素子を含む。開始クロックパルスはまずダ
ミー人カレジスタ１４２のクロック入力端子へ加えられ
る。レジスタ１４２はそれのｒＱＪ出力端子に高−低移
行パルスを生じ、そのパルスをダミーアレイ１４３の入
力端子に供給する。その後で、クロックパルスの立下シ
縁部において、ｒｓ、、１入力端子におけるパルスの高
−低縁部がレジスタ１４２をセットしてｒＱＪ出力端子
に低−高移行を生じさせる。
ダミーアレイ１４３はＩ Ｐ ＲＯＭセル１４４Ａ。
１４４Ｂ、１４４Ｃ，１４４Ｄの７レイである。それら
のＥＰＲＯＭセルがＰＬＤの残りの部分で用いられるＥ
ＰＲＯＭセルの典型的なものでおるように注意すべきで
ある。たとえば、ＥＰＲＯＭセルがアレイのよυ中央部
にあるＥＰＲＯＭセルよシも大きいプロセスの変動を受
けるようなアレイの縁部にダミー ｌＴｈＰＲＯＭ が
設けられ森いようにすべきである。たとえば、ｌＰＲＯ
Ｍセルの３×３マトリツクスにおいては、中央のセルを
ダミーセルとして用いることができる。その目的は、主
アレイのＥＰＲＯＭセルを通る場合とは異って、ダミー
セルを通る時に最悪のケースの遅延時間が生ずるように
することである。ダミーセルが最も長い遅延を持つよう
にするための別のやシ方は、プロセスが向きに感するこ
とが判明した時に、主アレイのＥＰＲＯＭセルと同じ位
相幾何学的な向きにダミーセルを配置することである。
のＥＰＲＯＭセルがＰＬＤの残りの部分で用いられるＥ
ＰＲＯＭセルの典型的なものでおるように注意すべきで
ある。たとえば、ＥＰＲＯＭセルがアレイのよυ中央部
にあるＥＰＲＯＭセルよシも大きいプロセスの変動を受
けるようなアレイの縁部にダミー ｌＴｈＰＲＯＭ が
設けられ森いようにすべきである。たとえば、ｌＰＲＯ
Ｍセルの３×３マトリツクスにおいては、中央のセルを
ダミーセルとして用いることができる。その目的は、主
アレイのＥＰＲＯＭセルを通る場合とは異って、ダミー
セルを通る時に最悪のケースの遅延時間が生ずるように
することである。ダミーセルが最も長い遅延を持つよう
にするための別のやシ方は、プロセスが向きに感するこ
とが判明した時に、主アレイのＥＰＲＯＭセルと同じ位
相幾何学的な向きにダミーセルを配置することである。
同様に、ダミーセンス増鈴器１４５の配置においては、
主センス増幅器に向きを一致させることは助けとなる。
主センス増幅器に向きを一致させることは助けとなる。
その理由は、センス増幅器は非常に小さい電圧の扱れを
用いているために位相幾何学的な向きを一層感するから
である。
用いているために位相幾何学的な向きを一層感するから
である。
基準電圧発生器１０３におけるダｉ −ＥＰＲＯＭ１４
４Ａ、 １４４Ｂ、 １４４Ｃ，１４４Ｄとダミー
ＥｐＲｏＭ １２５ がプログラムされないことが重要
である。アレイ中のセルがプログラムされないとすると
、それらのセルは電流を決して流さず、ダミーデータ路
にダミーパルスを決して流さないことが可能である。基
準電圧発生器１０３中のダミーｌＰＲＯＭセル１２５が
プログラムされたとすると、妥当でない電圧が出力回路
点に現われる。
４Ａ、 １４４Ｂ、 １４４Ｃ，１４４Ｄとダミー
ＥｐＲｏＭ １２５ がプログラムされないことが重要
である。アレイ中のセルがプログラムされないとすると
、それらのセルは電流を決して流さず、ダミーデータ路
にダミーパルスを決して流さないことが可能である。基
準電圧発生器１０３中のダミーｌＰＲＯＭセル１２５が
プログラムされたとすると、妥当でない電圧が出力回路
点に現われる。
入力項線（ある場合にはそれは２５８個の積項で構成さ
れることがある）の容素を一層完全に複製するために、
付加デプリーション型ＮチャネルＭＯＳトランジスタ１
４４Ｅを加えることが有利であることが判明している。
れることがある）の容素を一層完全に複製するために、
付加デプリーション型ＮチャネルＭＯＳトランジスタ１
４４Ｅを加えることが有利であることが判明している。
そのトランジスタのゲートはダさ−ＩＰＲＯＭセル１４
４Ａ、１４４Ｂ。
４Ａ、１４４Ｂ。
１４４Ｃ，１４４Ｄのドレインへ接続される。デプリー
ションモートトランジスタ１４４Ｅ のソースとドレイ
ンは接地される。デプリーション型装置が一定の容量を
生じ、シ喪がって線１５０における容量が主アレイの入
力項線における容量に等しいか、それよシ大きくするか
ら、デプリーション型装置が用いられる。しかし、先に
述べたようにダミーｌＰＲＯＭが主ｌＰＲＯＭアレイ内
に設けられたとすると、入力線と項線における寄生容１
は、トランジスタ１４４Ｅのような付加装置を用いるこ
となしに所要の遅延を得るためにしばしば十分である。
ションモートトランジスタ１４４Ｅ のソースとドレイ
ンは接地される。デプリーション型装置が一定の容量を
生じ、シ喪がって線１５０における容量が主アレイの入
力項線における容量に等しいか、それよシ大きくするか
ら、デプリーション型装置が用いられる。しかし、先に
述べたようにダミーｌＰＲＯＭが主ｌＰＲＯＭアレイ内
に設けられたとすると、入力線と項線における寄生容１
は、トランジスタ１４４Ｅのような付加装置を用いるこ
となしに所要の遅延を得るためにしばしば十分である。
本発明の別の実施例においては、第２図に示されている
複数のｇＰＲＯＭ １４４Ａ、１４４Ｂ、１４４Ｃ。
複数のｇＰＲＯＭ １４４Ａ、１４４Ｂ、１４４Ｃ。
１４４Ｄの代りに１個のＥＦＲＯＭを用いる。ＥＰＲＯ
Ｍがアレイの最悪のケースのＥＦＲＯＭ を表すように
注意するものとすると、多数のＰ２ＦＲＯＭでなくて１
つのＥＦＲＯＭを用いることが可能であった。１つのＥ
ＦＲＯＭが高レベルかう低レベルへ引下げられる場合、
または任意の積項線における最大数のＥＰＲＯＭが同時
に低レベルから高レベルにされる場合に、最長のパルス
遷移（遅延）が起ることが見出されている。最大数のｌ
ＰＲＯＭの遷移を有する積項線の遅延が高レベルから低
レベルへ引下げられる１個のＥＦＲＯＭの遅延より長く
ないように、センス増幅器が構成されたとすると、ダミ
ーアレイ１４３に１個のＥＰＲＯＭを使用できる。その
場合には、高レベルから低レベルへ引下げられるダミー
ＥＰＲＯＭの遅延がＰＬＤの主アレイ中の他のＥＦＲ
ＯＭのいずれかにおける遅延より短くないようにするた
めに、そのダミー ＥＰＲＯＭの向きとボロジーの選択
に使用するのにとくに注意せねばならない。
Ｍがアレイの最悪のケースのＥＦＲＯＭ を表すように
注意するものとすると、多数のＰ２ＦＲＯＭでなくて１
つのＥＦＲＯＭを用いることが可能であった。１つのＥ
ＦＲＯＭが高レベルかう低レベルへ引下げられる場合、
または任意の積項線における最大数のＥＰＲＯＭが同時
に低レベルから高レベルにされる場合に、最長のパルス
遷移（遅延）が起ることが見出されている。最大数のｌ
ＰＲＯＭの遷移を有する積項線の遅延が高レベルから低
レベルへ引下げられる１個のＥＦＲＯＭの遅延より長く
ないように、センス増幅器が構成されたとすると、ダミ
ーアレイ１４３に１個のＥＰＲＯＭを使用できる。その
場合には、高レベルから低レベルへ引下げられるダミー
ＥＰＲＯＭの遅延がＰＬＤの主アレイ中の他のＥＦＲ
ＯＭのいずれかにおける遅延より短くないようにするた
めに、そのダミー ＥＰＲＯＭの向きとボロジーの選択
に使用するのにとくに注意せねばならない。
また、入力クロック、すなわち、好ましい立上シ縁部（
低−高）を有するクロックの極性の選択において注意す
ることも重要である。単一ｌＰＲＯＭの実施例の場合に
は、第２図に示すレジスタ１４２は図示のものとは逆の
極性の出力遷移を生じなければなら々い。これを行うた
めに、クロックをインバーターを介してレジスタ１４２
の「Ｄ」入力端子へ接続せねばならず、かつ図示の「セ
ット」入力端子ではなくて「リセット」入力端子へ接続
せねばならない。
低−高）を有するクロックの極性の選択において注意す
ることも重要である。単一ｌＰＲＯＭの実施例の場合に
は、第２図に示すレジスタ１４２は図示のものとは逆の
極性の出力遷移を生じなければなら々い。これを行うた
めに、クロックをインバーターを介してレジスタ１４２
の「Ｄ」入力端子へ接続せねばならず、かつ図示の「セ
ット」入力端子ではなくて「リセット」入力端子へ接続
せねばならない。
レジスタ１４２は、クロックパルスを受ける前に、ダミ
ーアレイへの入力端子における電圧レベルを低くシ、そ
の後で高くして立上υ縁部を確保する。レジスタ１４２
からの立上シパルス縁部によシ、ダミーアレイ１４３に
おけるダミー積項における高−低移行を確実に行わせる
。高−低移行は最悪のケースの移行として選択した。設
計について検討した結果として逆の場合が示されたとす
ると、全ての極性を逆にできることが明らかである。重
要なことは、最悪のケースが高−低の移行であれ、低−
高の移行であっても、その最悪のケースをダミーアレー
が取扱えるようにすることである。
ーアレイへの入力端子における電圧レベルを低くシ、そ
の後で高くして立上υ縁部を確保する。レジスタ１４２
からの立上シパルス縁部によシ、ダミーアレイ１４３に
おけるダミー積項における高−低移行を確実に行わせる
。高−低移行は最悪のケースの移行として選択した。設
計について検討した結果として逆の場合が示されたとす
ると、全ての極性を逆にできることが明らかである。重
要なことは、最悪のケースが高−低の移行であれ、低−
高の移行であっても、その最悪のケースをダミーアレー
が取扱えるようにすることである。
ダミーアレーからの出力はダミーセンス増幅器１４５へ
加えられる。トランジスタ１０５ｂのゲートがＶｃｃへ
接続されてそれが常にオン状態であるようにする。ダミ
ーデータ路中のこのセンス増幅器が自身でターンオフし
ないことが重要であυ、さもないと本発明の制御装置が
動作しないことが明らかである。センス増幅器の全アレ
イに対してただ１つの制御器が存在するから、ダミーセ
ンス増幅器１４５を常時オン状態に保つのに用いられる
付加電力は無視できる。
加えられる。トランジスタ１０５ｂのゲートがＶｃｃへ
接続されてそれが常にオン状態であるようにする。ダミ
ーデータ路中のこのセンス増幅器が自身でターンオフし
ないことが重要であυ、さもないと本発明の制御装置が
動作しないことが明らかである。センス増幅器の全アレ
イに対してただ１つの制御器が存在するから、ダミーセ
ンス増幅器１４５を常時オン状態に保つのに用いられる
付加電力は無視できる。
ダミーアレイにおいては、ＥＰＲＯＭ１４４Ａ 。
１４４Ｂ、１４４Ｃ，１４４Ｄ のドレインは出力１５
０を介してセンス増幅器１４５へ接続される。ンースは
Ｖｓｓへ接続される、すなわち、接地される。アレイ
１４３ とダミーセンス増幅器１４５を通るダミーパル
スは、実際のどのデータがアレイを通るかを示す。ダミ
ーセンス増幅器１４５はそれの入力線における非常に小
さい電圧、たとえば数百ミリボルト、を用い、回路点Ｂ
′における全ＣＭＯＳレール電圧、たとえば５ボルト、
までそのレベルを増幅する。図示のセンス増幅器は線１
５０からの入力信号を反転しないから、出力回路点Ｂ’
におけるのと同じ極性の信号を生ずる。
０を介してセンス増幅器１４５へ接続される。ンースは
Ｖｓｓへ接続される、すなわち、接地される。アレイ
１４３ とダミーセンス増幅器１４５を通るダミーパル
スは、実際のどのデータがアレイを通るかを示す。ダミ
ーセンス増幅器１４５はそれの入力線における非常に小
さい電圧、たとえば数百ミリボルト、を用い、回路点Ｂ
′における全ＣＭＯＳレール電圧、たとえば５ボルト、
までそのレベルを増幅する。図示のセンス増幅器は線１
５０からの入力信号を反転しないから、出力回路点Ｂ’
におけるのと同じ極性の信号を生ずる。
図示の実施例においては、出力回路点Ｂ′における信号
は低−高移行である。この移行はナントゲート１４０Ｂ
をトリガしてリセットパルスを発生させる。インバータ
１４ＯＡの列がリセットパルスの幅を決定する。これは
回路点りに高−低高出力パルスを生じさせる。これは、
回路点Ｂについて述べたことと全く同じで、この場合に
はインバータ１４０ とナントゲート１４１ を通され
る。
は低−高移行である。この移行はナントゲート１４０Ｂ
をトリガしてリセットパルスを発生させる。インバータ
１４ＯＡの列がリセットパルスの幅を決定する。これは
回路点りに高−低高出力パルスを生じさせる。これは、
回路点Ｂについて述べたことと全く同じで、この場合に
はインバータ１４０ とナントゲート１４１ を通され
る。
回路点りから７リツプフロツプ１４Ｂへ供給されるパル
スは、フリップフロップ１４８からの出力回路点Ｃに高
−低移行を生じさせる。その移行パルスは全てのセンス
増幅器の入力トランジスタ１０４ （第１図）のゲート
へ送られる。ダミーセンス増幅器１４５の動作は、それ
へ電力が常に供給されていることを除き、トランジスタ
１０４゜１０５．１０８，１０７，１０８，１０９，
１１０．ｊｌｌ 。
スは、フリップフロップ１４８からの出力回路点Ｃに高
−低移行を生じさせる。その移行パルスは全てのセンス
増幅器の入力トランジスタ１０４ （第１図）のゲート
へ送られる。ダミーセンス増幅器１４５の動作は、それ
へ電力が常に供給されていることを除き、トランジスタ
１０４゜１０５．１０８，１０７，１０８，１０９，
１１０．ｊｌｌ 。
１１２を含むセンス増幅器（第１図）の動作と全く同じ
である。
である。
第２図の制御回路におけるパルスのタイミングは第３図
のタイミング図を参照すると最も良く理解できる。理解
を容為にするためにパルスと遅りは誇張して示している
。第２図と第３図を参照して、回路点Ａにおけるクロッ
クからの低−高の移行２００が本発明の制御回路の動作
サイクルを開始させる。これは回路点Ｂにおける高−低
の移行２０１をトリガする。その移行２０１ はフリッ
プフロップ１４８をセットして回路点Ｃに移行２０２を
生じさせる。この移行２０２はパルス２０６の接続して
いる間中、アレイのセンス増幅器へ電力を供給する。
のタイミング図を参照すると最も良く理解できる。理解
を容為にするためにパルスと遅りは誇張して示している
。第２図と第３図を参照して、回路点Ａにおけるクロッ
クからの低−高の移行２００が本発明の制御回路の動作
サイクルを開始させる。これは回路点Ｂにおける高−低
の移行２０１をトリガする。その移行２０１ はフリッ
プフロップ１４８をセットして回路点Ｃに移行２０２を
生じさせる。この移行２０２はパルス２０６の接続して
いる間中、アレイのセンス増幅器へ電力を供給する。
その間に、回路点Ａにおける入力クロックパルスの立上
シ線部２００がレジスタ１４２と、ダミーレジスタ１４
３ と、ダミーセンス増幅器１４５を介して出力回路点
Ｂ′へ進む。それらの付加回路素子は回路点Ａからのパ
ルスを、実際のパルスが主アレイを通シ、出力信号がそ
れらのそれぞれのセンス増幅器から発生されるように、
少くとも十分に長く意図的に遅延させる。この遅延は、
回路点へにおける低−高の移行２００ と低−高の移行
２０３の間の時間の差によシ反映される。回路点Ｂ′に
おける低−高の移行２０３は回路点りにおける高−低の
移行２０４ をトリガする。回路点りにおけるこの遅ら
された移行２０４は回路点Ｃにおける正しい高−低の移
行２０５ をトリガする。
シ線部２００がレジスタ１４２と、ダミーレジスタ１４
３ と、ダミーセンス増幅器１４５を介して出力回路点
Ｂ′へ進む。それらの付加回路素子は回路点Ａからのパ
ルスを、実際のパルスが主アレイを通シ、出力信号がそ
れらのそれぞれのセンス増幅器から発生されるように、
少くとも十分に長く意図的に遅延させる。この遅延は、
回路点へにおける低−高の移行２００ と低−高の移行
２０３の間の時間の差によシ反映される。回路点Ｂ′に
おける低−高の移行２０３は回路点りにおける高−低の
移行２０４ をトリガする。回路点りにおけるこの遅ら
された移行２０４は回路点Ｃにおける正しい高−低の移
行２０５ をトリガする。
これはフリップフロップ１４８の出力である。
したがって、回路点Ａにおける低−高の移行２００と回
路点Ｂ′における低−高の移行２０３の間の遅延は、回
路点Ｃにおける低−高の移行２０２と回路点Ｃにおける
高−低の移行２０５０間の遅延に等しい。したがって、
パルス２０６の幅はダミーデータ路における遅延時間を
表す。ダミーデータ路における入力クロックパルスの遅
延の後で、回路点りにおける高−低の移行２０４ がフ
リップフロップ１４８ をリセットして、センス増幅器
への電力供給を断つ。トランジスタ１０４ （８１図）
のゲートである回路点Ｃにおける高−低の移行２０５は
この電力遮断を行う。
路点Ｂ′における低−高の移行２０３の間の遅延は、回
路点Ｃにおける低−高の移行２０２と回路点Ｃにおける
高−低の移行２０５０間の遅延に等しい。したがって、
パルス２０６の幅はダミーデータ路における遅延時間を
表す。ダミーデータ路における入力クロックパルスの遅
延の後で、回路点りにおける高−低の移行２０４ がフ
リップフロップ１４８ をリセットして、センス増幅器
への電力供給を断つ。トランジスタ１０４ （８１図）
のゲートである回路点Ｃにおける高−低の移行２０５は
この電力遮断を行う。
第２図に示されている基準電圧発生器１０３が第４図に
詳しく示されている。第４図を参照して、Ｐチャネルト
ランジスタ１２０，１２２ とＮチャネルトランジスタ
１２１．１２３が温度補償電流源を構成する。この電流
源は出力回路点Ｑにおける電圧の温度による変化を補償
する。回路点Ｑにおける温度補償回路の出力がダミーｇ
ＰＲＯＭ １２５のゲートへ加えられる。そのＥＰＲＯ
ＭのソースがＶＢ２へ接続され、それのドレインがセン
ス増幅器へ接続される。そのセンス増幅器の入力端子、
回路点Ｒ、カＮ ？？ ネルエンハンスｔＪＭＯ８トラ
ンジスタ１２６のドレインとＮチャネルデプリーション
型トランジスタ１２Ｂのソースの間に接続される。
詳しく示されている。第４図を参照して、Ｐチャネルト
ランジスタ１２０，１２２ とＮチャネルトランジスタ
１２１．１２３が温度補償電流源を構成する。この電流
源は出力回路点Ｑにおける電圧の温度による変化を補償
する。回路点Ｑにおける温度補償回路の出力がダミーｇ
ＰＲＯＭ １２５のゲートへ加えられる。そのＥＰＲＯ
ＭのソースがＶＢ２へ接続され、それのドレインがセン
ス増幅器へ接続される。そのセンス増幅器の入力端子、
回路点Ｒ、カＮ ？？ ネルエンハンスｔＪＭＯ８トラ
ンジスタ１２６のドレインとＮチャネルデプリーション
型トランジスタ１２Ｂのソースの間に接続される。
このセンス増幅器はダミーデータ路中のセンス増幅器と
同様に、常にオン状態にあるから、トランジスタ１２７
のゲートは図示のようにＶＣＣへ結合される。
同様に、常にオン状態にあるから、トランジスタ１２７
のゲートは図示のようにＶＣＣへ結合される。
この基準電圧発生器１０３ 内のセンス増幅器はアレイ
のセンス増幅器およびダミーデータ路のセンス増幅器に
類似するが、フルＭＯ８終段増幅段は用いない。したが
って、このセンス増幅器は反転出力端子「ＯＵＴ」を有
する。更に、この反転出力端子からの信号は図示のよう
にＮチャネルデプリーション型トランジスタ１２８のゲ
ートへ負帰還される。その他の面では、このセンス増幅
器の動作はセンス増幅器１４５ （第２図）の動作と全
く同じであシ、トランジスタ１２６はトランジスタ１０
６人に類似し、トランジスタ１２９，１３０はトランジ
スタ１０７Ａ、１０８Ａにそれぞれ類似し、トランジス
タ１３１，１３２ はトランジスタ１０９Ａ。
のセンス増幅器およびダミーデータ路のセンス増幅器に
類似するが、フルＭＯ８終段増幅段は用いない。したが
って、このセンス増幅器は反転出力端子「ＯＵＴ」を有
する。更に、この反転出力端子からの信号は図示のよう
にＮチャネルデプリーション型トランジスタ１２８のゲ
ートへ負帰還される。その他の面では、このセンス増幅
器の動作はセンス増幅器１４５ （第２図）の動作と全
く同じであシ、トランジスタ１２６はトランジスタ１０
６人に類似し、トランジスタ１２９，１３０はトランジ
スタ１０７Ａ、１０８Ａにそれぞれ類似し、トランジス
タ１３１，１３２ はトランジスタ１０９Ａ。
ＩｊＯＡにそれぞれ類似する。基準電圧発生器中のこの
センス増幅器は、回路へ電力が供給された時に出力回路
点ｒＯＵＴｊ Ｋおける電圧が、ＰＬＤ自体に用いられ
ているセンス増幅器の引外し点の近くに収束するように
構成される。これにより、積項線を検出中はそんなに大
きく引下げられないように、積項線をセンス増幅器の引
外し点の近くに置くことができる。周知のように、こう
することによシアレイの動作速度が高くなる。
センス増幅器は、回路へ電力が供給された時に出力回路
点ｒＯＵＴｊ Ｋおける電圧が、ＰＬＤ自体に用いられ
ているセンス増幅器の引外し点の近くに収束するように
構成される。これにより、積項線を検出中はそんなに大
きく引下げられないように、積項線をセンス増幅器の引
外し点の近くに置くことができる。周知のように、こう
することによシアレイの動作速度が高くなる。
基準電圧発生器１０３は、本発明のＰＬＤ内のセンス増
幅器がＥＰＲＯＭセルの電流を追従できるようにする。
幅器がＥＰＲＯＭセルの電流を追従できるようにする。
それはセンス増器器の引外し点をＥＰＲＯＭセルの電流
の可変関数にして、ＩＤＰＲＯＭのどのよう々プロセス
変化も補償する。アレイのＥＦＲＯＭのセル電流は第４
図のセンス増幅器内のＥＰＲＯＭ １２５ のセル電
流により処理される。プロセス変化のために７レイのＥ
ＦＲＯＭ （およびダミー ｇＰＲＯＭ１２ｓ ）が僅
かに遅いとすると、基準発生器のないこのセンス増幅器
はよシ遅い。
の可変関数にして、ＩＤＰＲＯＭのどのよう々プロセス
変化も補償する。アレイのＥＦＲＯＭのセル電流は第４
図のセンス増幅器内のＥＰＲＯＭ １２５ のセル電
流により処理される。プロセス変化のために７レイのＥ
ＦＲＯＭ （およびダミー ｇＰＲＯＭ１２ｓ ）が僅
かに遅いとすると、基準発生器のないこのセンス増幅器
はよシ遅い。
その理由は、出力信号を供給するためにセンス増幅器を
高から低へ、または低から高へ移行させるのに長い時間
を要するからである。ダミーＫＰＲＯＭを含むこの基準
電圧発生器を用いることによシ、ＰＬＤ のセンス増幅
器のプロセスに対する独立性が一膚高くなる。
高から低へ、または低から高へ移行させるのに長い時間
を要するからである。ダミーＫＰＲＯＭを含むこの基準
電圧発生器を用いることによシ、ＰＬＤ のセンス増幅
器のプロセスに対する独立性が一膚高くなる。
次に、多数のクロックを用いる本発明の別の実施例が示
されている第５図を参照する。各クロックは第２図に示
されているようた種類のセンス増幅器制御回路１０２を
有する。それらの制御回路は上記と全く同様に動作する
。たとえば、各クロックはＰＬＤ内の種々の機能を制御
できる。たとえば、クロック１と２は回路Ａ、Ｂをそれ
ぞれ介して種々の入力データセットをクロックできる。
されている第５図を参照する。各クロックは第２図に示
されているようた種類のセンス増幅器制御回路１０２を
有する。それらの制御回路は上記と全く同様に動作する
。たとえば、各クロックはＰＬＤ内の種々の機能を制御
できる。たとえば、クロック１と２は回路Ａ、Ｂをそれ
ぞれ介して種々の入力データセットをクロックできる。
この場合に、あるデータセットは別のデータセットとは
異る速度でクロックされる。ＰＬＤの出力レジスタをク
ロックするために第３のクロックが時に用いられる。出
力レジスタはアレイを介して入力項へ共通に帰還される
から、ＰＬＤのセンス増幅器は、それらの入力項の計算
を行う九めに、との帰還動作中にターンオンせねばなら
ない。それは帰還されるデータを含む。
異る速度でクロックされる。ＰＬＤの出力レジスタをク
ロックするために第３のクロックが時に用いられる。出
力レジスタはアレイを介して入力項へ共通に帰還される
から、ＰＬＤのセンス増幅器は、それらの入力項の計算
を行う九めに、との帰還動作中にターンオンせねばなら
ない。それは帰還されるデータを含む。
したがって、それら３つのクロックのうちの任意の１つ
により任意のデータがクロックされるものとすると、本
発明のＰＬＤ内のセンス増幅器を制御回路１０２Ａ、１
０２Ｂ、１０２Ｃを吊込てターンオンすることが重要で
ある。したがって、制御回路１０２Ａ、１０２Ｂ、１０
２Ｃの出力はオアゲート１６２ を介して全て出力端子
へ送られる。したがって、先に述べたように１それの対
応するクロック１，２または３からのパルスが存在した
時に、アレイ中の全てのセンス増幅器に対する電力供給
信号と電力遮断信号を独立に発生できる。それらのクロ
ックの２つが重なり合ったとしても、オアゲート１６２
から出たパルスは、２つのクロック信号の後のものがダ
ミーデータ路を通って現われて終了信号を発生するまで
、センス増幅器をオン状態に保つ。
により任意のデータがクロックされるものとすると、本
発明のＰＬＤ内のセンス増幅器を制御回路１０２Ａ、１
０２Ｂ、１０２Ｃを吊込てターンオンすることが重要で
ある。したがって、制御回路１０２Ａ、１０２Ｂ、１０
２Ｃの出力はオアゲート１６２ を介して全て出力端子
へ送られる。したがって、先に述べたように１それの対
応するクロック１，２または３からのパルスが存在した
時に、アレイ中の全てのセンス増幅器に対する電力供給
信号と電力遮断信号を独立に発生できる。それらのクロ
ックの２つが重なり合ったとしても、オアゲート１６２
から出たパルスは、２つのクロック信号の後のものがダ
ミーデータ路を通って現われて終了信号を発生するまで
、センス増幅器をオン状態に保つ。
本発明の別の電力節約特徴は、第６図に示されているよ
り永久的なスイッチング技術を用いることである。この
実施例においては、各積項線のセンス増幅器１７０Ａ、
１７０Ｂ、１７０Ｃをそれぞれのスイッチ１７１Ａ、１
７１Ｂ、１γ１Ｃによシスイッチオ７できることである
。ＰＬＤ のほとんどの応用においては、ある積項が決
して用いられないようにアレイがプログラムされる。本
発明のこの特徴を用いて、使用されていない積項線のた
めのセンス増幅器への電力をこのプログラミ／ゲステッ
プ中は断つことができる。スイッチ１７１人、１７１Ｂ
。
り永久的なスイッチング技術を用いることである。この
実施例においては、各積項線のセンス増幅器１７０Ａ、
１７０Ｂ、１７０Ｃをそれぞれのスイッチ１７１Ａ、１
７１Ｂ、１γ１Ｃによシスイッチオ７できることである
。ＰＬＤ のほとんどの応用においては、ある積項が決
して用いられないようにアレイがプログラムされる。本
発明のこの特徴を用いて、使用されていない積項線のた
めのセンス増幅器への電力をこのプログラミ／ゲステッ
プ中は断つことができる。スイッチ１７１人、１７１Ｂ
。
１７１Ｃは実際には通常のＥＦＲＯＭである。それらの
スイッチは、この分野で周知のように、採用している他
の回路協子の極性とｌＰＲＯＭの種類とに応じて、それ
らのスイッチの浮動ゲートにおける電極の存在によシ開
かれ、電荷の非存在により閉じられる。最初のプログラ
ミングコードがＰＬＤへ送られて、センス増幅器に対す
る関連する積項がアレイの動作中は用いられないことを
指示した時に、それらのスイッチが自動的に開かれてそ
れらのセンス増幅器を第６図に示すように切離す０
スイッチは、この分野で周知のように、採用している他
の回路協子の極性とｌＰＲＯＭの種類とに応じて、それ
らのスイッチの浮動ゲートにおける電極の存在によシ開
かれ、電荷の非存在により閉じられる。最初のプログラ
ミングコードがＰＬＤへ送られて、センス増幅器に対す
る関連する積項がアレイの動作中は用いられないことを
指示した時に、それらのスイッチが自動的に開かれてそ
れらのセンス増幅器を第６図に示すように切離す０
第１図は本発明の制御回路がＰＬＤにおいてどのように
用いられるかを示すブロック回路図、第２図は本発明の
制御回路のブロック回路図、第３図は第２図の回路に関
連して用いられるパルスと信号のタイミング図、第４図
は第２図に示されている基準電圧発生器の回路図、第５
図は多数のクロックを用いる本発明の好適な実施例のブ
ロック図、第６図はセンス増幅器に付加スイッチを用い
る本発明の好適力実施例のブロック図である。 １０２・・・・制御回路、１０３ ・・・・基準電圧発
生器、１４２・・ ・・レジスタ、１４３Ｑ・・ ダミ
ーアレイ、１４５ ・・−・ダミーセンス増６器、１４
８ ・・・・ フリップフロップ、１７０Ａ、１７０Ｂ
、１７０Ｃ・・Φ・センス増幅器。 特許出願人 サイプレス・セミコンダクタ・コーポレ
ーション
用いられるかを示すブロック回路図、第２図は本発明の
制御回路のブロック回路図、第３図は第２図の回路に関
連して用いられるパルスと信号のタイミング図、第４図
は第２図に示されている基準電圧発生器の回路図、第５
図は多数のクロックを用いる本発明の好適な実施例のブ
ロック図、第６図はセンス増幅器に付加スイッチを用い
る本発明の好適力実施例のブロック図である。 １０２・・・・制御回路、１０３ ・・・・基準電圧発
生器、１４２・・ ・・レジスタ、１４３Ｑ・・ ダミ
ーアレイ、１４５ ・・−・ダミーセンス増６器、１４
８ ・・・・ フリップフロップ、１７０Ａ、１７０Ｂ
、１７０Ｃ・・Φ・センス増幅器。 特許出願人 サイプレス・セミコンダクタ・コーポレ
ーション
Claims (4)
- （１）浮動ゲート蓄積セルのアレイ中のデータ線上のデ
ータを一定間隔で検出するために用いられる複数のセン
ス増幅器への電力を制御する回路において、 前記アレイを通る第１の複数のデータ路と、第２のデー
タ路であつて、この第２のデータ路におけるデータの遅
延が前記第１の複数のデータ路のいずれかにおける最大
遅延に等しいか、それを越えるようにするために、前記
第１の複数のデータ路中の必要な全ての回路素子と同一
の回路素子を含む前記第２のデータ路と、 入力データの前記アレイの伝播を開始させる開始信号を
供給するクロック手段と、 このクロック手段へ結合され、前記開始信号を受けた時
に前記第２のデータ路を通じてダミーデータパルスを送
る手段と、 前記第２のデータ路における前記ダミーデータの通過が
終つたことを検出し、それに応答して終了信号を供給す
る検出手段と、 前記クロック手段と、前記センス増幅器と、前記検出手
段へ結合され、前記クロック手段から前記開始信号を受
けた時に前記センス増幅器へ電力を供給し、前記検出手
段から前記終了信号を受けた時に前記センス増幅器への
電力供給を断ち、それにより前記センス増幅器はデータ
伝送中だけ電力を供給され、それ以外の時は電力を供給
されないようにして前記センス増幅器における電力消費
を減少させるスイッチング手段と、 を備えることを特徴とする複数のセンス増幅器への電力
を制御する回路。 - （２）浮動ゲート蓄積セルのアレイ中のデータ線上のデ
ータを一定間隔で検出するために用いられる複数のセン
ス増幅器への電力を制御する回路において、 前記アレイを通る第１の複数のデータ路と、第１の複数
のクロック手段であつて、各クロック手段は、あるデー
タの前記アレイ中と、前記クロック手段に関連する前記
第１の複数のデータ路のそれぞれ１つとにおける伝播を
開始させる開始信号を供給する前記第１の複数のクロッ
ク手段と、第２の複数のデータ路であつて、各データ路
は各クロック手段に組合わされ、この第２のデータ路に
おけるデータの遅延が前記第１の複数のデータ路のいず
れかにおける最大遅延に等しいか、それを越えるように
するために、前記第１の複数のデータ路中の必要な全て
の回路素子と同一の回路素子を含む前記第２のデータ路
と、 前記複数のクロック手段の各クロック手段へ結合され、
前記開始信号を受けた時に前記クロック手段に関連する
前記第２の複数のデータ路のそれぞれ１つを通じてダミ
ーデータパルスを送る手段と、 前記第２のデータ路のそれぞれ１つにおける前記ダミー
データの通過が終つたことを検出し、それに応答して終
了信号を供給する各前記第２のデータ路に組合わされる
複数の検出手段と、 前記開始信号と前記終了信号の論理和をとるためのオア
ゲート手段と、 前記センス増幅器と前記オアゲート手段へ結合され、前
記オアゲート手段から前記開始信号を受けた時に前記セ
ンス増幅器へ電力を供給し、前記オアゲート手段から終
了信号を受けた時に前記センス増幅器への電力供給を断
ち、それにより前記センス増幅器はデータ伝送中だけ電
力を供給され、それ以外の時は電力を供給されないよう
にして前記センス増幅器における電力消費を減少させる
スイッチング手段と、 を備えることを特徴とする複数のセンス増幅器への電力
を制御する回路。 - （３）浮動ゲート蓄積セルのアレイ中のデータを検出す
るために用いられる複数のセンス増幅器への電力を制御
する回路において、 ユーザーによりプログラムされて除去された前記アレイ
の積項に関連する選択された複数のセンス増幅器を前記
アレイから電気的に切離し、前記アレイ中の他のセンス
増幅器は接続されたままにする手段と、 前記アレイ中に使用するために選択された積項に従つて
切離すセンス増幅器を電気的に選択するプログラム手段
と、 を備えることを特徴とする複数のセンス増幅器への電力
を制御する回路。 - （４）浮動ゲート蓄積セルのアレイ中のデータ線上のデ
ータを一定間隔で検出するために用いられる複数のセン
ス増幅器への電力を制御する回路において、 前記アレイを通る複数のデータ路と、 複数のクロック手段であつて、各クロック手段は、ある
データの前記アレイ中と、前記クロック手段に関連する
前記複数のデータ路のそれぞれ１つとにおける伝播を開
始させる開始信号を供給する前記第１の複数のクロック
手段と、 前記複数のデータ路のいずれかにおける最大遅延に等し
いか、それを越える量だけ前記複数の各開始信号を遅延
させ、前記遅延が終つた時に終了信号をおのおの発生す
る遅延手段と、 前記開始信号と前記終了信号の論理和をとるためのオア
ゲート手段と、 前記センス増幅器と前記オアゲート手段へ結合され、前
記オアゲート手段から前記開始信号を受けた時に前記セ
ンス増幅器へ電力を供給し、前記オアゲート手段から終
了信号を受けた時に前記センス増幅器への電力供給を断
ち、それにより前記センス増幅器はデータ伝送中だけ電
力を供給され、それ以外の時は電力を供給されないよう
にして前記センス増幅器における電力消費を減少させる
スイッチング手段と、 を備えることを特徴とする複数のセンス増幅器への電力
を制御する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US240,089 | 1988-09-02 | ||
| US07/240,089 US4851720A (en) | 1988-09-02 | 1988-09-02 | Low power sense amplifier for programmable logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101699A true JPH02101699A (ja) | 1990-04-13 |
| JP2858134B2 JP2858134B2 (ja) | 1999-02-17 |
Family
ID=22905076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22473589A Expired - Fee Related JP2858134B2 (ja) | 1988-09-02 | 1989-09-01 | 複数のセンス増幅器への電力を制御する回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4851720A (ja) |
| EP (1) | EP0357213B1 (ja) |
| JP (1) | JP2858134B2 (ja) |
| DE (1) | DE68918030T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296996A (ja) * | 1990-04-14 | 1991-12-27 | Nec Corp | メモリ装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793032B2 (ja) * | 1989-04-27 | 1995-10-09 | 日本電気株式会社 | 半導体記憶装置 |
| US4963769A (en) * | 1989-05-08 | 1990-10-16 | Cypress Semiconductor | Circuit for selective power-down of unused circuitry |
| KR920001325B1 (ko) * | 1989-06-10 | 1992-02-10 | 삼성전자 주식회사 | 메모리 소자내의 센스 앰프 드라이버 |
| US5163168A (en) * | 1990-03-30 | 1992-11-10 | Matsushita Electric Industrial Co., Ltd. | Pulse signal generator and redundancy selection signal generator |
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| US5051620A (en) * | 1990-07-31 | 1991-09-24 | Burgin Kenneth N | Precharged logic systems with protection against current leakage |
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-
1988
- 1988-09-02 US US07/240,089 patent/US4851720A/en not_active Expired - Lifetime
-
1989
- 1989-07-24 EP EP89307499A patent/EP0357213B1/en not_active Expired - Lifetime
- 1989-07-24 DE DE68918030T patent/DE68918030T2/de not_active Expired - Fee Related
- 1989-09-01 JP JP22473589A patent/JP2858134B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0357213A3 (en) | 1991-05-22 |
| EP0357213A2 (en) | 1990-03-07 |
| DE68918030D1 (de) | 1994-10-13 |
| DE68918030T2 (de) | 1995-05-18 |
| US4851720A (en) | 1989-07-25 |
| JP2858134B2 (ja) | 1999-02-17 |
| EP0357213B1 (en) | 1994-09-07 |
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