DE68918030T2

DE68918030T2 - Leseverstärker mit niedriger Leistung für eine programmierbare logische Einrichtung.

Info

Publication number: DE68918030T2
Application number: DE68918030T
Authority: DE
Inventors: Stephen M Douglas; Hal Kurkowski; Jagdish Pathak; Dov-Ami Vider
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 1988-09-02
Filing date: 1989-07-24
Publication date: 1995-05-18
Anticipated expiration: 2009-07-25
Also published as: JP2858134B2; EP0357213B1; US4851720A; EP0357213A3; JPH02101699A; DE68918030D1; EP0357213A2

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft einen verbesserten Niedrigleistungs-Leseverstärker für ein programmierbares logisches Bauelement (PLD), das an jedem "Schnittpunkt" der Matrix einen elektrisch programmierbaren Nur-Lese-Speicher (EPROM) als Speicherzelle verwendet.
EPROM-Speicherzellen verwendende programmierbare logische Bauelemente (PLDs) sind bekannt. Ihre Funktion und ihr Aufbau sind in der Literatur und in Patenten beschrieben. Z.B. die US-Patente 4 124 899, 4 609 986 und 4 617 479 und die in diesen Patenten zitierten Druckschriften beschreiben solche Matrizen. Weitere Informationen enthält das CMOS Data Book der Cypress Semiconductor Corporation, 3901 N. First Street, San Jose, Kalifornien 95134, auf den Seiten 4-1 bis 4-61.
Jüngste Entwicklungen der Lesetechniken für PLDs schließen die Verwendung eines Referenzspannungsgenerators und einer Klammer- oder Pegelbegrenzungsschaltung zur Verringerung der Spannungsschwankungen auf den Produkttermleitungen ein. Bei der Verwendung eines solchen Referenzspannungsgenerators und einer solchen Pegelbegrenzungsschaltung konvergiert die Spannung beim Einschalten der PLD-Schaltung am Ausgang des mit der Produkttermleitung gekoppelten Referenzspannungsgenerators in die Nähe des Auslösepunktes des Leseverstärkers statt in die Nähe der Klemmenspannung der CMOS-Bauelemente. Das verringert den Betrag, um den die Produkttermleitung während des Lesens heruntergezogen (pulled) werden muß. Die Schaltung erfordert jedoch mehr Gleichstromleistung, da der Referenzspannungsgenerator die Produkttermleitung auf einer höheren Spannung hält als es sonst wäre.
Aufgrund dieser zusätzlichen Leistungsanforderungen dieser weiterentwickelten Leseverstärker entsteht ein Bedarf an neuen Techniken zur Verringerung des Energieverbrauchs. Der Leseverstärker zieht 70 bis 80% der in einer PLD verwendeten Leistung. Die erfindungsgemäße Schaltung stellt einen Leseverstärker mit wesentlich verringertem Energieverbrauch zur Verfügung.

ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG

Die Steuerschaltung dieser Erfindung wird zum Steuern der Leistung einer Mehrzahl von Leseverstärkern verwendet, die zum Lesen von Daten auf Datenleitungen einer PLD verwendet werden, wobei die PLD EPROMs oder E²PROMs zur Datenspeicherung verwendet. Die Schaltung kann für Matrizen eingesetzt werden, die in regelmäßigen Intervallen, beispielsweise taktgesteuert, gelesen werden.
Die erfindungsgemäße Schaltung ist im Anspruch 1 angegeben. Sie enthält eine erste Anzahl von Datenpfaden durch die Matrix. Dies sind die normalerweise innerhalb der Matrix als programmierbare Schaltungsfunktionen verwendeten Datenpfade. Ein zweiter Datenpfad in der erfindungsgemäßen Matrix enthält Replikationen aller notwendigen Schaltungselemente in der ersten Anzahl von Datenpfaden, um zu gewährleisten, daß die Datenverzögerung durch den zweiten Datenpfad gleich oder größer als die Maximalverzögerung jedes der ersten Anzahl von Datenpfaden ist.
Ein Taktgeber stellt ein Auslösesignal zur Verfügung, das die Übertragung von Eingangsdaten durch die Matrix startet. Ein Mittel, beispielsweise ein Register, ist mit dem Taktgeber gekoppelt und sendet bei Empfang des Auslösesignals von dem Taktgeber einen Simulationsdatenimpuls durch den zweiten, den Simulationsdatenpfad. Ein Detektormittel stellt das Ende des Durchlaufs des Simulationsdatenimpulses durch den zweiten Datenpfad fest und liefert in Beantwortung der Beendigung ein Beendigungssignal. Schließlich wird ein mit dem Taktgeber, den Leseverstärkern und dem Detektormittel gekoppelter Schalter verwendet, um die Leseverstärker bei Empfang des Auslösesignals von dem Taktgeber einzuschalten und die Leseverstärker beim Empfang des Beendigungssignals von dem Detektormittel auszuschalten.
Die erfindungsgemäße Schaltung verringert den Energieverbrauch der Leseverstärker in der Matrix, weil sie nur während der Datenübertragung eingeschaltet sind und ansonsten ausgeschaltet sind.
In einem bevorzugten Ausführungsbeispiel der Erfindung enthält der zweite Datenpfad wenigstens eine EPROM-Zelle mit Verzögerungscharakteristik, die der Worst-case-Verzögerungscharakteristik in den EPROM-Zellen der Matrix entspricht, und einen Simulationsleseverstärker, der immer eingeschaltet ist. Die EPROM-Zelle (oder Zellen) in dem Simulationspfad sind nicht programmiert.
Die Erfindung und gewisse bevorzugte Ausführungsformen sind anhand von speziellen Schaltungen, Spannungen, Signalen und anderen Einzelheiten beschrieben, die für ein besseres Verständnis der Erfindung hilfreich sind. Für den Fachmann ist es klar, daß er die Erfindung ohne Verwendung dieser beschriebenen und in den Zeichnungen gezeigten Einzelheiten ausgeführt werden kann, und daß Alternativen verwendet werden können, ohne den Schutzbereich der Erfindung zu verlassen.

BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Schaltbild, das zeigt, wie die erfindungsgemäße Steuerschaltung in einer PLD verwendet wird;
Fig. 2 ist ein schematisches Schaltbild der erfindungsgemäßen Steuerschaltung;
Fig. 3 zeigt den Zeitablauf der Impulse und der Signale, die im Zusammenhang mit der Schaltung gemäß Fig. 2 verwendet werden;
Fig. 4 ist ein schematisches Schaltbild des Referenzspannungsgenerators 103, der in Fig. 2 als Block dargestellt ist;
Fig. 5 ist ein schematisches Schaltbild eines bevorzugten Ausführungsbeispiels der Erfindung, das mehrere Takte verwendet; und
Fig. 6 ist ein Blockschaltbild eines bevorzugten Ausführungsbeispiels der Erfindung, das zusätzliche Schalter auf den Leseverstärkern verwendet.

BESCHREIBUNG DER ERFINDUNG

Es wird auf Fig. 1 bezug genommen, in der die wesentlichen Elemente der erfindungsgemäßen PLD dargestellt sind. In dieser Matrix werden gespeicherte Daten in regelmäßigen Intervallen gelesen. Eingangsdaten sind normalerweise in Eingangsregistern enthalten, wobei ein Register für jedes Bit von binären Daten vorgesehen ist. Die Register selbst sind bekannt und deshalb nicht dargestellt. Die Ausgänge dieser Register, an denen die Eingangsdaten anliegen, sind mit in Fig. 1 gezeigten Eingangstermleitungen 116 und 117 gekoppelt. Mit jeder Eingangstermleitung ist ein anderer Registerausgang gekoppelt.
Die PLD ist auf bekannte Weise programmiert durch das Vorhandensein oder das Fehlen von gespeicherter Ladung auf der Floating-Gate-Elektrode der EPROMs, dargestellt durch die EPROMs 100 und 101. Bekanntlich kann das gleiche Konzept bei E²PROMs verwendet werden. Im Hinblick auf diese Erfindung werden elektrisch löschbare E²PROMs als EPROMs betrachtet, da sowohl EPROMs als auch E²PROMs elektrisch programmierbar sind und die meisten E²PROMs außerdem Floating-Gate-Bauelemente sind. Unter Verwendung der CMOS-Technologie gilt, daß wenn die Eingangstermleitung 116 von der programmierten Logik verwendet werden soll, Ladung an der Floating-Gate-Elektrode des EPROMS 100 fehlt. Umgekehrt, wenn die Eingangstermleitung 116 nicht verwendet werden soll, würde Ladung auf dem EPROM 100 gespeichert. In ähnlicher Weise würde keine Ladung an der Floating- Gate-Elektrode EPROMs 101 vorliegen, wenn die Eingangstermleitung 117 zu verwenden wäre. Es ist klar, daß diese beiden EPROMs nur zur Darstellung dienen und normalerweise 66 oder mehr EPROMs für einen einzigen Produktterm auf Termleitung 115 verwendet werden. In ähnlicher Weise dient die in Fig. 1 gezeigte Produkttermleitung 115 nur zur Darstellung der vielen Produktterme in der PLD. In Abhängigkeit von dem Programmiermuster der EPROMs einer einzigen Produkttermleitung, beispielsweise Leitung 115, führen die Eingangsterme zu den EPROMs an der Leitung 116 zu entweder einem hohen oder einem niedrigen Zustand auf der Produkttermleitung 115, die das Produkt angibt.
MOS-Bauelement 104, dargestellt als ein N-Kanal-Anreicherungs-MOS-Bauelement, dient als ein Schalter, um die Spannungsversorgung des erfindungsgemäßen Leseverstärkers ein- und auszuschalten, wobei der Leseverstärker den Referenzspannungsgenerator 103, einen N-Kanal-Verarmungs-MOS-Transistor 105, einen N-Kanal-Verarmungs-MOS-Transistor 107, N-Kanal-Anreicherungs- Transistoren 106, 108, 109, 110 und 112 und einen P-Kanal-Anreicherungs-Transistor 111 enthält. Der Schalttransistor 104 wird von der Steuerschaltung 102 gesteuert, die später in Bezug auf Fig. 2 detaillierter beschrieben wird. Der Referenzspannungsgenerator 103 wird später im Zusammenhang mit Fig. 4 ebenfalls detaillierter beschrieben.
Bei der folgenden Beschreibung der Arbeitsweise des Leseverstärkers gemäß Fig. 1 wird angenommen, daß der Schalter 104 eingeschaltet ist, so daß der Verstärker mit Spannung versorgt wird. Der Verarmungs-Transistor 105 wird als Pull-up-Transistor verwendet, wie es im Stand der Technik bekannt ist. Jedoch wird der Strom durch den Pull-up-Transistor 105 durch den Spannungsreferenzgenerator 103 eingestellt, wie später beschrieben wird. Der Transistor 104 bleibt während des Lesens eingeschaltet. Der Transistor 105 bleibt die ganze Zeit eingeschaltet. Wenn der Transistor 104 ausschaltet, zieht der Transistor 106 die Produkttermleitung 115 auf einen niedrigen Pegel, wodurch das Ausgangssignal "OUT" des Leseverstärkers niedrig wird.
Der Transistor 106 wird als Produktterm-Pegelhalteschaltung verwendet. Der Transistor 106, dessen Gate- und Drain-Elektrode mit der Termleitung 115 gekoppelt ist und dessen Source geerdet ist, verhindert, daß die Spannung an der Termleitung 117 voll auf die positive Versorgungsspannung Vcc ansteigt. Auf diese Weise wirkt er als Klammer, um die Produkttermleitung 115 in der Nähe der Schwellenspannung des N-Kanal-Anreicherungs-Transistors 106 zu halten, wenn keine EPROM-Zelle leitet. Diese Klammerwirkung verringert den Hub der Produkttermleitung 115 in Richtung Vcc. Bekanntlich beschleunigt dies das Umschalten der Produkttermleitung 115.
Der N-Kanal-Verarmungs-Transistor 107 wirkt zusammen mit dem N-Kanal-Anreicherungs-Transistor 108 als ein Verarmungs- Last-Inverter für den Leseverstärker. Dieser Inverter invertiert und verstärkt das Signal auf der Produkttermleitung 115. Es ist erforderlich, das Signal auf der Produkttermleitung 115 zu invertieren, bevor es die nächste Stufe (die die N-Kanal-Anreicherung-Transistoren 109 und 110 enthält) durchläuft, die als ein Pegelumsetzer wirkt. Der gesamte Leseverstärker des dargestellten Ausführungsbeispiels ist nicht invertierend.
Die Verstärkungsstufe mit den Transistoren 107, 108, 109 und 110 sorgt sowohl für eine Verstärkung der Spannung auf der Produkttermleitung 115 als auch für ihre Inversion. Wenn beispielsweise die in den Pegelumsetzer (Transistoren 109 und 110) eingehende Spannung an der Gate-Elektrode des Transistors 110 in dem Bereich von ungefähr 1 Volt liegt, was einer logischen Null auf der Produkttermleitung 115 entspricht, wird die Ausgangsspannung von dem Pegelumsetzer verstärkt und invertiert, um sie weiter in die Nähe von Vcc zu bringen. Wenn Vcc beispielsweise 5 Volt beträgt, kann die Spannung an dem Ausgang des Pegelumsetzers an den Gate-Elektroden der Transistoren 111 und 112 beispielsweise in der Nähe von 3,5 Volt liegen. Es ist wünschenswert, daß diese Ausgangsspannung, vor der letzten Stufe, so nah wie möglich an der von Vcc spezifizierten vollen CMOS-Ausgangsspannung liegt.
Die die MOS-Transistoren 111 und 112 verwendende letzte Verstärkungsstufe erzeugt die volle CMOS-Spannung an dem Ausgang "OUT" und invertiert das Signal zu der richtigen Polarität zurück, die der ursprünglichen Polarität der Produkttermleitung 115 entspricht. Jedoch können je nach Wunsch sowohl invertierende als auch nicht invertierende Verstärker in der beschriebenen Erfindung verwendet werden.
Die Schaltung zum Steuern der Spannungsversorgung des Leseverstärkers der Matrix dieser Erfindung ist in Fig. 2 gezeigt. Der Betrieb der Schaltung wird von einem Takt am Knoten A gesteuert. Beispielsweise kann der Taktimpuls am Knoten A ein hoch-zu-niedrig-Übergang sein. Die Mehrzahl von Invertern 140, von denen es in dem dargestellten Beispiel drei gibt, gibt die Impulsbreite des von dem NAND-Gatter 141 für das Flip-Flop 148 zu erzeugenden "Setze"-Impuls vor. Eine ungerade Anzahl von Invertern 140 wird für das verzögerungsfreie Triggern an dem Ausgang des NAND-Gatters 141 benötigt, wobei die Ein-Gatter-Verzögerung durch das NAND-Gatter selbst berücksichtigt wird. Offensichtlich stimmt dies für einen Takt mit einer ansteigenden Flanke. Wenn das Takteingangssignal am Knoten A, als Resultat eines hoch-zu-niedrig-Übergangs, eine fallende Flanke hat, wäre jedoch ein NOR-Gatter anstelle des NAND-Gatters 141 zu verwenden.
Die Inverter 140 und das NAND-Gatter 141 erzeugen gemeinsam den Setze-Impuls für das Flip-Flop 148, das aus zwei NAND-Gattern 146 aufgebaut ist. Die Schaltung ist derart ausgebildet, daß der Setze-Impuls für das Flip-Flop 148 eine vorgegebene Breite und Übergangszeit aufweist. Der Ausgang des Flip-Flops 148 stellt am Knoten C das Signal zum Einschalten des Leseverstärkers zur Verfügung. Dieses Signal läuft zum Gate des in Fig. 1 dargestellten MOS-Transistors 104. Es ist klar, daß es in einer vollständigen PLD mehrere Leseverstärker gibt, beispielsweise 258 in der PLD Cypress CY7C330, jeweils einen für jede Produkttermleitung. Jedoch ist nur eine einzige Steuerschaltung der in Fig. 2 gezeigten Art für die gesamte PLD erforderlich. Auf diese Weise ist der Knoten C mit dem Äquivalent des Transistors 104 in jedem der Leseverstärker an der jeweiligen Produkttermleitung verbunden.
Beim Empfang eines ansteigenden Taktimpulses am Knoten A, erzeugt NAND-Gatter 141 einen Setze-Impuls am Flip-Flop 148. Dadurch erfährt Knoten C an dem Ausgang des Flip-Flops 148 einen niedrig-zu-hoch-Übergang, welcher das geeignete Signal zum Einschalten der Transistoren 104 (in Fig. 1 gezeigt) jedes der Leseverstärker der PLD ist.
Gleichzeitig löst dieser niedrig-zu-hoch-Taktimpuls am Knoten A den Durchlauf eines Signals durch einen zweiten, einen "Simulations"-Datenpfad aus, der Replikationen aller notwendigen Schaltungselemente des Datenpfads der Matrix enthält, um zu gewährleisten, daß die Datenverzögerung durch den Simulationsdatenpfad gleich oder größer ist, als die maximale Verzögerung der Datenpfade der Hauptmatrix. Der Auslösetaktimpuls läuft zunächst zu dem Takteingang des Simulationseingangsregisters 142. An seinem "Q"-Ausgang liefert das Register 142 einen hoch-zuniedrig-Übergangsimpuls in den Eingang der Blind- bzw. Simulationsmatrix 143. Später, bei der fallenden Flanke des Taktimpulses setzt die hoch-zu-niedrig-Flanke des Impulses am "S"- Eingang das Register 142, wobei ein niedrig-zu-hoch-Übergang auf dem "Q"-Ausgang erzeugt wird.
Die Simulationsmatrix 143 ist eine Matrix von EPROM-Zellen 144 A, B, C und D. Es ist wichtig, daß diese EPROM-Zellen typisch für die in dem Rest der PLD verwendeten EPROM-Zellen sind. Beispielsweise sollte man sicher sein, daß die Simulations-EPROMs nicht am Rand der Matrix angeordnet sind, wo sie stärkeren Prozeßveränderungen unterworfen sein könnten, als zentraler angeordnete EPROM-Zellen. Beispielsweise kann in einer 3 x 3-Matrix aus EPROM-Zellen die mittlere Zelle als Simulationszelle verwendet werden. Dies soll sicherstellen, daß durch die Simulationszellen die Worst-case-Zeitverzögerungen im Vergleich zu denen durch die EPROM-Zellen der Hauptmatrix auftreten. Eine weitere hilfreiche Vorsichtsmaßnahme, um sicherzustellen, daß die Simulationszellen die längsten Verzögerungen haben, ist für den Fall, daß sich der Prozeß orientierungsabhängig zeigt, sie in der gleichen topologischen Orientierung wie die EPROM-Zellen der Hauptmatrix auszurichten. Ein Ausrichten des Simulationsleseverstärkers 145 entsprechend der Orientierung des Hauptleseverstärkers ist in ähnlicher Weise hilfreich, da Leseverstärker mit einem sehr kleinen Spannungshub arbeiten und deshalb topologieempfindlicher sein können.
Es ist wichtig, daß die Simulations-EPROMs 144A, B, C und D sowie der Simulations-EPROM 125 in dem Referenzspannungsgenerator 103 nicht programmiert sind. Wenn die Zellen in der Matrix programmiert wären, würden sie nie Strom leiten und es wäre nicht möglich, den Simulationsimpuls durch den Simulationspfad zu schicken. Wenn das Simulations-EPROM 125 in dem Referenzspannungsgenerator 103 programmiert wäre, würde eine ungültige Spannung an dem Ausgangsknoten auftreten. Um die Kapazität der Eingangstermleitungen (die in einigen Fällen aus 258 Produkttermen bestehen können) besser wiederzugeben, hat es sich als vorteilhaft erwiesen, einen weiteren N-Kanal-Verarmungs-MOS- Transistor 144E hinzuzufügen. Die Gate-Elektrode dieses Transistors ist mit den Drain-Elektroden der Simulations-EPROM-Zellen 144A, B, C und D gekoppelt. Die Source- und Drain-Elektrode des Verarmungs-Transistors 144E sind geerdet. Ein Verarmungs-Bauelement wird verwendet, weil es eine konstante Kapazität liefert, und auf diese Weise gewährleistet, daß die Kapazität auf der Leitung 150 gleich oder größer als die Kapazität auf den Eingangstermleitungen der Hauptmatrix ist. Wenn die Simulations-EPROMs jedoch, wie oben vorgeschlagen, innerhalb der Haupt- EPROM-Matrix angeordnet werden, sind die Störkapazitäten der Eingangsleitungen und der Produktleitungen oft ausreichend, um die benötigte Verzögerung ohne Hinzufügen eines zusätzlichen Bauelementes, wie Bauelement 144E, zu liefern.
In einer Ausführungsform der Erfindung wurde ein einzelnes EPROM anstelle der in Fig. 2 dargestellten Anzahl von EPROMs 144A, B, C und D verwendet. Es ist möglich, ein einziges EPROM anstelle von mehreren zu verwenden, wenn sichergestellt ist, daß ein solches EPROM ein EPROM mit den Worst-case-Bedingungen der Matrix darstellt. Es hat sich herausgestellt, daß die längsten Impulsübergänge (Verzögerungen) dort auftreten, wo ein einziges EPROM von hoch zu niedrig gezogen wird oder wo die maximale Anzahl von EPROMs auf irgendeiner Termleitung gleichzeitig vom niedrigen zum hohen Zustande freigegeben werden. Wenn - wie im Stand der Technik bekannt - der Leseverstärker so konzipiert ist, daß die Verzögerung einer Termleitung, auf der die maximale Anzahl von EPROMs freigegeben wird, nicht größer ist als die Verzögerung eines einzigen EPROMs, das vom hohen zum niedrigen Zustand heruntergezogen wird, kann ein einziges EPROM in der Simulationsmatrix 143 verwendet werden. In diesem Fall sollte wiederum besondere Sorgfalt bei der Auswahl der Orientierung und der Topologie des Simulations-EPROMs herrschen, um zu gewährleisten, daß seine Verzögerung beim Herunterziehen vom hohen zum niedrigen Zustand nicht geringer ist als irgendeine der anderen EPROMs in der Hauptmatrix der PLD.
Es ist auch wichtig, die Eingangstaktpolaritäten sorgfältig zu wählen, wobei ein Takt mit einer steigenden Flanke (niedrigzu-hoch) bevorzugt ist. Für das Ausführungsbeispiel mit einem einzigen EPROM muß das in Fig. 2 gezeigte Register 142 einen Ausgangssignalübergang der entgegengesetzten Polarität von der gezeigten Polarität erzeugen. Zu diesem Zweck sollte der Takt über einen Inverter an den "D"-Eingang des Registers 142 angelegt werden und außerdem an den "Reset"-Eingang anstelle des "Set"-Eingangs, wie es gezeigt ist.
Register 142 zwingt den Spannungspegel an dem Eingang der Simulationsmatrix vor dem Empfang eines Taktimpulses niedrig zu sein und danach hoch, wobei eine ansteigende Flanke gewährleistet ist. Die ansteigende Impulsflanke von dem Register 142 gewährleistet einen Hoch-zu-niedrig-Übergang auf der Simulationsprodukttermleitung in der Simulationsmatrix 143, wobei der Hoch-zu-niedrig-Übergang als der Übergang für die Worst-case- Bedingungen ausgewählt ist.
Es ist klar, daß alle Polaritäten umgedreht werden können, wenn Konzeptionsüberlegungen zeigen, daß das Gegenteil der Fall ist. Wichtig ist, sicherzustellen, daß die Simulationsmatrix den Übergang mit den Worst-case-Bedingungen nachahmt, unabhängig davon, ob es ein Hoch-zu-niedrig- oder ein Niedrig-zu-hoch- Übergang ist.
Das Ausgangssignal der Simulationsmatrix läuft zum Simulationsleseverstärker 145. Die Gate-Elektrode des Transistors 105B ist mit Vcc beaufschlagt, um zu gewährleisten, daß er immer eingeschaltet ist. Es ist wichtig, daß sich dieser Leseverstärker in dem Simulationspfad nicht selbst ausschaltet, da andernfalls die Steuereinrichtung der Erfindung unwirksam wäre. Da es nur eine einzige Steuerung für eine ganze Matrix von Leseverstärkern gibt, ist die zusätzliche Leistung vernachlässigbar, die dazu benötigt wird, den Simulationsleseverstärker 145 die ganze Zeit eingeschaltet zu halten.
In der Simulationsmatrix sind die Drain-Elektroden der EPROMs 144A, B, C und D mit der Ausgangsleitung 150 zum Leseverstärker 145 verbunden. Die Source-Elektroden sind mit Vss gekoppelt oder geerdet. Der Simulationsimpuls durch die Matrix 143 und der Simulationsleseverstärker 145 ahmen das nach, was mit den tatsächlichen Daten beim Durchgang durch die Matrix geschieht. Der Simulationsleseverstärker 145 verwendet eine sehr kleine Spannung auf seiner Eingangsleitung 150, beispielsweise einige 100 mV und verstärkt diesen Pegel auf die volle CMOS-Spannung, beispielsweise 5 V am Knoten B'. Der dargestellte Leseverstärker invertiert das Eingangssignal von der Leitung 150 nicht und erzeugt auf diese Weise ein Signal der gleichen Polarität am Ausgangsknoten B'.
Bei dem dargestellten Ausführungsbeispiel ist das Signal an dem Ausgangsknoten B' ein Niedrig-zu-hoch-Übergang, der den von dem NAND-Gatter 140B erzeugenden Rücksetzimpuls triggert. Die Kette der Inverter 140A legt die Breite des Rücksetzimpulses fest. Dies stellt einen Hoch-zu-niedrig-zu-hoch-Ausgangsimpuls am Knoten D zur Verfügung, genauso wie es für den Knoten B durch die Inverter 140 und das NAND-Gatter 141 beschrieben wurde. Der Impuls vom Knoten D in das Flip-Flop 148 erzeugt einen Hoch-zu-niedrig-Übergang am Ausgangsknoten C vom Flip-Flop 148, der zu den Gate-Elektroden der Eingangstransistoren 104 (in Fig. 1 gezeigt) aller Leseverstärker läuft. Die Arbeitsweise des Simulationsleseverstärkers 145 ist bis auf die Tatsache, daß er immer eingeschaltet ist, genau gleich der Arbeitsweise des im Zusammenhang mit Fig. 1 beschriebenen Leseverstärkers, der die Transistoren 104, 105, 106, 107, 108, 109, 110, 111 und 112 enthält.
Der Zeitablauf der Impulse in der Steuerschaltung gemäß Fig. 2 ist am besten anhand des Zeitablaufdiagramms in Fig. 3 zu verstehen. Zum leichten Verständnis sind die Impulse und die Verzögerungen übertrieben. Es wird nun sowohl auf die Fig. 2 als auch auf die Fig. 3 Bezug genommen. Der Niedrig-zu-hoch- Übergang 200 am Knoten A vom Takt löst den Operationszyklus der Steuerschaltung der Erfindung aus. Das triggert einen Hoch-zuniedrig-Übergang 201 am Knoten B, der das Flip-Flop 148 setzt, wobei ein Übergang 202 am Knoten C erzeugt wird, der die Leseverstärker der Matrix für die ganze Dauer des Impulses 206 einschaltet.
In der Zwischenzeit durchläuft die ansteigende Flanke 200 des Eingangstaktimpulses am Knoten A das Register 142, die Simulationsmatrix 143 und den Simulationsleseverstärker 145 zum Ausgangsknoten B'. Diese zusätzlichen Schaltungselemente verzögern den Impuls absichtlich vom Knoten A wenigstens lange genug, um zu gewährleisten, daß die realen Impulse die Hauptmatrix durchlaufen haben und Ausgangssignale von den entsprechenden Leseverstärkern erzeugt sind. Diese Verzögerung wird durch die Zeitdifferenz zwischen dem Niedrig-zu-hoch-Übergang 200 am Knoten A und den Niedrig-zu-hoch-Übergang 203 am Knoten B' widerspiegelt. Der Niedrig-zu-hoch-Übergang 203 am Knoten B' triggert den Hoch-zu-niedrig-Übergang 204 am Knoten D. Dieser verzögerte Übergang 204 am Knoten D triggert den rechten Hochzu-niedrig-Übergang 205 am Knoten C, welcher der Ausgang des Flip-Flops 148 ist.
Dementsprechend ist die Verzögerung zwischen dem Niedrigzu-hoch-Übergang 200 am Knoten A und dem Niedrig-zu-hoch-Übergang 203 am Knoten B' gleich der Verzögerung zwischen dem Niedrig-zu-hoch-Übergang 202 am Knoten C und dem Hoch-zu-niedrig- Übergang 205 ebenfalls am Knoten C. Auf diese Weise stellt die Impulsbreite des Impulses 206 die Verzögerungszeit durch den Simulationspfad dar. Nach der Verzögerung des Eingangstaktimpulses durch den Simulationspfad setzt der Hoch-zu-niedrig- Übergang 204 am Knoten D das Flip-Flop 148 zurück, wobei die Leistung des Leseverstärkers abgeschaltet wird. Der Hoch-zuniedrig-Übergang 205 am Knoten C, an der Gate-Elektrode des Transistors 104 (in Fig. 1 gezeigt) führt dieses Abschalten aus.
Der in Fig. 2 gezeigte Referenzspannungsgenerator 103 ist detaillierter in Fig. 4 dargestellt. Es wird auf Fig. 4 Bezug genommen. Die P-Kanal-Transistoren 120 und 122 und N-Kanal-Transistoren 121 und 123 enthalten zusammen eine Temperaturkompensationsstromquelle. Diese Stromquelle kompensiert die Spannung am Ausgangsknoten Q bei Temperaturänderungen. Das Ausgangssignal der Temperaturkompensationsschaltung am Knoten Q ist mit der Gate-Elektrode des Simulations-EPROMs 125 gekoppelt. Die Source-Elektrode dieses EPROMs ist mit Vss gekoppelt und seine Drain-Elektrode ist mit einem Leseverstärker gekoppelt, dessen Eingangssignal am Knoten R zwischen der Drain-Elektrode des N-Kanal-Anreicherungs-MOS-Transistors 126 und der Source-Elektrode des N-Kanal-Verarmungs-Transistors 128 angeordnet ist. Der Leseverstärker ist genauso wie der Leseverstärker in dem Simulationspfad immer eingeschaltet; deshalb ist die Gate-Elektrode des Transistors 127 - wie dargestellt - mit Vcc gekoppelt.
Der Leseverstärker in dem Referenzspannungsgenerator 103 ähnelt den Leseverstärkern der Matrix und des Simulationspfades, aber verwendet nicht die volle letzte CMOS-Verstärkungsstufe. Dementsprechend hat dieser Leseverstärker einen als "OUT" bezeichneten invertierenden Ausgang. Darüber hinaus wird das Signal von diesem invertierenden Ausgang zu der Gate-Elektrode des N-Kanal-Verarmungs-Transistors 128, wie es gezeigt ist, zurückgekoppelt, um eine negative Rückkopplung zu liefern. Ansonsten ist die Arbeitsweise des Leseverstärkers die gleiche wie die des Leseverstärkers 145 gemäß Fig. 2, wobei Transistor 126 analog zum Transistor 106a ist, die Transistoren 129 und 130 analog zu den Transistoren 107A bzw. 108A sind, und die Transistoren 131 und 132 analog zu den Transistoren 109A und 110A sind. Dieser Leseverstärker in dem Referenzspannungsgenerator ist derart konzipiert, daß beim Einschalten der Schaltung die Spannung an dem Ausgangsknoten "OUT" in die Nähe des Auslösepunktes der in der PLD selbst verwendeten Leseverstärker konvergiert. Dadurch können die Produkttermleitungen in der Nähe des Auslösepunktes des Leseverstärkers liegen, so daß sie beim Lesen nicht soweit heruntergezogen werden müssen. Bekanntlich beschleunigt dies die Operation der Matrix.
Der Referenzspannungsgenerator 103 ermöglicht es den Leseverstärkern in der PLD der Erfindung, den EPROM-Zellenstrom zu verfolgen. Er macht den Auslösepunkt des Leseverstärkers zu einer variablen Funktion des EPROM-Zellenstroms und kompensiert auf diese Weise alle Prozeßveränderungen der EPROMs. Die Zellenströme des EPROMs der Matrix werden von dem Zellenstrom des EPROMs 125 in dem Leseverstärker der Fig. 4 nachgeahmt. Wenn das EPROM der Matrix (und das Simulations-EPROM 125) aufgrund von Prozeßvariationen geringfügig langsamer werden, dann würde dieser Leseverstärker ohne den Referenzgenerator langsamer werden, da es länger dauert, den Leseverstärker von hoch-zu-niedrig oder von niedrig-zu-hoch zum Liefern eines Ausgangssignals zu schalten. Die Verwendung dieses ein Simulations-EPROM enthaltenden Referenzspannungsgenerators macht die Leseverstärker der PLD wesentlich prozeßunabhängiger.
Es wird auf Fig. 5 Bezug genommen, die ein anderes Ausführungsbeispiel der Erfindung mit mehreren verwendeten Taktgebern zeigt. Jeder dieser Taktgeber hat seine eigene Leseverstärker- Steuerschaltung 102 der in Fig. 2 gezeigten Art. Diese Steuerschaltungen arbeiten genau wie oben beschrieben. Jeder Taktgeber kann beispielsweise verschiedene Funktionen innerhalb der PLD steuern. Beispielsweise können die Taktgeber 1 und 2 durch die Schaltungen A bzw. B unterschiedliche Eingangsdatensätze takten, wenn ein Datensatz mit einer anderen Geschwindigkeit als der andere getaktet werden muß. Der dritte Taktgeber wird manchmal verwendet, um das Ausgangsregister der PLD zu takten. Da die Ausgangsregister üblicherweise durch die Matrix zu den Eingangstermleitungen zurückgekoppelt sind, müssen die Leseverstärker der PLD während dieses Rückkopplungsprozesses eingeschaltet werden, um die Berechnung dieser Eingangsterme durchzuführen, die die zurückgekoppelten Daten enthalten.
Dafür ist es wichtig, daß die Leseverstärker in der PLD der Erfindung unter Verwendung der Steuerschaltungen 102 A, B und C einschaltet werden, wenn Daten von einem der drei Taktgeber getaktet werden. Dementsprechend werden die Ausgangssignale der Schaltungen A, B und C alle durch ODER-Gatter 162 zum Ausgang 163 geführt. Daher kann jede Steuerschaltung A, B oder C beim Vorliegen eines Impulses von seinem zugehörigen Taktgeber 1, 2 oder 3, unabhängig Einschalt- und Ausschaltsignale für alle Leseverstärker in der Matrix erzeugen, wie es im vorgehenden beschrieben wurde. Selbst wenn sich zwei dieser Takte überlappen, wird der von dem ODER-Gatter 162 kommende Impuls den Leseverstärker eingeschaltet halten, bis das letztere der zwei Taktsignale durch den Simulationspfad zur Erzeugung eines Beendigungssignals kommt.
Ein weiteres energiesparendes Merkmal der Erfindung ist die Verwendung einer in Fig. 6 gezeigten permanenteren Schalttechnik.
In diesem Ausführungsbeispiel können die Leseverstärker 170A, B und C jeder Termleitung durch ihren zugehörigen Schalter 171A, B oder C geschaltet werden. In den meisten PLD-Anwendungen ist die Matrix so programmiert, daß einige Produkttermleitungen nie verwendet werden. Unter Verwendung dieses erfindungsgemäßen Merkmals kann die Energiezufuhr zu den Leseverstärkern für nicht verwendete Produkttermleitungen während des Programmierschrittes ausgeschaltet werden. Die Schalter 171A, B und C sind in der Praxis normalerweise EPROMs. Wie im Stand der Technik bekannt ist, werden sie durch das Vorhandensein oder das Fehlen von Ladung an ihren Floating-Gate-Elektroden, in Abhängigkeit von den Polaritäten der anderen Schaltungselemente und der Art der verwendeten EPROMs geöffnet oder geschlossen. Diese Schalter können automatisch geöffnet werden, wobei ihre zugehörigen Leseverstärker, wie in Fig. 6 gezeigt, abgetrennt werden, wenn die Initiierprogrammiercodes zu der PLD gesendet werden, wobei dies anzeigt, daß die zugehörige Produkttermleitung für diesen Leseverstärker während der Operation der Matrix nicht zu verwenden ist.

Claims

1. Ein Steuersignal (OUT) ausgebende Schaltung zum Steuern der Leistung einer Mehrzahl von Leseverstärkern, die zum Lesen von Daten auf Datenleitungen in einer Matrix von Floating-Gate- Speicherzellen verwendet werden, wobei in der Matrix gespeicherte Daten in regelmäßigen Intervallen gelesen werden, gekennzeichnet durch,

eine erste Anzahl von Datenpfaden durch die Matrix;

einen zweiten Datenpfad (150), in dem sich alle notwendigen Schaltungselemente aus der ersten Anzahl von Datenpfaden wiederholen, um zu gewährleisten, daß die Datenverzögerung durch den zweiten Datenpfad gleich der oder größer als die Maximalverzögerung in einem Datenpfad der ersten Anzahl von Datenpfaden ist;

Taktgabemittel (CLOCK) zur Erzeugung eines Auslösesignals (CLK), welches die Übertragung von Eingangsdaten durch die Matrix startet;

mit den Taktgabemitteln gekoppelte Mittel (142) zum senden eines Blinddatenimpulses durch den zweiten Datenpfad bei Empfang des Auslösesignals;

Detektormittel (148), welche das Auslösesignal (CLK) und ein die Beendigung des Durchgangs des Blinddatenimpulses durch den zweiten Pfad anzeigendes Beendigungssignal aufnehmen und das Steuersignal (OUT) in Abhängigkeit von den Eingangsignalen liefern; und

mit den Taktgabemitteln und den Leseverstärkern gekoppelte, mit dem Steuersignal beaufschlagte Schaltmittel (104), wobei die Detektormittel das Steuersignal zum Einschalten der Leseverstärker bei Empfang des Auslösesignals aktivieren und das Steuersignal zum Ausschalten der Leseverstärker bei Empfang des Beendigungssignals entaktivieren, wodurch der Energieverbrauch der Leseverstärker reduziert ist, da sie nur während der Dauer der Datenübertragung eingeschaltet, im übrigen aber ausgeschaltet sind.

2. Schaltung nach Anspruch 1, ferner dadurch gekennzeichnet, daß der zweite Datenpfad ein Floating-Gate- Speicherelement (144A) enthält.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnete daß das Floating-Gate-Speicherelement (144A) nicht programmiert ist.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnete daß das Floating-Gate-Speicherelement (144A) als das am langsamsten schaltende Speicherelement in der Matrix ausgewählt ist.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnete daß der zweite Datenpfad einen Leseverstärker (145) enthält, der stets an Spannung liegt.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnete daß der zweite Datenpfad auch ein Floating-Gate-Speicherelement (144A) enthält.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnete daß der zweite Datenpfad mehrere Floating-Gate-Speicherelemente (144A, 144B, 144C, 144D) enthält.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnete daß die Floating-Gate-Speicherelemente (144A-D) nicht programmiert sind.

9. Schaltung nach Anspruch 6, dadurch gekennzeichnete daß der zweite Datenpfad auch einen Verarmungs-MOS-Transistor (144E) enthält, dessen Gate-Elektrode in die Schaltung eingebunden und dessen Source- und Drain-Elektroden geerdet sind.

10. Schaltung nach Anspruch 1, gekennzeichnet durch:

mehrere der genannten Taktgabemittel, von denen jedes ein Auslösesignal zur Verfügung stellt, das die Übertragung gewisser Daten durch die Matrix und durch einen zugehörigen, aus der ersten Anzahl von den Taktgabemitteln zugeordneten Datenpfaden startet;

eine zweite Anzahl der zweiten Datenpfade, die jeweils einem der Taktgabemittel zugeordnet sind und Wiederholungen aller notwendigen Schaltungselemente in der ersten Anzahl von Datenpfaden enthält, um zu gewährleisten, daß die Datenverzögerung durch die zweiten Datenpfade gleich der oder größer ist als die Maximalverzögerung in einem der ersten Anzahl von Datenpfaden;

mit jedem der Mehrzahl von Taktgabemitteln gekoppelte Mittel zum Senden eines Blinddatenimpulses durch den entsprechenden Datenpfad der den Taktgabemitteln zugeordneten zweiten Anzahl von Datenpfaden bei Empfang des Auslösesignals;

mehrere Detektormittel, von denen jeweils eines jedem zweiten Datenpfad zugeordnet ist und eines der Steuersignale erzeugt; und

ODER-Gattermittel (162) zur ODER-Verknüpfung der Steuersignale, wobei die Schaltmittel (104) mit den ODER-Gattermitteln zum Einschalten der Leseverstärker in Abhängigkeit von dem Ausgangssignal der ODER-Gattermittel gekoppelt sind.

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß jeder der zweiten Anzahl der zweiten Datenpfade ein Floating- Gate-Speicherelement enthält.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnete daß die Floating-Gate-Speicherelemente nicht programmiert sind.

13. Schaltung nach Anspruch ii, dadurch gekennzeichnet, daß jedes der Flaoting-Gate-Speicherelemente als das am langsamsten schaltende Speicherelement in der Matrix ausgewählt ist.

14. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß jeder der zweiten Datenpfade einen Leseverstärker enthält, der so geschaltet ist, daß er stets an Spannung liegt.

15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, daß jeder der zweiten Datenpfade außerdem ein Floating-Gate- Speicherelement enthält.

16. Schaltung nach Anspruch 10, dadurch gekennzeichnete daß jeder der zweiten Datenpfade mehrere Floating-Gate- Speicherelemente enthält.

17. Schaltung nach Anspruch 16, dadurch gekennzeichnete daß jedes der Floating-Gate-Speicherelemente nicht programmiert ist.

18. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß jeder der zweiten Datenpfade auch einen Verarmungs-MOS- Transistor enthält, dessen Gate-Elektrode in die Schaltung eingebunden und dessen Source- und Drain-Elektroden geerdet sind.

19. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein Mittel (171A, B, C) zum elektrischen Trennen einer ausgewählten Anzahl von Leseverstärkern (170A, B, C) von der Matrix und zum Aufrechterhalten der Verbindung anderer Leseverstärker in der Matrix zusätzlich vorgesehen ist, wobei die abgetrennten Leseverstärker Produkttermen der Matrix angeordnet sind, welche vom Benutzer herausprogrammiert wurden; und daß Programmittel vorgesehen sind, welche die entsprechend den in der Matrix zu verwendenden ausgewählten Produkttermen zu trennenden Leseverstärker elektrisch auswählen.