DE1774708B2 - - Google Patents
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Description
Die Erfindung bezieht sich auf eine Binärspeicherzelle mit zwei überkreuz geschalteten ersten Halbleitern, die
eine bistabile Schaltung bilden, mit jeweils einen zweiten Halbleiter aufweisenden Belastungswiderständen
für jeden der ersten Halbleiter und mit zueinander komplementären Datensignalquellen und einem Leseverstärker,
die mit den Eingängen bzw. Ausgängen der ersten Halbleiter verbunden sind.
Solche aus dem IBM-Technical Disclosure Bulletin., September 1966, Seiten 420 und <2\ und Juni 1967.
Seiten 85 und 86, bekannte Binärspeicherzellen weisen ein Paar erster Feldeffekt-Transistoren auf, die zum:
Bilden einer bistabilen Schaltung in bekannter Weise überkreuz geschaltet sind. Die Source-Elektroden
dieser beiden Feldeffekttransistoren sind dabei gemeinsam mit Erde verbunden, während die Gate-Elektroden
jeweils mit der Drain-Elektrode des anderen der Feldeffekttransistoren verbunden sind. Die Drain-Elektroden
sind außerdem über die Source-Drain-Strecke eines weiteren Feldeffekttransistors mit einer gemeinsamen
Leitung verbunden, die entweder ein Vorspannungspotential zum Einschreiben oder aber Auslesen in
die Binärspeicherzelle führt. Die Gate-Elektroden dieser beiden zusätzlichen und als Belastungswiderstände
für die ersten Feldeffekttransistoren wirkenden Transistoren sind gemeinsam entweder mit der gleichen
Leitung wie die Drain-Elektroden oder aber mit einer weiteren Leitung verbunden, die ein Vorspannungspotential
zum Auslegen oder Einschreiben in die Binärspeicherzelle führt. Mit den Gate-Elektroden der
beiden ersten Transistoren und damit auch ihren Drain-Elektroden bzw. den Source-Elektroden der
zusätzlichen Transistoren ist jeweils ein weiterer Transistor verbunden, dessen Gate-Elektrode jeweils
mit einer Datensignalquelle verbunden ist, die zueinander komplementären Datensignale abgeben. Noch ein
weiterer Transistor verbindet schließlich einen Leseverstärker mit der Gate-Elektrode eines der beiden ersten
Transistoren, wobei die mit den Datensignalquellen und dem Leseverstärker verbundenen Transistoren, jeweils
als elektronische Schalter wirken. Diese bekannten Binärspeicherzellen arbeiten offensichtlich derart, daß
die jeweils als Belastungswiderstände wirkenden zusätzlichen Feldeffekt-Transistores bei einer Umschal-•
tung der bistabilen Schaltung ebenfalls vom gesperrten
in den leitenden Zustand bzw. umgekehrt umgeschaltet werden, um an dem Ausgang der bistabilen Schaltung,
der ein von der Bezugsspannung sich unterscheidendes Ausgangssignal führen soll, einen Belastungswiderstand
aureichender Größe zu bilden, während der jeweils andere Belastungswiderstand nur einen relativ geringen
Wert hat, um damit den Leistungsverbrauch in der Binärspeicherzelle möglichst klein zu machen.
Aus der FR-PS 14 69 630 sowie dem IBM-Technical Disclosure Bulletin, Mai 1966, Seiten 1838 und 1839,
sowie Seiten 1851 und 1852 sind jeweils Binärspeicherzellen bekannt die ein überkreuz geschaltetes erstes
Transistorpaar aufweist das in üblicher Weise eine bistabile Schaltung bildet Die Belastungswiderstände
der Transistoren des ersten Transistorpaars sind als rein ohmsche Widerstände mit einem festen Widerstandswert
ausgebildet. Die Steuerelektroden der Transistoren des ersten Transistorpaars sind über einen weiteren,
als Schalttransistor wirkenden Transistor mit Datensignalquellen verbunden, wobei jeweils eine mit den
Datensignalquellen nicht verbundene Elektrode dieser Schalttransistoren auch mit einem Leseverstärker
verbunden ist. Die bei diesen bekannten Binärspeicherzellen benutzten Transistoren können dabei auch
Feldeffekt-Transistoren sein.
Aufgabe der Erfindung ist es, eine Binärspeicherzelle der eingangs genannten Art so weiterzubilden, daß ihr
Leistungsverbrauch auf ein Minimum herabgesetzt ist, trotzdem aber eine sichere Beibehaltung des jeweiligen
Speicherinhalts und auch ein zerstörungsfreies Auslesen dieses Speicherinhalts gewährleistet ist
Bei einer Binärspeicherzelle der eingangs genannten
Art ist diese Aufgabe gemäß der Erfindung dadurch gelöst, daß eine Einrichtung zum periodischen Leitend-
: schalten und Sperren der zweiten Halbleiter mit diesen verbunden ist.
Bei der neuen Binärspeicherzelle sind die als Belastungswiderstände für die ersten beiden Transistoren
wirkenden zweiten Transistoren so mit einer
■ Impulsquelle verbunden, daß die normalerweise gesperrten zweiten Transistoren in bestimmten Zeitintervallen
jeweils für kurze Zeit in den leitenden Zustand geschaltet und anschließend wieder gesperrt werden.
Da eine solche, vorzugsweise mit Metalloxid-Feldef-
■ fekt-Transistoren aufgebaute Binärspeicherzelle Streukapazitäten
aufweist, die jeweils wie ein zwischen der Steuerelektrode der ersten beiden Transistoren und
Erde geschalteter Kondensator wirken, wird das jeweils an den Steuerelektroden der ersten beiden Transistoren
. herrschende Potential, das einem ganz bestimmten Schaltzustand der bistabilen Schaltung entspricht, über
eine gewisse Zeitdauer auch dann beibehalten, wenn die Binärspeicherzelle durch Sperren der zweiten Transistoren
praktisch von der Speisespannung abgeschaltet
.·■ wird. Die in diesem Augenblick eine bestimmte Ladung, die dem jeweiligen Speicherinhalt der Binärspeicherzelle
entspricht, speichernden Kondensatoren entladen sich nur sehr langsam, da die dann gesperrten
Transistoren, besonders, wenn diese Metalloxid-Feldeffekt-Transistoren sind, einen sehr hohen Sperrwiderstand
aufweisen. Werden die zweiten Transistoren nach Ablauf einer gewissen Zeitdauer, die gering als die zum
vollständigen Entladen der Kondensatoren benötigte
Zeit sein muß, wieder in den leitenden Zustand umgeschaltet so nehmen die beiden ersten Transistoren
wieder genau den gleichen Schaltzustand, d. h. der eine sperrt, während der andere leitend ist ein, den diese
auch bereits vor dem Sperren der beiden zweiten Transistoren innehatten. Das sichere Einnehmen dieses
gleichen Schaltzustandes ist durch die in den Kondensatoren noch enthaltene Restladung bedingt Bei der
erneuten Einschaltung der beiden zweiten Transistoren werden dam? die Kondensatoren durch den entsprechenden Schaltzustand der bistabilen Schaltung erneut
wieder auf die jeweils an den Steuerelektroden der beiden ersten Transistoren herrschenden Potentiale
aufgeladen. Werden danach also die beiden zweiten Transistoren erneut gesperrt um den Leistungsverbrauch in der Binärspeicherzelle so gering wie möglich
zu halten, so speichern die Kondensatoren ihre erneut aufgefrischten Ladungspotentiale wiederum über eine
längere Zeitdauer, vor deren Ablauf die beiden zweiten Transistoren erneut in ihren leitenden Zustand wieder
umgeschaltet werden. Durch diese sehr einfache Schaltung, die die gerade in integrierten Schaltungen
vorhandenen Streukapazitäten wirksam ausnutzt ist ein minimaler Leistungsverbrauch in der neuen Binärspeicherzelle sicherzustellen, ohne daß dadurch jedoch
die Gefahr besteht daß der in der Speicherzelle gespeicherte Inhalt verlorengeht
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Ausführungsbeispiele der Erfindung werden anhand der Zeichnung erläutert Es zeigt
F i g. 1 eine bevorzugte Ausführungsform einer Speicherzelle nach der Erfindung, und
F i g. 2 Signalformen, die beim Betrieb der Speicherzelle auftreten.
F i g. 1 zeigt die bevorzugte Ausführungsform einer Binärspeicherzelle 20, in der vorzugsweise Metalloxid-Halbleiter benutzt werden. Die Speicherzelle 20 enthält
erste Metalloxid-Halbleiter QI und Q 2, von denen
jeder eine Gate-Elektrode, eine Source-Elektrode und
eine Drain-Elektrode aufweist Die Halbleiter Q1 und Q 2 sind so miteinander verbunden, daß sie eine bistabile
Schaltung bilden. Ist der Halbleiter Q 2 leitend, so ist der
Halbleiter Q1 gesperrt Wird andererseits der Halbleiter Q1 leitend, so ist der Halbleiter Q 2 gesperrt Die
Source-Elektroden der Halbleiter Qt und Q 2 sind
miteinander und mit einer ersten Bezugsspannungsquelle, in Fig. 1 mit » + 12 Volt« gekennzeichnet, verbunden. Die Drain-Elektrode des Halbleiters Q 2 ist mit der
Gate-Elektrode des Halbleiters Q1 und die Drain-Elektrode des Halbleiters Q1 ist mit der Gate-Elektrode des
Halbleiters Q 2 verbunden.
Die Drain-Elektroden der Halbleiter Q1 und Q 2 sind
über kapazitive Belastungswiderstände mit einer zweiten Bezugsspannungsquelle, hier Erdpotential, verbunden. Im einzelnen ist dabei die Drain-Elektrode des
Halbleiters Qi mit der Source-Elektrode eines Halbleiters Q3 verbunden. Die Drain-Elektrode des
Halbleiters C*3 ist mit Erde verbunden. In ähnlicher
Weise ist die Drain-Elektrode des Halbleiters Q 2 mit der Source-Elektrode eines Halbleiters Q 4 verbunden.
Die Drain-Elektrode des Halbleiters Q4 ist mit Erde verbunden. Die zu den Verbindungspunkten 33 und 34
gehörenden zweiten Halbleiter Q 3 und Q 4 bilden eine diesen Verbindungspunkten zuzuordnende Kapazität.
Jede auf diesen Kapazitäten befindliche Ladung, die infolge eines Reststromes auftritt wird durch die
leitenden Halbleiter ζ>3 und Q4 abgebaut. Die
Gate-Elektroden der zweiten Halbleiter ζ>3 sind miteinander und mit einer Signalquelle 22 verbunden.
Die Signalquelle 22 liefert periodisch Impulse an die Gate-FJekiroden der Halbleiter Q 3 und QA und
schaltet diese dadurch periodisch in ihren leitenden Zustand. Auf diese Weise wird nur wenig Energie
verbraucht was bei dauernd leitenden Halbleitern Q 3 und QA nicht der Fall wäre.
Die Drain-Elektroden der Halbleiter Q1 und Q 2 sind
in entsprechender Weise mit Halbleitern Q 5 und <?6 verbunden. Die Halbleiter Q 5 und Q 6 sind ebenfalls
vorzugsweise Metalloxid-Halbleiter und besitzen jeweils eine Gate-Elektrode, eine Source-Elektrode und
eine Drain-Elektrode. Im einzelnen ist die Drain-Elektrode des Halbleiters Q1 mit der entsprechenden
Elektrode des Halbleiters Q 5 gekoppelt Die Source-Elektrode des Halbleiters Q 5 ist mit einer Datenleitung
23 verbunden, welche ihrerseits mit dem Ausgang einer ersten Datensignalquelle 24 gekoppelt ist In ähnlicher
Weise ist die Drain-Elektrode des Halbleiters Q 2 mit der Drain-Elektrode des Halbleiters Q 6 verbunden. Die
Source-Elektrode des Halbleiters Q6 ist mit einer
Datenleitung 25, welche ihrerseits mit dem Ausgang einer Komplement-Datensignalquelle 26 gekoppelt ist,
verbunden. Außerdem sind die Source-Elektroden der Halbleiter Q 5 und Q 6 mit dem Eingang eines
Differenzverstärkers 28 verbunden.
Die Halbleiter Q 5 und <?6 werden beide durch eine
Schalter- oder Decodiereinrichtung, welche aus einem Halbleiter Q 7 besteht, gesteuert Im einzelnen ist dabei
die Ausgangsleistung der Decodiereinrichtung, d. h. die Drain-Elektrode des Halbleiters QT, mit den Gate-Elektroden der Halbleiter Q 5 und Q 6 verbunden. Die
Gate- und die Source-Elektrode des Halbleiters Q 7 sind entsprechend mit Adressiersignalquellen, nämlich der
.Ai-Adressiersignalquelle 30 und der V-Adressiersignalquelle 32 verbunden.
Die Halbleiter Q! und Q 2 bilden eine bistabile oder
Flip-Flop-Schaltung, die das eigentliche Speicherelement der Speicherzelle 20 darstellt. Die Flip-Flop-Schaltung arbeitet in der Weise, daß, wenn ein Halbleiter
(z. B. Q1) leitend ist, ist der andere Halbleiter (z. B. Q 2)
gesperrt. Wie bereits erwähnt wurde, dienen die Halbleiter Q 3 und <?4 als Belastungswiderstände für
die Halbleiter Q1 und Q2. Die Halbleiter
<?5 und Q6 arbeiten als Schalter, die Datensignale zur Flip-Flop-Schaltung hindurchlassen, um deren Schaltzustand zu
ändern.
Um zu zeigen, daß es sich bei der Speicherzelle 20 um eine bistabile Schaltung handelt, sei zunächst angenommen, daß der Halbleiter Q1 leitend und der Halbleiter
Q 2 gesperrt ist. Dann beträgt die Spannung am Verbindungspunkt 33, d. h. an der Drain-Elektrode des
Halbleiters QX, etwa +12VoIt. Die Spannung am
Verbindungspunkt 34, d. h. an der Drain-Elektrode des Halbleiters Q 2, liegt in der Nähe des Erdpotentials.
Während des Ruhebetriebes beginnt sich die dem Verbindungspunkt 34 zugeordnete Kapazität infolge
des Rechtsstromes durch die zu diesem Verbindungspunkt gehörenden PN-Übergänge auf +12 Volt aufzuladen. Die PN-Übergänge werden durch die Drain-Elektroden der Halbleiter Q2 und Q6 und die
Source-Elektrode des Halbleiters Q4 gebildet. Die sich
in dieser Kapazität am Verbindungspunkt 34 durch den Reststrom aufbauende Spannung würde unter Umständen den Halbleiter Q1 sperren und damit den in der
Flip-Flop-Schaltung gespeicherten logischen Zustand vernichten. L'm dies zu verhindern, ^ibt Hip Si^ne^ucllc
22 periodisch Impulse an die Gate-Elektroden der Halbleiter Q3 und Q4. Dadurch wird die Kapazität an
dem Verbindungspunkt 34 entladen. Während der Impulse wird, wenn der Halbleiter Q1 leitend ist, die
Spannung am Verbindungspunkt 33 praktisch nicht beeinflußt, da der Halbleiter Q1 vorzugsweise einen
sehr viel kleineren Durchlaßwiderstand hat als der Halbleiter Q 3. Um auch den ungünstigsten Bedingungen gerecht zu werden, ist es notwendig, die Frequenz
der Impulse so zu wählen, daß der mit der Drain-Elektrode des gesperrten Halbleiters (Q 1 oder
Q 2) verbundene Verbindungspunkt auch beim stärksten Reststrom ausreichend entladen bleibt.
Um in die Speicherzelle 20 entweder zu schreiben oder ihren Inhaii zu lesen, werden die Halbleiter Q5
und (J 6 in Abhängigkeit davon, daß die Steuer- oder Decodiereinrichtung Ql leitend ist, leitend geschaltet.
Im einzelnen werden, um entweder den Inhalt einer bestimmten Speicherzelle zu lesen oder in diese zu
schreiben, die X- und V-Adressierungssignalquellen 30
und 32, die dieser Speicherzelle zugeordnet sind, erregt, so daß die Signale (Signalformen (a) und (b) in Fig.2)
zur Gate-Elektrode und zur Source-Elektrode des zugehörigen Halbleiters Ql geben. Die zur Source-Elektrode und zur Gate-Elektrode des Halbleiters Q1
gegebenen X- und V-Adressierungssignale können
beispielsweise in der Größenordnung von —26 Volt (z.B. +12VoIt bis -16VoIt) liegen. Das Zusammentreffen der X- und K-Adressierungssignale, die zum
Halbleiter Ql fließen, machen diesen Halbleiter leitend (herkömmlicher Strom in die A"-Adressierungssignalquelle 30), wobei die Gate-Elektroden der Halbleiter
Q5 und Q6 in Durchlaßrichtung vorgespannt werden.
Der Schreibvorgang wird durch Zuführung eines Schreibimpulses über einen der als Schalter arbeitenden
Halbleiter Q5 und Q6 zum entsprechenden Halbleiter Q1 oder Q 2 bewerkstelligt. Dieser Schreibimpuls trifft
dort zur gleichen Zeit ein, wie der zum Halbleiter Ql geschickte Adressierungsimpuls. Es wird angenommen,
der Zustand »1« sei dadurch gegeben, daß der Halbleiter
Q1 leitend und der Halbleiter Q 2 gesperrt ist Soll eine
»0« in die Speicherzelle 20 geschrieben werden, so wird der Schreibimpuls (Signalform (c) in Fig.2), der
beispielsweise eine Spannung von +12VoIt bezogen auf Erdpotential aufweist, von der Komplement-Datcnsignalquelle 26 zur Source-Elektrode des Halbleiters
Q 6 praktisch zur gleichen Zeit geliefert wie die Adressierungssignale zum Halbleiter Ql. Während
dieser »Schreib-Zeit« wird die Source-Elektrode des Halbleiters Q 5 durch die Quelle 24 auf Erdpotential
gehalten. Auf diese Weise fließt über den Halbleiter Q 6 Strom in die Kapazität am Verbindungspunkt 34, so daß
der Halbleiter Q1 gesperrt wird. Der mit der
Drain-Elektrode des Halbleiters Q1 verbundene Verbindungspunkt 33 wird dann über den Halbleiter Q 5 auf
Erdpotential entladen, so daß der Halbleiter Q 2 leitend
wird. Nach dem Verschwinden der Addressierungssignale (Signalformen (a) und (b) in Fi g. 2), die zum
Halbleiter Ql gegeben wurden, und nach dem Verschwinden der Schreib-Signale (Signalform (c) in
■ Fig.2), die zu den Halbleitern QS und Q6 gegeben
wurden, bleibt die Speicherzelle 20 im Zustand »0«.
Das Lesendes Inhaltes der Speicherzelle 20 geschieht
dadurch, daß die Speicherzelle in der gleichen Weise wie beim Schreiben adressiert wird. Die mit den
i" Datensignalquellen 24 und 26 entsprechend gekoppelten Datenleitungen 23 und 25 werden zum Lesen in der
Nähe des Erdpotentials gehalten. Beim Adressieren fließt von demjenigen Halbleiter in der Flip-Flop-Schaltung, der sich im leitenden Zustand befindet, d. h.
• ■ entweder vom Halbleiter Q ■ oder Q2, Strom entweder
durch den Halbleiter <?5 oder <?6 (Signalform (d) in
F i g. 2). Der mit der Drain-Elektrode des im gesperrten Zustand befindlichen Halbleiters Qi oder Q 2 verbundene Verbindungspunkt liegt praktisch auf Erdpotential,
j so daß durch den entsprechenden Halbleiter Q 5 oder
Qe kein Strom fließt Der Leseverstärker 28 (Signalform (c) in Fig.2) spricht auf den Strom in einer der
Datenleitungen an und liefert ein Ausgangssignal, dessen Form unter (f) in F i g. 2 gezeigt ist
Aus den Signalformen (a) und (a) in F i g. 2 geht
hervor, daß der K-Adressierungsimpuls, der zur
Gate-Elektrode des Halbleiters Q 7 von der Adressierungssignalquelle 32 gegeben wird, eine etwas größere
Zeitdauer aufweist als der A'-Adressierungsimpuls, der
. von der Adressierungssignalquelle 30 geliefert wird. Der
Grund dafür liegt darin, daß die Gate-Elektroden der Halbleiter Q 5 und Q 6 auf einem Potential von etwa
+12 Volt gehalten werden müssen, um die Speicherzelle im nichtadressierten Zustand zu halten. Während der
:. Koinzidenz der negativen Adressierungsimpulse am Halbleiter Ql, deren Pegel von +12VoIt bis etwa
-14VoIt reicht erreichen die Gate-Elektroden der Halbleiter Q5 und
<?6 etwa einen Pegel von —9 Volt. Falls die Abfallflanken der X- und K-Adressierungsim-
'<■ pulse zeitlich zusammenfallen, wird der Halbleiter Q 7 in
den gesperrten Zustand versetzt und die Gate-Elekroden der Halbleiter Q5 und
<?6 bleiben in Durchlaßrichtung vorgespannt, so daß die Speicherzelle unbeabsichtigt im adressierten Zustand verbleibt Kehrt die
r Abfaüflanke des A"-.A,dressierungsirr:pu!scs zum Pegel
von +12 Volt vor dem y-Adressierungsimpuls zurück,
so werden die Gate-Elektroden der Halbleiter <?5 und
Q 6 durch die Umkehrung des Stromes im Halbleiter Q 7 und in der Speicherzelle auf +12 Volt gebracht, falls
V) sich die Speicherzelle im nichtadressierten Zustand
befand. Da der Reststrom durch den Halbleiter Q 7 zur positiven Aufladung des mit der Drain-Elektrode
verbundenen Verbindungspunktes fuhren könnte, wird der nichtadressierte Zustand für die Speicherzelle
so während des Ruhebetriebes aufrechterhalten.
Claims (4)
1. Binärspeicherzelle mit zwei uberkreuz geschalteten
ersten Halbleitern, die eine bistabile Schaltung bilden, mit jeweils einen zweiten Halbleiter aufweisenden
Belastungswiderständen für jeden der ersten Halbleiter und mit zueinander komplementären
Datensignalquellen und einem Leseverstärker, die mit den Eingängen bzw. Ausgängen der ersten
Halbleiter verbunden sind, dadurch gekennzeichnet,
daß eine Einrichtung (22) zum periodischen Leitendschalten und Sperren der zweiten
Halbleiter (Q3, Q 4) mit diesen verbunden ist
2. Binärspeicherquelle nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten
Halbleiter (Q 1, Q 2; Q 3, Q 4) Feldeffekttransistoren sind.
3. Binärspeicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die Feldeffekttransistoren Metalloxid-Feldeffekt
transistoren sind.
4. Binärspeicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweiten
Halbleiter (Q 3, Q 4) kapazitive Belastungswiderstände bilden.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8230 | Patent withdrawn |