DE69123719T2

DE69123719T2 - Zweifache Speicherzelle mit verbesserter Informationsübertragungsschaltung

Info

Publication number: DE69123719T2
Application number: DE69123719T
Authority: DE
Inventors: William Carl Slemmer
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1991-02-26
Filing date: 1991-05-31
Publication date: 1997-05-22
Anticipated expiration: 2011-06-01
Also published as: DE69123719D1; JPH04278292A; US5053996A; EP0501057A3; EP0501057A2; EP0501057B1

Description

Diese Erfindung liegt auf dem Bereich der integrierten Schaltungsspeicher und ist insbesondere auf Speicher mit dualen Speicherzellen gerichtet, wie es in dem Oberbegriff des Patentanspruchs 1 angezeigt ist und wie es beispielsweise aus der US-A-4,873,665 bekannt ist.
In vielen modernen Datenverarbeitungssystemen kann eine nützliche Speicherfunktion durch Speicher mit dualen Speicherzellen zur Verfügung gestellt werden. Speicher mit dualen Speicherzellen, ob sie als selbständiger Speicher oder in eine logische Einheit, wie etwa einen Zeitgeber, eine Mikrosteuerung, einen Mikroprozessor oder kundenspezifische logische Einrichtungen (z.B. ein ASIC), integriert zur Verfügung gestellt werden, stellen für jeden adressierbaren Platz zwei Speicherzellen zur Verfügung, auf die jeweils unabhängig und asynchron im Verhältnis zu der anderen zugegriffen werden kann. Zusätzlich haben derartige Speicher die Funktion, in der der Inhalt einer Speicherzelle zu der anderen Speicherzelle an der gleichen bzw. selben Adresse übertragen werden kann, ohne es zu erfordern, daß aufeinanderfolgende Lese- und Schreiboperationen auf die beiden Plätze angewandt werden.
Ein Beispiel einer herkömmlichen dualen Speicherzelle 2 ist in Fig. 1 dargestellt, die der in dem US-Patent Nr. 4,873,665 beschriebenen ähnlich bzw. gleich ist. Bezugnehmend auf die vorliegende Fig. 1 besteht die duale Speicherzelle 2 aus zwei statischen CMOS-Speicherzellen mit sechs Transistoren T und U, die als kreuzverkoppelte Inverter verschaltet sind, wie es im Stand der Technik bekannt ist. Zu Zwecken der Erläuterung hat die Speicherzelle T hierin Datenknoten TT (wahr) und TC (komplementär), die an Bitleitungen TB bzw. TB_ Durchgangsgatter haben, die durch eine Freigabeleitung TE gesteuert werden. Gleichermaßen hat die Speicherzelle U Datenknoten UT (wahr) und UC (komplementär), die über Durchgangsgatter, die durch die Freigabeleitung UE gesteuert werden, an Bitleitungen UB und UB_ angekoppelt sind. Zur Erleichterung der Übertragung von Datenzuständen sollte es zur Kenntnis genommen werden, daß die Polaritätsanordnung der Anordnung nach Fig. 1 derart ist, daß gegenüberliegende Bitleitungen (z.B. TB und UB_) auf der gleichen Seite der dualen Speicherzelle 2 sind, wobei deren Komplemente (TB_ und UB) auf deren anderer Seite sind.
Eine Übertragungsschaltung ist in dieser früheren dualen Speicherzelle 2 über Serien von n-Kanal-Transistorpaaren vorgesehen, wobei jedes Paar zwischen einem Datenknoten und Erdpotential gekoppelt ist. Das Gate von einem der n-Kanal-Transistorpaare wird durch den Datenknoten der Quellenspeicherzelle gesteuert (d.h. der Zelle, von der Daten übertragen werden); das Gate des anderen der n-Kanal-Transistoren in dem Paar wird durch eine Übertragungssignalleitung, entweder U> T oder T> U in Abhängigkeit von der Richtung der Übertragung gesteuert. Zum Beispiel sind bezugnehmend auf die Übertragungsschaltung, die mit dem Datenknoten TT der Speicherzelle T verbunden ist, n-Kanal-Transistoren 6 und 8 mit ihren Source-Drain- Pfaden in Serie zwischen dem Datenknoten TT und Erdpotential angekoppelt. Der Transistor 6 ist mit seinem Gate an den Datenknoten UC angeschlossen bzw. angekoppelt und der Transistor 8 ist mit seinem Gate an die Signalleitung U> T angeschlossen.
Im Betrieb kann, wie in dem oben Bezug genommenen US-Patent Nr.4,873, 665 beschrieben, der Datenzustand der Speicherzelle U auf die Speicherzelle T übertragen werden, indem die Leitung U> T auf einen hohen logischen Pegel gesetzt wird (Freigabe- oder Wortleitungssignale UE und TE sind bevorzugt während dieser Zeit bei einem niedrigen logischen Pegel). Zum Beispiel werden, wenn die Zelle U eine "0" speichert (d.h. der Datenknoten UC hoch ist) und die Zelle T eine "1" speichert (d.h. der Datenknoten TT hoch ist), beide Transistoren 6 und 8 eingeschaltet sein, um den Datenknoten TT auf niedrig abzusenken und die Übertragung zu bewirken; da während dieser Zeit der Datenknoten T niedrig ist, ist das serielle n- Kanal-Transistorpaar, das zwischen dem Knoten TC und Erdpotential angeschlossen ist, geöffnet. Jedoch wird bis zu einer derartigen Zeit, wenn der Zustand der Speicherzelle T schaltet (d.h. bis der Knoten TC durch den p-Kanal-Transistor mit seinem an dem Knoten TT angeschlossenen Gate auf hoch geschaltet ist, der auf niedrig geschaltet worden ist), der p-Kanal-Transistor 4 eingeschaltet verbleiben. Der Serienanschluß des p-Kanal-Transistors 4 und der n-Kanal-Transistoren 6 und 8, die allesamt eingeschaltet sind, stellt zwischen Vcc und dem Erdpotential während dieses Abschnittes der Datenübertragung von der Zelle U zu der Zelle T einen DC-Strompfad zur Verfügung. Der durch einen derartigen Pfad gezogene Strom ist dem ähnlich, der während einer SRAM-Schreiboperation erforderlich ist, der bekanntermaßen sehr wesentlich ist. Es sollte zur Kenntnis genommen werden, daß der Übertragungsbetrieb bevorzugt gleichzeitig für eine Anzahl von dualen Speicherzellen 2, im allgemeinen jenen, die mit dem gleichen Byte oder Wortadreßwert verbunden sind, oder einer Gruppe von Worten durchgeführt wird, die gleichzeitig übertragen werden.
Da Datenverarbeitungssysteme, insbesondere jene, die moderne Mikroprozessoren verwenden, fortgesetzt breitere Datenbusse verwenden (32-Bit-Busse sind nun üblich), arbeiten die anderen Bestandteile in dem System ebenfalls bevorzugt mit Datenworten einer gleichen Größe. Der Übertragungsbetrieb, der hier oben in bezug auf die duale Speicherzelle 2 nach Fig. 1 beschrieben worden ist, wird folglich bevorzugt für die Anzahl von dualen Speicherzellen 2, die der Größe der Datenworte entsprechen, oder für die Anzahl von Bits in den verschiedenen Datenworten durchgeführt, die, falls dies der Fall ist, gleichzeitig übertragen werden. Jedoch wird im schlechtesten Fall bei der dualen Speicherzelle 2, die hier oben beschrieben ist, der DC-Strompfad zwischen Vcc und dem Erdpotential gleichzeitig für die Anzahl von dualen Speicherzellen 2 an der gleichen Übertragungssignalleitung zugegen sein. Insbesondere kann ein Speicher, der duale Speicherzellen 2 enthält, mit Datenworten mit 32 Bit oder breiteren Datenworten und folglich 32 Bit oder mehr gleichzeitigen Dual-Speicherzellenübertragungen eine signifikante Stromspitze präsentieren. Wie es im Stand der Technik bekannt ist, können große Stromspitzen nicht nur Energie bzw. Leistung in dem System verschwenden, sondern können ebenfalls Ldi/dt-Rauschen bzw. -Störungen in dem System erzeugen, die dazu in der Lage sind, den Betrieb von anderen Schaltungen in dem System zu stören.
Es ist deshalb eine Aufgabe dieser Erfindung, eine duale Speicherzelle zur Verfügung zu stellen, die eine Datenübertragungsschaltung hat, die einen verringerten Strom abzieht.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige duale Speicherzelle zur Verfügung zu stellen, die es vermeidet, einen DC-Strompfad zwischen deren Energie- bzw. Leistungszuführknoten anzulegen.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige duale Speicherzelle zur Verfügung zu stellen, die eine flexible Verschaltung in der Speichereinrichtung ermöglicht.
Es ist eine weitere Aufgabe der Erfindung, eine derartige duale Speicherzelle zur Verfügung zu stellen, die in selbständigen Speichern oder anderen integrierten Schaltungen verwendet werden kann, wie etwa logische Schaltungen und Mikroprozessorschaltungen, in denen Speicher eingebettet sind.
Die Aufgaben und Vorteile der Erfindung werden den Fachleuten im Stand der Technik vor Augen geführt, die auf die folgende Beschreibung zusammen mit ihren Darstellungen Bezug nehmen.
Die Erfindung wird durch den Patentanspruch 1 festgelegt. Sie kann als eine duale Speicherzelle eingebaut werden, die als kreuzweise verkoppelte Inverter in Kombination mit einem Trenntransistor oder Trenntransistorpaaren, die zwischen die Inverter und einen Bezugszuführknoten gekoppelt sind, gruppiert bzw. konfiguriert werden. Zum Beispiel kann das Übertragungssignal, das die Datenübertragung in die Zielspeicherzelle freigibt, unmittelbar an die Gates der Trenntransistoren und die Gates der Übertragungseinrichtungen angeschlossen werden, wobei die Trenntransistoren und die Übertragungseinrichtungen zueinander komplementär sind. Nach dem Abschluß der Übertragung werden die Trenntransistoren wieder eingeschaltet, was die übertragenen Datenzustände in den Zielspeicherstellen einstellt. Dieser Aufbau und dieser Betrieb der dualen Speicherzelle ermöglicht eine schnelle Datenübertragung zwischen Speicherzellen darin, ohne daß ein wesentlicher DC-Strom in die Zelle zwischen dem Leistungszufuhrknoten und dem Bezugszufuhrknoten gezogen wird.
Eine Ausführungsform der Erfindung wird nun unter Bezug auf die Fig. 2 und 3 in den begleitenden Darstellungen beschrieben.
Fig. 1 ist eine elektrische Darstellung einer dualen Speicherzelle gemäß dem Stand der Technik in einer schematischen Form.
Fig. 2 ist ein elektrisches Diagramm einer dualen Speicherzelle gemäß der bevorzugten Ausführungsform der Erfindung in einer schematischen Form.
Fig. 3 ist ein Zeitablaufdiagramm, das den Betrieb der dualen Speicherzelle nach Fig. 2 darstellt.
Die bevorzugte Ausführungsform der Erfindung wird nun im einzelnen unter Bezug auf Fig. 2 beschrieben. Die duale Speicherzelle 10 enthält zwei Speicherzellen A und B. Gemäß dieser Ausführungsform der Erfindung sind sämtliche Speicherzellen A und B komplementäre Metall-Oxid-Halbleiter(CMOS)-Zellen mit acht Transistoren, die kreuzweise verkoppelte Inverter enthalten, wie in weiteren Einzelheiten hier im folgenden beschrieben wird. Jede der Speicherzellen A und B enthält Wahr- und Komplementär-Datenknoten, auf die allgemein als die kreuzweise verkoppelten Knoten Bezug genommen wird. Diese Knoten sind in Fig. 2 als Wahr- Datenknoten AT und Komplementär-Datenknoten AC für die Speicherzelle A und als Wahr-Datenknoten BT und Komplementär-Datenknoten BC für die Speicherzelle B zu erkennen gegeben. In der herkömmlichen Weise koppeln jede der n-Kanal-Durchgangsgatter PG einen Datenknoten an eine Bitleitung an, die auf ein Signal ROW von einer Zeilenleitung oder Wortleitung anspricht. In dem Beispiel nach Fig. 2 koppelt das Durchgangsgatter PGA den Wahr-Datenknoten AT an die Bitleitung A an und das Durchgangsgatter PGA_ koppelt den Komplementär-Datenknoten AC an die Bitleitung A_ an, die beide auf ein Zeilensignal ROWA ansprechen, das bei einem hohen logischen Pegel ist; ahnlich koppelt das Durchgangsgatter PGB, das auf ein Zeilensignal ROWB anspricht, das bei einem hohen Pegel ist, den Wahr-Datenknoten BT der Speicherzelle B an die Bitleitung B an und das Durchgangsgatter PGB_ koppelt den Komplementär-Datenknoten BC an die Bitleitung B_ an.
Wie hier oben bemerkt, sind die Speicherzellen A und B in der dualen Speicherzelle 10 Zellen mit acht Transistoren; zwei der Transistoren für jede Zelle A und B sind die Durchgangsgatter PG und PG_ für jede. Jede der Speicherzellen A und B enthält, wie in herkömmlichen statischen Speicherzellen mit wahlfreiem Zugriff (SRAM) kreuzweise verkoppelte Inverter. Ein erster Inverter in jeder der Speicherzellen A und B enthält einen p-Kanal-Transistor 11 und einen n-Kanal-Transistor 13, deren Source-Drain-Pfade in Serie angeschlossen sind und deren Gates gemeinsam sind; der zweite Inverter enthält einen p-Kanal-Transistor 12 und einen n-Kanal- Transistor 14, deren Source-Drain-Pfade in Serie angeschlossen sind und deren Gates gemeinsam sind. Die Sources der p-Kanal-Transistoren 11 und 12 sind an den Leistungszuführknoten Vcc angeschlossen. Die Drains der Transistoren 11 und 13 sind an die Gatter der Transistoren 12 und 14 angeschlossen und die Drains der Transistoren 12 und 14 sind an die Gates der Transistoren 11 und 13 in der herkömmlichen kreuzweise verkoppelten Inverterart angeschlossen. Die Datenknoten der Speicherzellen A und B beziehen sich auf diese kreuzweise verkoppelten Knoten.
Gemäß dieser Ausführungsform der Erfindung enthalten jedoch jede der Speicherzellen A und B zusätzlich n-Kanal-Transistoren 15 und 16. Der n-Kanal Transistor 15 ist mit seiner Drain an die Source des n-Kanal-Transistors 13 angeschlossen und der n-Kanal-Transistor 16 ist mit seiner Drain an die Source des n- Kanal-Transistors 14 angeschlossen. Jeder der n-Kanal-Transistoren 15, 16 in jeder der Speicherzellen A und B ist mit seiner Source an das Erdpotential angeschlossen und mit seinem Gate an die Signalübertragungsleitung angeschlossen, die, wenn sie bei einem niedrigen logischen Pegel ist, die Übertragung von Daten in die mit ihr verbundene Speicherzelle A, B freigibt. Zum Beispiel sind in der Speicherzelle B die n-Kanal-Transistoren 15B und 16B jeweils mit ihrem Gate an die Signalleitung ATOB_ angeschlossen und in der Speicherzelle A sind die n-Kanal-Transistoren 15A und 16A jeweils mit ihrem Gate an die Signalleitung BTOA_ angeschlossen.
Wie hier unten in bezug auf den Betrieb der dualen Speicherzelle 10 gemäß dieser Ausführungsform der Erfindung beschrieben wird, stellt die Verknüpfung der Transistoren 15 und 16 in der Zielspeicherzelle mit der Übertragungssteuersignalleitung bemerkenswerte Vorteile bei der Verringerung des Stroms zur Verfügung. Es sollte jedoch bemerkt werden, daß ein getrenntes Signal zum Steuern der Gates der Transistoren 15 und 16 eine zusätzliche Stromverringerung während des Übertragungsbetriebs zur Verfügung stellen könnte, wenn es die Zwänge bzw. Einschränkungen des Schaltplans in der Speicheranordnung erlauben.
In dieser Ausführungsform der Erfindung ist die Schaltung in der dualen Speicherzelle 10 zur Übertragung von Daten zwischen den Speicherzellen A und B als in Serie angeschlossene p-Kanal-Transistoren realisiert. Die p-Kanal-Transistoren 17 und 19, die die Übertragung von Daten von der Speicherzelle B zu der Speicherzelle A bewirken, sind mit ihren Source-Drain-Pfaden in Serie zwischen Vcc (bei der Speicherzelle B) und dem Wahr-Datenknoten AT der Speicherzelle A angeschlossen; das Gate des p-Kanal-Transistors 17 wird durch den Komplementär-Datenknoten BC der Speicherzelle B gesteuert und das Gate des p-Kanal-Transistors 19 wird durch die Signalleitung BTOA_ gesteuert. Auf der anderen Seite der dualen Speicherzelle 10 sind die p-Kanal-Transistoren 18 und 20 mit ihren Source-Drain-Pfaden in Serie zwischen Vcc und dem Komplementär-Datenknoten AC der Speicherzelle A angeschlossen; das Gate des Transistors 18 ist an den Wahr-Datenknoten BT der Speicherzelle B angeschlossen und das Gate des Transistors 20 wird durch die Signalleitung BTOA_ gesteuert. Um die Datenübertragung von der Speicherzelle A zu der Speicherzelle B durchzuführen, werden die Source-Drain-Pfade der p-Kanal- Transistoren 21 und 23 in Serie zwischen Vcc und dem komplementären Datenknoten BC der Speicherzelle B angeschlossen und die Source-Drain-Pfade der p-Kanal- Transistoren 22 und 24 werden in Serie zwischen Vcc und dem Wahr-Datenknoten BT der Speicherzelle B angeschlossen. Die Gatter der Transistoren 23 und 24 werden durch die Wahr- und Komplementär-Datenknoten AT bzw. AC der Speicherzelle A gesteuert, und die Gatter der Transistoren 21 und 22 werden durch die Signalleitung ATOB_ gesteuert.
Es wird erwogen, daß die verschiedenen Steuersignale (d.h. ROWA, ROWB, ATOB_ und BTOA_) leicht durch eine Zeitabstimmungs- und Steuerschaltung in der Einrichtung, die die duale Speicherzelle 10 enthält, in der üblichen Weise realisiert werden kann. Die Umsetzung der erforderlichen Leseverstärker und Schreibschaltungen zum Lesen der Daten aus der dualen Speicherzelle 10 und zum Einschreiben in diese über die Bitleitungen A, A_, B, B_ wird auch als im Rahmen des üblichen Fachwissens befindlich betrachtet, wobei herkömmliche Schaltungen und Techniken gemäß der gewünschten Speicherfünktionen verwendet werden.
Im üblichen Betrieb (d.h. andere Lese- und Schreiboperationen als Übertragungen zwischen Speicherzellen A und B) werden die Leitungen ATOB_ und BTOA_ bei einem hohen logischen Pegel gehalten. In diesem Zustand sind die Serientransistorpfade zwischen den Speicherzellen A und B alle blockiert (d.h. sie sind offene Schaltungen). Entsprechend kann in der Abwesenheit einer Übertragungs- Operation der Zugriff (entweder Lesen oder Schreiben) von Speicherzellen A und B unabhängig und asynchron voneinander in der herkömmlichen Weise durch Freigeben von Zeilenleitungen ROW gemäß dem gewünschten Zeilenadreßwert freigegeben werden, in Reaktion worauf die ausgewählten Durchgangsgatter PG ihre zugeordneten Speicherzellen an die damit verbunden Bitleitungen anschließen. Zum Beispiel kann ein Zeilendecoder einen hohen logischen Pegel an der Zeilensignalleitung ROWB erzeugen, wobei in Reaktion darauf der Datenknoten BC an die Bitleitung B_ über das Durchgangsgatter PGB_ angekoppelt wird und der Datenknoten BT wird an die Bitleitung B über das Durchgangsgatter PGB angekoppelt. Mit den Durchgangsgattern PGB und PGB_ im eingeschalteten Zustand wird das Lesen des Inhaltes von den Bitleitungen B und B_ und das Schreiben von Daten dahinein und folglich von oder in die Speicherzelle B bewirkt. Es sollte bemerkt werden, daß mehrere einzelne der dualen Speicherzellen 10 in den Speicher eingebaut sind, die in Zeilen und Spalten in der üblichen Weise angeordnet sind, um einen Speicher mit dualen Speicherzellen der gewünschten Größe zur Verfügung zu stellen.
Die duale Speicherzelle 10 mit unabhängig zugreifbaren Speicherzellen A und B darin ist folglich besonders in bestimmten Bestandteilen und Teilen von Bestandteilen in einem Datenverarbeitungssystem nützlich. Ein erstes Beispiel einer Schaltung, die vorteilhaft eine duale Speicherzelle 10 verwendet, ist ein aufgeteilter Speicher zur Datenkommunikation zwischen asynchron arbeitenden Prozessoren oder anderen Schaltungen. In einem aufgeteilten Speicherkommunikationssystem können beide von zwei Prozessoren Daten in eine der dualen Speicherzellen schreiben; z.B. kann ein Prozessor auf Speicherzellen A zugreifen, während ein anderer auf Speicherzellen B zugreifen kann. Die Kommunikation von Daten wird durch das Schreiben von Daten durch einen Prozessor in dem Speicher. realisiert, z.B. in mehrere Speicherzellen A. Die Übertragüng des Inhalts von einer oder mehreren Speicherzellen A in die Speicherzellen B in den gleichen dualen Speicherzellen 10 und das Auslesen von den Speicherzellen B durch den anderen Prozessor in dem System gewinnt die von dem ersten Prozessor vermittelten Daten in einer asynchronen Weise wieder.
Ein anderes Beispiel einer Schaltung, die vorteilhafterweise eine duale Speicherzelle 10 verwenden kann, ist ein Zeitgeber, in dem die Speicherzellen in jeder dualen Speicherzelle 10 einen zeitteilenden Wert speichert, wobei die andere der Speicherzellen in jeder dualen Speicherzelle 10 für den Benutzer zugreifbar ist. Die Verwendung von dualen Speicherzellen 10 in einem derartigen Zeitgeber wird so bevorzugt, daß die gespeicherten Merkmale bzw. Eigenschaften, wie etwa die gegenwärtige Zeit, Alarinzeiten, Ereigniszeiten und Statusbits (Zeitgeber ein, Alarm ein, usw.), aktualisiert werden können, ohne den zeitlichen bzw. zeitlich abgestimmten Betrieb zu stören. Zum Beispiel ermöglicht es ein Zeitgeber mit dualer Speicherzelle für eine der Speicherzellen in dualen Speicherzellen 10, aktualisierte Informationen zu empfangen, während auf die anderen der Speicherzellen in den dualen Speicherzellen 10 asynchron und unabhängig von der Aktualisierungsoperation zugegriffen werden kann. Die Übertragung der aktualisierten Inhalte der empfangenden Speicherzellen zu den zugreifbaren Speicherzellen kann zu einem angemessenen Zeitintervall synchronisiert werden, wobei folglich Fehler vermieden werden, die als ein Ergebnis von simultaner und im Konflikt befindlicher Aktualisierung und Zugreifen auftreten können.
Der Übertragungsbetrieb zwischen Speicherzellen A und B wird nun im einzelnen beschrieben. Wie hier oben in der Beschreibung des Aufbaus der dualen Speicherzelle 10 in der Fig.2 bemerkt, kann jeder der vier Datenknoten (AT, AC, BT, BC) in der dualen Speicherzelle 10 an Vcc über ein Paar von p-Kanal-Transistoren angeschlossen werden, deren Source-Drain-Pfade in Serie angeschlossen sind. In jedem Serien-p-Kanal-Transistorpaar wird das Gate von einem der Transistoren an eine Steuersignalleitung (ATOB_ oder BTOA_, wie es der Fall sein kann) angekoppelt, während der andere an einen Datenknoten der Quellen- bzw. Sourcespeicherzelle angekoppelt wird (d.h. die Zelle, von der Daten übertragen worden sind). Wie es sich aus Fig. 2 ergibt, ist es zweckmäßig, die Wahr- und Komplementär-Datenknoten der Speicherzelle A das Hochschalten bzw. Einschalten der Komplementär- und Wahr-Datenknoten der Speicherzelle B steuern zu lassen und umgekehrt.
Als ein Ergebnis dieser Verbindung wird nur eines der Serien-p-Kanal-Transistorpaare in jedem Übertragungszyklus beide seiner Transistoren eingeschaltet haben, nämlich das Transistorpaar, das mit der gewünschten Übertragungsrichtung verbunden ist und das mit der niedrigeren Datenknotenspannung der Quellenspeicherzelle verbunden ist. Zum Beispiel werden, falls eine Übertragung von der Speicherzelle A der dualen Speicherzelle 10 zu der Speicherzelle T stattfinden soll und falls der Datenzustand der Speicherzelle A eine "1" ist (d.h. der Komplementär-Datenknoten AC ist niedrig), die p-Kanal-Transistoren 22 und 24 beide in ihrem eingeschalteten Zustand sein, und der Wahr-Datenknoten BT der Speicherzelle B wird dahindurch zu Vcc gekoppelt. Sämtliche anderen Serien-p-Kanal-Transistorpaare in der dualen Speicherzelle 10 werden zumindest einen ausgeschalteten Transistor haben und werden als solche nicht in den Übertragungsbetrieb einbezogen. Es sollte zur Kenntnis genommen werden, daß sämtliche Zeilenleitungen ROW während eines Übertragungsbetriebs bevorzugt ausgeschaltet sind (d.h. bei einem niedrigen logischen Pegel sind).
Es sollte auch bemerkt werden, daß, falls der gespeicherte Datenzustand der Speicherzelle B bereits bei einer "1" ist (d.h. der Wahr-Datenknoten BT bereits bei einem hohen logischen Pegel ist), keine Änderung im Zustand der Speicherzelle B auftreten wird, wobei in einem derartigen Betrieb kein bemerkenswerter Strom gezogen oder Leistung verschwendet wird.
Es wird nun auf Fig. 3 Bezug genommen, wobei der Betrieb der dualen Speicherzelle 10 gemäß dieser Ausführungsform der Erfindung nun im Verhältnis zu einem Übertragungszyklus beschrieben wird, in dem die Speicherzelle, auf die die Daten übertragen werden, ihren Datenzustand ändern muß. Bei diesem Beispiel (ähnlich zu dem hier oben erörterten Beispiel nach Fig. 1) wird der Übertragungsbetrieb einen "1"-Zustand von der Speicherzelle A zu der Speicherzelle B übertragen, wobei die Speicherzelle B anfänglich eine "0" speichert. Dementsprechend weist der anfängliche Zustand der Speicherzelle A einen bei einem niedrigen logischen Pegel befindlichen komplementären Datenknoten AC und einen Wahr-Datenknoten AT bei hoch auf und der anfängliche Zustand der Speicherzelle B (die in Fig. 3 bei t=t&sub0; ist) hat den Wahr-Datenknoten BT bei niedrigem Pegel und den komplementären Datenknoten BC bei hohem Pegel. Von dem vorherigen zur Versetzung in einen Anfangszustand der Übertragungsoperation bzw. -betätigung und über ihre Dauer verbleiben die Zeilenleitungssignale ROWA und ROWB (nicht in Fig. 3 gezeigt) bei einem niedrigen logischen Pegel, so daß die Speicherzellen A und B von den Bitleitungen getrennt sind. Auch zu dem Beginn der Übertragungsoperation ist die Signalleitung ATOB_ bei einem hohen logischen Pegel; die Signalleitung BTOA_ (in dem Beispiel nach Fig. 3 nicht gezeigt) ist bei einem hohen logischen Pegel und wird so über die Übertragungsoperation von der Speicherzelle A zu der Speicherzelle B verbleiben.
Wie in Fig. 3 gezeigt, befindet sich der komplementäre Datenknoten BC B zu einer Zeit t&sub0; bei oder nahe Vcc, und der Wahr-Datenknoten BT ist bei oder nahe dem Erdpotential wegen des Betriebs der kreuzverkoppelten Inverter in der Speicherzelle B. Die Übertragungsoperation beginnt damit, daß die Signalleitung ATOB_ einen Übergang vom Zustand hoch zum Zustand niedrig macht. Zu einer Zeit t&sub1; ist die Signalleitung ATOB_ auf eine p-Kanal-Schwellenspannung (Vtp) unter Vcc abgefallen, wobei der Transistor 22 eingeschaltet wird. Da der Transistor 24 ebenfalls eingeschaltet ist (der komplementäre Datenknoten AC der Speicherzelle A ist bei einem niedrigen logischen Pegel), fängt der Wahr-Datenknoten BT in Richtung des Leistungszuführknotens Vcc über Transistoren 22 und 24 gezogen zu werden. Es sollte bemerkt werden, daß, obwohl der Transistor 21 ebenfalls eingeschaltet ist, der Transistor 23 aus bleibt, da der Datenknoten AT bei einem hohen logischen Pegel ist.
Zur und nach der Zeit t&sub2;, wenn die Signalleitung ATOB_ in Richtung oder unter eine n-Kanal-Schwellenspannung (Vtn) fällt, fangen die Transistoren 15B und 16B in der Speicherzelle B an, ausgeschaltet zu werden. Wenn der Transistor 16B sich ausschaltet, kann das Hochziehen des Knotens BT in Richtung Vcc nun ohne einen DC-Strompfad durch die Transistoren 24, 22, 14B und 16B auftreten. Wenn der Knoten BT fortfährt, in Richtung zu Vcc aufgeladen zu werden, insbesondere sobald er die Schwellenspannung des Transistors 13B (Vtn) kreuzt, beginnt die Spannung des Knotens BC aufgrund der Ladungsteilung zwischen den Transistoren 11B und 13B abzufallen. Während dieser Zeit wird eine differentielle Spannung zwischen den Knoten BT und BC eingerichtet, wobei der Wahr-Datenknoten BT nahe der Leistungs- bzw. Energiezuführspannung Vcc ist. Es sollte zur Kenntnis genommen werden, daß, sobald die Transistoren 15B und 16B über die Leitung ATOB_ in dieser Ausführungsform der Erfindung ausgeschaltet werden, der Übergang der Knoten BT und BC durch Laden oder Entladen nur von kapazitiven Lasten ohne einen DC- Strompfad realisiert wird, da der Knoten BC potentialfrei ist und da der Knoten BT nur über den Ladepfad an Vcc angeschlossen ist.
Nach einer ausreichenden Verzögerung, um sicherzustellen, daß eine gültige differentielle Spannung zwischen den Knoten BT und BC eingerichtet worden ist (eine derartige Verzögerung kann einfach durch Modellieren oder eine andere Konstruktionsauswahl im Rahmen der Fachkenntnisse eines Fachmannes ausgewählt werden), macht die Leitung ATOB_ einen Übergang von niedrig zu hoch, um das Ende der Übergangsoperation zu bewirken, wobei danach Lese- und Schreiboperationen freigegeben werden. Da die Leitung ATOB_ den Pegel Vtn kreuzt (in Fig. 3 als Zeit t&sub3; gezeigt), schalten sich die Transistoren 15B und 16B ein, was den unteren Datenknoten antreibt (in diesem Falle der Knoten BC), um in Richtung des Erdpotentials über die Transistoren 13B und 15B gezogen zu werden. Wie es in üblichen kreuzgekoppelten Inverterhalte- bzw. Zwischenspeichern der Fall ist, bewirkt es die regenerative Rückkopplung, daß der gesamte logische Pegel schnell erreicht wird, nachdem die Transistoren 15B und 16B eingeschaltet sind. Als ein Ergebnis ist der logische Zustand der Speicherzelle A vollständig auf die Speicherzelle B in diesem Beispiel des Betriebs der dualen Speicherzelle 10 übertragen worden.
Es sollte bemerkt werden, daß der während des Übertragungsbetriebs in der dualen Speicherzelle 10 gezogene Strom stark gegenüber früheren dualen Speicherzellen verringert ist, von denen ein Beispiel oben in bezug auf Fig. 1 beschrieben worden ist. In der dualen Speicherzelle 10 ist ein DC-Strompfad nur während des Abschnittes des Übergangs von hoch zu niedrig des Steuersignals an der Leitung ATOB_ vorhanden, an der das Signal zwischen Vcc-Vtp und Vtn ist, d.h. wo die Transistoren 24, 22, 14B und 16B alle eingeschaltet sind. Die Schaltenergie, die folglich durch die schaltende Speicherzelle gezogen wird, ist bei der Größenordnung von der durch das Schalten eines CMOS-Inverters gezogenen und ist folglich sehr gering. Im Gegensatz ist bezugnehmend auf die Speicherzelle nach Fig. 1 ein DC- Strompfad für solange vorhanden, wie der abfallende Datenknoten oberhalb einer n- Kanal-Schwellenspannung verbleibt (d.h. der gegenüberliegende n-Kanal-Transistor verbleibt eingeschaltet), was in der Größenordnung von mehreren Nanosekunden sein kann und folglich den gesamten Übertragungsbetriebszyklus enthalten kann.
Es sollte deshalb einleuchtend sein, daß die duale Speicherzelle 10 gemäß der bevorzugten Ausführungsform der Erfindung den durch die duale Speicherzelle(n) 10 während einer Übertragungsoperation den gezogenen Strom wesentlich auf ein Niveau verringert, das näherungsweise das der Schaltstromspitze eines CMOS-Inverters ist. In einem geteilten Speicher, einem Zeitgeber oder anderen Realisierungen von Speichern mit dualen Speicherzellen kann die Anzahl der dualen Speicherzellen, bei denen die Übertragungsoperation gleichzeitig vorgenommen werden kann, viel größer sein als für solche Komponenten, die herkömmliche duale Speicherzellen verwenden, da die Stromspitzen, die von den Übertragungen herkommen, sehr verringert sind. Es wird deshalb zu bedenken gegeben, daß die vorliegende Erfindung einen viel effizienteren und stabileren Systembetrieb insbesondere während Operationen erlaubt, bei denen eine große Anzahl von Übergängen durchgeführt wird. Zum Beispiel wird zu bedenken gegeben, daß, während nur das Schalten von bis zu acht dualen Speicherzellen gemäß dem Stand der Technik nach Fig. 1 wegen der Stromspitzen verträglich ist, 32, 64 oder bis zu 128 parallele gleichzeitige Übertragungen unter Verwendung der dualen Speicherzelle gemäß dieser Ausführungsform der Erfindung durchgeführt werden können.
Wie hier oben angedeutet, können die Gates von Transistoren 15 und 16 alternativ durch ein zweckorientiertes bzw. zugehöriges Steuersignal dafür gesteuert werden. Eine derartige von den Übertragungssteuersignalleitungen ATOB_ und BTOA_ getrennte Steuerung könnte den gezogenen Strom gegenüber dem hier oben beschriebenen weitere verringern, da die Transistoren 15 und 16 in der Speicherzelle, zu der die Daten übertragen worden sind, ausgeschaltet werden, bevor die p-Kanal- Transistoren mit den Steuersignalen ATOB_ oder BTOA_ eingeschaltet werden, wie es der Fall sein könnte. Eine solche alternative Anordnung könnte verwendet werden, um selbst die kleine Zeitdauer des DC-Stromes während des Übergangs von dem ATOB_- der BTOA_-signal abzuschaffen, wobei der Strom weiterhin begrenzt wird. Natürlich wären zwei zusätzliche Signalleitungen (eine für jede Speicherzelle A und B) erforderlich, um diese Anordnung gegenüber der in Fig. 2 gezeigten zu realisieren.
Es sollte zur Kenntnis genommen werden, daß eine weitere Alternative zu der Konfiguration nach Fig. 2 die Verwendung eines einzelnen N-Kanal-Transistors ist, der zwischen Erdpotential und den kreuzweise gekoppelten Invertern der Speicherzellen A und B angeschlossen ist, wobei die dualen Transistoren 15 und 16 ersetzt werden. In einem solchen Fall würden die Sources der Transistoren 13 und 14 miteinander verbunden werden. Die besondere Auswahl, ob einer oder zwei derartiger n-Kanal-Transistoren verwendet werden sollten (d.h. ob die Speicherzellen A und B Sieben- oder Acht-Transistoren sind), wird bevorzugt vorgenommen, wenn sie den bestimmten schaltungstechnischen Einschränkungen des Speichers mit dualen Speicherzellen gegenübergestellt werden, da in einigen Fällen zwei kleinere Transistoren gegenüber einem einzelnen größeren Transistor vorteilhaft sein können und umgekehrt.
Es sollte ferner bemerkt werden, daß die oben beschriebene Ausführungsform auf eine duale Speicherzelle mit zwei Wegen gerichtet ist, während zwischen den beiden Speicherzellen Datenübertragungen in jeder bzw. beiden Richtungen stattfinden können. Es sollte ebenfalls zur Kenntnis genommen werden, daß die Erfindung in eine duale Speicherzelle mit einem Weg einbezogen werden kann, z.B. wo Übergänge nur zwischen der Speicherzelle A und der Speicherzelle B stattfinden können. In einer derartigen alternativen Ausführungsform würde die Speicherzelle A (d.h. die Speicherzelle, zu der die Daten nicht übertragen werden würden, den Pull-down- Transistor(en) mit n-Kanal oder dessen Äquivalente nicht benötigen und könnte folglich aus der herkömmlichen 6-T-, 4-T- und 2-R-Anordnung oder anderen ausgebildet werden.
Während die Erfindung hier in bezug auf die bevorzugten Ausführungsformen beschrieben worden ist, wird es natürlich zu bedenken gegeben, daß Modifikationen von diesen Ausführungsformen oder Alternativen dazu, wie etwa Modifikationen und Alternativen, die die Vorteile und Begünstigungen dieser Erfindung erzielen, den Fachleuten im Stand der Technik vor Augen geführt werden, die Bezug auf diese Beschreibung und ihre Darstellungen nehmen. Es wird zu bedenken gegeben, daß derartige Modifikationen und Alternativen innerhalb des Bereichs dieser Erfindung sind, wie sie nachfolgend hierin beansprucht wird.

Claims

1. Duale Speicherzelle, die aufweist:

eine erste Speicherzelle (B), die aufweist:

erste (11B, 13B) und zweite (12B, 14B) kreuzweise verkoppelte Inverter, die erste (BC) bzw. zweite (BT) Datenknoten treiben;

eine zweite Speicherzelle (A), die aufweist:

einen ersten (11A, 13A) und zweiten (12A, 14A) kreuzverkoppelten bzw. kreuzweise verkoppelten Inverter, die erste (AT) bzw. zweite (AC) Datenknoten treiben; und

eine erste Übertragungsschaltung, die aufweist:

eine erste Serienschaltung (21, 23), die zwischen dem ersten Datenknoten (BC) der ersten Speicherzelle und einem zweiten Energie- bzw. Leistungszuführknoten (Vcc) angekoppelt ist, die einen Steueranschluß zum Empfangen eines Übertragungsfreigabesignals (ATOB_) hat, das die erste Serienschaltung freigibt, um den zweiten Energie- bzw. Leistungszuführknoten (Vcc) an den ersten Datenknoten (BC) der ersten Speicherzelle (B) anzukoppeln, in Reaktion auf den Datenzustand der zweiten Speicherzelle (A); und

eine zweite Serienschaltung (22, 24), die zwischen dem zweiten Datenknoten (BT) der ersten Speicherzelle und dem zweiten Energie- bzw. Leistungszuführknoten (Vcc) angekoppelt ist, die einen Steueranschluß hat, um ein Übertragungsfreigabesignal (ATOB_) zu empfangen, das die zweite Serienschaltung freigibt, um den zweiten Energie- bzw. Leistungszuführknoten (Vcc) an den zweiten Datenknoten (BT) der ersten Speicherlelle (B) annukoppeln, in Reaktion auf den Datenzustand der zweiten Speicherzelle (A);

gekennzeichnet durch eine Trennschaltung (15B, 16B), die einen Leiterpfad hat, der zwischen dem ersten und dem zweiten kreuzverkoppelten Inverter (11B, 13B; 12B, 14B) der ersten Speicherzelle (B) und einem ersten Energie- bzw. Leistungszuführknoten angekoppelt ist, und einen Steueranschluß hat;

wobei der Steueranschluß der Trennschaltung (15B, 16B) in einer derartigen Weise gesteuert wird, um den ersten und den zweiten kreuzverkoppelten bzw. kreuzweise verkoppelten Inverter (11B, 13B; 12B, 14B) von dem ersten Energiebzw. Leistungszuführknoten während eines Zeitabschnitts zu trennen, in dem das Übertragungsfreigabesignal (ATOB_) die erste (21, 23) und die zweite (22, 24) Serienschaltung freigibt.

2. Zelle nach Anspruch 1, in der die erste Serienschaltung aufweist:

erste und zweite Serientransistoren (21, 23), die ihre Leitungspfade in Serie zwischen dem ersten Datenknoten der ersten Speicherzelle und dem zweiten Energie- bzw. Leistungszuführknoten angeschlossen haben, wobei der erste Serientransistor (21) sein Gate zum Empfangen des Übertragungsfreigabesignals hat, und der zweite Serientransistor (23) mit seinem Gate an den ersten Datenknoten der zweiten Speicherzelle angekoppelt ist;

und wobei die zweite Serienschaltung aufweist:

dritte und vierte Serientransistoren (22, 24), die mit ihren Leiterpfaden in Serie zwischen dem zweiten Datenknoten der ersten Speicherzelle und dem zweiten Energie- bzw. Leistungszuführknoten angeschlossen sind, wobei der dritte Serientransistor (22) mit seinem Gate das Übertragungsfreigabesignal empfängt, und der vierte Serientransistor (24) mit seinem Gate an den zweiten Datenknoten der zweiten Speicherzelle angekoppelt ist.

3. Zelle nach Anspruch 2, in der der erste, zweite, dritte und vierte Transistor Feldeffekttransistoren sind.

4. Zelle nach Anspruch 3, in der die Trennschaltung aufweist:

einen fünften Feldeffekttransistor, der mit seinem Source-Drain-Pfad zwischen dem ersten und dem zweiten kreuzverkoppelten Inverter und dem ersten Energiebzw. Leistungszuführknoten gekoppelt ist, und der ein Gate als den Steueranschluß hat.

5. Zelle nach Anspruch 5, in der das Gate des fünften Feldeffekttransistors auch das Übertragungsfreigabesignal in einer solchen Weise empfängt, daß das Übertragungsfreigabesignal den fünften Feldeffekttransistor ausschaltet und den ersten und dritten Serientransistor in der ersten Übertragungsschaltung einschaltet.

6. Zelle nach Anspruch 5, in der der Leitfahigkeitstyp des fünften Feldeffekttransistors entgegengesetzt zu dem der des ersten und des dritten Serientransistors ist.

7. Zelle nach Anspruch 3, in der der erste und der zweite kreuzweise gekoppelte bzw. kreuzverkoppelte Inverter jeweils einen Feldeffekttreibertransistor und eine Last- bzw. Betriebseinrichtung aufweisen;

und in der die Trennschaltung aufweist:

einen fünften Feldeffekttransistor (15B), der mit seinem Source-Drain- Pfad zwischen die Source des Treibertransistors des ersten kreuzverkoppelten bzw. kreuzweise verkoppelten Inverters und den ersten Energie- bzw. Leistungszuführknoten gekoppelt ist; und

einen sechsten Feldeffekttransistor (16B), der mit seinem Source-Drain- Pfad zwischen die Source des Treibertransistors des zweiten kreuzverkoppelten Inverters und den ersten Energie- bzw. Leistungszuführknoten gekoppelt ist;

in der der fünfte und der sechste Feldeffekttransistor mit ihren Gates zusammen als dem Steueranschluß der Trennschaltung angekoppelt sind.

8. Zelle nach Anspruch 7, in der die Gates des fünften (15B) und des sechsten (16B) Feldeffekttransistors das Übertragungsfreigabesignal in einer solchen Weise empfangen, daß das Übertragungsfreigabesignal den fünften und den sechsten Feldeffekttransistor ausschaltet und den ersten und den dritten Serientransistor (21, 22) in der ersten Übertragungsschaltung anschaltet.

9. Zelle nach Anspruch 8, in der der Leitfähigkeitstyp des fünften und des sechsten Feldeffekttransistors (15B, 16B) zu dem des ersten und des dritten Serientransistors entgegengesetzt ist.

10. Zelle nach Anspruch 1, in der die zweite Speicherzelle (A) ferner aufweist:

eine Trennschaltung (15A, 16A), die einen Leiterpfad hat, der zwischen dem ersten und dem zweiten kreuzverkoppelten Inverter der zweiten Speicherzelle und dem ersten Energie- bzw. Leistungszuführknoten angekoppelt ist, und einen Steueranschluß hat;

und die ferner aufweist:

eine zweite Übertragungsschaltung, die aufweist:

eine dritte Serienschaltung (17, 19), die zwischen dem ersten Datenknoten der zweiten Speicherzelle und dem zweiten Energie- bzw. Leistungszuführknoten gekoppelt ist, die einen Steueranschluß hat, um ein zweites Übertragungsfreigabesignal (BTOA_) zu empfangen, das die zweite Serienschaltung freigibt, um den zweiten Energie- bzw. Leistungszuführknoten an den ersten Datenknoten der zweiten Speicherzelle anzukoppeln, in Reaktion auf den Datenzustand der ersten Speicherzelle; und

eine vierte Serienschaltung (18, 20), die zwischen den zweiten Datenknoten der zweiten Speicherzelle und den zweiten Energie- bzw. Leistungszuführknoten gekoppelt ist, die einen Steueranschluß hat, um ein zweites Übertragungsfreigabesignal (BTOA_) zu empfangen, das die vierte Serienschaltung freigibt, um den zweiten Energie- bzw. Leistungszufiihrknoten an den zweiten Datenknoten der zweiten Speicherzelle anzukoppeln, in Reaktion auf den Datenzustand der ersten Speicherzelle;

wobei der Steueranschluß der Trennschaltung der zweiten Speicherzelle in einer solchen Weise gesteuert wird, um den ersten und den zweiten kreuzverkoppelten Inverter der zweiten Speicherzelle von dem ersten Energie- bzw. Leistungszuführknoten während eines Abschnitts der Zeit zu trennen, über den das zweite Übertragungsfreigabesignal die dritte und die vierte Serienschaltung freigibt.

11. Verfahren zum Übertragen von Daten von einer ersten Speicherzelle (A) zu emer zweiten Speicherzelle (B) in einer dualen Speicherzelle, wobei die zweite Speicherzelle (B) erste (11B, 13B) und zweite (12B, 14B) kreuzverkoppelte bzw. kreuzweise verkoppelte Inverter aufweist, die zwischen einem ersten und einem zweiten Energie- bzw. Leistungszuführknoten vorgespannt sind, und einen ersten (BC) und zweiten (BT) Datenknoten haben, das die Schritte aufweist:

der erste und der zweite kreuzgekoppelte Inverter (11B, 13B; 12B, 14B) werden davon getrennt, durch den zweiten Energie- bzw. Leistungszuführknoten vorgespannt zu werden;

Daten werden in die zweite Speicherzelle (B) gemäß dem Inhalt der ersten Speicherzelle (A) geschrieben, wobei die Schritte aufgewiesen werden:

der erste Datenknoten (BC) wird an den ersten Energie- bzw. Leistungszuführknoten in Reaktion auf die erste Speicherzelle (A) angekoppelt, die einen ersten Datenzustand speichert; und

der zweite Datenknoten (BT) wird an den ersten Energie- bzw. Leistungszuführknoten in Reaktion auf die erste Speicherzelle (A) angekoppelt, die einen zweiten Datenzustand speichert; und

nach dem ersten Schreibschritt werden der erste und der zweiten kreuzverkoppelte Inverter angeschlossen, um durch den zweiten Energie- bzw. Leistungszuführknoten vorgespannt zu werden.

12. Verfahren nach Anspruch 11, das ferner aufweist:

ein erstes Übertragungsfreigabesignal (ATOB_) wird empfangen, das anzeigt, daß eine Ubertragung von Daten von der ersten Speicherzelle zu der zweiten Speicherzelle durchzuführen ist;

und wobei der Schreibschritt in Reaktion auf das erste Übertragungsfreigabesignal durchgeführt wird.

13. Verfahren nach Anspruch 12, in dem der Trennschritt in Reaktion auf das erste Übertragungsfreigabesignal durchgeführt wird.

14. Verfahren nach Anspruch 13, in dem der Anschlußschritt in Reaktion auf den Empfang des Endes des ersten Übertragungsfreigabesignals durchgeführt wird.

15. Verfahren nach Anspruch 11, in dem der erste und der zweite kreuzverkoppelte Inverter jeweils einen Feldeffekttreibertransistor und eine Last- bzw. Betriebseinrichtung aufweisen;

wobei der Trennschritt aufweist:

ein Trenntransistor (15B), der in Serie zwischen den Sources der Treibertransistoren des ersten und des zweiten Inverters und dem zweiten Energiebzw. Leistungszuführknoten gekoppelt ist, wird ausgeschaltet;

und wobei der Anschlußschritt aufweist:

der Trenntransistor wird eingeschaltet.

16. Verfahren nach Anspruch 15, in dem die duale Speicherzelle ferner einen ersten und einen zweiten Serien-Feldeffekttransistor (21, 23) aufweist, die mit ihren Source-Drain-Pfaden in Serie zwischen dem ersten Energie- bzw. Leistungszuführknoten und dem ersten Datenknoten (BC) der zweiten Speicherzelle angeschlossen sind, und einen dritten und einen vierten Serien-Feldeffekttransistor (22, 24), die mit ihren Source-Drain-Pfaden in Serie zwischen dem ersten Energie- bzw. Leistungszuführknoten und dem zweiten Datenkrioten der zweiten Speicherzelle angeschlossen sind;

wobei die erste Speicherzelle (A) ferner einen ersten und einen zweiten komplementären Datenknoten (AT, AC) aufweist, wobei der erste Datenknoten (AT) der ersten Speicherzelle an das Gate des zweiten Serientransistors (23) angekoppelt wird, und der zweite Datenknoten (AC) der ersten Speicherzelle an das Gate des vierten Serientransistors (24) angeschlossen wird;

und wobei der Schreibschritt aufweist, daß die Gates des ersten und des zweiten Serientransistors (21, 22) in einen eingeschalteten Zustand vorgespannt werden.

17. Verfahren nach Anspruch 16, in dem der Trenntransistor (15) von dem entgegengesetzten Leitfähigkeitstyp des ersten und des zweiten Serientransistors (21, 22) ist;

und wobei das Gate des Trenntransistors an die Gates des ersten und des dritten Serientransistors (21, 22) angeschlossen wird.

18. Verfahren nach Anspruch 11, in dem der ersten und der zweite kreuzverkoppelte Inverter jeweils einen Feldeffekttreibertransistor und eine Last- bzw. Betriebseinrichtung aufweisen;

wobei der Trennschritt aufweist:

die Gates von einem ersten und einem zweiten Trenntransistor (15B, 16B) werden in dem ausgeschalteten Zustand vorgespannt, wobei der erste und der zweite Trenntransistor mit ihren Source-Drain-Pfaden zwischen die Source des Treibertransistors in dem ersten bzw. zweiten kreuzverkoppelten Inverter und dem zweiten Energie- bzw. Leistungszuführknoten angekoppelt werden;

und wobei der Anschlußschritt aufweist:

die Gates des ersten und des zweiten Trenntransistors werden in den eingeschalteten Zustand vorgespannt

19. Verfahren nach Anspruch 18, in dem die duale Speicherzelle ferner einen ersten und einen zweiten Serien-Feldeffekttransistor (21, 23) aufweist, die mit ihren Source-Drain-Pfaden in Serie zwischen dem ersten Energie- bzw. Leistungszufiihr knoten und dem ersten Datenknoten (BC) der zweiten Speicherzelle angeschlossen werden, und einen dritten und einen vierten Serien-Feldeffekttransistor (22, 24), die mit ihren Source-Drain-Pfaden in Serie zwischen dem ersten Energie- bzw. Leistungszuführknoten und dem zweiten Datenknoten der zweiten Speicherzelle angeschlossen werden;

20. Verfahren nach Anspruch 19, in dem der erste und der zweite Trenntransistor (158, 168) von dem entgegengesetzten Leitfahigkeitstyp zu dem ersten und dem dritten Serientransistors (21, 22) sind;

und in dem die Gates des ersten und des zweiten Trenntransistors (15B, 16B) an die Gates des ersten und des dritten Serientransistors (21, 22) angeschlossen werden.