DE68924843T2 - Transistordurchbruchs-schutzschaltung. - Google Patents

Description

• Diese Erfindung betrifft Transistordurchbruchs-Schutzschaltungen zum Einsatz in Hochspannungs-Schaltungen. Diese Erfindung betrifft besonders Speichersysteme wie elektrisch löschbare programmierbare Festwertspeicher (EEPROM Electrically Erasable Programmable Rad Only Memory) oder nichtflüchtige Speicher mit willkürlichem Zugriff (NVRAM Non-Volatile Random Access Memory), die hohe Spannungen für Einschreib- und Löschbetätigungen erfordern.
• In Speichersystemen wie EEPROM und NVRAM ist zum Übertragen von Programmen und/oder Daten eine hohe Spannung erforderlich, um in die Speicherzellen einzuschreiben oder sie zu löschen, und deswegen sind Schutztransistoren in Verbindung mit den Puffergliedern vorgesehen, um einen Spannungsdurchbruch in den Puffertransistoren der Speicherzellen bei hohen Spannungen zu vermeiden. Die Schutztransistoren sind nur während des Schreib/Lösch-Betriebs nützlich und zu allen anderen Zeiten sind die an den Gate-Elektroden der Schutztransistoren angelegten Spannungen so ausgewählt, daß die Schutztransistoren "ein"- geschaltet sind, um so die Logikfunktion der Speichersysteme nicht zu stören.
• Eine solche Anordnung wird in dem Schreibverstärker vom Typ MC68HC11 EEPROM benutzt, der durch Motorola Inc. geliefert wird und auch so ausgelegt ist, daß er mit einem Dreistatusfunktions-Ausgang arbeiten kann. Die Dreistatustunktion wird verwirklicht durch ein Durchlaßgatter, das fähig ist, eine hohe Spannung zu stützen, und mit den Puffergliedern gekoppelt ist. Das Durchlaßgatter besteht aus vier gekoppelten Transistoren. Da das Puffer- und das Durchlaßgatter jeweils mit jeder Spalte des EEPROM-Speichers verbunden ist, ist eine große Anzahl von Transistoren erforderlich, um eine Dreistatusfunktion zu schaffen, wodurch sich eine große und kostenträchtige Schaltung ergibt.
• Eine gleichartige Anordnung von Puffergattern und Schutztransistoren wird in den RAM-Zellen von nichtflüchtigen RAM-Speichersystemen (NVRAM-Speichersystemen) vorgefunden, wie es in der CB-Patentanmeldung Nr. 8702785 der Anmelderin mit dem Titel "Memory System" beschrieben ist. Wie bei den vorher beschriebenen Schreibverstärkern ist auch in diesem Speichersystem eine hohe Spannung für den Schreib/Lösch-Betrieb erforderlich. Es ist jedoch auch wichtig, eine vollständige Voreinstellung der gesamten RAM-Anordnung durchzuführen, bevor ein Abruf durchgeführt wird. Das kann erreicht werden durch einzelnes Herabziehen jeder Zelle unter Benutzung eines jeweiligen Transistors, jedoch ist dafür eine große Anzahl von Transistoren erforderlich. Die angeführte GB-Patentanmeldung beschreibt das Voreinstellen der Speicherzellen durch Benutzung eines einzigen Herabzieh-Transistors pro Spalte. Jedoch ist ein sehr großer Transistor erforderlich, um alle RAM-Zellen in der gleichen Spalte herabzuziehen, wodurch ein bedeutsamer Stromverbrauch nötig werden kann, der die Voreinstellung schwierig gestalten kann.
• Es ist ein Ziel der vorliegenden Erfindung, eine Hochspannungs- Transistordurchbruch-Schutzschaltung für ein Speichersystem zu schaffen, bei der die genannten Nachteile vermieden werden können.
• Entsprechend der vorliegenden Erfindung wird eine Hochspannungs-Transistordurchbruchs-Schutzschaltung zum Schutze einer Transistor-Schaltung geschaffen, wenn an sie eine hohe Spannung angelegt ist, wobei die Transistor-Schaltung erste und zweite in Reihe zwischen einer Spannungs-Versorgungsleitung und einer Referenz-Leitung angeschlossenen Transistoren umfaßt, und welche Schutzschaltung umfaßt:
• Schutzmittel mit einem ersten und einem zweiten Eingang, welches Schutzmittel umfaßt erste und zweite zur Bildung eines Inverters in Reihe zwischen dem ersten und dem zweiten Transistor angeschlossene Schutztransistoren, wobei die Steuerelektrode des ersten Schutztransistors mit dem ersten Eingang und die Steuerelektrode des zweiten Schutztransistors mit dem zweiten Eingang gekoppelt ist, und eine Verbindungsstelle zwischen dem ersten und dem zweiten Schutztransistor an einen Ausgang der Transistorschaltung gekoppelt ist;
• an den ersten und den zweiten Eingang des Schutzmittels angekoppeltes Schutzsteuermittel, um erste und zweite Signale daran anzulegen, wobei jeder erste oder zweite Schutztransistor in Abhängigkeit davon, welches von den ersten oder zweiten Signalen an dem ersten bzw. zweiten Eingang anliegt, ein- oder ausgeschaltet wird,
• wobei das Schutzmittel in Abhängigkeit davon, daß das Schutzsteuermittel an den ersten und den zweiten Eingang erste oder zweite Kombinationen aus den ersten und zweiten Signalen anlegt, entweder einen Schutzmodus annimmt, wenn die hohe Spannung an der Versorgungsleitung anliegt, in welchem Modus der erste und der zweite Schutztransistor den ersten und den zweiten Transistor gegen Spannungsdurchbruch schützen, oder einen Nichtschutz-Modus annimmt, wenn eine niedrige Spannung an der Versorgungsleitung anliegt, und die Schutzschaltung dadurch gekennzeichnet ist,
• daß das Schutzmittel ausgelegt ist, einen dritten Modus oder einen vierten Modus anzunehmen, wenn die niedrige Spannung an der ersten Spannungsversorgungsleitung anliegt, in Abhängigkeit davon, daß das Schutzsteuermittel an den ersten und zweiten Eingang dritte bzw. vierte Kombinationen der ersten und zweiten Signale anlegt, wodurch der dritte oder der vierte Nichtschutz- Modus des Schutzmittels die Schaffung unterschiedlicher Logik- Funktionen am Ausgang der Transistorschaltung bewirkt.
• Es ist so einzusehen, daß durch Ersetzen des Sendegatters und des Hochspannungsübersetzers des Schreibverstärkers durch eine Schaltung, bei der die Schutztransistoren sowohl zum Schutz gegen Durchbruch in den Puffertransistoren bei hohen Spannungen als auch zum Schaffen der Dreistatusfunktion bei niedrigen Spannungen benutzt werden, die Anzahl der Transistoren beträchtlich verringert wird, wodurch Größe und Kosten der Schaltung verkleinert werden. So wird der Stromverbrauch vermindert und die Betriebssicherheit verbessert.
• Es ist auch einzusehen, daß durch Benutzen einer solchen Schutzschaltungsanordnung in der RAM-Zelle eines NVRAM-Speichersystems ein Dreistatuseffekt in die RAM-Zelle hinein geschaffen werden kann, wodurch das Voreinstellen erleichtert wird, da nun die Hochziehwirkung der p-Transistoren in der Speicherzelle während der Voreinstell-Aktivierung gesperrt werden kann. So ist kein großer Transistor erforderlich, wodurch auch hier der Stromverbrauch verringert wird.
• Zwei Speichersysteme nach der vorliegenden Erfindung werden nur als Ausführungsbeispiele mit Bezug auf die beigefügten Zeichnungen beschrieben, in welchen:
• Fig. 1 ein schematisches Schaltbild ist, daß die Schaltung eines Schreibverstärkers eines Speichersystems nach dem Stand der Technik zeigt;
• Fig. 2 ein schematisches Schaltbild ist, das die Schaltung eines Schreibverstärkers eines ersten Speichersystems gemäß der vorliegenden Erfindung zeigt;
• Fig. 3 ein schematisches Schaltbild ist, das die Schaltung eines Teils eines NVRAM-Speichersystems nach dem Stand der Technik zeigt; und
• Fig. 4 ein schematisches Schaltbild ist, das die Schaltung eines Teils eines zweiten Speichersystems gemäß der vorliegenden Erfindung zeigt.
• Zunächst besitzt in Fig. 1 der Schreibverstärker 2 eine Vielzahl von Invertern, von denen einer, der Inverter 4, dargestellt ist, und zwar so, daß jeder Inverter 4 mit einer Zeile von Zellen in einer einzelnen Ebene des (nicht dargestellten) EEPROM-Speichers verbunden ist. Der Inverter 4 umfaßt ein Durchlaßgatter 6, das aus vier Feldeffekt-Transistoren (FET) 10, 12, 14, 16 und einer Gruppe von in Reihe gekoppelten Transistoren 18, 20, 22, 24 umfaßt, welche zwei Puffergatter 18, 24 und zwei Schutztransistoren 20, 22 enthalten. Zwei Spannungsversorgungsleitungen HVPP und HVPN, die jeweils an den Gate-Elektroden der Schutztransistoren 20 bzw. 22 angeschlossen sind, steuern den "EIN/AUS"-Status der Schutztransistoren. Die Gate-Elektroden der Pufferglieder 18, 24 sind so angeschlossen, daß sie den Eingang des Inverters 4 bilden, und die zweiten Elektroden der FETs 14, 16 des Durchlaßgliedes sind so angeschlossen, daß sie den Ausgang des Inverters 4 bilden.
• Im Betrieb des Schreibverstärkers 2 wird für einen Schreibbetrieb dem Schreibverstärker 2 von einer Versorgungsleitung (üblicherweise mit einer Spannung VDD) zugeführt, die auf die Programmierungsspannung VPP hochgezogen ist. Die Leitungen HVPP und HVPN werden so hochgezogen, daß eine Spannung VHN an die Gate-Elektroden der Schutztransistoren 20 und 22 angelegt wird. Wenn eine niedrige Spannung VSS an den Eingang des Inverters 4 angelegt wird, wird der Schutztransistor 20 "EIN"-geschaltet und der Schutztransistor 22 schafft einen Schutz gegen Durchbruch in dem Puffer-Transistor 24. Wenn eine hohe Spannung VDD an den Eingang des Inverters 4 angelegt wird, ist der Schutztransistor 22 "EIN"-geschaltet und der Schutztransistor 20 schafft einen Schutz gegen Durchbruch in dem Puffer-Transistor 18. Wenn kein Schreibbetrieb ausgeführt wird, wird die Versorgungsspannung auf die niedrigere Spannung VDD herabgezogen und, damit die Schutztransistoren 20, 22 die Logikfunktion des Inverters 4 nicht stören, wird die HVPN-Leitung auf dem Potential VHN gehalten, so daß der Schutztransistor 22 "EIN"-geschaltet ist, und die HVPP-Leitung wird auf das Potential VSS herabgezogen, so daß der Schutztransistor 20 "EIN"-geschaltet ist. Ein Dreistatus-Ausgang, wie in dem durch Motorola Inc. gelieferten Schreibverstärker MC68HC11 EEPROM, wird durch das Durchlaßglied 6 geschaffen, dessen Status durch eine Ansteuerung 8 gesteuert wird. So wird zum Steuern des Durchlaßgliedes 6 eine hohe Spannung an die Gate-Elektroden von zwei FETs 12, 16 angelegt. Ein derartiger Schreibverstärker ist dem Fachmann wohl bekannt.
• Wie nun Fig. 2 zeigt, werden, um die Anzahl der für den angeführten Schreibverstärker benötigten Transistoren zu vermindern, während weiterhin sowohl ein Schutz gegen Spannungsdurchbruch bei einer hohen Versorgungsspannung VPP geschaffen als auch ein Dreistatusfunktions-Ausgang bei einer niedrigeren Versorgungsspannung VDD geschaffen wird, die beiden Schutztransistoren zur Ausführung beider Funktionen benutzt. Die Art und Weise, in der dies erreicht wird, wird vollständiger nachfolgend beschrieben.
• Bei einer bevorzugten Ausführung der vorliegenden Erfindung besitzt der Schreibverstärker 28 nach Fig. 2 einen Befehlsblock 34 und eine Vielzahl von Invertern, von denen nur ein Inverter 40 gezeigt ist, so daß jeder Inverter einer Zeile von Zellen in einer Ebene eines (nicht dargestellten) EEPROM-Speichers zugeordnet ist. Die Inverter werden von einer gemeinsamen Versorgungsleitung (normalerweise bei Spannung VDD) und einer Leitung mit einem Bezugspotential VSS versorgt. Der Inverter 40 enthält vier FET-Transistoren 29, 30, 32, 33, die mitttels ihrer Stromelektroden in Reihe geschaltet sind. Der erste und der zweite Transistor sind p-Kanal-FET, und der dritte und der vierte sind n-Kanal-FET. Die Gate-Elektroden des ersten und des vierten FET 29, 33 bilden den Eingang des Inverters 40, und die zweiten Stromelektroden des zweiten und dritten FET 30, 32 sind so gekoppelt, daß sie den Ausgang des Inverters 30 bilden. Die erste Stromelektrode des ersten FET 29 ist mit der Versorgungsleitung gekoppelt und ebenso die Massenelektrode des zweiten FET, und die Massenelektrode des ersten FET 29 ist gleichfalls an diese ersten Stromelektrode angehängt. Der vierte FET 33 ist mit der Leitung verbunden, die das Bezugspotential VSS hält. Die Gate-Elektroden des zweiten und des dritten FET 30, 32 sind mit dem Befehlsblock 34 durch zwei Spannungsleitungen 36 bzw. 38 gekoppelt. Durch Befehlen der an die Gate-Elektroden des zweiten und des dritten FET 30, 32 angelegten Spannungen kann der Befehlsblock 34 steuern, ob diese FETs 30 und 32 als Schutztransistoren wirken, wenn die Versorgungsspannung VPP ist oder zum Schaffen der Dreistatusfunktion benutzt werden, wenn die Versorgungsspannung VDD ist.
• Der Befehlsblock 34 enthält vier Schalttransistoren 42, 44, 52, 54 und vier Befehlstransistoren 56, 58, 60, 62.
• Die Spannungsleitung 36 ist an der HVPP-Leitung über den ersten und den zweiten Schalttransistor 42, 44 angeschlossen, die parallel geschaltet sind. Die erste Stromelektrode des ersten Schalttransistors 42 ist mit der zweiten Stromelektrode des zweiten Schalttransistors 44 an der Spannungsleitung 36 angeschlossen und die zweite Stromelektrode des ersten Schalttransistors 42 ist zusammen mit der ersten Stromelektrode des zweiten Schalttransistors 44 an der HVPP-Leitung angeschlossen. Der erste Schalttransistor 42 ist ein n-Kanal-FET, dessen Gate- Elektrode an einer vierten gemeinsamen Spannungsleitung 46 angeschlossen ist. Der zweite Schalttransistor 44 ist ein p- Kanal-FET, dessen Gate-Elektrode mit einer dritten gemeinsamen Spannungsleitung 48 verbunden ist und dessen Massenelektrode mit einer ersten gemeinsamen Spannungsleitung 50 verbunden ist. Die erste gemeinsame Spannungsleitung 50 ist mit der HVPN- Leitung verbunden.
• Die Spannungsleitung 38 ist mit der HVPN-Leitung und der ersten gemeinsamen Spannungsleitung 50 über den dritten und den vierten Schalttransistoren 52, 54 verbunden, die parallel in gleicher Weise angeschlossen sind, wie es vorhin für die Spannungsleitung 36 beschrieben wurde. Der dritte Schalttransistor 52 ist n-Kanal-FET und der vierte Schalttransistor 54 ein p- Kanal-FET.
• Der erste und der dritte Befehlstransistor 56, 60 sind in Reihe mittels der Stromelektroden gekoppelt, wie auch der zweite und der vierte Befehlstransistor 58, 62. Der erste und der zweite Befehlstransistor 56, 58 sind p-Kanal-Anreicherungs-FETs, deren Gate-Elektrode jeweils mit dem zweiten bzw. ersten Knoten D und B der vierten bzw. dritten Befehlstransistoren 62, 60 gekoppelt sind. Die Knoten B und D sind jeweils mit den dritten bzw. vierten gemeinsamen Spannungsleitungen 48 bzw. 46 verbunden. Die ersten Stromelektroden des ersten bzw. zweiten Befehls-FET 56 bzw. 58 sind mit der ersten gemeinsamen Spannungsleitung 50 so verbunden, daß sie eine Spannungsversorgung von der HVPN- Leitung erhalten, und diese ersten Stromelektroden sind auch mit ihren jeweiligen Massenelektroden verbunden. Der dritte und der vierte Befehlstransistor sind n-Kanal-FET, deren Gate- Elektroden mit den Dreistatus-Befehlsleitungen 64 bzw. 66 gekoppelt sind, um jeweils Modus-Befehlssignale zu erhalten, und deren zweite Stromelektroden beide mit einer zweiten gemeinsamen Spannungsleitung 68 verbunden sind, die an dem Bezugspotential VSS liegt.
• Die erste gemeinsame Spannungsleitung 50 ist mit der Spannungsleitung 36 über die erste Stromelektrode eines p-Kanal-Anreicherungs-FETs 70 gekoppelt, dessen Gate-Elektrode mit der vierten gemeinsamen Spannungsleitung 46 verbunden ist, und dessen Massenelektrode mit der ersten Stromelektrode verbunden ist. Die zweite gemeinsame Spannungsleitung 68 auf Spannung VSS ist mit der Spannungsleitung 38 über die zweite Stromelektrode eines n-Kanal-FET 72 gekoppelt, dessen Gate-Elektrode an der dritten gemeinsamen Spannungsleitung 48 angeschlossen ist.
• Bei Verwendung des Schreibverstärkers 28 während eines Schreibbetriebs wird eine hohe Programmierungsspannung VPP von der Versorgungsleitung an den Inverter 40 angelegt, und um gegen Durchbruch in den Puffer-Transistoren 29, 33 zu schützen, der auftreten kann, wenn die an den Eingang des Inverters 40 angelegte Spannung hoch, VDD, bzw. niedrig, VSS ist, werden die Spannungen an den beiden HVPP- und HVPN-Leitungen auf eine Spannung VHN hochgezogen.
• Es wird deshalb eine Spannung VHN an die Gate-Elektroden der Zwischen-FETs 30, 32 über die Schalttransistoren 42, 44 bzw. 52, 54 angelegt, so daß dann, wenn die an den Eingang des Inverters 40 angelegte Spannung tief, nämlich VSS, ist, der FET 30 "EIN"-geschaltet ist und der FET 32 einen Schutz ergibt, wodurch die an den Puffer-Transistor 33 angelegte Spannung daran gehindert wird, die Durchbruch-Spannungsgrenze zu erreichen. Wenn die an den Eingang des Inverters 40 angelegte Spannung hoch, nämlich VDD ist, wird der FET 32 "EIN"-geschaltet und der FET 30 schafft einen Schutz, wodurch die an den Puffer-Transistor 29 angelegte Spannung daran gehindert wird, die Durchbruch-Spannungsgrenze zu erreichen. In beiden Fällen ist die Grenze abhängig von den jeweils verwendeten Transistoren. Wenn kein Schreibbetrieb ausgeführt wird, wird eine niedrige Spannung VDD von der Versorgungsleitung zugeführt und durch Steuern der Spannungen an den HVPP- und HVPN-Leitungen über die vier Befehlstransistoren 56, 58, 60, 62, die wiederum durch die Dreistatus-Befehlsleitungen 64, 66 gesteuert werden, können die Zwischen-FETs 30, 32 "EIN"- oder "AUS"-geschaltet werden, wodurch die Dreistatusfunktion geschaffen wird. Wenn deshalb die Versorgungsleitung sich auf einem Potential VDD befindet, kann das Ausgangssignal des Inverters 40 einen von drei möglichen Zuständen einnehmen: binär '1' (Potential VDD), binär '0' (Potential VSS) und schwimmend.
• Es wird deshalb einzusehen sein, daß, da der Schreibverstärker 28 gemäß der vorliegenden Erfindung die Notwendigkeit zur Benutzung der vier Transistoren 10, 12, 14, 16 des Durchlaßgliedes 6 der Fig. 1 bei jeder Spalte von Zellen in einer einzelnen Ebene des EEPROM-Speichers beseitigt, die Anzahl von erforderlichen Transistoren beträchtlich herabgesetzt ist.
• Nach Fig. 3 enthält die statische RAM-Zelle 74, die eine Zelle einer Anordnung identischer Zellen der RAM-Struktur ist, die einen Teil eines NVRAM-Speichersystems bildet, zwei FETs 76, 78, deren Stromelektroden in Reihe zwischen einem Paar Teilspalten-Auswahlleitungen C, CN gekoppelt sind. Die Gate-Elektroden der FETs 76, 78 sind an einer Zeilenauswahlleitung R angeschlossen, und eine invertierende Puffer-Verstärkeranordnung A ist zwischen den FETs 76, 78 eingeschaltet und wird von einer (normalerweise bei Spannung VDD befindlichen) Versorgungsleitung und einer auf einem gegebenen Potential VSS befindlichen Leitung versorgt. Eine derartige statische RAM-Zelle für einen NVRAM-Speichersystemaufbau wird vollständiger in der vorher angeführten GB-Patentanmeldung mit dem Titel "Speichersystem" der gleichen Anmelderin beschrieben.
• Das Übertragen von Programm und/oder Daten von der RAM-Zelle erfordert eine von der Versorgungsleitung zugeführte hohe Spannung VPP, und deswegen enthält die invertierende Puffer- Verstärkeranordnung A p-Kanal-FETs 80, 82 und n-Kanal-FETs 84, 86, welche die Puffer-Transistoren 88, 90, 92, 94 gegen Spannungsdurchbruch schützen. Die Gate-Elektroden der p-Kanal- Schutztransistoren 80, 82 sind mit einer Spannungsleitung HVPP und die Gate-Elektroden der n-Kanal-Schutztransistoren 84, 86 mit einer Spannungsleitung HVPN gekoppelt. Wenn die Versorgungsleitung auf die Programmierungsspannung VPP gezogen wird, werden beide Leitungen HVPP und HVPN so hochgezogen, daß eine Spannung VHN an die Gate-Elektroden der Schutztransistoren 80, 82, 84, 86 angelegt wird. Wenn so der Knoten Y sich auf einem Potential VSS befindet (Knoten X befindet sich auf einem Potential VDD), werden die Schutztransistoren 82 und 86 "EIN"-geschaltet und die Schutztransistoren 80 und 84 schaffen Schutz gegen Durchbruch in den Puffer-Transistoren 88 und 94. Wenn der Knoten Y sich auf einem Potential VDD befindet (Knoten X befindet sich auf einem Potential VSS), ergeben die Schutztransistoren 82 und 86 einen Schutz gegen Durchbruch in den Puffer- Transistoren 90 und 92.
• Bevor ein Abrufbetrieb ausgeführt werden kann, ist es wichtig, daß eine vollständige Voreinstellung der gesamten RAM-Anordnung durchgeführt wird. Die RAM-Zellen 74 werden voreingestellt durch Benutzen eines einzelnen Herabziehvorgangs pro Spalte auf eine Spannung VSS über einen Transistor 96 an jeder Zellenspalten-Auswahlleitung CN. Jedoch erzeugt das Herabziehen aller Zellen an der gleichen Spalte eine Schwierigkeit beim Ausführen der Voreinstellung, und da ein großer Transistor benutzt werden muß, um die RAM-Zellen zu wenden, ergibt sich ein bedeutsamer Energieverbrauch.
• Wie in Fig. 4 zu sehen, ist zum Umgehen dieser Probleme eine zweite Ausführung der vorliegenden Erfindung in einer RAM-Zelle 98 zur NVRAM-Anwendung aufgenommen. Die NVRAM-Zelle 98 enthält eine RAM-Zelle der gleichen Struktur, wie in Fig. 3 gezeigt, bei der jedoch die Gate-Elektroden der p- und der n-Kanal- Schutztransistoren 82, 80 bzw. 84, 86 jeweils durch zwei Spannungsleitungen 126, 128 über einen Befehlsblock 100 mit der HVPP- und der HVPN-Leitung gekoppelt sind. Wie gezeigt, sind gleiche Figuren wie die in Fig. 3 mit den gleichen Bezugszeichen versehen.
• In der RAM-Zelle von Fig. 4 werden die an den Gate-Elektroden der p-Kanal-Schutztransistoren 80, 82 und den n-Kanal-Schutztransistoren 84, 86 angelegten Spannungen durch den Befehlsblock 100 gesteuert. Der Befehlsblock 100 ist gleichartig zu dem Befehlsblock 34 des Schreibverstärkers 28 in Fig. 2 insoweit, als hier vier Befehlstransistoren 102, 104, 106, 108 identisch den Befehlstransistoren 56, 58, 60, 62 des Schreibverstärkers miteinander verschaltet und vier gemeinsame Spannungsleitungen 114, 116, 112, 110 vorhanden sind. Die zweite gemeinsame Spannungsleitung 116 mit dem Bezugspotential VSS ist mit der Bezugspotentialleitung der RAM-Zelle 99 gekoppelt. Während einer vollständigen Voreinstell-Aktivierung der RAM- Anordnung muß jedoch nur der Zustand der p-Kanal-Schutztransistoren 82, 80 gesteuert werden. Um die Voreinstellung zu erleichtern, besitzt deshalb der Befehlsblock 100 nur zwei Schalttransistoren 118, 120, die zwischen der HVPP-Leitung und der Spannungsleitung 126 gekoppelt sind, um die an den p-Kanal- Schutztransistoren 80, 82 angelegte Spannung zu steuern. Die HVPN-Leitung steht mit der Spannungsleitung 128 über die erste gemeinsame Spannungsleitung 114 in Verbindung.
• Die Befehlstransistoren 102, 104, 106, 108 werden durch die Spannung an zwei Hochzieh-Sperrleitungen 122, 124 gesteuert, die an die Gate-Elektroden der Befehlstransistoren 106, 108 angelegt ist, und dies läßt das Sperren der p-Kanal-Schutztransistoren 80, 82 zu.
• Während eines Schreibbetriebs werden, wenn die von der Versorgungsleitung zugeführte Spannung hoch, nämlich VPP ist, sowohl die HVPP- wie die HVPN-Leitung auf die Spannung VHN hochgezogen. So wird durch Anlegen des Potentials VHN an die Gate-Elektroden der Schutztransistoren 80, 82, 84, 86 Schutz gegen Durchbruch in den Puffer-Transistoren 88, 90, 92, 94 der RAM-Zelle 99 geschaffen. Wenn eine niedrige Spannung VSS an den Knoten Y angelegt wird, werden die Schutztransistoren 82 und 86 "EIN"-geschaltet und die Transistoren 80 und 84 schaffen Schutz, wodurch die an die Puffer-Transistoren 88 bzw. 94 angelegten Spannungen gehindert werden, die Durchbruch-Spannungsgrenze zu erreichen. Wenn eine hohe Spannung VDD an den Knoten Y angelegt wird, werden die Schutztransistoren 80 und 84 "EIN"-geschaltet, und die Transistoren 82 und 86 gewähren Schutz, wodurch die an die Puffer-Transistoren 90 und 92 angelegten Spannungen jeweils daran gehindert werden, die Durchbruch-Spannungsgrenze zu erreichen.
• Bevor Programm und/oder Daten an die RAM-Anordnung des (nicht gezeigten) NVRAM-Speichersystems übertragen werden, müssen die RAM-Zellen über einen Transistor 96 an jeder Zellenspalten- Wahlleitung CN voreingestellt werden. Während der Voreinstell- Aktivierung befindet sich die Spannungszuleitung auf einer Spannung VDD und die den Gate-Elektroden der p-Kanal-Schutztransistoren 80, 82 zugeführte Spannung, die durch die Hochzieh-Sperrleitungen 122, 124 gesteuert wird, wird auf VHN gezogen, wodurch die p-Kanal-Schutztransistoren 80, 82 "AUS"- geschaltet werden. Durch Sperren der p-Kanal-Schutztransistoren 80, 82 kann die Spalten-Wahlleitung VN einer Spalte von RAM- Zellen 99 in der Anordnung durch einen Transistor 96 auf ein Potential VSS herabgezogen werden, wodurch die Voreinstellung leichter und auch mit geringerem Energieverbrauch durchgeführt werden kann, da ein kleinerer Transistor Verwendung findet. Die Hochzieh-Sperre der p-Kanal-Schutztransistoren wird dann durch Steuern der Spannung an den Hochzieh-Sperrleitungen 122, 124 abgewählt, wodurch die Flipflop-Funktion der RAM-Zelle wieder hergestellt wird. So wird dann, wenn die Spalten-Wahlleitung CN auf ein Potential VSS herabgezogen und die Transistoren 76, 78 "EIN"-geschaltet sind, wenn die p-Kanal-Schutztransistoren 80, 82 "EIN"-geschaltet werden, eine Binär-'0' (Potential VSS) am Knoten Y zwischengespeichert oder verriegeltund eine Binär-'1' (Potential VDD) an dem Knoten X zwischengespeichert oder verriegelt.
• Es ist einzusehen, daß der einzige Unterschied zwischen den beiden hier beschriebenen Ausführungen der Erfindung in Fig. 2 und 4 in der Tatsache liegt, daß bei niedriger Versorgungsspannung VDD bei der NVRAM-Zelle der Fig. 4 nur der Leitzustand der p-Kanal-Schutztransistoren 80, 82 gesteuert zu werden braucht, um die Hochziehwirkung der Zelle zu sperren, und deswegen kein wirklicher Dreistatus-Effekt erforderlich ist, wie der, der in dem mit Bezug auf Fig. 2 beschriebenen Schreibverstärker geschaffen wird.
• Bei den vorstehenden besonderen erfindungsgemäßen Beispielen wurden in N-Grubentechnologie hergestellte Transistoren verwendet, wobei p-Kanal-Schutztransistoren mit vier Elektroden und n-Kanal-Transistoren mit drei Elektroden dargestellt sind. Bei einem p-Kanal-Transistor ist der Massenelektroden-Anschluß ausdrücklich so gezeichnet, daß angezeigt wird, an welchem Potential der Kanal angeschlossen ist. Bei einem n-Kanal- Transistor braucht diese Verbindung jedoch nicht gezeigt zu werden, da die n-Kanal-Transistoren direkt in dem Substrat ausgeführt werden, das an die Erdspannung gebunden ist.

Claims (9)

1. Hochspannungs-Transistordurchbruchs-Schutzschaltung zum Schutze einer Transistor-Schaltung (29, 33), wenn an sie eine hohe Spannung (Vpp) angelegt ist, wobei die Transistor- Schaltung erste (29) und zweite (33) in Reihe zwischen einer Spannungs-Versorgungsleitung (Vpp/VDD) und einer Referenz-Leitung angeschlossenen Transistoren umfaßt, und welche Schutzschaltung umfaßt:

Schutzmittel (30, 32) mit einem ersten (36) und einem zweiten (38) Eingang, welches Schutzmittel umfaßt erste (32) und zweite (32), zur Bildung eines Inverters (40) in Reihe zwischen dem ersten (29) und dem zweiten (33) Transistor angeschlossene Schutztransistoren, wobei die Steuerelektrode des ersten Schutztransistors mit dem ersten Eingang (36) und die Steuerelektrode des zweiten Schutztransistors (32) mit dem zweiten Eingang (38) gekoppelt ist und eine Verbindungsstelle zwischen dem ersten (30) und dem zweiten (32) Schutztransistor an einen Ausgang (OUT) der Transistorschaltung gekoppelt ist;

an den ersten und den zweiten Eingang des Schutzmittels angekoppeltes Schutzsteuermittel (43), um erste und zweite Signale daran anzulegen, wobei jeder erste (30) oder zweite (32) Schutztransistor in Abhängigkeit davon, welches von den ersten oder zweiten Signalen an dem ersten bzw. zweiten Eingang anliegt, ein- oder ausgeschaltet wird,

wobei das Schutzmittel in Abhängigkeit davon, daß das Schutzsteuermittel (34) an den ersten und den zweiten Eingang erste oder zweite Kombinationen aus den ersten und zweiten Signalen anlegt, entweder einen Schutzmodus annimmt, wenn die hohe Spannung (Vpp) an der Versorgungsleitung anliegt, in welchem Modus der erste und der zweite Schutztransistor den ersten und den zweiten Transistor gegen Spannungsdurchbruch schützen, oder einen Nichtschutz- Modus, wenn eine niedrige Spannung (VDD) an der Versorgungsleitung anliegt, und die Schutzschaltung dadurch gekennzeichnet ist,

daß das Schutzmittel (30, 32) ausgelegt ist, einen dritten Modus oder einen vierten Modus anzunehmen, wenn die niedrige Spannung an der ersten Spannungsversorgungsleitung anliegt, in Abhängigkeit davon, daß das Schutzsteuermittel (34) an den ersten und zweiten Eingang dritte bzw. vierte Kombinationen der ersten und zweiten Signale anlegt, wodurch der dritte oder der vierte Nichtschutz-Modus des Schutzmittels die Schaffung unterschiedlicher Logik-Funktionen am Ausgang (OUT) der Transistorschaltung bewirkt.

2. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 1, bei der das Schutzmittel einen Schutzmodus und einen Dreizustands-Nichtschutz-Modus schafft.

3. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 1 oder 2, bei dem das Schutzsteuermittel (34) umfaßt:

Befehlsmittel, die je einen ersten (56) und zweiten (58) FET enthalten, welche FETs jeweils eine erste, mit einer ersten Spannungsleitung (50) gekoppelte Stromelektrode besitzen, je einen dritten (60) und vierten (62) FET, die jeweils eine mit einer zweiten Spannungsleitung (68) gekoppelte Stromelektrode besitzen, wobei der erste (56) und der dritte (60) FET jeweils zweite mit einem ersten Knoten (B) verbundene Stromelektroden besitzen, der zweite (58) und der vierte (62) FET jeweils mit einem zweiten Knoten (D) verbundene Stromelektroden besitzen, der erste (56) und der zweite (58) FET jeweils mit dem zweiten (D) bzw. dem ersten (B) Knoten gekoppelte Gate-Elektroden besitzen, und der dritte (60) und der vierte FET jeweils zum Empfangen von Modus-Befehlssignalen (64, 66) angekoppelte Gate-Elektroden besitzen, und

an dem Befehlsmittel angekoppelte Schaltermittel (42, 44, 52, 54) zum Anlegen des ersten und des zweiten Signals an das Schutzmittel.

4. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 1, 2 oder 3, das zum Einsatz in einem EEPROM- Speichersystem ausgelegt ist.

5. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 1, 2 oder 3, das zum Einsatz in einem nichtflüchtigen RAM-Speichersystem ausgelegt ist.

6. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 4, das eine Vielzahl der Inverter (40) umfaßt, die jeweils an den Spalten der EEPROM-Speicherzellen angeschlossen sind, wobei jeder jeweilige Inverter (40) einen zwischen der Versorgungsleitung (Vpp/VDD) und der Referenzleitung (Vss) Schreibverstärker bildet, der erste (29) und der zweite (33) Transistor jeweils mit einem Daten-Eingang (IN) des Verstärkers gekoppelte Gate-Elektroden besitzen, der erste (30) und der zweite (32) Schutztransistor mit ihrer Verbindungsstelle an den Ausgang (OUT) des Verstärkers und mit Ihren Gate-Elektroden jeweils an den ersten (36) bzw. den zweiten (38) Eingang gekoppelt sind.

7. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 5, die eine Vielzahl von Invertern (40) umfaßt, wobei jeweils ein erster (82, 84, 88, 92) und ein zweiter (80, 86, 90, 94) Inverter einen Teil einer RAM-Zelle bilden, die jeweiligen ersten und zweiten Inverter zwischen der Versorgungsleitung (VPP/VDD) und der Referenzleitung (Vss) angeschlossen sind, der erste (92) und der zweite (88) Transistor des ersten Inverters jeweils miteinander gekoppelte Gate-Elektroden besitzen, der erste (82) und der zweite (84) Schutztransistor des ersten Inverters mit dem ersten (126) bzw. mit dem zweiten (128) Eingang gekoppelte Gate-Elektroden besitzen, der erste (94) und der zweite (90) Transistor des zweiten Inverters miteinander gekoppelte Gate-Elektroden besitzen und der erste (80) und der zweite (86) Schutztransistor des zweiten Inverters jeweils mit dem ersten (126) bzw. dem zweiten (128) Eingang gekoppelte Gate-Elektroden besitzen.

8. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 3 oder einem der Ansprüche 4, 5, 6 oder 7 in Abhängigkeit vom Anspruch 3, bei der das Schaltermittel umfaßt mindestens einen Satz (42,44) aus einem erstem und einem zweitem FET, die parallel zwischen einem ersten Knoten (HVPP) zum Empfangen eines Steuersignals und einem zweiten Knoten zum Ankoppeln an den ersten Eingang (36) des Schutzmittels angekoppelte Stromelektroden besitzen, während der erste (42) und der zweite (44) FET mit dem ersten (B) bzw. dem zweiten (D) Knoten des Befehlsmittels gekoppelte Gate-Elektroden besitzen.

9. Hochspannungs-Transistordurchbruchs-Schutzschaltung nach Anspruch 8, bei der das Schaltermittel jeweils zwei (42,44 und 52,54) Sätze aus ersten und zweiten FETs umfaßt, wobei der zweite Knoten des zweiten Satzes zum Ankoppeln an den zweiten (38) Eingang des Schutzmittels ausgelegt ist.