DE102019201830A1

DE102019201830A1 - Integrierter Pegelumsetzer

Info

Publication number: DE102019201830A1
Application number: DE102019201830.0A
Authority: DE
Inventors: Venkatraghavan Bringivijayaraghavan; Sreenivasa Chaitanya Kumar Vavilla
Original assignee: GlobalFoundries Inc
Current assignee: Marvell Asia Pte Ltd
Priority date: 2018-03-20
Filing date: 2019-02-13
Publication date: 2019-09-26
Also published as: TWI708245B; TW201946063A; US10395700B1

Abstract

Ausführungsformen der vorliegenden Erfindung stellen eine Schaltungsstruktur bereit, die umfasst: einen ersten PMOS und einen zweiten PMOS, die jeweils ein Gate, ein Source und ein Drain umfassen; wobei das Source des ersten PMOS und des zweiten PMOS mit der ersten Spannungsquelle gekoppelt ist, das Gate des ersten PMOS mit dem Drain des zweiten PMOS über Kreuz gekoppelt ist, das Gate des zweiten PMOS mit dem Drain des ersten PMOS über Kreuz gekoppelt ist, das Drain des ersten PMOS mit dem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS mit dem zweiten Bitleitungsknoten gekoppelt ist; Schreibbitschalter, wobei der erste NMOS mit dem ersten Bitleitungsknoten gekoppelt ist und der zweite NMOS mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste und der zweite NMOS des Schreibbitschalters jeweils mit einem Paar von Datenknoten gekoppelt sind, die jeweils einen Paar von Dateneingaben empfangen; und einen Schreibtreiber mit einem Paar von Transistorstapeln, die jeweils zwischen einem der beiden Datenknoten und Masse gekoppelt sind.

Description

Technisches Gebiet
Ausführungsformen der Erfindung betreffen im Allgemeinen einen Pegelumsetzer, eine Schaltungsstruktur in Zellen für static random access memory (SRAM-Zellen) zum Pegelverschieben von Schreibdaten von einem Spannungsquellenpegel zu einem anderen, z. B. V_DD (Logik-Stromversorgung) zu Vcs (SRAM-Stromversorgung). Ausführungsformen betreffen insbesondere eine Schaltungsstruktur, die einen Pegelumsetzer mit einem Schreibtreiber und einem Bitschalter integriert, ohne eine herkömmliche Pegelverschiebungsschaltung und/oder äquivalente Vorrichtungen zu verwenden, die zusätzlichen Platz benötigen. Die verschiedenen hierin beschriebenen Ausführungsformen können in einer Vielzahl von Speicheranwendungen verwendet werden, wie beispielsweise Hochleistungs-Single-Port-Speicher und Time-Domain-Multiplex-Speicher oder Time-Division-Multiplex-Speicher (TDM-Speicher).
Hintergrund
Ein statischer Direktzugriffsspeicher (SRAM) stellt einen konventionellen Typ eines Halbleiterspeichers dar, der eine Flip-Flop-Schaltung zum Speichern von Bits aus binären Daten verwendet. Im Gegensatz zum dynamischen Direktzugriffsspeicher (DRAM) erfordert SRAM, obwohl es flüchtig ist, keine periodische Aktualisierung, um sicherzustellen, dass die Daten nicht gestört werden. SRAM besteht traditionell aus Arrays von SRAM-Bitzellen. Jede SRAM-Bitzelle, die typischerweise aus sechs oder mehr Transistoren besteht, speichert ein einzelnes Datenbit, auf das durch ein Paar von komplementären Bitleitungen zugegriffen werden kann. Mit dem weiteren Fortschritt der Speichertechnologie treten Probleme bei der Aufrechterhaltung von SRAM-Bitzellen auf, da die Transistorspeichertechnologie kleinere Größen mit Strukturen mit geringerer Leistung erzeugt. Insbesondere ist die minimale Spannung, die für einen zuverlässigen Betrieb einer SRAM-Zelle erforderlich ist, nicht so schnell skalierbar wie die Betriebsunterstützungslogik und Schreibunterstützungsschaltungen. Infolgedessen verwenden derzeitige SRAM-Zellen zwei Stromversorgungen, wobei eine Stromversorgung, wie beispielsweise V_DD, zur Versorgung der SRAM-Peripherieschaltung verwendet wird und eine zweite Stromversorgung, die bei einer höheren Spannung, Vcs, arbeitet, verwendet wird, um die Speicheranordnung und die Bitzellen zu versorgen. Aufgrund der zwei unterschiedlichen Spannungen und Stromquellen muss die SRAM-Zelle in der Lage sein, die beiden Spannungen miteinander in Einklang zu bringen. Eine Lösung für dieses Problem ist die Verwendung von Spannungspegelverschiebungs- oder Pegelumsetzungsschaltungen. Ein mit Spannungspegelverschiebungs- und Pegelumsetzungsschaltung verbundener Nachteil ist der Bedarf an zusätzlichem Platz auf einem Produkt, um diese Komponenten unterzubringen, und ein zusätzlicher Energieverbrauch, um Verschiebungen zwischen Spannungspegeln zu bewirken.
Zusammenfassung
Ein erster Aspekt der vorliegenden Erfindung stellt eine Schaltkreisstruktur für integrierte Pegelumsetzer bereit, umfassend: einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor, die jeweils ein Gate, ein Source und ein Drain umfassen, wobei das Source des ersten und zweiten PMOS-Transistors mit einer ersten Spannungsquelle gekoppelt sind, das Gate des ersten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors über Kreuz gekoppelt ist, das Gate des zweiten PMOS-Transistors mit dem Drain des ersten PMOS-Transistors über Kreuz gekoppelt ist, das Drain des ersten PMOS der Transistor mit einem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS-Transistors mit einem zweiten Bitleitungsknoten gekoppelt ist, einen Schreibbitschalter mit einem ersten NMOS-Transistor, der mit dem ersten Bitleitungsknoten gekoppelt ist, und einem zweiten NMOS-Transistor, der mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste NMOS-Transistor und der zweite NMOS-Transistor des Schreibbitschalters jeweils mit einem Paar von Datenknoten gekoppelt sind, von denen jeder einen von einem Paar von Dateneingaben empfängt, und einem Schreibtreiber, der ein Paar von Transistorstapeln aufweist, die jeweils zwischen einen von dem Paar von Datenknoten und Masse gekoppelt sind.
Ein zweiter Aspekt der vorliegenden Erfindung stellt eine Schaltkreisstruktur für integrierte Pegelumsetzer bereit, umfassend: einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor, die jeweils ein Gate, ein Source und ein Drain umfassen, wobei das Source des ersten PMOS-Transistors und des zweiten PMOS-Transistors mit einer ersten Spannungsquelle gekoppelt ist, das Gate des ersten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors über Kreuz gekoppelt ist, das Gate des zweiten PMOS-Transistors mit dem Drain des ersten PMOS-Transistors über Kreuz gekoppelt ist, das Drain des ersten PMOS-Transistors mit einem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS-Transistors mit einem zweiten Bitleitungsknoten gekoppelt ist, einen Schreibbitschalter mit einem ersten NMOS-Transistor, der mit dem ersten Bitleitungsknoten gekoppelt ist, und einem zweiten NMOS-Transistor, der mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste NMOS-Transistor und der zweite NMOS-Transistor des Schreibbitschalters mit einem ersten bzw. zweiten Datenknoten gekoppelt sind und wobei der erste und der zweite Datenknoten so konfiguriert sind, dass sie ein Paar von Dateneingaben empfangen, und einen Schreibtreiber mit einem dritten NMOS-Transistor und einem vierten NMOS-Transistor, wobei jeder von den dritten und vierten NMOS-Transistoren ein Gate, ein Source und ein Drain umfasst, wobei das Source der dritten und vierte NMOS-Transistoren an Masse gekoppelt ist, wobei das Drain der dritten und vierten NMOS-Transistoren an den ersten bzw. zweiten Datenknoten gekoppelt ist.
Ein dritter Aspekt der vorliegenden Erfindung stellt eine Schaltkreisstruktur für integrierte Pegelumsetzer bereit, umfassend: einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor, die jeweils ein Gate, ein Source und ein Drain umfassen, wobei das Source der ersten und zweiten PMOS-Transistoren mit einer ersten Spannungsquelle gekoppelt ist, das Gate des ersten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors über Kreuz gekoppelt ist, das Gate des zweiten PMOS-Transistors mit dem Drain des ersten PMOS-Transistors über Kreuz gekoppelt ist, das Drain des ersten PMOS-Transistor mit einem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS-Transistors mit einem zweiten Bitleitungsknoten gekoppelt ist, einen Schreibbitschalter mit einem ersten NMOS-Transistor, der mit dem ersten Bitleitungsknoten gekoppelt ist, und einem zweiten NMOS-Transistor, der mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste NMOS-Transistor und der zweite NMOS-Transistor des Schreibbitschalters mit einem ersten bzw. zweiten Datenknoten gekoppelt sind und wobei die ersten und zweiten Datenknoten konfiguriert sind, um ein Paar von Dateneingaben zu empfangen, und einen Schreibtreiber, ferner umfassend: einen ersten Transistorstapel mit einem dritten NMOS-Transistor, einem fünften NMOS-Transistor, einem ersten PMOS-Versorgungstransistor, wobei ein jeder von den dritten und fünften NMOS-Transistoren und dem ersten PMOS-Versorgungstransistor ein Gate, ein Source und ein Drain umfasst, wobei das Drain des dritten NMOS-Transistors mit dem Source des fünften NMOS-Transistors gekoppelt ist und das Drain des ersten PMOS-Versorgungstransistors mit dem Drain des fünften NMOS-Transistors verbunden ist, wobei das Drain des dritten NMOS-Transistors mit dem ersten Datenknoten gekoppelt ist, und einen zweiten Transistorstapel mit einem vierten NMOS-Transistor, einem sechsten NMOS-Transistor, einem zweiten PMOS-Versorgungstransistor, wobei ein jeder von den vierten und sechsten NMOS-Transistoren und dem zweiten PMOS- Versorgungstransistor ein Gate, ein Source und ein Drain umfasst, wobei das Drain des vierten NMOS-Transistors mit dem Source des sechsten Transistors gekoppelt ist und das Drain des zweiten PMOS-Versorgungstransistors mit dem Drain des sechsten NMOS-Transistors gekoppelt ist, wobei das Drain des vierten NMOS-Transistors mit dem zweiten Datenknoten gekoppelt ist.
Figurenliste
Diese und weitere Merkmale dieser Erfindung sind aus der folgenden detaillierten Beschreibung der verschiedenen Aspekte der Erfindung in Verbindung mit den beigefügten Zeichnungen leichter verständlich, die verschiedene Ausführungsformen der Erfindung zeigen.

1 zeigt eine Draufsicht auf eine SRAM-Zelle mit über Kreuz gekoppelten Strukturen gemäß Ausführungsformen der Erfindung.
2 zeigt eine schematische Ansicht einer herkömmlichen Pegelumsetzerstruktur für Schreibtreiber für SRAM mit einem einzigen Port.
3 zeigt eine schematische Ansicht einer integrierten Pegelumsetzerschaltung mit einem Schreibtreiber und einem Bitschalter gemäß der Erfindung.
4 zeigt eine schematische Ansicht einer integrierten Pegelumsetzerschaltung mit einem Schreibtreiber und einem Bitschalter gemäß der Erfindung.

Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sollten daher nicht als den Umfang der Erfindung einschränkend betrachtet werden. In den Zeichnungen stellen gleiche Nummerierungen gleiche Elemente zwischen den Zeichnungen dar.
Detaillierte Beschreibung
In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung spezifische beispielhafte Ausführungsformen gezeigt sind, in denen die vorliegenden Lehren praktiziert werden können. Diese Ausführungsformen werden ausreichend detailliert beschrieben, damit der Fachmann die vorliegenden Lehren praktizieren kann, und es versteht sich, dass andere Ausführungsformen verwendet werden können und dass Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Lehren abzuweichen. Die folgende Beschreibung dient daher nur zur Veranschaulichung.
Ein Transistor stellt eine kritische Komponente zum Implementieren digitaler und analoger Schaltungsentwürfe dar. Im Allgemeinen umfasst ein Transistor, wie beispielsweise ein MOSFET oder ein Metalloxid-Halbleiter-Feldeffekttransistor, drei elektrische Anschlüsse: ein Source, ein Drain und ein Gate. Durch Anlegen unterschiedlicher Spannungsniveaus an den Gate-Anschluss kann der Stromfluss zwischen dem Source-Anschluss und dem Drain-Anschluss des Transistors ein- oder ausgeschaltet werden. Das Vorhandensein oder Nichtvorhandensein einer an den Gate-Anschluss eines Transistors angelegten Spannung kann als „Ein“ - und „Aus“ -Zustände des Transistors identifiziert werden. Somit können Transistoren als Schaltelement in verschiedenen Schaltungsdesigns dienen, z. B. durch Manipulieren einer an das Gate jedes Transistors angelegten Spannung, wodurch der Stromfluss zwischen den Source- und Drain-Anschlüssen jedes Transistors beeinflusst wird. MOSFETs können in zwei komplementären Varianten hergestellt werden, die als Metalloxid-Halbleiter-Feldeffekttransistoren vom p-Typ (PMOS) und als Metalloxid-Halbleiter vom n-Typ (NMOS) bezeichnet werden. PMOS und NMOS unterscheiden sich in ihren Materialkonfigurationen an den elektrischen Anschlüssen. Wenn das Gate mit einem niedrigen Eingang verbunden wird, wird ein PMOS-Transistor „eingeschaltet“ oder aktiviert, jedoch bleibt der PMOS-Transistor ausgeschaltet, wenn der Eingang hoch ist. Das Gegenteil gilt für NMOS-Transistoren. Wenn das Gate eines NMOS-Transistors mit einem hohen Eingang verbunden wird, wird der Transistor eingeschaltet oder aktiviert, jedoch wird der Transistor ausgeschaltet, wenn der Eingang niedrig ist. Diese Eigenschaften ermöglichen, dass ein Transistor eine grundlegende Komponente in elektronischen digitalen Schaltungen darstellt.
Die folgende Beschreibung beschreibt verschiedene Ausführungsformen eines integrierten Pegelumsetzers. Ausführungsformen der Erfindung können zumindest zwei unterschiedliche Versorgungsspannungen, wie z. B. V_DD und V_CS, zulassen, um eine Schaltung mit Strom zu versorgen, ohne herkömmliche Pegelumsetzer zu verwenden, um die unterschiedlichen Spannungen in Einklang zu bringen. Ausführungsformen der Erfindung können zur Verwendung mit Single-Port-SRAM- und Time-Domain-Multiplex-SRAM-Zellen konfiguriert sein, es versteht sich jedoch, dass andere Ausführungsformen für eine beliebige Schaltung konfiguriert sein können, die unterschiedliche Spannungsversorgungsquellen verwendet. Der integrierte Pegelumsetzer besteht aus mindestens zwei über Kreuz gekoppelten PMOS-Transistoren und komplementären Bitleitungen mit einem V_CS-Spannungspegel, der mit einem Schreibbitschalter und einem Schreibtreiber verbunden ist. Der integrierte Pegelumsetzer und seine Komponenten umfassen PMOS- und NMOS-Transistoren, die als Logik-Schaltgates dienen, die das Einschalten oder Ausschalten von Bereichen der Schaltung in Abhängigkeit von binären Werten ermöglichen, z. B. niedrig oder hoch, die am Transistorgate angelegt werden. Die hier beschriebenen Ausführungsformen erfordern möglicherweise zusätzliche Spannungspegelverschiebungsschaltungsstrukturen und können somit eine prozentuale Verbesserung der Speicherdichte um etwa 14-16% oder mehr bewirken. Andere Vorteile können zum Beispiel schnellere Zykluszeiten für bestimmte integrierte Chips, eine Verringerung der Gesamtschreibleistung und/oder eine Verringerung der Gesamtzahl der Schaltungskomponenten umfassen.
Unter Bezugnahme auf 1 ist eine SRAM-Zelle 50 gezeigt, die ein Paar von über Kreuz gekoppelten Strukturen 100 umfasst. 1 stellt eine Draufsicht der über Kreuz gekoppelten Strukturen 100 bereit. Die SRAM-Zelle 50 kann darstellungsgemäß aus sechs Transistoren bestehen, die jeweils unterschiedliche Betriebsfunktionen aufweisen. Im Allgemeinen kann eine SRAM-Zelle zwei Paare von über Kreuz gekoppelten Transistoren umfassen, die jeweils so aufgebaut sind, dass sie eine Inverterstruktur bereitstellen, wobei zwei Zugriffstransistoren die elektrische Verbindung zwischen jedem Inverter (d.h. jedem über Kreuz gekoppelten Transistorpaar) und einer Wortleitung abwechselnd aktivieren und deaktivieren, um einen Speicher innerhalb der Transistorpaare zu steuern.
Die SRAM-Zelle 50 kann ein Paar von ersten Transistoren T1 umfassen, die benachbart zueinander angeordnet und mit einem einzelnen leitfähigen Bereich (z. B. einem hier diskutierten Gatemetall 140) verbunden sind, um eine Inverterstruktur für die SRAM-Zelle 50 zu ergeben. Die SRAM-Zelle 50 kann auch ein Paar von zweiten Transistoren T2 nebeneinander umfassen, die mit einem einzelnen verschiedenen leitenden Bereich (z. B. einem anderen Gatemetall 140) verbunden sind, um eine separate Inverterstruktur bereitzustellen. Wie insbesondere in 1 dargestellt ist, kann jedes Paar von Transistoren T1, T2 einem von zwei Zugriffstransistoren AT zugeordnet sein, um die elektrische Verbindung zwischen externen leitenden Elementen (z. B. einer Bitleitung) und den zugehörigen Paaren von Transistoren T1, T2 in einem SRAM zu steuern. Die Zugriffstransistoren AT selbst können an ihren Gates mit einem anderen leitfähigen Element, z. B. einer Wortleitung, gekoppelt sein, um die elektrische Verbindung zwischen jedem Paar von Transistoren T1, T2 und einer Wortleitung zu steuern.
Mit Bezug auf 2 ist ein herkömmlicher Schreibtreiber mit einer Pegelumsetzerschaltung 200 als Beispiel zum Vergleich mit Ausführungsformen der vorliegenden Erfindung dargestellt. Es wird ein herkömmlicher Schreibtreiber mit einer Pegelumsetzerschaltung 200 verwendet, um unterschiedliche Spannungspegel und Spannungsquellen, die in einem Single-Port-SRAM verwendet werden, miteinander in Einklang zu bringen. Zwei wichtige Operationen, die in SRAM aufgefunden werden, umfassen Lese- und Schreibvorgänge. Single-Port-SRAM ermöglicht den Zugriff auf jeweils nur eine dieser Operationen und verhindert, dass mehrere Lese- oder Schreibvorgänge gleichzeitig ausgeführt werden. Aufgrund von technologischen Einschränkungen erfordern Schreibtreiber derzeit die Verwendung von höheren Spannungen, um Schreibunterstützungsvorgänge durchzuführen, die üblicherweise als Vcs bezeichnet werden. Dies erzeugt einen Konflikt mit anderen Vorrichtungsschaltungen, die Fortschritte in der Halbleitertechnologie einsetzen, um eine niedrigere Stromversorgung zu verwenden, die üblicherweise als V_DD bezeichnet wird. Die Verwendung der beiden Spannungspegel V_CS und V_DD führt zu einem Konflikt in der Schaltung, der abgeglichen werden muss, damit die Vorrichtung wie beabsichtigt funktioniert.
Ein herkömmlicher Schreibtreiber mit einer Pegelumsetzerschaltung 200 kann zwei Schreibdatenleitungen WGDLT und WGDLC enthalten. WGDLT und WGDLC weisen einen ersten Spannungspegel V_DD auf, der in einen herkömmlichen Schreibtreiber mit einer Pegelumsetzerschaltung 200 eintritt. Ein Taktsignal WSEL weist einen zweiten Spannungspegel V_CS auf. WSEL schwankt, wie herkömmliche Taktsignale, zwischen den Zuständen 1/hoch und 0/niedrig, so dass Bereiche der Schaltung zu vorbestimmten Zeiten ein- oder ausgeschaltet werden können. Obwohl der logische Pegel hoch (d.h. „1“ für ein Aktiv-hoch-Signal und „0“ für ein Aktiv-niedrig-Signal) als Beispiel erörtert wird, kann bei einer logisch niedrigen Konfiguration das Gegenteil zutreffen. WGDLT und WGDLC können entweder einen Wert von 1/hoch oder 0/niedrig aufweisen. WGDLT und WGDLC sind im Wesentlichen an identische Schaltungen gekoppelt. WGDLT und WGDLC sind mit dem PMOS-Transistor 202 und dem NMOS-Transistor 204 über ein Gate gekoppelt. PMOS-Transistoren werden aktiviert, wenn ein 0-/niedriger Wert an ihr Gate angelegt wird. NMOS-Transistoren werden aktiviert, wenn ein 1-/hoher Wert an ihr Gate angelegt wird. Da WGDLT und WGDLC über ein Gate sowohl mit dem PMOS-Transistor 202 als auch mit dem NMOS-Transistor 204 gekoppelt sind, kann die Schaltung WGDLT und WGDLC dahingehend auswerten, ob die Schreibdatenleitungen gleich 0/niedrig oder 1/hoch sind. Das Taktsignal WSEL ist mit dem PMOS-Transistor 206 über ein Gate gekoppelt. Die PMOS-Transistoren 202 und 204 sind auch mit den V_CS-Spannungsquellen über ein Source gekoppelt. Wenn die PMOS-Transistoren 202 und 206 aktiviert werden, indem sie auf einen 0/niedrigen Wert geschaltet werden, ermöglicht entweder WSEL oder WGDLT/WGDLC der Spannungsquelle VCS, dass der Schreibtreiber mit Strom versorgt wird. Dieses Verfahren zum Abgleichen der zwei Spannungen VCS und VDD erfordert das Hinzufügen vieler zusätzlicher Komponenten, z. B. mindestens 15 zusätzlicher Transistoren.
3 zeigt eine Ausführungsform eines Schreibtreibers und eines Bitschalters mit einer Pegelumsetzerschaltung 300, im Folgenden einfach als „Schaltungsstruktur“ bezeichnet, gemäß Ausführungsformen der Erfindung. Die Schaltungsstruktur 300 kann einen ersten PMOS-Transistor 302 und einen zweiten PMOS-Transistor 304 umfassen. Jeder PMOS-Transistor kann ein Gate, ein Source und ein Drain aufweisen. Die PMOS-Transistoren 302 und 304 können mit einer ersten Spannungsquelle Vcs gekoppelt sein. Vcs kann einen Spannungspegel aufweisen, der höher ist als ein Spannungspegel, der zum Versorgen der Peripherieschaltung verwendet wird. Das Gate des ersten PMOS 302 kann mit dem Drain des zweiten PMOS-Transistors 304 über Kreuz gekoppelt sein und das Gate des zweiten PMOS 304 kann mit dem Drain des ersten PMOS-Transistors 302 über Kreuz gekoppelt sein. Das Drain des ersten PMOS-Transistors 302 und des zweiten PMOS-Transistors 304 können auch mit einem ersten und einem zweiten Bitleitungsknoten 306, 308 gekoppelt sein. Der Bitleitungsknoten 306 und 308 kann auch mit mindestens drei vorgeladenen PMOS-Transistoren 312 gekoppelt sein. Die vorgeladenen PMOS-Transistoren 312 können mit dem ersten Steuersignal BLRN über ein Gate gekoppelt sein. In Abhängigkeit von dem Wert des ersten Steuersignals BLRN können die vorgeladenen PMOS-Transistoren aktiviert sein oder nicht.
Der Bitleitungsknoten 306 kann auch mit dem Source des ersten PMOS-Eingangstransistors 314 gekoppelt sein. Der erste PMOS-Eingangstransistor 314 kann zusätzlich zu einem an die Datenleitung gekoppelten DLT mit einem zweiten Steuersignal BSON gekoppelt sein. Der Bitleitungsknoten 308 kann mit einem Source eines zweiten PMOS-Eingangstransistors 316 gekoppelt sein. Das Gate des zweiten PMOS-Eingangstransistors 316 kann mit dem zweiten Steuersignal BSON gekoppelt sein. Das Drain des zweiten Eingangs-PMOS-Transistors 316 kann mit komplementären Datenleitungen oder DLC verbunden sein. Während des Betriebs können der erste PMOS-Eingangstransistor 314 und der zweite PMOS-Eingangstransistor 316 verwendet werden, um eine zusätzliche Schaltungssteuerung und -analyse bereitzustellen.
Die Schaltkreisstruktur 300 kann auch einen Schreibbitschalter 318 enthalten. Der Schreibbitschalter 318 kann einen ersten NMOS-Transistor 320 und einen zweiten NMOS-Transistor 322 aufweisen. Das Drain des ersten NMOS-Transistors 320 kann an den ersten Bitleitungsknoten 306 gekoppelt sein. Der erste NMOS-Transistor 320 kann auch an den Bitschalteingang WBS0 angeschlossen sein. Der Bitschalteingang WBS0 kann eine Vcs-Spannungsquelle aufweisen. Wie an anderer Stelle hierin erwähnt, kann diese V_CS-Spannungsquelle eine Spannung mit einem Pegel aufweisen, der höher ist als die Spannung, die in peripheren Schaltkreisen aufgefunden wird. Der zweite NMOS-Transistor 322 ist auf ähnliche Weise mit dem ersten NMOS-Transistor 320 verbunden. Das Drain des zweiten NMOS-Transistors 322 ist mit dem Bitleitungsknoten 308 gekoppelt und ist am Gate mit dem Bitschalteingang WBS0 verbunden. Das Source sowohl des ersten, als auch des zweiten NMOS-Transistors 320 und 322 ist mit einem ersten bzw. zweiten Datenknoten 324, 326 verbunden. Ein Paar von Dateneingaben DLTW0 und DLCW0 wird an die ersten und zweiten Datenknoten 324, 326 angelegt. Insbesondere wird DLTW0 am ersten Datenknoten 324 eingegeben und DLCW0 wird am zweiten Datenknoten 326 eingegeben. DLTW0 kann eine andere Eingabe als DLCW0 darstellen oder DLTW0 und DLCW0 können dieselbe Eingabe sein.
Die Schaltkreisstruktur 300 kann auch einen Schreibtreiber 328 enthalten. Der Schreibtreiber 328 kann einen ersten und einen zweiten Transistorstapel 327, 329 enthalten. Der erste und der zweite Transistorstapel 327 und 329 können eine beliebige Anzahl von Transistoren oder Kombinationen vom Transistortyp aufweisen, wie beispielsweise PMOS- und NMOS-Transistoren. Der erste Transistorstapel 327 kann zwischen dem ersten Datenknoten 324 und Masse GND gekoppelt sein. Der zweite Transistorstapel kann zwischen dem zweiten Dada-Knoten 326 und Masse GND gekoppelt sein. Zum Beispiel kann der erste Transistorstapel einen dritten NMOS-Transistor 330 umfassen und der zweite Transistorstapel kann einen vierten NMOS-Transistor 332 umfassen. Der dritte NMOS-Transistor 330 kann am Drain mit dem ersten Datenknoten 324 und am Source mit Masse GND gekoppelt sein. Der vierte NMOS-Transistor 332 kann am Drain mit dem zweiten Datenknoten 332 gekoppelt sein und Source kann an Masse GND gekoppelt sein. Der dritte NMOS-Transistor 330 kann am Gate mit dem ersten Datensteuersignal WGDLTN gekoppelt sein und der vierte NMOS-Transistor 332 kann am Gate mit dem zweiten Datensteuersignal WGDLCN gekoppelt sein. Das erste und das zweite Datensteuersignal WGDLTN und WGDLCN weisen einen V_DD-Spannungspegel auf.
Wie an anderer Stelle hierin erwähnt kann der SRAM eines einzelnen Ports entweder einen Lese- oder einen Schreibvorgang aufweisen, der zu einem Zeitpunkt auftritt. Nach dem Ende des Lesezyklus kann das erste Steuersignal BLRN der Schaltungsstruktur 300 ein Signal mit niedrigem Wert aufweisen. Dadurch werden die drei vorgeladenen PMOS-Geräte aktiviert. Das Versetzen der drei vorgeladenen PMOS-Bauelemente in einen aktivierten Zustand kann es ermöglichen, dass die erste Versorgungsspannung Vcs durch die vorgeladenen PMOS-Transistoren mit einem hohen Wert zu dem ersten und dem zweiten Bitleitungsknoten 306 und 308 fließt. Dieser hohe Wert führt zu einer ersten Bitleitung BLT und einer zweiten Bitleitung BLC mit einem hohen Wert. Zur gleichen Zeit weisen WGDLT und WGDLC hohe Werte auf, die den dritten und vierten NMOS-Transistor 330, 332 aktivieren. Diese Operation kann ermöglichen, dass die erste und zweite Bitleitung 330 und 332 durch Masse GND nach unten gezogen werden. Zu diesem Zeitpunkt ist der Wert von BLT und BLC am ersten und zweiten Bitleitungsknoten 306 und 308 niedrig. BLT- und BLC-Bitleitungen stellen den ursprünglichen hohen Wert wieder her, wenn der niedrige Wert an den ersten und zweiten Bitleitungsknoten 306 und 308 den ersten und den zweiten PMOS-Transistor 302, 304 aktiviert. Die Aktivierung dieser beiden PMOS-Transistoren ermöglicht, dass Vcs von der ersten Spannungsversorgung aus durch die ersten und zweiten PMOS-Transistoren gelangt und setzt die Bitleitungen BLT und BLC auf einen hohen Wert zurück.
4 zeigt eine Ausführungsform eines Schreibtreibers und eines Bitschalters mit einer Pegelumsetzerschaltung 400, die in einem TDM-SRAM verwendet werden könnte, im Folgenden einfach als „Schaltungsstruktur“ bezeichnet. Die Schaltung 400 wird in Time-Division-Multiplexed-Speichern (TDM) mit einem Lese-Vorgang gefolgt von einem Schreib-Vorgang (R + W) in einem Taktzyklus oder einem Schreib-Vorgang gefolgt von einem Schreib-Vorgang (W + W) in einem Taktzyklus verwendet. Der Schreibtreiber und der Bitschalter mit einer Pegelumsetzerschaltung 400 können einen ersten PMOS-Transistor 302 und einen zweiten PMOS-Transistor 304 umfassen. Der erste und der zweite PMOS-Transistor 302, 304 können jeweils an ihren Source-Anschlüssen an eine erste Spannungsquelle gekoppelt sein, wobei Vcs einen ersten Spannungspegel aufweist. Das Gate des ersten PMOS-Transistors 302 kann mit dem Drain des zweiten PMOS-Transistors 304 über Kreuz gekoppelt sein. In ähnlicher Weise ist das Gate des zweiten PMOS-Transistors 304 mit dem Drain des ersten PMOS-Transistors 302 über Kreuz gekoppelt. Das Drain des ersten und des zweiten PMOS-Transistors kann jeweils mit ersten und zweiten Bitleitungsknoten 306, 308 gekoppelt sein. Die erste und die zweite Bitleitung BLT, BLC sind mit den Bitleitungsknoten 306 und 308 entsprechend gekoppelt.
Die Schaltungsstruktur 400 kann auch einen Schreibbitschalter 318 enthalten. Der Schreibbitschalter 318 kann einen ersten und zweiten NMOS-Transistor 320 und 322 entsprechend aufweisen. Das Drain des ersten NMOS-Transistors 320 kann an den ersten Bitleitungsknoten 306 gekoppelt sein. Der erste NMOS-Transistor 320 kann auch an den Bitschalteingang WBS0 angeschlossen sein. Der Bitschalteingang WBS0 kann eine V_CS-Spannungsquelle aufweisen. Diese VCS-Spannungsquelle kann eine Spannung aufweisen, die einen höheren Pegel aufweist, als die in peripheren Schaltkreisen anzutreffende Spannung. Der zweite NMOS-Transistor 322 ist auf ähnliche Weise mit dem ersten NMOS-Transistor 320 verbunden. Das Drain des zweiten NMOS-Transistors 322 ist mit dem Bitleitungsknoten 308 gekoppelt und ist am Gate mit dem Bitschalteingang WBS0 verbunden. Das Source von sowohl dem ersten NMOS-Transistor 320, als auch dem zweiten NMOS-Transistor 322 ist mit einem ersten bzw. zweiten Datenknoten 324, 326 verbunden. Ein Paar von Dateneingaben DLTW0 und DLCW0 wird an den ersten und den zweiten Datenknoten 324, 326 angelegt. Insbesondere wird DLTW0 am ersten Datenknoten 324 eingegeben und DLCW0 wird am zweiten Datenknoten 326 eingegeben. DLTW0 kann eine andere Eingabe als DLCW0 sein oder DLTW0 und DLCW0 können dieselbe Eingabe sein.
Die Schaltungsstruktur 400 kann auch einen Schreibtreiber 402 umfassen. Der Schreibtreiber kann aus einem ersten Transistorstapel 327 und einem zweiten Transistorstapel 329 bestehen. Der erste Transistorstapel 327 kann einen dritten NMOS-Transistor 330, einen fünften NMOS-Transistor 410 und einen ersten PMOS-Versorgungstransistor 412 aufweisen. Das Drain des dritten NMOS-Transistors 330 ist mit dem Source des fünften NMOS-Transistors 410 gekoppelt. Das Drain des fünften NMOS-Transistors 410 kann mit dem Drain des ersten PMOS-Versorgungstransistors 412 gekoppelt sein. Ein Schreibdatensteuersignal WGDLTN ist über ein Gate mit dem ersten PMOS-Versorgungstransistor 412 und mit dem Gate des dritten NMOS-Transistors 330 gekoppelt. Der erste Datenknoten 324 ist mit der Verbindung zwischen dem dritten NMOS-Transistor 330 und dem fünften NMOS-Transistor gekoppelt.
Der Schreibtreiber 402 kann auch einen zweiten Transistorstapel umfassen, der einen vierten NMOS-Transistor 332, einen sechsten NMOS-Transistor 414 und einen zweiten PMOS-Versorgungstransistor 416 umfasst. Das Drain des vierten NMOS-Transistors 414 kann mit der Source-Elektrode des sechsten Transistors 414 und das Drain des zweiten PMOS-Versorgungstransistors 416 kann mit dem Drain des sechsten NMOS-Transistors 414 gekoppelt sein. Das Drain des vierten NMOS-Transistors 332 ist mit dem zweiten Datenknoten 326 gekoppelt. Das Source des dritten NMOS-Transistors 330 und das Source des vierten NMOS-Transistors 332 kann mit Masse GND über ein Source gekoppelt sein. Der erste und zweite PMOS- Versorgungstransistor 412, 416 können mit einer zweiten Spannungsquelle V_DD gekoppelt sein. V_DD weist einen anderen Spannungspegel auf, als der Spannungspegel von Vcs. Der fünfte und der sechste NMOS-Transistor 410, 414 werden zu einem Eingang VDDN geleitet, der einen Spannungspegel aufweist, der gleich der zweiten Spannungsquelle V_DD ist.
Ein Schreibtreiber und ein Bitschalter mit einer Pegelumsetzerschaltung 400 können gleichzeitig Lese- und Schreib-Vorgänge aufrechterhalten. Im Gegensatz zur Schaltungsstruktur 300 (3) müssen die erste und zweite Bitleitung BLT, BLC der Schaltungsstruktur 400 während des Intra-Zyklus für TDM-Speicher nicht vorgeladen werden. Während des Schreibvorgangs kann das Datensteuersignal WGDLTN einen niedrigen Wert aufweisen. Dieser niedrige Wert wird an das Gate des ersten PMOS-Versorgungstransistors 412 angelegt, um aktiviert zu werden. Durch Aktivieren des ersten PMOS-Versorgungstransistors 412 kann die zweite Spannungsquelle V_DD durch den ersten PMOS-Versorgungstransistor 412 fließen. Wenn das V_DD-Signal durch den fünften NMOS-Transistor 410 fließt, ist das Spannungssignal nicht größer als V_DD - V_t. Wenn das Signal höher geht als V_DD - V_t, wird der fünfte NMOS-Transistor 410 ausgeschaltet. Da das Datensteuersignal WGDLTN niedrig ist, verhindert dies den Signalfluss zu Masse GND. Während des Schreibvorgangs gibt WBSO auch einen hohen Signalwert in den ersten und den zweiten NMOS-Transistor 320, 322 ein. Dadurch kann das V_DD - V_t -Signal durch den ersten NMOS-Transistor 320 fließen und zieht den Signalwert der ersten Bitleitung BLT auf V_DD - V_t. Die BLT bei V_DD - V_t schwächt den PMOS-Transistor 304. Wenn das Datensteuersignal WGDLTN niedrig ist, ist WGDLCN hoch. Als Ergebnis wird die zweite Bitleitung BLC aktiviert und durch den aktivierten vierten NMOS-Transistor 322 über Masse GND auf einen niedrigen Wert gezogen. Die BLC an GND wird den PMOS-Transistor 302 aktivieren und die erste Bitleitung BLT auf V_CS ziehen. In den Fällen, in denen V_CS <V_DD, V_CS - V_t kleiner als V_DD - V_t ist, ist der erste NMOS-Transistor 320 ausgeschaltet und es wird kein Strom von V_CS zu V_DD fließen. In den Fällen, in denen V_CS > V_DD, V_CS - V_t größer als V_DD - V_t ist, ist der erste NMOS-Transistor 410 ausgeschaltet und es wird kein Strom von V_CS zu V_DD fließen. Wenn V_CS = V_DD, V_CS - V_t gleich V_DD - V_t ist, führt dies zu keinem Stromfluss von Vcs zu V_DD, da die Versorgungen auf dem gleichen Potential liegen.
Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zweck der Veranschaulichung präsentiert, soll aber nicht erschöpfend sein oder auf die offenbarten Ausführungsformen beschränkt sein. Für den Durchschnittsfachmann sind viele Modifikationen und Variationen offensichtlich, ohne vom Umfang und vom Geist der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung von auf dem Markt befindlichen Technologien am besten zu erklären, oder um anderen Fachleuten das Verständnis der hier offenbarten Ausführungsformen zu ermöglichen.

Claims

Integrierter Pegelumsetzer, wobei die Struktur umfasst: einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor, die jeweils ein Gate, ein Source und ein Drain umfassen; wobei das Source des ersten PMOS-Transistors und des zweiten PMOS-Transistors mit einer ersten Spannungsquelle gekoppelt ist, das Gate des ersten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors über Kreuz gekoppelt ist, das Gate des zweiten PMOS-Transistors mit dem Drain des ersten PMOS-Transistors über Kreuz gekoppelt ist, das Drain des ersten PMOS-Transistors mit einem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS-Transistors mit einem zweiten Bitleitungsknoten gekoppelt ist; einen Schreibbitschalter mit einem ersten NMOS-Transistor, der mit dem ersten Bitleitungsknoten gekoppelt ist, und einem zweiten NMOS-Transistor, der mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste NMOS-Transistor und der zweite NMOS-Transistor des Schreibbitschalters jeweils mit einem ein Paar von Datenknoten entsprechend gekoppelt sind, von denen jeder eine von einem Paar von Dateneingaben empfängt; und einen Schreibtreiber mit einem Paar von Transistorstapeln, die jeweils zwischen einen der beiden Datenknoten und Masse gekoppelt sind.
Schaltungsstruktur nach Anspruch 1, wobei eines des Paares von Transistorstapeln einen dritten NMOS-Transistor, einen fünften NMOS-Transistor und einen ersten PMOS- Versorgungstransistor umfasst, wobei der dritte und der fünfte NMOS-Transistor und der erste PMOS-Versorgungstransistor ein Gate, ein Source und ein Drain umfassen, wobei das Drain des dritten NMOS-Transistors mit einem Treiberknoten verbunden, und der Treiberknoten mit dem Source des fünften NMOS-Transistors gekoppelt ist, und wobei das Drain des ersten PMOS-Versorgungstransistors mit dem Drain des fünften NMOS-Transistors gekoppelt ist.
Schaltungsstruktur nach Anspruch 2, wobei der erste PMOS-Versorgungstransistor und der dritte NMOS-Transistor des Paars von NMOS-Transistoren des ersten Transistorstapels so konfiguriert sind, dass sie ein erstes Eingangssignal von einem Paar von Dateneingängen empfangen.
Schaltungsstruktur nach Anspruch 1, wobei der erste Bitleitungsknoten und der zweite Bitleitungsknoten so konfiguriert sind, dass sie eine erste Bitleitungseingabe und eine zweite Bitleitungseingabe entsprechend empfangen.
Schaltungsstruktur nach Anspruch 1, ferner umfassend einen ersten PMOS-Eingangstransistor mit einem Gate, einem Source und einem Drain, wobei das Source des ersten PMOS-Eingangstransistors mit dem ersten Bitleitungsknoten gekoppelt ist.
Schaltungsstruktur nach Anspruch 5, wobei das Gate des ersten PMOS-Eingangstransistors dazu konfiguriert ist, ein erstes Steuersignal zu empfangen.
Integrierter Pegelumsetzer, umfassend: einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor, die jeweils ein Gate, ein Source und ein Drain umfassen; wobei das Source des ersten PMOS-Transistors und des zweiten PMOS-Transistors mit einer ersten Spannungsquelle gekoppelt ist, das Gate des ersten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors über Kreuz gekoppelt ist, das Gate des zweiten PMOS-Transistors mit dem Drain des ersten PMOS-Transistors über Kreuz gekoppelt ist, das Drain des ersten PMOS-Transistors mit einem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS-Transistors mit einem zweiten Bitleitungsknoten gekoppelt ist; einen Schreibbitschalter mit einem ersten NMOS-Transistor, der mit dem ersten Bitleitungsknoten gekoppelt ist, und einem zweiten NMOS-Transistor, der mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste NMOS-Transistor und der zweite NMOS-Transistor des Schreibbitschalters mit einem ersten und zweiten Datenknoten entsprechend gekoppelt sind, und wobei der erste und zweite Datenknoten so konfiguriert sind, dass sie ein Paar von Dateneingaben empfangen; und einen Schreibtreiber mit einem dritten NMOS-Transistor und einem vierten NMOS-Transistor, wobei jeder von dem dritten und vierten NMOS-Transistor ein Gate, ein Source und ein Drain umfasst, wobei das Source des dritten NMOS-Transistors und des vierten NMOS-Transistors mit Masse verbunden ist, wobei das Drain der dritten NMOS-Transistors und des vierten NMOS-Transistors mit den ersten und zweiten Datenknoten entsprechend gekoppelt ist.
Schaltungsstruktur nach Anspruch 1, wobei der erste Bitleitungsknoten und der zweite Bitleitungsknoten so konfiguriert sind, dass sie einen ersten Bitleitungseingang und einen zweiten Bitleitungseingang entsprechend empfangen.
Schaltungsstruktur nach Anspruch 1, ferner umfassend einen ersten PMOS-Eingangstransistor, der mit dem ersten Bitleitungsknoten gekoppelt ist.
Schaltungsstruktur nach Anspruch 9, wobei der erste PMOS-Eingangstransistor ein Gate umfasst, das mit einem zweiten Steuersignal gekoppelt ist.
Schaltungsstruktur nach Anspruch 1, wobei das Gate des dritten NMOS-Transistors und des vierten NMOS-Transistors dazu konfiguriert ist, Eingangssignale zu empfangen.
Schaltungsstruktur nach Anspruch 1, wobei das Paar von Dateneingaben mindestens zwei verschiedene Dateneingaben umfasst.
Schreibtreiber- und Bitschalter-Schaltungsstruktur mit einem Pegelumsetzer, wobei die Struktur umfasst: einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor, die jeweils ein Gate, ein Source und ein Drain umfassen; wobei das Source der ersten und der zweiten PMOS-Transistoren mit einer ersten Spannungsquelle gekoppelt ist, das Gate des ersten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors über Kreuz gekoppelt ist, das Gate des zweiten PMOS-Transistors mit dem Drain des ersten PMOS-Transistors über Kreuz gekoppelt ist, das Drain des ersten PMOS-Transistors mit einem ersten Bitleitungsknoten gekoppelt ist, und wobei das Drain des zweiten PMOS-Transistors mit einem zweiten Bitleitungsknoten gekoppelt ist; einen Schreibbitschalter mit einem ersten NMOS-Transistor, der mit dem ersten Bitleitungsknoten gekoppelt ist, und einem zweiten NMOS-Transistor, der mit dem zweiten Bitleitungsknoten gekoppelt ist, wobei der erste NMOS-Transistor und der zweite NMOS-Transistor des Schreibbitschalters mit einem ersten Datenknoten und einem zweiten Datenknoten gekoppelt sind, und wobei der erste Datenknoten und der zweite Datenknoten so konfiguriert sind, dass sie ein Paar von Dateneingaben empfangen; und einen Schreibtreiber, der ferner umfasst: einen ersten Transistorstapel mit einem dritten NMOS-Transistor, einem fünften NMOS-Transistor, einem ersten PMOS-Versorgungstransistor, wobei jeder von dem dritten und fünften NMOS-Transistor und dem ersten PMOS-Versorgungstransistor ein Gate, ein Source und ein Drain aufweist, wobei das Drain von dem dritten NMOS-Transistor mit dem Source des fünften NMOS-Transistors gekoppelt ist, und das Drain des ersten PMOS-Versorgungstransistors mit dem Drain des fünften NMOS-Transistors gekoppelt ist, wobei das Drain des dritten NMOS-Transistors mit dem ersten Datenknoten gekoppelt ist; und einen zweiten Transistorstapel mit einem vierten NMOS-Transistor, einem sechsten NMOS-Transistor, einem zweiten PMOS-Versorgungstransistor, wobei jeder von dem vierten und dem sechsten NMOS-Transistor und dem zweiten PMOS-Versorgungstransistor ein Gate, ein Source und ein Drain umfasst, wobei das Drain des vierten NMOS-Transistors mit dem Source des sechsten Transistors gekoppelt ist, und das Drain des zweiten PMOS-Versorgungstransistors mit dem Drain des sechsten NMOS-Transistors gekoppelt ist, wobei das Drain des vierten NMOS-Transistors mit dem zweiten Datenknoten gekoppelt ist.
Schaltungsstruktur nach Anspruch 13, wobei der erste Bitleitungsknoten und der zweite Bitleitungsknoten so konfiguriert sind, dass sie einen ersten Bitleitungseingang und einen zweiten Bitleitungseingang entsprechend empfangen.
Schaltungsstruktur nach Anspruch 14, ferner umfassend einen ersten PMOS-Eingangstransistor mit einem Gate, einem Source und einem Drain, wobei das Source des ersten PMOS-Eingangstransistors mit dem ersten Bitleitungsknoten gekoppelt ist.
Schaltungsstruktur nach Anspruch 15, wobei das Gate des ersten PMOS-Eingangstransistors dazu konfiguriert ist, ein erstes Steuersignal zu empfangen.
Schaltungsstruktur nach Anspruch 16, wobei das Source von dem dritten NMOS-Transistor und das Source von dem vierten NMOS-Transistor mit Masse verbunden sind.
Schaltungsstruktur nach Anspruch 16, wobei das Drain des ersten PMOS-Versorgungstransistors mit einer zweiten Spannungsquelle gekoppelt ist.
Schaltungsstruktur nach Anspruch 18, wobei die erste Spannungsquelle einen ersten Spannungspegel aufweist und die zweite Spannungsquelle einen zweiten Spannungspegel aufweist, und wobei der erste und der zweite Spannungspegel unterschiedlich sind.
Schaltungsstruktur nach Anspruch 13, wobei der fünfte NMOS-Transistor mit einer dritten Spannungsquelle über ein Gate verbunden ist.