DE102018131161A1 - Floatende datenleitungsschaltkreise und verfahren - Google Patents

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Manish Arora
Hung-jen Liao
Yen-Huei Chen
Nikhil Puri
Yu-Hao Hsu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Schreibleitungsschaltkreis enthält einen Stromversorgungsknoten, der dafür konfiguriert ist, einen Versorgungsspannungspegel zu haben, einen Referenzknoten, der dafür konfiguriert ist, einen Referenzspannungspegel zu haben, einen ersten Eingangsknoten, der dafür konfiguriert ist, ein erstes Datensignal zu empfangen, einen zweiten Eingangsknoten, der dafür konfiguriert ist, ein zweites Datensignal zu empfangen, einen dritten Eingangsknoten, der dafür konfiguriert ist, ein Steuersignal zu empfangen, und einen Ausgangsknoten. Der Schreibleitungsschaltkreis ist dafür konfiguriert, in Reaktion auf das erste Datensignal, das zweite Datensignal und das Steuersignal entweder den Versorgungsspannungspegel oder den Referenzspannungspegel an dem Ausgangsknoten auszugeben oder den Ausgangsknoten zu floaten.

Description

  • HINTERGRUND
  • Speicherarrays enthalten oft Speicherzellen, die in Spalten, die Bit-Positionen entsprechen, und Reihen, die Wort-Positionen entsprechen, angeordnet sind. In solchen Anordnungen werden, während Lese- und Schreiboperationen, die mit einem bestimmten Wort verknüpften Speicherzellen durch eine oder mehrere Wortleitungen an einer Reihenposition aktiviert, die dem bestimmten Wort entspricht, und Daten werden zu und von den Speicherzellen durch eine oder mehrere Datenleitungen an Spaltenpositionen übertragen, die Bits des bestimmten Wortes entsprechen.
  • Eingabe/Ausgabe (E/A)-Schaltkreise, die dafür verwendet werden, Daten in Lese- und Schreiboperationen zu übertragen, werden mitunter zwischen mehreren Spalten innerhalb von Segmenten des Arrays gemeinsam genutzt, wobei jede Spalte durch eine Verknüpfungsschaltung ausgewählt werden kann. In einigen Fällen werden ein oder mehrere Bits eines Wortes durch E/A-Schaltkreise maskiert, so dass Daten während einer Schreiboperation in eine Teilmenge der Speicherzellen geschrieben werden, die dem Wort zugeordnet sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 2 ist ein Schaubild einer Treiberschaltung gemäß einigen Ausführungsformen.
    • 3 ist ein Schaubild einer Treiberschaltung gemäß einigen Ausführungsformen.
    • 4 ist ein Schaubild eines Vorladungskreises gemäß einigen Ausführungsformen.
    • 5 ist ein Kurvendiagramm von Speicherschaltkreis-Betriebsparametern gemäß einigen Ausführungsformen.
    • 6 ist ein Flussdiagramm eines Verfahrens zum Floaten einer Datenleitung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Des Weiteren kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • In verschiedenen Ausführungsformen enthält ein Schreibleitungsschaltkreis eines Speicherschaltkreises Stromversorgungs- und Referenzknoten, die Stromversorgungs- und Referenzspannungspegel aufweisen, einen ersten, zweiten und dritten Eingangsknoten, die erste und zweite Datensignale und ein Steuersignal empfangen, und einen Ausgangsknoten. In Reaktion auf die ersten und zweiten Datensignale und das Steuersignal gibt der Schreibleitungsschaltkreis entweder einen der Stromversorgungs- oder Referenzspannungspegel an dem Ausgangsknoten aus, oder er floatet den Ausgangsknoten.
  • Der Schreibleitungsschaltkreis ist dadurch in der Lage, eine Datenleitung auf logische „high“- und „low“-Zustände während Schreiboperationen anzusteuern, die Datenleitung während maskierter Schreiboperationen zu floaten, und - in einigen Ausführungsformen - die Datenleitung auf den logischen „high“-Zustand zwischen Schreiboperationen vorzuladen. Verglichen mit Herangehensweisen, die kein Floaten einer Datenleitung während einer maskierten Schreiboperation ermöglichen, verringert der Schreibleitungsschaltkreis den Stromfluss in einer ausgewählten Speicherzelle und den zugehörigen Bit- und Datenleitungen, wodurch die Schaltkreiszuverlässigkeit und die Energieeffizienz verbessert werden. Durch Vorladen der Datenleitung zwischen Schreiboperationen verhindert der Schreibleitungsschaltkreis, dass sich die Datenleitung in Richtung des Referenzspannungspegels entlädt, wodurch mögliche Erhöhungen des Stromflusses und der Schreibzeiten vermieden werden.
  • 1 ist ein Schaubild eines Speicherschaltkreises 100 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 100 enthält Segmente 110U und 110D, die jeweils elektrisch mit einer Schreibleitung WLB und einer Schreibleitung WLT gekoppelt sind. Ein Schreibleitungsschaltkreis 120B ist elektrisch mit der Schreibleitung WLB gekoppelt, und ein Schreibleitungsschaltkreis 120T ist elektrisch mit der Schreibleitung WLT gekoppelt.
  • Zwei oder mehr Schaltkreiselemente gelten auf der Basis einer direkten elektrischen Verbindung oder auf der Basis einer elektrischen Verbindung, die ein oder mehrere zusätzliche Schaltkreiselemente enthält und dadurch gesteuert werden kann, zum Beispiel durch einen Transistor oder eine sonstige Schaltvorrichtung resistiv gemacht oder geöffnet werden kann, als elektrisch gekoppelt.
  • Der Speicherschaltkreis 100 ist eine Teilmenge eines Speichermakros (nicht gezeigt), das eine oder mehrere zusätzliche Komponenten enthält, zum Beispiel mindestens ein Segment (nicht gezeigt) zusätzlich zu den Segmenten 110U und 110D und/oder mindestens einen Schreibleitungsschaltkreis (nicht gezeigt) zusätzlich zu den Schreibleitungsschaltkreisen 120B und 120T. In verschiedenen Ausführungsformen enthält der Speicherschaltkreis weder eines noch mehrere des Segments 110U, des Segments 110D, des Schreibleitungsschaltkreises 120B, des Schreibleitungsschaltkreises 120T, der Schreibleitung WLB oder der Schreibleitung WLT.
  • Jedes der Segmente 110U und 110D ist ein Segment eines Speicherarrays des Speichermakros und enthält einen Auswahlschaltkreis 112, der elektrisch mit mehreren N komplementären Bitleitungspaaren BL[0...N]/BLB[0...N] gekoppelt ist. Jedes Bitleitungspaar BL[n]/BLB[n] ist elektrisch mit einem Bitleitungsvorlader 114 und mit enthalten die mehreren Speicherzellen 116 gekoppelt. In verschiedenen Ausführungsformen enthält mindestens eines der Segmente 100U und 110D mehrere einzelne Bitleitungen, zum Beispiel entweder BL[0...N] oder BLB[0...N], anstatt mehrerer Bitleitungspaare BL[0...N]/BLB[0...N].
  • Die Schreibleitungen WLB und WLT und die Bitleitungspaare BL[0...N]/BLB[0...N] der Segmente 110U und 110D sind Datenleitungen, die leitfähige Elemente enthalten, die in der Lage sind, Spannungspegel zu und/oder von enthalten die mehreren Speicherzellen 116 zu transferieren.
  • In einigen Ausführungsformen enthält jedes der Segmente 110U und 110D vier Bitleitungspaare. In verschiedenen Ausführungsformen enthalten eines oder beide der Segmente 110U und 110D weniger oder mehr als vier Bitleitungspaare.
  • In der in 1 dargestellten Ausführungsform ist das Segment 110U in einer Aufwärtsrichtung relativ zu den Schreibleitungsschaltkreisen 120B und 120T ausgerichtet, und das Segment 110D ist in einer Abwärtsrichtung relativ zu den Schreibleitungsschaltkreisen 120B und 120T ausgerichtet. In verschiedenen Ausführungsformen haben die Segmente 110U und 110D andere Ausrichtungen als die in 1 dargestellten.
  • Der Auswahlschaltkreis 112 ist dafür konfiguriert, in Reaktion auf ein Auswahlsignal (nicht gezeigt), dessen Zustand einer Auswahl des Bitleitungspaares BL[n]/BLB[n] entspricht, selektiv die Schreibleitung WLT mit einer Bitleitung BL[n] und die Schreibleitung WLB mit einer Bitleitung BLB[n] zu koppeln. In einigen Ausführungsformen enthält der Auswahlschaltkreis 112 einen Multiplexer.
  • Der Bitleitungsvorlader 114 enthält einen Schaltkreis, der dafür konfiguriert ist, ein bestimmtes Bitleitungspaar in Reaktion auf ein Vorladungsaktivierungssignal auf einen Versorgungsspannungspegel zu laden. Das Segment 110U ist so konfiguriert, dass der Bitleitungsvorlader 114 ein Vorladungsaktivierungssignal BLEQB_UP auf einer Aktivierungsleitung (nicht bezeichnet) empfängt, und das Segment 110D ist so konfiguriert, dass der Bitleitungsvorlader 114 ein Vorladungsaktivierungssignal BLEQB_DN auf einer Aktivierungsleitung (nicht bezeichnet) empfängt.
  • Jede der enthalten die mehreren Speicherzellen 116 ist als eine Spalte des Speicherarrays angeordnet. In verschiedenen Ausführungsformen enthält eine Spalte von Speicherzellen 116 eine Anzahl von Speicherzellen 116 im Bereich von 128 bis 1024, weniger als 128 oder größer als 1024.
  • Eine bestimmte Mehrzahl von Speicherzellen 116 enthält elektrische, elektromechanische, elektromagnetische oder sonstige Vorrichtungen (nicht individuell bezeichnet), die dafür konfiguriert sind, Bit-Daten zu speichern, die durch logische Zustände dargestellt sind. Die logischen Zustände einer Speicherzelle 116 können in einer Schreiboperation programmiert und in einer Leseoperation detektiert werden.
  • In einigen Ausführungsformen entspricht ein logischer Zustand einem Spannungspegel einer elektrischen Ladung, die in einer bestimmten Speicherzelle gespeichert ist. In einigen Ausführungsformen entspricht ein logischer „high“-Zustand einem Versorgungsspannungspegel des Speicherschaltkreises 100, und ein logischer „low“-Zustand entspricht einem Referenzspannungspegel des Speicherschaltkreises 100. In einigen Ausführungsformen entspricht ein logischer Zustand einer physikalischen Eigenschaft, zum Beispiel einem Widerstand oder einer magnetischen Ausrichtung, einer Komponente einer bestimmten Speicherzelle.
  • In einigen Ausführungsformen enthalten die enthalten die mehreren Speicherzellen 116 Static Random Access Memory (SRAM)-Zellen. In verschiedenen Ausführungsformen enthalten die SRAM-Zellen Fünf-Transistor (5T)-SRAM-Zellen, Sechs-Transistor (6T)-SRAM-Zellen, Acht-Transistor (8T)-SRAM-Zellen, Neun-Transistor (9T)-SRAM-Zellen oder SRAM-Zellen mit einer anderen Anzahl von Transistoren. In einigen Ausführungsformen enthalten die mehreren Speicherzellen 116 Dynamic Random Access Memory (DRAM)-Zellen oder sonstige Speicherzellenarten, die in der Lage sind, Bit-Daten zu speichern.
  • Mehrere Wortleitungen, in 1 durch eine beispielhafte Wortleitung WL[x] dargestellt, schneiden Bitleitungspaare BL[0...N]/BLB[0...N]. Der Speicherschaltkreis 100 ist dadurch so konfiguriert, dass eine bestimmte Wortleitung, zum Beispiel Wortleitung WL[x], kommunikativ mit einer Speicherzelle 116 in jeder Spalte von Speicherzellen 116 eines bestimmten der Segmente 110U oder 110D gekoppelt ist.
  • Zwei oder mehr Schaltkreiselemente gelten auf der Basis einer direkten Signalverbindung oder auf der Basis einer indirekten Signalverbindung, die eine oder mehreren Logik-Vorrichtungen, zum Beispiel einen Inverter oder ein Logik-Gate, zwischen den zwei oder mehr Schaltkreiselemente enthält, als kommunikativ gekoppelt. In einigen Ausführungsformen können Signalkommunikationen zwischen den zwei oder mehr kommunikativ gekoppelten Schaltkreiselemente durch die eine oder die mehreren Logik-Vorrichtungen modifiziert, zum Beispiel invertiert oder konditioniert, werden.
  • Während des Betriebes wird eine Speicherzelle 116 an einer Position, die einem Bitleitungspaar BL[n]/BLB[n] und einer Wortleitung WL[x] entspricht, elektrisch mit einer oder beiden von einer Schreibleitung WLT und WLB durch das Bitleitungspaar BL[n]/BLB[n] in Reaktion auf ein Wortleitungssignal (nicht bezeichnet) auf der Wortleitung WL[x] und durch den entsprechenden Auswahlschaltkreis 112 in Reaktion darauf, dass das Auswahlsignal den Zustand hat, der der Auswahl des Bitleitungspaares BL[n]/BLB[n] entspricht, gekoppelt.
  • Jeder der Schreibleitungsschaltkreise 120B und 120T enthält eine Treiberschaltung 122 und einen Vorladungskreis 124. Die Treiberschaltung 122 ist elektrisch zwischen einem Stromversorgungsknoten VDD, der dafür konfiguriert ist, den Versorgungsspannungspegel des Speicherschaltkreises 100 zu haben, einem Referenzknoten VSS, der dafür konfiguriert ist, den Referenzspannungspegel des Speicherschaltkreises 100 zu haben, und einem Ausgangsknoten OUT gekoppelt. Der Vorladungskreis 124 ist elektrisch zwischen dem Stromversorgungsknoten VDD und dem Ausgangsknoten OUT gekoppelt.
  • In verschiedenen Ausführungsformen ist der Speicherschaltkreis 100 Teil eines größeren Systems, zum Beispiel eines Systems auf einem Chip, und der Versorgungsspannungspegel des Speicherschaltkreises 100 entspricht einem Betriebsspannungspegel des Systems oder einem speicherspezifischen Betriebsspannungspegel. In verschiedenen Ausführungsformen ist der Speicherschaltkreis 100 Teil eines größeren Systems, und der Referenzspannungspegel des Speicherschaltkreises 100 entspricht einem Referenzspannungspegel des Systems oder einem speicherspezifischen Referenzspannungspegel. In einigen Ausführungsformen ist der Referenzknoten VSS ein Erdungsspannungsknoten, der einen Erdungsspannungspegel hat.
  • Die Treiberschaltung 122 ist kommunikativ mit dem Eingangsknoten D1 und D2 gekoppelt und ist elektrisch mit den Ausgangsknoten OUT gekoppelt, und der Vorladungskreis 124 ist kommunikativ mit dem Eingangsknoten C1 und C2 gekoppelt.
  • In der in 1 dargestellten Ausführungsform ist der Schreibleitungsschaltkreis 120B dafür konfiguriert, ein Datensignal GDT von einem Eingangsknoten D1, ein Datensignal GDB am Eingangsknoten D2, ein Vorladungsaktivierungssignal BLEQB_DN am Eingangsknoten C1 und ein Vorladungsaktivierungssignal BLEQB_UP am Eingangsknoten C2 zu empfangen und ein Schreibleitungssignal WB am Ausgangsknoten OUT, der elektrisch mit der Schreibleitung WLB gekoppelt ist, auszugeben.
  • In der in 1 dargestellten Ausführungsform ist der Schreibleitungsschaltkreis 120T dafür konfiguriert, ein Datensignal GDB am Eingangsknoten D1, ein Datensignal GDT am Eingangsknoten D2, ein Vorladungsaktivierungssignal BLEQB_DN am Eingangsknoten C1 und ein Vorladungsaktivierungssignal BLEQB_UP am Eingangsknoten C2 zu empfangen und ein Schreibleitungssignal WT am Ausgangsknoten OUT, der elektrisch mit der Schreibleitung WLT gekoppelt ist, auszugeben.
  • Eine bestimmte Treiberschaltung 122 ist dafür konfiguriert, in Reaktion auf logische Zustände von Datensignalen, die an den Eingangsknoten D1 und D2 empfangen werden, entweder den Versorgungsspannungspegels oder den Referenzspannungspegel am Ausgangsknoten OUT auszugeben oder den Ausgangsknoten OUT zu floaten, indem eine hohe Ausgangimpedanz am Ausgangsknoten OUT angelegt wird.
  • Die Treiberschaltung 122 ist dafür konfiguriert, das Schreibleitungssignal, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, am Ausgangsknoten OUT in Reaktion auf den logischen Zustand des an dem Eingangsknoten D1 empfangenen Datensignals auszugeben. In verschiedenen Ausführungsformen ist die Treiberschaltung 122 dafür konfiguriert, das Schreibleitungssignal, das den Versorgungsspannungspegel hat, in Reaktion auf einen von einem logischen „low“- und einem logischen „high“-Zustand am Eingangsknoten D1 auszugeben und das Schreibleitungssignal, das den Referenzspannungspegel hat, in Reaktion auf den anderen von dem logischen „low“- und dem logischen „high“-Zustand am Eingangsknoten D1 auszugeben.
  • In einigen Ausführungsformen enthält die Treiberschaltung 122 einen Inverter, zum Beispiel Transistoren N1 und P1, die unten mit Bezug auf die 2 und 3 besprochen werden, und ist dadurch dafür konfiguriert, das Schreibleitungssignal, das den Versorgungsspannungspegel hat, in Reaktion auf den logischen „low“-Zustand am Eingangsknoten D1 auszugeben und das Schreibleitungssignal, das den Referenzspannungspegel hat, in Reaktion auf den logischen „high“-Zustand am Eingangsknoten D1 auszugeben.
  • In der in 1 dargestellten Ausführungsform enthält der Schreibleitungsschaltkreis 120B die Treiberschaltung 122, die dafür konfiguriert ist, ein Datensignal GDT am Eingangsknoten D1 zu empfangen, und ist dadurch dafür konfiguriert, ein Schreibleitungssignal WB, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an die Schreibleitung WLB in Reaktion auf den logischen Zustand des Datensignals GDT auszugeben.
  • In der in 1 dargestellten Ausführungsform enthält der Schreibleitungsschaltkreis 120T die Treiberschaltung 122, die dafür konfiguriert ist, ein Datensignal GDB am Eingangsknoten D1 zu empfangen, und ist dadurch dafür konfiguriert, ein Schreibleitungssignal WT, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an die Schreibleitung WLT in Reaktion auf den logischen Zustand des Datensignals GDB auszugeben.
  • Die Treiberschaltung 122 ist dafür konfiguriert, in Reaktion auf die logischen Zustände der an den Eingangsknoten D1 und D2 empfangenen Datensignale entweder den Ausgangsknoten OUT zu floaten oder das Schreibleitungssignal, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, auszugeben. In verschiedenen Ausführungsformen ist die Treiberschaltung 122 dafür konfiguriert, den Ausgangsknoten OUT in Reaktion auf eine oder mehrere Kombinationen eines logischen „low“- oder „high“-Zustandes am Eingangsknoten D1 und eines logischen „low“- oder „high“-Zustandes am Eingangsknoten D2 zu floaten und das Schreibleitungssignal, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, in Reaktion auf eine oder mehrere andere Kombinationen des logischen „low“- oder „high“-Zustandes am Eingangsknoten D1 und des logischen „low“- oder „high“-Zustandes am Eingangsknoten D2 auszugeben.
  • In der in 1 dargestellten Ausführungsform ist die Treiberschaltung 122 dafür konfiguriert, während des Betriebes den Ausgangsknoten OUT in Reaktion auf den logischen „low“-Zustand an jedem der Eingangsknoten D1 und D2 zu floaten, das Schreibleitungssignal, das den Versorgungsspannungspegel hat, in Reaktion auf den logischen „low“-Zustand am Eingangsknoten D1 und den logischen „high“-Zustand am Eingangsknoten D2 auszugeben, und das Schreibleitungssignal, das den Referenzspannungspegel hat, in Reaktion auf den logischen „high“-Zustand am Eingangsknoten D1 und entweder den logischen „low“- oder den logischen „high“-Zustand am Eingangsknoten D2 auszugeben.
  • In verschiedenen Ausführungsformen ist die Treiberschaltung 122 dafür konfiguriert, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben, indem eine oder mehrere Schaltvorrichtungen (in 1 nicht dargestellt) aufgenommen werden, die elektrisch mit dem Ausgangsknoten OUT gekoppelt sind. Eine Schaltvorrichtung enthält eine oder mehrere elektrische oder elektromechanische Konstruktionen, die in der Lage sind, elektrische Verbindungen zwischen zwei oder mehr Anschlüssen in Reaktion auf Spannungspegel, die logische Zustände darstellen, die an einem oder mehreren Steuerungsanschlüssen empfangen werden, herzustellen und zu trennen. In verschiedenen Ausführungsformen enthält eine Schaltvorrichtung eines oder mehrere von einem Transistor, einem Durchlass-Gate oder einer sonstigen Vorrichtung, die zum Steuern elektrischer Verbindungen geeignet sind.
  • In verschiedenen Ausführungsformen enthält ein Transistor einen, oder eine Kombination von einem, Feldeffekttransistor (FET), Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), Finnen-Feldeffekttransistor (FinFET), n-Typ-Transistor, p-Typ-Transistor, Vertikal-Gate-Transistor, Bipolar- oder sonstigen Transistortyp.
  • In einigen Ausführungsformen enthält die Treiberschaltung 122 eine oder mehrere Schaltvorrichtungen, wie zum Beispiel einen Transistor P2, der unten mit Bezug auf 2 besprochen wird, die dafür konfiguriert sind, selektiv die Treiberschaltung 122 von dem Stromversorgungsknoten VDD in Reaktion auf das Datensignal, das an dem Eingangsknoten D2 empfangen wird, zu entkoppeln, und ist dadurch mindestens teilweise in der Lage, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben.
  • In einigen Ausführungsformen enthält die Treiberschaltung 122 eine oder mehrere Schaltvorrichtungen, wie zum Beispiel einen Transistor N1, der unten mit Bezug auf die 2 und 3 besprochen wird, die dafür konfiguriert sind, selektiv die Treiberschaltung 122 von dem Referenzknoten VSS in Reaktion auf das Datensignal, das an dem Eingangsknoten D1 empfangen wird, zu entkoppeln, und ist dadurch mindestens teilweise in der Lage, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben.
  • In einigen Ausführungsformen enthält die Treiberschaltung 122 eine oder mehrere Schaltvorrichtungen, wie zum Beispiel einen Transistor P3, der unten mit Bezug auf 3 besprochen wird, die dafür konfiguriert sind, selektiv die Treiberschaltung 122 von dem Ausgangsknoten OUT in Reaktion auf die Datensignale, die an den Eingangsknoten D1 und D2 empfangen werden, zu entkoppeln, und ist dadurch mindestens teilweise in der Lage, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben.
  • In verschiedenen Ausführungsformen enthält die Treiberschaltung 122 ein oder mehrere Logik-Gates, wie zum Beispiel ein NOR-Gate NOR1, das unten mit Bezug auf 3 besprochen wird, die dafür konfiguriert ist, die Datensignale an einem oder beiden der Eingangsknoten D1 oder D2 zu empfangen und ein oder mehrere Schaltsignale zu generieren, die in der Lage sind, eine oder mehrere Schaltvorrichtungen zu steuern, wobei die Treiberschaltung 122 dadurch dafür konfiguriert ist, mindestens teilweise in der Lage zu sein, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben. In verschiedenen Ausführungsformen enthält die Treiberschaltung 122 eines oder mehrere von einem Inverter, OR-Gate, NOR-Gate, XOR-Gate, AND-Gate, NAND-Gate oder einem sonstigen Logik-Gate, das dafür geeignet ist, ein Logik-Regime anzuwenden.
  • In der in 1 dargestellten Ausführungsform enthält der Schreibleitungsschaltkreis 120B die Treiberschaltung 122, die dafür konfiguriert ist, Datensignale GDT und GDB an jeweiligen Eingangsknoten D1 und D2 zu empfangen, und ist dadurch dafür konfiguriert, in Reaktion auf die logischen Zustände der Datensignale GDT und GDB entweder die Schreibleitung WLB zu floaten oder das Schreibleitungssignal WB, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an die Schreibleitung WLB auszugeben.
  • In der in 1 dargestellten Ausführungsform enthält der Schreibleitungsschaltkreis 120T die Treiberschaltung 122, die dafür konfiguriert ist, Datensignale GDB und GDT an jeweiligen Eingangsknoten D1 und D2 zu empfangen, und ist dadurch dafür konfiguriert, in Reaktion auf die logischen Zustände der Datensignale GDB und GDT entweder die Schreibleitung WLT zu floaten oder das Schreibleitungssignal WT, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an die Schreibleitung WLT auszugeben.
  • Ein bestimmter Vorladungskreis 124 ist dafür konfiguriert, in Reaktion auf logische Zustände von Aktivierungssignalen, die an den Eingangsknoten C1 und C2 empfangen werden, entweder den Versorgungsspannungspegel am Ausgangsknoten OUT auszugeben oder den Ausgangsknoten OUT zu floaten, indem eine hohe Ausgangimpedanz an den Ausgangsknoten OUT angelegt wird. Während des Betriebes erlaubt ein Vorladungskreis 124, der den zugehörigen Ausgangsknoten OUT floatet, es der zugehörigen Treiberschaltung 122, den Ausgangsknoten OUT zu steuern, und eine bestimmte Treiberschaltung 122, die den zugehörigen Ausgangsknoten OUT floatet, erlaubt es dem zugehörigen Vorladungskreis 124, den Ausgangsknoten OUT zu steuern.
  • Durch Einbinden der Treiberschaltung 122 und des Vorladungskreises 124, wie in 1 dargestellt, sind die Schreibleitungsschaltkreise 120B und 120T dafür konfiguriert, in Reaktion auf eine Kombination der Datensignale, die an den Eingangsknoten D1 und D2 empfangen werden, und der Aktivierungssignale, die an den Eingangsknoten C1 und C2 empfangen werden, entweder das Schreibleitungssignal, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, am Ausgangsknoten OUT auszugeben oder den Ausgangsknoten OUT zu floaten.
  • In verschiedenen Ausführungsformen ist der Vorladungskreis 124 dafür konfiguriert, den Versorgungsspannungspegel in Reaktion auf eine oder mehrere Kombinationen eines logischen „low“- oder „high“-Zustandes am Eingangsknoten C1 und eines logischen „low“- oder „high“-Zustandes am Eingangsknoten C2 auszugeben und den Ausgangsknoten OUT in Reaktion auf eine oder mehrere andere Kombinationen des logischen „low“- oder „high“-Zustandes am Eingangsknoten C1 und des logischen „low“- oder „high“-Zustandes am Eingangsknoten C2 zu floaten.
  • In einigen Ausführungsformen enthalten einer oder beide der Schreibleitungsschaltkreise 120B und 120T einen der Eingangsknoten C1 und C2 nicht, und der Vorladungskreis 124 ist dafür konfiguriert, in Reaktion auf einen logischen „low“- oder „high“-Zustand an einem einzelnen Eingangsknoten C1 oder C2 entweder den Versorgungsspannungspegel am Ausgangsknoten OUT auszugeben oder den Ausgangsknoten OUT zu floaten. In einigen Ausführungsformen enthalten einer oder beide der Schreibleitungsschaltkreise 120B und 120T einen oder mehrere Eingangsknoten (nicht gezeigt) zusätzlich zu den Eingangsknoten C1 und C2, und der Vorladungskreis 124 ist dafür konfiguriert, in Reaktion auf Kombinationen der logischen „low“- oder „high“-Zustände an einigen oder allen Eingangsknoten entweder den Versorgungsspannungspegel am Ausgangsknoten OUT auszugeben oder den Ausgangsknoten OUT zu floaten.
  • In einigen Ausführungsformen enthalten einer oder beide der Schreibleitungsschaltkreise 120B und 120T den Vorladungskreis 124 nicht, und der eine oder die beiden der Schreibleitungsschaltkreise 120B und 120T sind dafür konfiguriert, in Reaktion auf ausschließlich die Datensignale, die an den Eingangsknoten D1 und D2 empfangen werden, entweder das Schreibleitungssignal, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an dem Ausgangsknoten OUT auszugeben oder den Ausgangsknoten OUT zu floaten.
  • In einigen Ausführungsformen enthält der Vorladungskreis 124 eine Schaltvorrichtung, wie zum Beispiel einen Transistor P4, der unten mit Bezug auf 4 besprochen wird, die dafür konfiguriert ist, selektiv den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD in Reaktion auf das Aktivierungssignal, das an dem Eingangsknoten C1 empfangen wird, zu entkoppeln, und ist dadurch mindestens teilweise in der Lage, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben.
  • In einigen Ausführungsformen enthält der Vorladungskreis 124 eine Schaltvorrichtung, wie zum Beispiel einen Transistor P5, der unten mit Bezug auf 4 besprochen wird, die dafür konfiguriert ist, selektiv den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD in Reaktion auf das Aktivierungssignal, das an dem Eingangsknoten C2 empfangen wird, zu entkoppeln, und ist dadurch mindestens teilweise in der Lage, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben.
  • In einigen Ausführungsformen enthält der Vorladungskreis 124 eine einzelne Schaltvorrichtung, wie zum Beispiel einen der Transistoren P4 oder P5, die unten mit Bezug auf 4 besprochen werden, die dafür konfiguriert ist, selektiv den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD in Reaktion auf die Aktivierungssignale, die an beiden Eingangsknoten C1 und C2 empfangen werden, zu entkoppeln, und ist dadurch mindestens teilweise in der Lage, die hohe Ausgangimpedanz am Ausgangsknoten OUT zu haben. In einigen Ausführungsformen enthält der Vorladungskreis 124 einen oder mehrere Logik-Schaltkreise (nicht gezeigt), die dafür konfiguriert sind, eine Schaltvorrichtung in Reaktion auf die Aktivierungssignale, die an beiden Eingangsknoten C1 und C2 empfangen werden, zu steuern.
  • In der in 1 dargestellten Ausführungsform enthält jeder der Schreibleitungsschaltkreise 120B und 120T einen Vorladungskreis 124, der dafür konfiguriert ist, ein Aktivierungssignal BLEQB_DN am Eingangsknoten C1 und ein Aktivierungssignal BLEQB_UP am Eingangsknoten C2 zu empfangen. Der Schreibleitungsschaltkreis 120B ist dadurch dafür konfiguriert, in Reaktion auf die logischen Zustände der Aktivierungssignale BLEQB_DN und BLEQB_UP entweder den Versorgungsspannungspegel an die Schreibleitung WLB auszugeben oder die Schreibleitung WLB zu floaten, und der Schreibleitungsschaltkreis 120T ist dadurch dafür konfiguriert, in Reaktion auf die logischen Zustände der Aktivierungssignale BLEQB_DN und BLEQB_UP entweder den Versorgungsspannungspegel an die Schreibleitung WLT auszugeben oder die Schreibleitung WLT zu floaten.
  • Der Speicherschaltkreis 100 ist so konfiguriert, dass zwischen Schreiboperationen Aktivierungssignale BLEQB_DN und BLEQB_UP an jeweiligen Eingangsknoten C1 und C2 empfangen werden, die logische Zustände haben, die den Vorladungskreis 124 veranlassen, den Versorgungsspannungspegel an den Ausgabeknoten OUT auszugeben, und während Schreiboperationen Aktivierungssignale BLEQB_DN und BLEQB_UP an jeweiligen Eingangsknoten C1 und C2 empfangen werden, die logische Zustände haben, die den Vorladungskreis 124 veranlassen, den Ausgangsknoten OUT zu floaten.
  • Zwischen Schreiboperationen ermöglicht es der Vorladungskreis 124, der den Versorgungsspannungspegel an den Ausgabeknoten OUT ausgibt, dem Schreibleitungsschaltkreis 120B, die Schreibleitung WLB auf dem Versorgungsspannungspegel zu halten, und ermöglicht es dem Schreibleitungsschaltkreis 120T, die Schreibleitung WLT auf dem Versorgungsspannungspegel zu halten. Während Schreiboperationen ermöglicht es der Vorladungskreis 124, der den Ausgangsknoten OUT floatet, der Schreibleitung WLB, durch die Treiberschaltung 122 des Schreibleitungsschaltkreises 120B gesteuert zu werden, und ermöglicht es der Schreibleitung WLT, durch die Treiberschaltung 122 des Schreibleitungsschaltkreises 120T gesteuert zu werden.
  • Während einer Schreiboperation, in der ein Daten-Bit in eine Speicherzelle 116 in einem ausgewählten Bitleitungspaar BL[n]/BLB[n] eines der Segmente 110U und 110D geschrieben wird, ist der Speicherschaltkreis 100 so konfiguriert, dass Datensignale GDT und GDB als ein komplementäres Paar empfangen werden. Während der Schreiboperation, in der Datensignale GDT und GDB als ein komplementäres Paar empfangen werden, gibt - auf der Basis der oben besprochenen Konfiguration - der Schreibleitungsschaltkreis 120B das Schreibleitungssignal WB, das einen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an die Schreibleitung WLB aus, und der Schreibleitungsschaltkreis 120T gibt das Schreibleitungssignal WT, das den anderen des Versorgungsspannungspegels und des Referenzspannungspegels hat, an die Schreibleitung WLT aus.
  • Während einer Schreiboperation, in der ein Daten-Bit, das einer Speicherzelle 116 in einem ausgewählten Bitleitungspaar BL[n]/BLB[n] eines der Segmente 110U und 110D entspricht, maskiert wird, ist der Speicherschaltkreis 100 so konfiguriert, dass jedes der Datensignale GDT und GDB empfangen wird, das den logischen „low“-Zustand hat. Während der Schreiboperation, in der Datensignale GDT und GDB empfangen werden, die den logischen „low“-Zustand haben, floatet der Schreibleitungsschaltkreis 120B - auf der Basis der oben besprochenen Konfiguration - die Schreibleitung WLB, und der Schreibleitungsschaltkreis 120T floatet die Schreibleitung WLT.
  • In einigen Ausführungsformen ist der Speicherschaltkreis 100 so konfiguriert, dass während einer Schreiboperation, in der ein Daten-Bit, das einer Speicherzelle 116 in einem ausgewählten Bitleitungspaar BL[n]/BLB[n] eines der Segmente 110U und 110D entspricht, maskiert wird, jedes der Datensignale GDT und GDB empfangen wird, das den logischen „high“-Zustand hat, und der Schreibleitungsschaltkreis 120B floatet - auf der Basis der oben besprochenen Konfiguration, die Schreibleitung WLB, und der Schreibleitungsschaltkreis 120T floatet die Schreibleitung WLT.
  • Wie oben besprochen, ist der Speicherschaltkreis 100 so konfiguriert, dass in einigen Ausführungsformen während einer Schreiboperation eine ausgewählte Speicherzelle 116 elektrisch mit dem entsprechenden Bitleitungspaar BL[n]/BLB[n] in Reaktion auf das Wortleitungssignal auf der entsprechenden Wortleitung WL[x] gekoppelt wird, und das Bitleitungspaar BL[n]/BLB[n] wird elektrisch mit jeweiligen Schreibleitungen WLT und WLB durch den Auswahlschaltkreis 112 gekoppelt.
  • In dem Fall, in dem das Daten-Bit nicht in der Schreiboperation maskiert wird, veranlassen die Schreibleitungsschaltkreise 120B und 120T, die jeweilige Schreibleitungssignale WB und WT ausgeben, die die Stromversorgungs- und Referenzspannungspegel als ein komplementäres Paar haben, dass das Daten-Bit in die ausgewählte Speicherzelle 116 geschrieben wird.
  • In dem Fall, in dem das Daten-Bit in der Schreiboperation maskiert wird, veranlassen die Schreibleitungsschaltkreise 120B und 120T, die jeweilige Schreibleitungen WLB und WLT floaten, dass die ausgewählte Speicherzelle 116 elektrisch mit floatenden jeweiligen Bitleitungen BLB[n] und BL[n] gekoppelt wird.
  • Verglichen mit Herangehensweisen, in denen eine ausgewählte Speicherzelle elektrisch mit Bitleitungen gekoppelt wird, die während einer Schreiboperation, in der ein Daten-Bit maskiert wird, nicht floaten, zum Beispiel Herangehensweisen, in denen Bitleitungen während einer Schreiboperation, in der ein Daten-Bit maskiert wird, auf oder nahe einem Versorgungsspannungspegel gehalten werden, verringert die Konfiguration des Speicherschaltkreises 100 den Stromfluss in der ausgewählten Zelle und in zugehörigen Bitleitungen und Schreibleitungen, wodurch die Schaltkreiszuverlässigkeit und die Energieeffizienz verbessert werden.
  • Die oben besprochenen Nutzeffekte werden des Weiteren dadurch erreicht, dass der Speicherschaltkreis 100 dafür konfiguriert ist, die Schreibleitungen WLB und WLT zwischen Schreiboperationen auf dem Versorgungsspannungspegel zu halten, wodurch verhindert wird, dass eine oder beide der Schreibleitungen WLB und WLT durch Leckströme auf einen Spannungspegel auf oder nahe dem Referenzspannungspegel entladen werden; in einem solchen Fall könnte eine Speicherzelle während einer maskierten Schreiboperation unbeabsichtigt programmiert werden.
  • 2 ist ein Schaubild einer Treiberschaltung 200 gemäß einigen Ausführungsformen. Die Treiberschaltung 200 kann als eine Treiberschaltung 122 verwendet werden, die oben mit Bezug auf 1 besprochen wurde. Die Treiberschaltung 200 enthält PMOS-Transistoren P1 und P2 und einen NMOS-Transistor N1, der zwischen dem Stromversorgungsknoten VDD und dem Referenzknoten VSS elektrisch in Reihe geschaltet ist.
  • Die Transistoren N1 und P1 sind als ein Inverter konfiguriert, auch als ein Schreibtreiber 210 bezeichnet, wobei eine Source des Transistors N1 elektrisch mit dem Referenzknoten VSS gekoppelt ist, ein Drain des Transistors N1 elektrisch mit einem Drain des Transistors P1 gekoppelt ist, und ein Gate des Transistors N1 kommunikativ mit einem Gate des Transistors P1 gekoppelt ist. Eine Source des Transistors P1 ist elektrisch mit einem Drain des Transistors P2 gekoppelt, und eine Source des Transistors P2 ist elektrisch mit dem Stromversorgungsknoten VDD gekoppelt.
  • Die Gates der Transistoren N1 und P1 sind kommunikativ mit dem Eingangsknoten D1 gekoppelt, und die Drains der Transistoren N1 und P1 sind elektrisch mit dem Ausgangsknoten OUT gekoppelt. Ein Inverter INV1 ist zwischen dem Eingangsknoten D2 und einem Gate des Transistors P2 gekoppelt, wobei ein Eingangsanschluss (nicht bezeichnet) kommunikativ mit dem Eingangsknoten D1 gekoppelt ist und ein Ausgangsanschluss (nicht bezeichnet) kommunikativ mit dem Gate des Transistors P2 gekoppelt ist.
  • Während des Betriebes wird der logische „low“-Zustand am Eingangsknoten D1 an den Gates der Transistoren N1 und P1 empfangen, wodurch der Transistor N1 abgeschaltet wird und der Ausgangsknoten OUT von dem Referenzknoten VSS entkoppelt wird und der Transistor P1 eingeschaltet wird und der Ausgangsknoten OUT elektrisch mit dem Drain des Transistors P2 gekoppelt wird. Der logische „high“-Zustand am Eingangsknoten D1 wird an den Gates der Transistoren N1 und P1 empfangen, wodurch der Transistor N1 eingeschaltet wird und der Ausgangsknoten OUT elektrisch mit dem Referenzknoten VSS gekoppelt wird und der Transistor P1 abgeschaltet wird und der Ausgangsknoten OUT von dem Drain des Transistors P2 entkoppelt wird.
  • Während des Betriebes wird der logische „low“-Zustand am Eingangsknoten D2 durch den Inverter INV1 zu dem logischen „high“-Zustand am Gate des Transistors P2 invertiert, wodurch der Transistor P2 abgeschaltet wird und die Source des Transistors P1 von dem Stromversorgungsknoten VDD entkoppelt wird. Der logische „high“-Zustand am Eingangsknoten D2 wird durch den Inverter INV1 zu dem logischen „low“-Zustand am Gate des Transistors P2 invertiert, wodurch der Transistor P2 eingeschaltet wird und die Source des Transistors P1 elektrisch mit dem Stromversorgungsknoten VDD gekoppelt wird.
  • Der Inverter INV1 und der Transistor P2 werden auch als ein Unterbrechungsschaltkreis 220 bezeichnet. In einigen Ausführungsformen enthält die Treiberschaltung 200 einen Unterbrechungsschaltkreis 220, der nicht den Inverter INV1 enthält, und wobei der Transistor P2 ein NMOS-Transistor ist. In diesen Ausführungsformen schaltet während des Betriebes der logische „low“-Zustand am Eingangsknoten D2 den Transistor P2 aus, und der logische „high“-Zustand am Eingangsknoten D2 schaltet den Transistor P2 ein.
  • Während des Betriebes entkoppelt der logische „low“-Zustand an den Eingangsknoten D1 und D2 durch Ausschalten der Transistoren N1 und P2 den Ausgangsknoten OUT sowohl vom Referenzknoten VSS als auch vom Stromversorgungsknoten VDD, wodurch der Ausgangsknoten OUT gefloatet wird, indem eine hohe Impedanz am Ausgangsknoten OUT anliegt.
  • Während des Betriebes entkoppeln der logische „low“-Zustand am Eingangsknoten D1 und der logische „high“-Zustand am Eingangsknoten D2 durch Ausschalten des Transistors N1 und Einschalten der Transistoren P1 und P2 den Ausgangsknoten OUT vom Referenzknoten VSS und koppeln den Ausgangsknoten OUT elektrisch mit dem Stromversorgungsknoten VDD, wodurch der Versorgungsspannungspegel am Ausgangsknoten OUT ausgegeben wird.
  • Während des Betriebes koppeln der logische „high“-Zustand am Eingangsknoten D1 und der logische „low“-Zustand am Eingangsknoten D2 durch Einschalten des Transistors N1 und Ausschalten der Transistoren P1 und P2 den Ausgangsknoten OUT elektrisch mit dem Referenzknoten VSS und entkoppeln den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD, wodurch der Referenzspannungspegel am Ausgangsknoten OUT ausgegeben wird.
  • Während des Betriebes koppeln der logische „high“-Zustand am Eingangsknoten D1 und der logische „high“-Zustand am Eingangsknoten D2 durch Einschalten der Transistoren N1 und P2 und Ausschalten des Transistors P1 elektrisch den Ausgangsknoten OUT mit dem Referenzknoten VSS und entkoppeln den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD, wodurch der Referenzspannungspegel am Ausgangsknoten OUT ausgegeben wird.
  • Durch die oben besprochene Konfiguration ist die Treiberschaltung 200 in der Lage, die Nutzeffekte zu realisieren, die oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurden.
  • 3 ist ein Schaubild einer Treiberschaltung 300 gemäß einigen Ausführungsformen. Die Treiberschaltung 300 kann als eine Treiberschaltung 122 verwendet werden, die oben mit Bezug auf 1 besprochen wurde.
  • Die Treiberschaltung 300 enthält einen Schreibtreiber 210, der Transistoren N1 und P1 enthält, die oben mit Bezug auf 2 besprochen wurden, aber enthält nicht den Inverter INV1 oder den Transistor P2 des Unterbrechungsschaltkreises 220. Zusätzlich zu dem Schreibtreiber 210 enthält die Treiberschaltung 300 einen Knoten INT, ein NOR-Gate NOR1 und einen PMOS-Transistor P3.
  • Der Schreibtreiber 210 enthält Transistoren N1 und P1, die elektrisch zwischen dem Stromversorgungsknoten VDD und dem Referenzknoten VSS in Reihe geschaltet sind, wobei die Source des Transistors N1 elektrisch mit dem Referenzknoten VSS gekoppelt ist und die Source des Transistors P1 elektrisch mit dem Stromversorgungsknoten VDD gekoppelt ist.
  • Die Drains der Transistoren N1 und P1 sind elektrisch mit dem Knoten INT gekoppelt, und der Transistor P3 ist zwischen dem Knoten INT und dem Ausgangsknoten OUT gekoppelt. Eines von einer Source und einem Drain des Transistors P3 ist elektrisch mit dem Knoten INT gekoppelt, und das andere der Source und des Drain des Transistors P3 ist elektrisch mit dem Ausgangsknoten OUT gekoppelt. Ein Gate des Transistors P3 ist kommunikativ mit einem Ausgangsanschluss (nicht bezeichnet) des NOR-Gate NOR1 gekoppelt.
  • Zusätzlich zu dem Ausgangsanschluss enthält das NOR-Gate NOR1 zwei Eingangsanschlüsse (nicht bezeichnet). Ein erster Eingangsanschluss ist kommunikativ mit dem Eingangsknoten D1 gekoppelt, und ein zweiter Eingangsanschluss ist kommunikativ mit dem Eingangsknoten D2 gekoppelt.
  • Während des Betriebes wird der logische „low“-Zustand am Eingangsknoten D1 an den Gates der Transistoren N1 und P1 empfangen, wodurch der Transistor N1 ausgeschaltet wird und der Knoten INT von dem Referenzknoten VSS entkoppelt wird und der Transistor P1 eingeschaltet wird und der Knoten INT elektrisch mit dem Stromversorgungsknoten VDD gekoppelt wird. Umgekehrt wird der logische „high“-Zustand am Eingangsknoten D1 an den Gates der Transistoren N1 und P1 empfangen, wodurch der Transistor N1 eingeschaltet wird und der Knoten INT elektrisch mit dem Referenzknoten VSS gekoppelt wird und der Transistor P1 ausgeschaltet wird und der Knoten INT von dem Stromversorgungsknoten VDD entkoppelt wird.
  • Während des Betriebes wird der an dem Eingangsknoten D1 empfangene logische Zustand an dem ersten Eingangsanschluss des NOR-Gate NOR1 empfangen, und der an dem Eingangsknoten D2 empfangene logische Zustand wird an dem zweiten Eingangsanschluss des NOR-Gate NOR1 empfangen.
  • Während des Betriebes veranlasst der logische „high“-Zustand am Eingangsknoten D2, der an dem zweiten Eingang des NOR-Gate NOR1 empfangen wird, dass der Ausgangsanschluss des NOR-Gate NOR1 und dadurch das Gate des Transistors P3 den logischen „low“-Zustand für jeden der logischen „low“- und „high“- Zustände am Eingangsknoten D1 haben. In Reaktion auf den logischen „low“-Zustand am Gate des Transistors P3 wird der Transistor P3 eingeschaltet, wodurch der Knoten INT elektrisch mit dem Ausgangsknoten OUT gekoppelt wird.
  • Während des Betriebes veranlasst der logische „low“-Zustand am Eingangsknoten D2, der an dem zweiten Eingangsanschluss des NOR-Gate NOR1 empfangen wird, dass der Ausgangsanschluss des NOR-Gate NOR1 und dadurch das Gate des Transistors P3 einen logischen Zustand auf der Basis des logischen Zustands am Eingangsknoten D1 haben.
  • In diesem Fall veranlasst der logische „low“-Zustand am Eingangsknoten D1, der an dem ersten Eingangsanschluss des NOR-Gate NOR1 empfangen wird, dass der Ausgangsanschluss des NOR-Gate NOR1 und dadurch das Gate des Transistors P3 den logischen „high“-Zustand haben, wodurch der Transistor P3 ausgeschaltet wird und der Knoten INT von dem Ausgangsknoten OUT entkoppelt wird. Der logische „high“-Zustand am Eingangsknoten Di, der an dem ersten Eingangsanschluss des NOR-Gate NOR1 empfangen wird, veranlasst, dass der Ausgangsanschluss des NOR-Gate NOR1 und dadurch das Gate des Transistors P3 den logischen „low“-Zustand haben, wodurch der Transistor P3 eingeschaltet wird und der Knoten INT elektrisch mit dem Ausgangsknoten OUT gekoppelt wird.
  • Während des Betriebes entkoppelt der logische „low“-Zustand an den Eingangsknoten D1 und D2 durch Ausschalten der Transistoren N1 und P3 den Ausgangsknoten OUT von dem Knoten INT und darum sowohl von dem Referenzknoten VSS als auch dem Stromversorgungsknoten VDD, wodurch der Ausgangsknoten OUT gefloated wird, indem eine hohe Impedanz am Ausgangsknoten OUT anliegt.
  • Während des Betriebes entkoppeln der logische „low“-Zustand am Eingangsknoten D1 und der logische „high“-Zustand am Eingangsknoten D2 durch Ausschalten des Transistors N1 und Einschalten der Transistoren P1 und P3 den Ausgangsknoten OUT von dem Referenzknoten VSS und koppeln den Ausgangsknoten OUT elektrisch mit dem Stromversorgungsknoten VDD über den Knoten INT, wodurch der Versorgungsspannungspegel am Ausgangsknoten OUT ausgegeben wird.
  • Während des Betriebes koppeln der logische „high“-Zustand am Eingangsknoten D1 und der logische „low“-Zustand am Eingangsknoten D2 durch Einschalten der Transistoren N1 und P3 und Ausschalten des Transistors P1 den Ausgangsknoten OUT elektrisch mit dem Referenzknoten VSS über den Knoten INT und entkoppeln den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD, wodurch der Referenzspannungspegel am Ausgangsknoten OUT ausgegeben wird.
  • Während des Betriebes koppeln der logische „high“-Zustand am Eingangsknoten D1 und der logische „high“-Zustand am Eingangsknoten D2 durch Einschalten der Transistoren N1 und P3 und Ausschalten des Transistors P1 den Ausgangsknoten OUT elektrisch mit dem Referenzknoten VSS über den Knoten INT und entkoppeln den Ausgangsknoten OUT von dem Stromversorgungsknoten VDD, wodurch der Referenzspannungspegel am Ausgangsknoten OUT ausgegeben wird.
  • Durch die oben besprochene Konfiguration ist die Treiberschaltung 300 in der Lage, die Nutzeffekte zu realisieren, die oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurden.
  • 4 ist ein Schaubild eines Vorladungskreises 400 gemäß einigen Ausführungsformen. Der Vorladungskreis 400 kann als ein Vorladungskreis 124 verwendet werden, der oben mit Bezug auf 1 besprochen wurde.
  • Der Vorladungskreis 400 enthält PMOS-Transistoren P4 und P5, die zwischen dem Stromversorgungsknoten VDD und dem Ausgangsknoten OUT elektrisch in Reihe geschaltet sind. Ein Drain des Transistors P4 ist elektrisch mit dem Ausgangsknoten OUT gekoppelt, eine Source des Transistors P4 ist elektrisch mit einem Drain des Transistors P5 gekoppelt, und eine Source des Transistors P5 ist elektrisch mit dem Stromversorgungsknoten VDD gekoppelt. Ein Gate des Transistors P4 ist kommunikativ mit dem Eingangsknoten C1 gekoppelt, und ein Gate des Transistors P5 ist kommunikativ mit dem Eingangsknoten C2 gekoppelt.
  • Während des Betriebes wird der logische „low“-Zustand am Eingangsknoten C1 am Gate des Transistors P4 empfangen, wodurch der Transistor P4 veranlasst wird, sich einzuschalten, wodurch der Ausgangsknoten OUT elektrisch mit dem Drain des Transistors P5 gekoppelt wird. Der logische „high“-Zustand am Eingangsknoten C1 wird am Gate des Transistors P4 empfangen, wodurch der Transistor P4 veranlasst wird, sich auszuschalten, wodurch der Ausgangsknoten OUT elektrisch von dem Drain des Transistors P5 und dadurch von dem Stromversorgungsknoten VDD entkoppelt wird.
  • Während des Betriebes wird der logische „low“-Zustand am Eingangsknoten C2 am Gate des Transistors P5 empfangen, wodurch der Transistor P5 veranlasst wird, sich einzuschalten, wodurch die Source des Transistors P4 elektrisch mit dem Stromversorgungsknoten VDD gekoppelt wird. Der logische „high“-Zustand am Eingangsknoten C2 wird am Gate des Transistors P5 empfangen, wodurch der Transistor P5 veranlasst wird, sich auszuschalten, wodurch die Source des Transistors P4 und dadurch der Ausgangsknoten OUT elektrisch von dem Stromversorgungsknoten VDD entkoppelt wird.
  • Der Vorladungskreis 400 wird dadurch so konfiguriert, dass während des Betriebes der logische „high“-Zustand an einem der Eingangsknoten C1 und C2 veranlasst, dass der Ausgangsknoten OUT von dem Stromversorgungsknoten VDD entkoppelt wird, und der logische „low“-Zustand an beiden Eingangsknoten C1 und C2 veranlasst, dass der Ausgangsknoten OUT elektrisch mit dem Stromversorgungsknoten VDD gekoppelt wird.
  • Durch die oben besprochene Konfiguration ist der Vorladungskreis 400 in der Lage, die Nutzeffekte zu realisieren, die oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurden.
  • 5 ist ein Kurvendiagramm von Speicherschaltkreis-Betriebsparametern gemäß einigen Ausführungsformen. 5 zeigt nicht-einschränkende Beispiele von Datensignalen GDT und GDB, Aktivierungssignalen BLEQB_UP und BLEQB_DN, Schreibleitungssignale WB und WT, die jeweils oben mit Bezug auf 1 besprochen wurden, und zwei Bitleitungsspannungen BL und BLB. Die Bitleitungsspannungen BL und BLB repräsentieren nicht-einschränkende Beispiele von Spannungspegeln auf einem Paar von Bitleitungspaaren BL[n]/BLB[n], die oben mit Bezug auf 1 besprochen wurden.
  • Ein Intervall ab einer Zeit t1 bis zu einer Zeit T2 repräsentiert eine erste Schreiboperation, in der ein Daten-Bit in eine ausgewählte Speicherzelle 116 in dem Segment 110U, das dem Bitleitungspaar BL[n]/BLB[n] entspricht, geschrieben wird. Ein Intervall ab einer Zeit t3 bis zu einer Zeit t4 repräsentiert eine zweite Schreiboperation, in der die ausgewählte Speicherzelle 116 maskiert wird. Zeitpunkte und Steuerung der verschiedenen Signale während der Schreiboperationen basieren auf einem oder mehreren Signalen, wie zum Beispiel einem Taktsignal oder einem Maskenaktivierungssignal, die aus Gründen der besseren Übersichtlichkeit nicht dargestellt sind.
  • Vor der Zeit t1 ist jedes der Datensignale GDT und GDB auf dem logischen „low“-Zustand. Bei Zeit t1, dem Beginn der ersten Schreiboperation, geht ein Datensignal GDT von dem logischen „low“-Zustand zu dem logischen „high“-Zustand über, und das Datensignal GDB bleibt auf dem logischen „low“-Zustand, wobei die unterschiedlichen logischen Zustände das Daten-Bit darstellen. In einer komplementären Schreiboperation (nicht dargestellt) wird ein komplementäres Daten-Bit durch das Datensignal GDB, das von dem logischen „low“-Zustand zu dem logischen „high“-Zustand übergeht, und das Datensignal GDT, das auf dem logischen „low“-Zustand bleibt, dargestellt.
  • Bei Zeit T2, dem Ende der ersten Schreiboperation, geht ein Datensignal GDT von dem logischen „high“-Zustand zurück zu dem logischen „low“-Zustand über, und das Datensignal GDB bleibt auf dem logischen „low“-Zustand.
  • Von Zeit t3 bis Zeit t4 bleibt jedes der Datensignale GDT und GDB auf dem logischen „low“-Zustand, was der ausgewählten Speicherzelle 116 entspricht, die in der zweiten Schreiboperation maskiert wurde.
  • Von Zeit t1 bis Zeit T2 wechselt ein Aktivierungssignal BLEQB_UP von dem logischen „low“-Zustand zu dem logischen „high“-Zustand und zurück zu dem logischen „low“-Zustand, was der Speicherzelle 116 in dem Segment 110U entspricht, die in der ersten Schreiboperation ausgewählt wurde. Ein Aktivierungssignal BLEQB_DN bleibt auf dem logischen „low“-Zustand, weil eine Speicherzelle 116 in dem Segment 110D nicht in der ersten Schreiboperation ausgewählt wurde.
  • Von Zeit t3 bis Zeit t4 wechselt das Aktivierungssignal BLEQB_UP von dem logischen „low“-Zustand zu dem logischen „high“-Zustand und zurück zu dem logischen „low“-Zustand, was der Speicherzelle 116 in dem Segment 110U entspricht, die in der zweiten Schreiboperation ausgewählt wurde, während das Aktivierungssignal BLEQB_DN auf dem logischen „low“-Zustand bleibt, weil eine Speicherzelle 116 in dem Segment 110D nicht in der zweiten Schreiboperation ausgewählt wurde.
  • In dem in 5 dargestellten nicht-einschränkenden Beispiel entspricht ein Aktivierungssignal BLEQB_UP oder BLEQB_DN, das den logischen „low“-Zustand hat, einem bestimmten Bitleitungsvorlader 114, der aktiviert wird, um ein entsprechendes Bitleitungspaar BL[n]/BLB[n] auf den Versorgungsspannungspegel zu laden. Ein Aktivierungssignal BLEQB_UP oder BLEQB_DN, das den logischen „high“-Zustand hat, entspricht dem Bitleitungsvorlader 114, der deaktiviert wurde.
  • Der Bitleitungsvorlader 114, der der ausgewählten Speicherzelle 116 entspricht, wird darum sowohl während der ersten als auch der zweiten Schreiboperationen auf der Basis, dass das Aktivierungssignal BLEQB_UP in den logischen „high“-Zustand wechselt, deaktiviert, und wird anderenfalls aktiviert, um das Bitleitungspaar BL[n]/BLB[n], das der ausgewählten Speicherzelle 116 entspricht, auf den Versorgungsspannungspegel zu laden. Jede der Bitleitungsspannungen BL und BLB wird dadurch vor der Zeit t1, von Zeit T2 bis Zeit t3, und nach der Zeit t4 auf den logischen „high“-Zustand geladen.
  • In dem in 5 dargestellten nicht-einschränkenden Beispiel entsprechen beide Aktivierungssignale BLEQB_UP und BLEQB_DN, die den logischen „low“-Zustand haben, einem bestimmten Vorladungskreis 124, der den Versorgungsspannungspegel an einen entsprechenden Ausgangsknoten ausgibt. Eines oder beide der Aktivierungssignale BLEQB_UP oder BLEQB_DN, die den logischen „high“-Zustand haben, entsprechen dem bestimmten Vorladungskreis 124, der den entsprechenden Ausgangsknoten floatet.
  • Die Vorladungskreise 124 der Schreibleitungsschaltkreise 120T und 120B floaten darum jeweilige Schreibleitungen WLT und WLB während der ersten und zweiten Schreiboperationen und geben den Versorgungsspannungspegel an jeweilige Schreibleitungen WLT und WLB vor der Zeit t1, von Zeit T2 bis Zeit t3, und nach der Zeit t4 aus.
  • Sowohl während der ersten als auch der zweiten Schreiboperation wird, auf der Basis der Auswahl der Speicherzelle 116, das Bitleitungspaar BL[n]/BLB[n] elektrisch mit jeweiligen Schreibleitungen WLT und WLB gekoppelt. Weil der Bitleitungsvorlader 114, der der ausgewählten Speicherzelle 116 entspricht, deaktiviert ist und die Schreibleitungsschaltkreise 120T und 120B jeweilige Schreibleitungen WLT und WLB floaten, entsprechen die Schreibleitungssignale WT und WB jeweiligen Bitleitungsspannungen BL und BLB während der ersten und zweiten Schreiboperationen.
  • Während der ersten Schreiboperation, von Zeit t1 bis Zeit T2, wechseln das Schreibleitungssignal WB und die Bitleitungsspannung BLB von dem logischen „high“-Zustand zu dem logischen „low“-Zustand und zurück zu dem logischen „high“-Zustand, was der Treiberschaltung 122 des Schreibleitungsschaltkreises 120B entspricht, die in Reaktion auf das Empfangen des logischen „high“-Zustands des Datensignals GDT und des logischen „low“-Zustands des Datensignals GDB den Referenzspannungspegel an die Schreibleitung WLB ausgibt.
  • Während der ersten Schreiboperation, von Zeit t1 bis Zeit T2, bleiben das Schreibleitungssignal WT und die Bitleitungsspannung BL auf dem logischen „high“-Zustand, was der Treiberschaltung 122 des Schreibleitungsschaltkreises 120T entspricht, die in Reaktion auf das Empfangen des logischen „low“-Zustands des Datensignals GDB und des logischen „high“-Zustands des Datensignals GDT den Versorgungsspannungspegel an die Schreibleitung WLT ausgibt.
  • Während der zweiten Schreiboperation, von Zeit t3 bis Zeit t4, weil der Bitleitungsvorlader 114, der der ausgewählten Speicherzelle 116 entspricht, deaktiviert wird und jede der Schreibleitungen WLT und WLB mit Bezug auf die Schreibleitungsschaltkreise 120T und 120B floatet, werden die Schreibleitungssignale WT und WB und die Bitleitungsspannungen BL und BLB durch die logischen Zustände gesteuert, die während der ersten Schreiboperation in der ausgewählten Speicherzelle 116 gespeichert werden.
  • Weil das Schreibleitungssignal WT und die Bitleitungsspannung BL den logischen „high“-Zustand in der ausgewählten Speicherzelle 116 während der ersten Schreiboperation speichern, veranlasst die ausgewählte Speicherzelle 116, dass das Schreibleitungssignal WT und die Bitleitungsspannung BL während der zweiten Schreiboperation auf dem logischen „high“-Zustand bleiben.
  • Weil das Schreibleitungssignal WB und die Bitleitungsspannung BLB veranlassen, dass der logische „low“-Zustand während der ersten Schreiboperation in der ausgewählten Speicherzelle 116 gespeichert wird, veranlasst die ausgewählte Speicherzelle 116, dass das Schreibleitungssignal WB und die Bitleitungsspannung BLB sich während der zweiten Schreiboperation in Richtung des logischen „low“-Zustands bewegen. Wenn die ausgewählte Speicherzelle das Schreibleitungssignal WB und die Bitleitungsspannung BLB veranlasst, sich in Richtung des logischen „low“-Zustands zu bewegen, so wird dies auch als eine Dummy-Leseoperation bezeichnet.
  • Die Raten, mit denen sich das Schreibleitungssignal WB und die Bitleitungsspannung BLB in Richtung des logischen „low“-Zustands bewegen, basieren auf einer Stromansteuerungskapazität der ausgewählten Speicherzelle 116 und auf den Werten des verteilten parasitischen Widerstands und der Kapazität der Schreibleitung WLB und der Bitleitung BLB und des Auswahlschaltkreises 112, der der ausgewählten Speicherzelle 116 entspricht.
  • In der in 5 dargestellten Ausführungsform, weil die Bitleitung BLB[n] zwischen der entsprechenden ausgewählten Speicherzelle 116 und der Schreibleitung WLB liegt, veranlassen die Werte des verteilten parasitischen Widerstands und der Kapazität die ausgewählte Speicherzelle 116, die Bitleitungsspannung BLB schneller in Richtung des logischen „low“-Zustands zu bewegen als die Schreibleitung WLB.
  • 6 ist ein Flussdiagramm eines Verfahrens 600 des Floatens einer Datenleitung gemäß einer oder mehreren Ausführungsformen. Das Verfahren 600 kann mit einem Speicherschaltkreis verwendet werden, zum Beispiel dem Speicherschaltkreis 100, der oben mit Bezug auf 1 besprochen wurde.
  • Die Abfolge, in der die Operationen des Verfahrens 600 in 6 dargestellt sind, dient nur der Veranschaulichung; die Operationen des Verfahrens 600 können auch in anderen Reihenfolgen ausgeführt werden, als es in 6 dargestellt ist. In einigen Ausführungsformen werden Operationen zusätzlich zu denen, die in 6 dargestellt sind, vor, zwischen, während und/oder nach den in 6 dargestellten Operationen ausgeführt. In einigen Ausführungsformen sind die Operationen des Verfahrens 600 eine Teilmenge von Operationen eines Verfahrens zum Betreiben eines Speicherschaltkreises.
  • Bei Operation 610 wird in einigen Ausführungsformen eine Datenleitung mit einem Stromversorgungsknoten unter Verwendung eines Vorladeschaltkreises gekoppelt. Der Stromversorgungsknoten hat einen Versorgungsspannungspegel, und das Koppeln der Datenleitung mit dem Stromversorgungsknoten veranlasst, dass die Datenleitung den Versorgungsspannungspegel hat.
  • In einigen Ausführungsformen ist mindestens einer der Stromversorgungsknoten ein Stromversorgungsknoten von mehreren Stromversorgungsknoten, die Datenleitung ist eine Datenleitung von mehreren Datenleitungen, oder der Vorladeschaltkreis ist ein Vorladeschaltkreis von mehreren Vorladeschaltkreisen, und das Koppeln der Datenleitung mit dem Stromversorgungsknoten enthält mindestens eines von Folgendem: Koppeln mehr als einer Datenleitung der mehreren Datenleitungen, Koppeln mit mehr als einem Stromversorgungsknoten der mehreren Stromversorgungsknoten, und Verwenden mehr als eines Vorladeschaltkreises der mehreren Vorladeschaltkreise.
  • Der Vorladeschaltkreis koppelt die Datenleitung mit dem Stromversorgungsknoten in Reaktion auf einen oder mehrere logische Zustände eines Steuersignals oder mehrerer Steuersignale. In verschiedenen Ausführungsformen ist mindestens eines des Steuersignals oder der mehreren Steuersignale ein Aktivierungssignal, und ein Bitleitungsvorlader des Speicherschaltkreises reagiert auf das Aktivierungssignal durch Vorladen eines Bitleitungspaares, das dem Vorladeschaltkreis zugeordnet ist. In einigen Ausführungsformen ist ein Steuersignal ein Signal, das von einem Aktivierungssignal getrennt ist und auf einem oder mehreren Aktivierungssignalen basiert.
  • In einigen Ausführungsformen ändern das eine oder die mehreren Steuersignale logische Zustände in Reaktion auf das Ende einer Schreiboperation in einer oder mehreren Speicherzellen, die dem Vorladeschaltkreis zugeordnet sind. In einigen Ausführungsformen enthält die Schreiboperation das Schreiben von Daten-Bits in jede von einer oder mehreren Speicherzellen und das Maskieren des Schreibens von Daten-Bits in jede von einer oder mehreren anderen Speicherzellen.
  • In einigen Ausführungsformen enthält das Koppeln der Datenleitung mit dem Stromversorgungsknoten das Koppeln der Schreibleitung WLB oder WLT mit dem Stromversorgungsknoten VDD unter Verwendung des Vorladungskreises 124, die jeweils oben mit Bezug auf 1 besprochen wurden.
  • In einigen Ausführungsformen enthält das Koppeln der Datenleitung mit dem Stromversorgungsknoten die Verwendung einer Schaltvorrichtung. In einigen Ausführungsformen enthält das Koppeln der Datenleitung mit dem Stromversorgungsknoten die Verwendung eines oder beider der Transistoren P4 und P5 des Vorladeschaltkreises 400, der oben mit Bezug auf 4 besprochen wurde.
  • Bei Operation 620 wird in einigen Ausführungsformen die Datenleitung von dem Stromversorgungsknoten unter Verwendung des Vorladeschaltkreises entkoppelt. Das Entkoppeln der Datenleitung von dem Stromversorgungsknoten wird durch Umkehren der Operation 610 für jede der oben besprochenen Ausführungsformen ausgeführt und enthält, dass der Vorladeschaltkreis eine hohe Ausgangimpedanz mit Bezug auf die Datenleitung hat.
  • Der Vorladeschaltkreis entkoppelt die Datenleitung von dem Stromversorgungsknoten in Reaktion darauf, dass ein oder mehrere logische Zustände des einen oder der mehreren Steuersignale von dem einen oder den mehreren logischen Zuständen, die veranlassen, dass der Vorladeschaltkreis die Datenleitung mit dem Stromversorgungsknoten koppelt, verschieden sind. In einigen Ausführungsformen ändern das eine oder die mehreren Steuersignale ihre logischen Zustände in Reaktion auf den Beginn einer Schreiboperation in der einen oder den mehreren Speicherzellen, die dem Vorladeschaltkreis zugeordnet sind. In einigen Ausführungsformen enthält die Schreiboperation das Schreiben von Daten-Bits in jede von einer oder mehreren Speicherzellen und das Maskieren des Schreibens von Daten-Bits in jede von einer oder mehreren anderen Speicherzellen.
  • Das Entkoppeln der Datenleitung von dem Stromversorgungsknoten wird so ausgeführt, dass die Datenleitung von dem Stromversorgungsknoten unter Verwendung des Vorladeschaltkreises gleichzeitig mit den Operationen 630, 640 und - in einigen Ausführungsformen - 660 entkoppelt wird, was jeweils unten besprochen wird.
  • Bei Operation 630 wird ein erstes Datensignal an einem ersten Eingangsknoten einer Treiberschaltung empfangen, die mit der Datenleitung, dem Stromversorgungsknoten und einem Referenzknoten gekoppelt ist, und ein zweites Datensignal wird an einem zweiten Eingangsknoten der Treiberschaltung empfangen. Die ersten und die zweiten Datensignale sind, die generiert wird durch den der Speicherschaltkreis und haben logische Zustände die entspricht einem einer Schreiboperation, in der Schreiben einen Daten-Bit zu einer Speicherzelle, die zugeordnet ist dem die Treiberschaltung maskiert wird.
  • In verschiedenen Ausführungsformen generiert der Speicherschaltkreis in der maskierten Schreiboperation die ersten und zweiten Datensignale, die jeweils den logischen „low“-Zustand haben, die jeweils den logischen „high“-Zustand haben, wobei das erste Datensignal den logischen „low“-Zustand hat und das zweite Datensignal den logischen „high“-Zustand hat oder das erste Datensignal den logischen „high“-Zustand hat und das zweite Datensignal den logischen „low“-Zustand hat.
  • In einigen Ausführungsformen enthält das Empfangen der ersten und zweiten Datensignale das Empfangen der ersten und zweiten Datensignale an jeweiligen Eingangsknoten D1 und D2 des Schreibleitungsschaltkreises 120B oder 120T, was oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurde.
  • In einigen Ausführungsformen enthält das Empfangen der ersten und zweiten Datensignale das Empfangen des ersten Datensignals mit dem Schreibtreiber 210 und des zweiten Datensignals mit dem Unterbrechungsschaltkreis 220, der oben mit Bezug auf die Treiberschaltung 200 und 2 besprochen wurde. In einigen Ausführungsformen enthält das Empfangen der ersten und zweiten Datensignale das Empfangen des ersten Datensignals mit dem Schreibtreiber 210 und dem NOR-Gate NOR1 und das Empfangen des zweiten Datensignals mit dem NOR-Gate NOR1, was oben mit Bezug auf die Treiberschaltung 300 und 3 besprochen wurde.
  • Bei Operation 640 wird - in Reaktion auf das erste Datensignal und das zweite Datensignal - die Treiberschaltung dafür verwendet, die Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten zu entkoppeln. Das Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten enthält, dass die Treiberschaltung eine hohe Ausgangimpedanz mit Bezug auf die Datenleitung hat.
  • Die Treiberschaltung entkoppelt die Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten in Reaktion darauf, dass die ersten und zweiten Datensignale die logischen Zustände haben, die der Schreiboperation entsprechen, in der das Schreiben des Daten-Bits in die Speicherzelle, die der Treiberschaltung zugeordnet ist, maskiert wird.
  • In einigen Ausführungsformen enthält das Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten unter Verwendung des Schreibleitungsschaltkreises 120B oder 120T das Entkoppeln der Schreibleitung WLB oder WLT von dem Stromversorgungsknoten VDD und dem Referenzknoten VSS, was oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurde.
  • In einigen Ausführungsformen enthält die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten das Entkoppeln der Datenleitung von dem Stromversorgungsknoten in Reaktion auf das zweite Datensignal. In einigen Ausführungsformen enthält die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten das Entkoppeln des Schreibtreibers 210 von dem Stromversorgungsknoten VDD unter Verwendung des Unterbrechungsschaltkreises 220, was oben mit Bezug auf die Treiberschaltung 200 und 2 besprochen wurde.
  • In einigen Ausführungsformen enthält die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Referenzknoten, dass die Treiberschaltung auf das erste Datensignal reagiert. In einigen Ausführungsformen enthält die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Referenzknoten das Ausschalten des Transistors N1 in Reaktion auf das erste Datensignal, das an dem Eingangsknoten D1 empfangen wird, was oben mit Bezug auf die Treiberschaltungen 200 und 300 und die 1 und 2 besprochen wurde.
  • In einigen Ausführungsformen enthält die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten das Entkoppeln der Datenleitung von dem Stromversorgungsknoten in Reaktion auf die ersten und zweiten Datensignale. In einigen Ausführungsformen enthält die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten das Entkoppeln des Ausgangsknotens OUT von dem Schreibtreiber 210 unter Verwendung des NOR-Gate NOR1 und des Transistors P3, was oben mit Bezug auf die Treiberschaltung 300 und 3 besprochen wurde.
  • Bei Operation 650, in einigen Ausführungsformen Betriebes 610 wird wiederholt und die Datenleitung wird gekoppelt mit der den Stromversorgungsknoten unter Verwendung des Vorladeschaltkreises.
  • Bei Operation 660 wird in einigen Ausführungsformen die Treiberschaltung dafür verwendet, ein Schreibleitungssignal auszugeben, das einen Versorgungsspannungspegel oder einen Referenzspannungspegel auf der Datenleitung hat. Das Ausgeben des Schreibleitungssignals, das den Versorgungsspannungspegel hat, enthält das Ausgeben des Versorgungsspannungspegels, der an dem Stromversorgungsknoten anliegt, und das Ausgeben des Schreibleitungssignals, das den Referenzspannungspegel hat, enthält das Ausgeben des Referenzspannungspegels, der an dem Referenzknoten anliegt.
  • Das Ausgeben des Schreibleitungssignals, das den Versorgungsspannungspegel oder den Referenzspannungspegel hat, auf der Datenleitung erfolgt in Reaktion darauf, dass die ersten und zweiten Datensignale logische Zustände haben, die einer Schreiboperation entsprechen, in der das Schreiben eines Daten-Bits in die Speicherzelle, die der Treiberschaltung zugeordnet ist, nicht maskiert ist.
  • In verschiedenen Ausführungsformen generiert der Speicherschaltkreis in der unmaskierten Schreiboperation die ersten und zweiten Datensignale, die jeweils den logischen „low“-Zustand haben, die jeweils den logischen „high“-Zustand haben, wobei das erste Datensignal den logischen „low“-Zustand hat und das zweite Datensignal den logischen „high“-Zustand hat oder das erste Datensignal den logischen „high“-Zustand hat und das zweite Datensignal den logischen „low“-Zustand hat.
  • In verschiedenen Ausführungsformen wird das Ausgeben des Versorgungsspannungspegels oder des Referenzspannungspegels auf der Datenleitung nach der Operation 650 und/oder vor der Operation 610 ausgeführt.
  • Durch Ausführen einiger oder aller Operationen des Verfahrens 600 wird veranlasst, dass eine Datenleitung während einer maskierten Schreiboperation floatet, wodurch die Nutzeffekte erhalten werden, die oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurden.
  • In einigen Ausführungsformen enthält ein Schreibleitungsschaltkreis einen Stromversorgungsknoten, der dafür konfiguriert ist, einen Versorgungsspannungspegel zu haben, einen Referenzknoten, der dafür konfiguriert ist, einen Referenzspannungspegel zu haben, einen ersten Eingangsknoten, der dafür konfiguriert ist, ein erstes Datensignal zu empfangen, einen zweiten Eingangsknoten, der dafür konfiguriert ist, ein zweites Datensignal zu empfangen, einen dritten Eingangsknoten, der dafür konfiguriert ist, ein Steuersignal zu empfangen, und einen Ausgangsknoten. Der Schreibleitungsschaltkreis ist dafür konfiguriert, in Reaktion auf das erste Datensignal, das zweite Datensignal und das Steuersignal, entweder den Versorgungsspannungspegel oder den Referenzspannungspegel an dem Ausgangsknoten auszugeben oder den Ausgangsknoten zu floaten. In einigen Ausführungsformen, wenn das erste Datensignal und das zweite Datensignal den gleichen logischen Zustand haben, ist der Schreibleitungsschaltkreis dafür konfiguriert, den Ausgangsknoten zu floaten, und wenn das erste Datensignal und das zweite Datensignal verschiedene logische Zustände haben, so ist der Schreibleitungsschaltkreis dafür konfiguriert, den Versorgungsspannungspegel oder den Referenzspannungspegel an dem Ausgangsknoten auszugeben. In einigen Ausführungsformen ist der gleiche logische Zustand ein logischer „low“-Zustand. In einigen Ausführungsformen enthält der Schreibleitungsschaltkreis des Weiteren einen Inverter, der auf das erste Datensignal anspricht, und eine Schaltvorrichtung, die mit dem Inverter gekoppelt ist, und der Schreibleitungsschaltkreis ist dafür konfiguriert, den Ausgangsknoten zu floaten, indem die Schaltvorrichtung in Reaktion auf das zweite Datensignal geöffnet wird. In einigen Ausführungsformen ist die Schaltvorrichtung zwischen dem Inverter und dem Stromversorgungsknoten gekoppelt. In einigen Ausführungsformen ist die Schaltvorrichtung zwischen dem Inverter und dem Ausgangsknoten gekoppelt. In einigen Ausführungsformen enthält der Schreibleitungsschaltkreis des Weiteren eine erste Schaltvorrichtung, die zwischen dem Stromversorgungsknoten und dem Ausgangsknoten gekoppelt ist, wobei die erste Schaltvorrichtung dafür konfiguriert ist, den Ausgangsknoten mit dem Stromversorgungsknoten in Reaktion auf das Steuersignal zu koppeln. In einigen Ausführungsformen ist das Steuersignal ein erstes Steuersignal von mehreren Steuersignalen, und der Schreibleitungsschaltkreis enthält des Weiteren einen vierten Eingangsknoten, der dafür konfiguriert ist, ein zweites Steuersignal der mehreren Steuersignale zu empfangen, und eine zweite Schaltvorrichtung in Reihe mit der ersten Schaltvorrichtung, wobei die zweite Schaltvorrichtung dafür konfiguriert ist, den Ausgangsknoten mit dem Stromversorgungsknoten in Reaktion auf das zweite Steuersignal der mehreren Steuersignale zu koppeln. In einigen Ausführungsformen ist der Schreibleitungsschaltkreis Teil eines Speichermakros, das ein Speichersegment umfasst, das dafür konfiguriert ist, ein Vorladungssignal zu empfangen, und das Steuersignal basiert auf dem Vorladungssignal.
  • In einigen Ausführungsformen enthält ein Schaltkreis einen Schreibtreiber, der mit einem Segment eines Arrays von Speicherzellen gekoppelt ist, wobei der Schreibtreiber dafür konfiguriert ist, ein erstes Datensignal an einem erstem Eingangsknoten zu empfangen und ein Schreibleitungssignal auf einer Datenleitung in Reaktion auf das erste Datensignal zu generieren, und einen Unterbrechungsschaltkreis, der zwischen dem Schreibtreiber und einem Stromversorgungsknoten gekoppelt ist und dafür konfiguriert ist, einen Versorgungsspannungspegel zu haben, wobei der Unterbrechungsschaltkreis dafür konfiguriert ist, ein zweites Datensignal an einem zweiten Eingangsknoten zu empfangen und den Schreibtreiber von dem Stromversorgungsknoten in Reaktion auf das zweite Datensignal zu entkoppeln. In einigen Ausführungsformen ist der Schreibtreiber dafür konfiguriert, die Datenleitung zu floaten, wenn der Schreibtreiber von dem Stromversorgungsknoten entkoppelt ist und das erste Datensignal einen ersten logischen Zustand hat. In einigen Ausführungsformen ist der Schreibtreiber dafür konfiguriert, das Schreibleitungssignal zu generieren, das einen logischen „low“-Zustand hat, wenn der Schreibtreiber von dem Stromversorgungsknoten entkoppelt ist und das erste Datensignal einen logischen „high“-Zustand hat. In einigen Ausführungsformen enthält der Schaltkreis des Weiteren einen Vorladungskreis, der zwischen der Datenleitung und dem Stromversorgungsknoten gekoppelt ist, wobei der Vorladungskreis dafür konfiguriert ist, die Datenleitung in Reaktion auf ein Steuersignal auf den Versorgungsspannungspegel zu laden. In einigen Ausführungsformen enthält der Vorladungskreis einen ersten PMOS-Transistor in Reihe mit einem zweiten PMOS-Transistor, ein Gate des ersten PMOS-Transistors ist dafür konfiguriert, das Steuersignal zu empfangen, das dem Segment des Arrays von Speicherzellen entspricht, und ein Gate des zweiten PMOS-Transistors ist dafür konfiguriert, ein anderes Steuersignal zu empfangen, das einem anderen Segment des Arrays von Speicherzellen entspricht. In einigen Ausführungsformen enthält der Schreibtreiber einen Inverter. In einigen Ausführungsformen enthält der Unterbrechungsschaltkreis einen PMOS-Transistor.
  • In einigen Ausführungsformen enthält ein Verfahren zum Floaten einer Datenleitung Folgendes: Empfangen eines ersten Datensignals an einem ersten Eingangsknoten einer Treiberschaltung, die mit der Datenleitung, einem Stromversorgungsknoten und einem Referenzknoten gekoppelt ist, Empfangen eines zweiten Datensignals an einem zweiten Eingangsknoten der Treiberschaltung, und, in Reaktion auf das erste Datensignal und das zweite Datensignal, Verwenden der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten. In einigen Ausführungsformen enthält das Empfangen des ersten Datensignals an dem ersten Eingangsknoten das Empfangen des ersten Datensignals mit einem Schreibtreiber, das Empfangen des zweiten Datensignals an dem zweiten Eingangsknoten enthält das Empfangen des zweiten Datensignals mit einem Unterbrechungsschaltkreis, der zwischen dem Schreibtreiber und dem Stromversorgungsknoten gekoppelt ist, und das Verwenden der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten enthält das Entkoppeln des Schreibtreibers von dem Stromversorgungsknoten. In einigen Ausführungsformen erfolgt das Entkoppeln der Datenleitung von dem Referenzknoten in Reaktion darauf, dass das erste Datensignal einen ersten logische Zustand hat, und das Entkoppeln des Schreibtreibers von dem Stromversorgungsknoten erfolgt in Reaktion darauf, dass das zweite Datensignal den ersten logischen Zustand hat. In einigen Ausführungsformen enthält das Verfahren des Weiteren die Verwendung eines Vorladeschaltkreises zum Koppeln der Datenleitung mit dem Stromversorgungsknoten vor der Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten und zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten gleichzeitig mit der Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Schreibleitungsschaltkreis, der Folgendes umfasst: einen Stromversorgungsknoten, der dafür konfiguriert ist, einen Versorgungsspannungspegel zu haben; einen Referenzknoten, der dafür konfiguriert ist, einen Referenzspannungspegel zu haben; einen ersten Eingangsknoten, der dafür konfiguriert ist, ein erstes Datensignal zu empfangen; einen zweiten Eingangsknoten, der dafür konfiguriert ist, ein zweites Datensignal zu empfangen; einen dritten Eingangsknoten, der dafür konfiguriert ist, ein Steuersignal zu empfangen; und einen Ausgangsknoten, wobei der Schreibleitungsschaltkreis dafür konfiguriert ist, in Reaktion auf das erste Datensignal, das zweite Datensignal und das Steuersignal entweder: den Versorgungsspannungspegel oder den Referenzspannungspegel an dem Ausgangsknoten auszugeben, oder den Ausgangsknoten zu floaten.
  3. Schreibleitungsschaltkreis nach Anspruch 1, wobei, wenn das erste Datensignal und das zweite Datensignal den gleichen logischen Zustand haben, der Schreibleitungsschaltkreis dafür konfiguriert ist, den Ausgangsknoten zu floaten, und wenn das erste Datensignal und das zweite Datensignal verschiedene logische Zustände haben, der Schreibleitungsschaltkreis dafür konfiguriert ist, den Versorgungsspannungspegel oder den Referenzspannungspegel an dem Ausgangsknoten auszugeben.
  4. Schreibleitungsschaltkreis nach Anspruch 2, wobei der gleiche logische Zustand ein logischer „low“-Zustand ist.
  5. Schreibleitungsschaltkreis nach Anspruch 1, wobei der Schreibleitungsschaltkreis des Weiteren Folgendes umfasst: einen Inverter, der auf das erste Datensignal anspricht; und eine Schaltvorrichtung, die mit dem Inverter gekoppelt ist, und der Schreibleitungsschaltkreis dafür konfiguriert ist, den Ausgangsknoten zu floaten, indem die Schaltvorrichtung in Reaktion auf das zweite Datensignal geöffnet wird.
  6. Schreibleitungsschaltkreis nach Anspruch 4, wobei die Schaltvorrichtung zwischen dem Inverter und dem Stromversorgungsknoten gekoppelt ist.
  7. Schreibleitungsschaltkreis nach Anspruch 4, wobei die Schaltvorrichtung zwischen dem Inverter und dem Ausgangsknoten gekoppelt ist.
  8. Schreibleitungsschaltkreis nach Anspruch 1, wobei der Schreibleitungsschaltkreis des Weiteren eine erste Schaltvorrichtung umfasst, die zwischen dem Stromversorgungsknoten und dem Ausgangsknoten gekoppelt ist, wobei die erste Schaltvorrichtung dafür konfiguriert ist, den Ausgangsknoten mit dem Stromversorgungsknoten in Reaktion auf das Steuersignal zu koppeln.
  9. Schreibleitungsschaltkreis nach Anspruch 7, wobei das Steuersignal ein erstes Steuersignal von mehreren Steuersignalen ist, und der Schreibleitungsschaltkreis des Weiteren Folgendes umfasst: einen vierten Eingangsknoten, der dafür konfiguriert ist, ein zweites Steuersignal der mehreren Steuersignale zu empfangen; und eine zweite Schaltvorrichtung in Reihe mit der ersten Schaltvorrichtung, wobei die zweite Schaltvorrichtung dafür konfiguriert ist, den Ausgangsknoten mit dem Stromversorgungsknoten in Reaktion auf das zweite Steuersignal der mehreren Steuersignale zu koppeln.
  10. Schreibleitungsschaltkreis nach Anspruch 1, wobei der Schreibleitungsschaltkreis Teil eines Speichermakros ist, das ein Speichersegment umfasst, das dafür konfiguriert ist, ein Vorladungssignal zu empfangen, und das Steuersignal auf dem Vorladungssignal basiert.
  11. Schaltkreis, der Folgendes umfasst: einen Schreibtreiber, der mit einem Segment eines Arrays von Speicherzellen gekoppelt ist, wobei der Schreibtreiber dafür konfiguriert ist, ein erstes Datensignal an einem erstem Eingangsknoten zu empfangen und in Reaktion auf das erste Datensignal ein Schreibleitungssignal auf einer Datenleitung zu generieren; und einen Unterbrechungsschaltkreis, der zwischen dem Schreibtreiber und einem Stromversorgungsknoten gekoppelt ist und dafür konfiguriert ist, einen Versorgungsspannungspegel zu haben, wobei der Unterbrechungsschaltkreis dafür konfiguriert ist, ein zweites Datensignal an einem zweiten Eingangsknoten zu empfangen und den Schreibtreiber von dem Stromversorgungsknoten in Reaktion auf das zweite Datensignal zu entkoppeln.
  12. Schaltkreis nach Anspruch 10, wobei der Schreibtreiber dafür konfiguriert ist, die Datenleitung zu floaten, wenn der Schreibtreiber von dem Stromversorgungsknoten entkoppelt ist und das erste Datensignal einen ersten logische Zustand hat.
  13. Schaltkreis nach Anspruch 10, wobei der Schreibtreiber dafür konfiguriert ist, das Schreibleitungssignal zu generieren, das einen logischen „low“-Zustand hat, wenn der Schreibtreiber von dem Stromversorgungsknoten entkoppelt ist und das erste Datensignal einen logischen „high“-Zustand hat.
  14. Schaltkreis nach Anspruch 10, der des Weiteren einen Vorladungskreis umfasst, der zwischen der Datenleitung und dem Stromversorgungsknoten gekoppelt ist, wobei der Vorladungskreis dafür konfiguriert ist, die Datenleitung in Reaktion auf ein Steuersignal auf den Versorgungsspannungspegel zu laden.
  15. Schaltkreis nach Anspruch 13, wobei der Vorladungskreis einen ersten PMOS-Transistor in Reihe mit einem zweiten PMOS-Transistor umfasst, ein Gate des ersten PMOS-Transistors dafür konfiguriert ist, das Steuersignal zu empfangen, das dem Segment des Arrays von Speicherzellen entspricht, und ein Gate des zweiten PMOS-Transistors dafür konfiguriert ist, ein anderes Steuersignal zu empfangen, das einem anderen Segment des Arrays von Speicherzellen entspricht.
  16. Schaltkreis nach Anspruch 10, wobei der Schreibtreiber einen Inverter umfasst.
  17. Schaltkreis nach Anspruch 10, wobei der Unterbrechungsschaltkreis einen PMOS-Transistor umfasst.
  18. Verfahren zum Floaten einer Datenleitung, wobei das Verfahren Folgendes umfasst: Empfangen eines ersten Datensignals an einem ersten Eingangsknoten einer Treiberschaltung, die mit der Datenleitung, einem Stromversorgungsknoten und einem Referenzknoten gekoppelt ist; Empfangen eines zweiten Datensignals an einem zweiten Eingangsknoten der Treiberschaltung; und in Reaktion auf das erste Datensignal und das zweite Datensignal, Verwenden der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten.
  19. Verfahren nach Anspruch 17, wobei das Empfangen des ersten Datensignals an dem ersten Eingangsknoten das Empfangen des ersten Datensignals mit einem Schreibtreiber umfasst, das Empfangen des zweiten Datensignals an dem zweiten Eingangsknoten das Empfangen des zweiten Datensignals mit einem Unterbrechungsschaltkreis umfasst, der zwischen dem Schreibtreiber und dem Stromversorgungsknoten gekoppelt ist, und die Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten das Entkoppeln des Schreibtreibers von dem Stromversorgungsknoten umfasst.
  20. Verfahren nach Anspruch 18, wobei das Entkoppeln der Datenleitung von dem Referenzknoten in Reaktion darauf erfolgt, dass das erste Datensignal einen ersten logische Zustand hat, und das Entkoppeln des Schreibtreibers von dem Stromversorgungsknoten in Reaktion darauf erfolgt, dass das zweite Datensignal den ersten logischen Zustand hat.
  21. Verfahren nach Anspruch 17, das des Weiteren die Verwendung eines Vorladeschaltkreises umfasst zum: Koppeln der Datenleitung mit dem Stromversorgungsknoten vor der Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten; und Entkoppeln der Datenleitung von dem Stromversorgungsknoten gleichzeitig mit der Verwendung der Treiberschaltung zum Entkoppeln der Datenleitung von dem Stromversorgungsknoten und dem Referenzknoten.
DE102018131161.3A 2018-06-28 2018-12-06 Floatende datenleitungsschaltkreise und verfahren Pending DE102018131161A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862691599P 2018-06-28 2018-06-28
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