JP2014026702A - 半導体装置 - Google Patents

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Abstract

【課題】連続する書き込み動作間の消費電流及び書き込みマージンの低下を抑制しつつ、メイン入出力線対を高速に電源電位にプリチャージする半導体装置を提供する。
【解決手段】半導体装置は、信号入出力線対と、信号入出力線対の間に接続され、複数の第１のトランジスタを含む第１のプリチャージ回路と、信号入出力線対の間に接続され、複数の第２のトランジスタを含む第２のプリチャージ回路と、を備える。さらに、複数の第２のトランジスタのそれぞれは、第１のトランジスタのそれぞれよりも電流駆動能力が低い。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、メイン入出力線をプリチャージするプリチャージ回路を備える半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、メイン入出力線を所定の電圧にプリチャージするプリチャージ回路が用いられる。
特許文献１において、メイン入出力線（グローバルデータライン）を１／２コア電位又は１／２電源電位にプリチャージする半導体メモリが開示されている。特許文献１が開示する半導体メモリは、バーストライト動作が繰り返される場合に、メイン入出力線のプリチャージ電位が、１／２コア電位又は１／２電源電位よりも上昇又は低下することを抑制するために、グローバルデータライン間に、２つのプリチャージ部を備える。
特開２００３−１５１２７６号公報
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
近年、データアンプ回路及びライトアンプ回路の省面積化及び低消費電力化を実現するために、種々のプリチャージ回路及びその制御が検討されている。例えば、読み出し動作時には、メイン入出力線を電源電位にプリチャージする一方で、連続する書き込み動作（バーストライト）間は、メイン入出力線を１／２電源電位に保持し、連続する一連の書き込み動作の終了時にメイン入出力線を電源電位にプリチャージする半導体装置（半導体メモリ）が検討されている。より具体的には、連続する書き込み動作の間は、互いに相補の関係にあるメイン入出力線対を互いに導通（イコライズ）するのみで、メイン入出力線対をプリチャージ電源（電源電位）に接続しない。一方、一連の書き込み動作の終了時には、メイン入出力線対の間を互いに導通させると共に、メイン入出力線対をプリチャージ電源にも接続する。
このような半導体装置では、連続する書き込み動作間のメイン入出力線対は、フローティング状態にある。そのため、例えば、メイン入出力線対に接続された素子等に電流リークが存在する場合、その後の書き込み動作時における書き込みマージンが不足する恐れがある。特に、ライトアンプ回路のハイレベル書き込み時の能力を、ロウレベル書き込み時の能力よりも低くしている場合に、メイン入出力線の電位が１／２電源電位よりも低下すると、次の書き込み動作時に、ライトアンプ回路の能力不足が原因となってハイレベルを書き込むことができない恐れがある。
なお、特許文献１は、読み出し動作時及び書き込み動作時のいずれにおいてもグローバルデータライン（メイン入出力線）を１／２電源電位にプリチャージする半導体メモリを開示するのみである。即ち、特許文献１が開示する半導体メモリは、プリチャージ回路の電源として、１／２電源電位を用いる構成であるため、特許文献１に記載の構成では、連続する一連の書き込み動作が終了したときにグローバルデータラインを電源電位にプリチャージすることができない。
本発明の第１の視点によれば、信号入出力線対と、前記信号入出力線対の間に接続され、複数の第１のトランジスタを含む第１のプリチャージ回路と、前記信号入出力線対の間に接続され、複数の第２のトランジスタを含む第２のプリチャージ回路と、を備え、前記複数の第２のトランジスタのそれぞれは、前記第１のトランジスタのそれぞれよりも電流駆動能力が低い半導体装置が提供される。
本発明の第２の視点によれば、第１及び第２の信号入出力線と、第１の主電極が前記第１の信号入出力線に接続され、第２の主電極が所定電位を供給する電源線に接続された第１の第１導電型トランジスタと、第３の主電極が前記第２の信号入出力線に接続され、第４の主電極が前記電源線に接続された第２の第１導電型トランジスタと、を含んで構成される第１のプリチャージ回路と、第５の主電極が前記電源線に接続され、第６の主電極が前記第１の信号入出力線に接続された第１の第２導電型トランジスタと、第７の主電極が前記電源線に接続され、第８の主電極が前記第２の信号入出力線に接続された第２の第２導電型トランジスタと、を含んで構成される第２のプリチャージ回路と、前記第１及び第２の第１導電型トランジスタの制御電極に第１の制御信号を、前記第１及び第２の第２導電型トランジスタの制御電極に第２の制御信号を、それぞれ供給する制御回路と、を備え、前記第１及び第２の第１導電型トランジスタのそれぞれのチャネル幅は、前記第１及び第２の第２導電型トランジスタのそれぞれのチャネル幅よりも長く、前記制御回路は、データのライト動作が連続する場合には、連続するライト動作間、前記第１の制御信号を非活性化すると共に、前記第２の制御信号を活性化する半導体装置が提供される。
本発明の各視点によれば、連続する書き込み動作間の消費電流及び書き込みマージンの低下を抑制しつつ、メイン入出力線対を高速に電源電位にプリチャージする半導体装置が、提供される。
第１の実施形態に係る半導体装置１に含まれるアンプ＆バッファ回路ＭＡＷＢ０の回路構成の一例を示す図である。 第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。 メモリセルアレイ４０及びセンスアンプ５０と、アンプ＆バッファ部６０との接続の一例を示す図である。 メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣの構成の一例を示す図である。 半導体装置１の動作の概略の一例を示す波形図である。 ライトコマンドが連続して供給された場合の波形の一例を示す図である。 リードコマンドが連続して供給された場合の波形の一例を示す図である。 ライトコマンドの供給後、リードコマンドが供給された場合の波形の一例を示す図である。
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
図２は、本実施形態に係る半導体装置１の全体構成の一例を示す図である。
半導体装置１は、制御ロジック１０と、ロウデコーダ＆タイミング信号発生回路２０と、カラムデコーダ＆タイミング信号発生回路３０と、メモリセルアレイ４０と、センスアンプ５０と、アンプ＆バッファ部６０と、データ入出力部７０と、を含んで構成されている。
制御ロジック１０は、外部から供給されるコマンドを受け取り、各種の内部信号を生成する。具体的には、制御ロジック１０は、外部からアクティブコマンドが供給されると内部アクティブコマンド信号ＩＡＣＴ及びカラム系内部アクティブ信号ＣＲＡＣＴＢを生成する。
さらに、制御ロジック１０は、外部からリードコマンドが供給されると内部リードコマンド信号ＩＲＤを、外部からライトコマンドが供給されると内部ライトコマンド信号ＩＷＲＴを、それぞれ生成する。内部アクティブコマンド信号ＩＡＣＴはロウデコーダ＆タイミング信号発生回路２０に出力される。カラム系内部アクティブ信号ＣＲＡＣＴＢ、内部リードコマンド信号ＩＲＤ及び内部ライトコマンド信号ＩＷＲＴは、カラムデコーダ＆タイミング信号発生回路３０に出力される。
内部アクティブコマンド信号ＩＡＣＴは、外部からプリチャージコマンドが供給されるまで活性レベルのハイレベルを保持する。カラム系内部アクティブ信号ＣＲＡＣＴＢは、アクティブコマンドに応じて活性レベルのロウレベルに遷移し、プリチャージコマンドの供給に応じて非活性レベルのハイレベルに遷移する。
ロウデコーダ＆タイミング信号発生回路２０は、内部アクティブコマンド信号ＩＡＣＴに応じて、アドレス信号ＡＤＤをロウアドレスとして受け取る。ロウデコーダ＆タイミング信号発生回路２０は、内部アクティブコマンド信号ＩＡＣＴとロウアドレスとに応じて、各種ロウ系の制御信号を出力する。具体的には、ワード線選択信号ＷＬＳをメモリセルアレイ４０に出力し、スイッチ制御信号Ｓ１〜Ｓｋ（但し、ｋは１以上の整数）をセンスアンプ５０に出力する。
カラムデコーダ＆タイミング信号発生回路３０は、カラム系内部アクティブ信号ＣＲＡＣＴＢに応じて活性化する。カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤが供給された場合に、内部リードコマンド信号ＩＲＤに応じてアドレス信号ＡＤＤをカラムアドレスとして受け取る。さらに、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤとカラムアドレスとに応じて、各種カラム系の制御信号を出力する。具体的には、メイン入出力線イコライズ指示信号ＣＦＩＯＢと、ライトイネーブル信号ＣＷＡＥと、バーストライトステータス信号ＣＷＢＵＳＴと、リードイネーブル信号ＲＥと、メインアンプ接続信号ＴＧＢと、メインアンプイコライズ信号ＭＡＥＱＢと、をアンプ＆バッファ部６０に出力する。
カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤに応じて、リードイネーブル信号ＲＥ及びメインアンプ接続信号ＴＧＢを活性レベルのハイレベルとする。また、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤに応じて、メインアンプイコライズ信号ＭＡＥＱＢを、所定の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。
さらに、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤに応じて、メイン入出力線イコライズ指示信号ＣＦＩＯＢを活性レベルのロウレベルとする。メイン入出力線イコライズ指示信号ＣＦＩＯＢは、リード動作の終了時にメイン入出力線対のイコライズの実行を、アンプ＆バッファ部６０に指示する信号である。バーストライトステータス信号ＣＷＢＵＳＴ及びライトイネーブル信号ＣＷＡＥは、共に非活性レベル（ロウレベル）のまま維持される。
カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴに応じてアドレス信号ＡＤＤをカラムアドレスとして受け取る。カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴ及びカラムアドレスに応じて、ライトイネーブル信号ＣＷＡＥを出力する。
バーストライトステータス信号ＣＷＢＵＳＴは、バーストライト動作の実施を示す信号である。具体的には、カラム系内部アクティブ信号ＣＲＡＣＴＢが活性化した後、最初に供給された内部ライトコマンド信号ＩＷＲＴに応じて活性化され、一度活性化された後は、カラム系内部アクティブ信号ＣＲＡＣＴＢが非活性化される、又は、リードコマンドが供給されるまで、活性レベルのハイレベルを維持する信号である。一方、メイン入出力線イコライズ指示信号ＣＦＩＯＢ、リードイネーブル信号ＲＥ、メインアンプ接続信号ＴＧＢ及びメインアンプイコライズ信号ＭＡＥＱＢは、内部ライトコマンド信号ＩＷＲＴに応じては論理レベルが変更になることはない。
メモリセルアレイ４０には、複数のワード線ＷＬと複数のビット線ＢＬと、それぞれのワード線ＷＬとビット線ＢＬとの交点に設けられた複数のメモリセルＭＣが含まれている。また、センスアンプ５０には、複数のセンスアンプ部が含まれている。なお、図２には、一本のワード線ＷＬ、一本のビット線ＢＬ及び１個のメモリセルＭＣに限り図示しているが、実際には、これらのワード線ＷＬ等は複数存在する。
アンプ＆バッファ部６０には、複数のプリチャージ＆イコライズ回路ＰＥと、複数のメインアンプＭＡと、複数のライトバッファ回路ＷＢと、メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣが含まれている。これらの回路のついての詳細は後述する。
データ入出力部７０は、外部からライトコマンドが供給された場合、つまり、ライト動作時には、データ端子ＤＱに供給されたライトデータを、リードライトバスＲＷＢＵＳを介してアンプ＆バッファ部６０に供給する。外部からリードコマンドが供給された場合、つまり、リード動作時には、アンプ＆バッファ部６０からリードライトバスＲＷＢＵＳを介して供給されるリードデータをデータ端子ＤＱに供給する。
次に、メモリセルアレイ４０及びセンスアンプ５０と、アンプ＆バッファ部６０との接続について説明する。
図３は、メモリセルアレイ４０及びセンスアンプ５０と、アンプ＆バッファ部６０との接続の一例を示す図である。
メモリセルアレイ４０は、複数のサブアレイＳＡＲＹを含む。センスアンプ５０は、複数のセンスアンプ部ＳＡＡを含む。
それぞれのセンスアンプ部ＳＡＡは、ローカル入出力線対（ＬＩＯＴ、ＬＩＯＢ）を介して、入出力スイッチＩＯＳＷに接続されている。また、それぞれの入出力スイッチＩＯＳＷは、ローカル入出力線対（ＬＩＯＴ、ＬＩＯＢ）とメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）との間に接続され、スイッチ制御信号Ｓ１〜Ｓｋに応じて、ローカル入出力線対（ＬＩＯＴ、ＬＩＯＢ）とメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）との接続を切り替える。
ここで、図３のＸ方向に一列に並べられた複数のサブアレイＳＡＲＹは、アクティブコマンドにより同時に活性化される。これらＸ方向に一列に並べられたサブアレイを、まとめてメモリマットと呼ぶこともある。図３には、ｋ個のメモリマットを有する例を記載している。これらｋ個のメモリマットには、スイッチ制御信号Ｓ１〜Ｓｋが供給される。ｋ個のメモリマットのうち、いずれのメモリマットを活性化させるかは、ロウアドレスの一部により指定される。
図３には、複数のメイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）〜（ＭＩＯＴｎ、ＭＩＯＢｎ）と、複数のローカル入出力線対（ＬＩＯＴ０、ＬＩＯＢ０）〜（ＬＩＯＴｎ、ＬＩＯＢ０）と、が記載されている（ｎは正の整数、以下同じ）。複数のメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）は、それぞれ入出力スイッチＩＯＳＷを介して、複数のローカル入出力線対（ＬＩＯＴ、ＭＩＯＢ）に接続される。
上述のしたとおり、アンプ＆バッファ部６０には、複数のプリチャージ＆イコライズ回路ＰＥと、複数のメインアンプＭＡと、複数のライトバッファ回路ＷＢが含まれている。また、プリチャージ＆イコライズ回路ＰＥ、メインアンプＭＡ、ライトバッファ回路ＷＢで１組のアンプ＆バッファ回路ＭＡＷＢを構成する。図３には、アンプ＆バッファ回路ＭＡＷＢ０〜ＭＡＷＢｎを記載している。
それぞれのメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）には、プリチャージ＆イコライズ回路ＰＥ、ライトバッファ回路ＷＢ及びメインアンプＭＡが接続されている。さらに、アンプ＆バッファ部６０には、メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣが含まれている。
図４は、メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣの構成の一例を示す図である。メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣは、メイン入出力線イコライズ指示信号ＣＦＩＯＢと、ライトイネーブル信号ＣＷＡＥと、バーストライトステータス信号ＣＷＢＵＳＴと、を受け付け、メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３を生成する。
メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣは、否定論理和回路ＮＯＲ０１と、インバータ回路ＩＮＶ０１と、否定論理積回路ＮＡＮＤ０１と、を含んで構成されている。
メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣは、メイン入出力線イコライズ指示信号ＣＦＩＯＢが活性レベル（ロウレベル）及びライトイネーブル信号ＣＷＡＥが非活性レベル（ロウレベル）の際に、メイン入出力線イコライズ信号ＭＥＱ３を活性レベルのハイレベルとする。一方、メイン入出力線イコライズ指示信号ＣＦＩＯＢが非活性レベル（ハイレベル）又はライトイネーブル信号ＣＷＡＥが活性レベル（ハイレベル）の際に、メイン入出力線イコライズ信号ＭＥＱ３を非活性レベルのロウレベルとする。
メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣは、メイン入出力線イコライズ信号ＭＥＱ３又はバーストライトステータス信号ＣＷＢＵＳＴを反転した信号のいずれか一方がハイレベルの際に、メイン入出力線イコライズ信号ＭＥＱ２Ｂを非活性レベルのハイレベルとする。一方、メイン入出力線イコライズ信号ＭＥＱ３及びバーストライトステータス信号ＣＷＢＵＳＴを反転した信号が共にハイレベルの際に、メイン入出力線イコライズ信号ＭＥＱ２Ｂを活性レベルのロウレベルとする。メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３は共に、プリチャージ＆イコライズ回路ＰＥに供給される。
続いて、アンプ＆バッファ回路ＭＡＷＢ０を例にとり、その内部構成及び動作を説明する。なお、他のアンプ＆バッファ回路ＭＡＷＢの構成及び動作については、アンプ＆バッファ回路ＭＡＷＢ０と同様のため、説明を省略する。
プリチャージ＆イコライズ回路ＰＥ０は、メイン入出力線イコライズ信号生成回路ＭＩＯＥＱＳＣが生成するメイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３に応じて、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を短絡すると共に、電位ＶＩＯに接続することで、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）の電位を実質的に電位ＶＩＯと同じにする。なお、電位ＶＩＯは、アンプ＆バッファ部６０が動作する際の電源電圧に等しい。
ライトバッファ回路ＷＢ０は、ライトイネーブル信号ＣＷＡＥに応じて、リードライトバスＲＷＢＵＳ０から供給されるライトデータに応じた論理レベルにメイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を駆動する。
メインアンプＭＡ０は、メインアンプ接続信号ＴＧＢに応じて、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）と接続される。具体的には、メインアンプＭＡ０は、ライト動作時に、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）から切り離され、リード動作時に、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）と接続される。さらに、リードイネーブル信号ＲＥに応じて、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）から供給されるリードデータに応じた論理レベルにリードライトバスＲＷＢＵＳ０を駆動する。
続いて、アンプ＆バッファ回路ＭＡＷＢ０に含まれる各回路について説明する。
図１は、アンプ＆バッファ回路ＭＡＷＢ０の回路構成の一例を示す図である。メインアンプＭＡ０は、２つのトランスファーゲートＴＧＴ０及びＴＧＢ０と、メインアンプ回路ＭＡＣ０と、メインアンプイコライズ回路ＭＡＥＱ０と、を含んで構成されている。
トランスファーゲートＴＧ０Ｔ及びＴＧ０Ｂは、メインアンプ接続信号ＴＧＢが活性レベルのロウレベルをとると、導通状態となり、メインアンプ回路ＭＡＣ０の２つの入力ノードＭＡＴ０及びＭＡＢ０を、それぞれ、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）に接続する。なお、メインアンプ接続信号ＴＧＢは、インバータ回路ＩＮＶ０２により論理反転されて、トランスファーゲートＴＧ０Ｔ及びＴＧ０Ｂの一端に供給される。
メインアンプ回路ＭＡＣ０は、３つのＮチャネル型ＭＯＳトランジスタＮ０１〜Ｎ０３と、２つのＰチャネル型ＭＯＳトランジスタＰ０１及びＰ０２と、から構成されている。メインアンプ回路ＭＡＣ０は、リードイネーブル信号ＲＥが活性レベルのハイレベルをとると、自身の２つの入力ノードＭＡＴ０及びＭＡＢ０の電位差を増幅し、入力ノードＭＡＴ０と共通の出力ノードを介して、増幅された電位差に応じて、リードライトバスＲＷＢＵＳ０を駆動する。メインアンプ回路ＭＡＣ０の出力ノードとリードライトバスＲＷＢＵＳ０は、２つのインバータ回路ＩＮＶ０３及びＩＮＶ０４を介して接続される。
なお、本実施形態に係る半導体装置１では、インバータ回路ＩＮＶ０３がリードライトバスＲＷＢＵＳ０を駆動する能力を、データ入出力部７０のデータ入力回路がリードライトバスＲＷＢＵＳ０を駆動する能力よりも低くすることで、ライトデータが壊れることを防止している。このように、インバータ回路ＩＮＶ０３とデータ入力回路との駆動能力のバランスを考慮することに代えて、リードライトバスＲＷＢＵＳ０のアンプ＆バッファ部６０側の一部をライトバッファ回路ＷＢ０に接続されるライトバスＷＢＵＳ０とメインアンプ回路ＭＡＣ０に接続されるリードバスＲＢＵＳ０とに分岐し、分岐部に中継回路を配置してライト動作時にはライトバスＷＢＵＳ０とリードライトバスＲＷＢＵＳ０とを選択的に接続し、一方、リード動作時には、リードバスＲＢＵＳ０をリードライトバスＲＷＢＵＳ０に選択的に接続することで、ライトデータが壊れることを防止する構成とすることもできる。
メインアンプイコライズ回路ＭＡＥＱ０は、３つのＰチャネル型ＭＯＳトランジスタＰ０３〜Ｐ０５から構成されている。メインアンプイコライズ回路ＭＡＥＱ０は、メインアンプイコライズ信号ＭＡＥＱＢが活性レベルのロウレベルをとると、メインアンプ回路ＭＡＣ０の２つの入力ノードＭＡＴ０及びＭＡＢ０を短絡すると共に、電位ＶＩＯに接続し、メインアンプ回路ＭＡＣ０の２つの入力ノードＭＡＴ０及びＭＡＢ０を実質的に電位ＶＩＯに等しくする。
ライトバッファ回路ＷＢ０は、２つのＮチャネル型ＭＯＳトランジスタＮ０４及びＮ０５と、２つのＰチャネル型ＭＯＳトランジスタＰ０６及びＰ０７と、２つの否定論理積回路ＮＡＮＤ０２及びＮＡＮＤ０３と、２つのインバータ回路ＩＮＶ０５及びＩＮＶ０６から構成されている。なお、否定論理積回路ＮＡＮＤ０２の入力の一端には、リードライトバスＲＷＢＵＳ０を論理反転した信号が入力される。
上述のとおり、ライトバッファ回路ＷＢ０は、ライトイネーブル信号ＣＷＡＥに応じて、リードライトバスＲＷＢＵＳ０から供給されるライトデータに応じた論理レベルにメイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を駆動する。なお、ライトバッファ回路ＷＢ０に含まれるＰチャネル型ＭＯＳトランジスタの電流駆動能力は、Ｎチャネル型ＭＯＳトランジスタの電流駆動能力よりも低く設定されている。このことにより、ライトバッファ回路ＷＢ０の省面積化を実現する。そのため、ライトバッファ回路ＷＢ０は、ロウレベルの書き込みよりも、ハイレベル書き込みの方が、能力が弱く、よりマージンが必要な構成にある。ただし、本実施形態に係る半導体装置１に使用するライトバッファ回路は、このような構成に限定されるものではない。
プリチャージ＆イコライズ回路ＰＥ０は、第１のプリチャージ回路ＰＲＥＣ０１と、第２のプリチャージ回路ＰＲＥＣ０２と、イコライズ回路ＥＱＣと、インバータ回路ＩＮＶ０７と、を含んで構成される。
第１のプリチャージ回路ＰＲＥＣ０１は、Ｐチャネル型ＭＯＳトランジスタＰ０８及びＰ０９を含んで構成される。第２のプリチャージ回路ＰＲＥＣ０２は、Ｎチャネル型ＭＯＳトランジスタＮ０６及びＮ０７を含んで構成される。イコライズ回路ＥＱＣは、トランスファーゲートを含んで構成される。イコライズ回路ＥＱＣは、メイン入出力線イコライズ信号ＭＥＱ３が活性レベルのハイレベルをとると、導通状態となり、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を短絡する。なお、メイン入出力線イコライズ信号ＭＥＱ３は、インバータ回路ＩＮＶ０７により論理反転されて、イコライズ回路ＥＱＣに含まれるトランスファーゲートの一端に供給される。
第２のプリチャージ回路ＰＲＥＣ０２は、メイン入出力線イコライズ信号ＭＥＱ３に応じて、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）をプリチャージする。第１のプリチャージ回路ＰＲＥＣ０１は、メイン入出力線イコライズ信号ＭＥＱ２Ｂに応じて、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）をプリチャージする。
第１のプリチャージ回路ＰＲＥＣ０１の活性化時の電流駆動能力は、第２のプリチャージ回路ＰＲＥＣ０２の活性時の電流駆動能力よりも大きくなるように設定される。
第１のプリチャージ回路ＰＲＥＣ０１は、複数のＰチャネル型ＭＯＳトランジスタにより構成されているため、第１のプリチャージ回路ＰＲＥＣ０１が活性化されるとメイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を電位ＶＩＯと実質的に等しい電位にする（電位ＶＩＯにプリチャージする）。
一方、第２のプリチャージ回路ＰＲＥＣ０２は、複数のＮチャネル型ＭＯＳトランジスタにより構成されているため、第２のプリチャージ回路ＰＲＥＣ０２が活性化されても、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を電位ＶＩＯにまで上昇させることはできない。第２のプリチャージ回路ＰＲＥＣ０２は、電位ＶＩＯ（メイン入出力線イコライズ信号ＭＥＱ３のハイレベル）−Ｖｎｔｈ（Ｎチャネル型ＭＯＳトランジスタＮ０６及びＮ０７の閾値電圧）の電位までメイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を上昇させるに留まる。
バーストライト動作時における各ライト動作間では、イコライズ回路ＥＱＣと第２のプリチャージ回路ＰＲＥＣ０２とが活性化され、第１のプリチャージ回路ＰＲＥＣ０１は、非活性となるように、メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３は制御される。第２のプリチャージ回路ＰＲＥＣ０２を活性化することで、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）が第２のプリチャージ回路ＰＲＥＣ０２を介して電位ＶＩＯに接続される。そのため、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）に接続するローカル入出力線対（ＬＩＯＴ０、ＬＩＯＢ０）等に電流リークが発生し、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）の電位が低下するような場合であっても、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）は第２のプリチャージ回路ＰＲＥＣ０２を通じて電位ＶＩＯに接続されているため、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）の電位を１／２電位ＶＩＯよりは高い電位に保つことができる。
その結果、本実施形態に係る半導体装置１のライトバッファ回路ＷＢ０のように、ハイレベル書き込みの能力がロウレベル書き込みの能力よりも低く設定されていたとしても、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）の電位を１／２電位ＶＩＯよりも高い電位に維持できるので、次の書き込み動作時のマージンが低下することはない。
さらに、第２のプリチャージ回路ＰＲＥＣ０２に含まれるＮチャネル型ＭＯＳトランジスタの電流駆動能力は、第１のプリチャージ回路ＰＲＥＣ０１に含まれるＰチャネル型ＭＯＳトランジスタよりも低く設定されているため、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）の電位が急激に上昇することはなく、１／２電位ＶＩＯの近辺に留まる。
また、バーストライト動作の終了時には、第２のプリチャージ回路ＰＲＥＣ０２に加えて、第１のプリチャージ回路ＰＲＥＣ０１を活性化するようにメイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３は制御される。その結果、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を電位ＶＩＯに高速にプリチャージすることができる。
ここで、プリチャージ＆イコライズ回路ＰＥ０を構成する各トランジスタのチャネル幅（Ｗサイズ）について説明する。なお、プリチャージ＆イコライズ回路ＰＥ０を構成する各トランジスタのチャネル長（Ｌサイズ）は、いずれも実質的に同一とする。
第２のプリチャージ回路ＰＲＥＣ０２を構成するＮチャネル型ＭＯＳトランジスタのチャネル幅は、設計基準で許容される最小のチャネル幅であることが好ましい。一方、第１のプリチャージ回路ＰＲＥＣ０１を構成するＰチャネル型ＭＯＳトランジスタのチャネル幅は、少なくとも設計基準で許容される最小のチャネル幅よりも長く（Ｗサイズが大きく）、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）のイコライズに必要なスピードやプリチャージ電位の許容範囲に応じて、決定されることが好ましい。より具体的には、半導体装置１の設計時に行われるシミュレーション結果を考慮し、第１のプリチャージ回路ＰＲＥＣ０１を構成するＰチャネル型ＭＯＳトランジスタのチャネル幅を適宜調整することが好ましい。
以上の関係を踏まえると、プリチャージ＆イコライズ回路ＰＥ０を構成する各トランジスタのチャネル幅を以下のようにすることができる。Ｎチャネル型ＭＯＳトランジスタＮ０１及びＮ０２のチャネル幅は、０．６μｍとする。Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のチャネル幅は、１２μｍとする。プリチャージ＆イコライズ回路ＰＥ０を構成するトランスファーゲートのＮチャネル型ＭＯＳトランジスタのチャネル幅は８μｍ、Ｐチャネル型ＭＯＳトランジスタのチャネル幅は１６μｍとする。
但し、このような数値はあくまで一例であり、本実施形態に係る半導体装置１では、第１のプリチャージ回路ＰＲＥＣ０１及び第２のプリチャージ回路ＰＲＥＣ０２の活性化時の電流駆動能力の値が上述の関係を満たしていれば、それぞれのプリチャージ回路に含まれるトランジスタのチャネル幅はどのような大きさであってもよい。
次に、半導体装置１の動作について説明する。
図５は、半導体装置１の動作の概略の一例を示す波形図である。
図５において、外部からアクティブコマンドＡＣＴが供給されると、制御ロジック１０が内部アクティブコマンド信号ＩＡＣＴを非活性レベルのロウレベルから活性レベルのハイレベルに遷移させ、内部アクティブコマンド信号ＩＡＣＴを活性レベルのハイレベルに維持する。
その後、ロウデコーダ＆タイミング信号発生回路２０が、アクティブコマンドＡＣＴと共に供給されたロウアドレスにより指定されたワード線ＷＬを活性レベル（選択レベル）のハイレベルに遷移させる（ワード線選択信号ＷＬＳを活性レベルのハイレベルとする）。また、アクティブコマンドＡＣＴの供給に伴って、制御ロジック１０は、カラム系内部アクティブ信号ＣＲＡＣＴＢを非活性レベルのハイレベルから活性レベルのロウレベルに遷移させる。
外部からライトコマンドＷＲＴ１が供給されると、カラムデコーダ＆タイミング信号発生回路３０は、バーストライトステータス信号ＣＷＢＵＳＴを非活性レベルのロウレベルから活性レベルのハイレベルに遷移させる。なお、ライトコマンドＷＲＴ１に続いて、ライトコマンドＷＲＴ２が供給されても、カラムデコーダ＆タイミング信号発生回路３０は、バーストライトステータス信号ＣＷＢＵＳＴをハイレベルに維持する。
外部からリードコマンドＲＤ１及びＲＤ２が供給された場合には、カラムデコーダ＆タイミング信号発生回路３０は、メイン入出力線イコライズ指示信号ＣＦＩＯＢを非活性レベルであるハイレベルに遷移させ、リード動作終了時に、活性レベルであるロウレベルに遷移させる。その結果、リードコマンドＲＤ１及びＲＤ２に応じたリード動作の終了後に、毎回、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズが実施される。つまり、メイン入出力線イコライズ指示信号ＣＦＩＯＢがロウレベルに遷移することで、メイン入出力線イコライズ信号ＭＥＱ３は活性レベルのハイレベルに遷移する。同時に、バーストライトステータス信号ＣＷＢＵＳＴはリードコマンドＲＤ１に応じて非活性レベルのロウレベルに遷移するため、メイン入出力線イコライズ信号ＭＥＱ２Ｂも活性レベルのロウレベルに遷移する。即ち、メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３が共に活性化し、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズが実施される。
その後、外部からプリチャージコマンドＰＲＥが供給されると、制御ロジック１０が内部アクティブコマンド信号ＩＡＣＴを活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる。内部アクティブコマンド信号ＩＡＣＴがハイレベルからロウレベルに遷移することに応じて、ロウデコーダ＆タイミング信号発生回路２０が、活性レベル（選択レベル）のハイレベルになっていたワード線ＷＬを非活性レベルのロウレベルに遷移させる。また、プリチャージコマンドＰＲＥの供給に応じて、制御ロジック１０は、カラム系内部アクティブ信号ＣＲＡＣＴＢを非活性レベルのハイレベルに遷移させる。
次に、ライト動作の詳細について説明する。
図６は、ライトコマンドが連続して供給された場合の波形の一例を示す図である。
図６において、外部からライトコマンドＷＲＴ１、ＷＲＴ２及びＷＲＴ３が、時間ｔＣＣＤのインターバルで連続して供給されている。
図６では、外部からアクティブコマンドＡＣＴが供給され、ロウアドレスにより複数のメモリマットのうち特定のメモリマットが指定され、さらに指定されたメモリマットの中のロウアドレスにより指定されたワード線ＷＬが選択的に活性化され、選択されたワード線ＷＬに対応する入出力スイッチＩＯＳＷが導通状態となった後の動作波形を示す。
外部からライトコマンドＷＲＴ１が供給されると、制御ロジック１０は、所定の遅延時間経過後、内部ライトコマンド信号ＩＷＲＴを発生する。ライトコマンドＷＲＴ１の発行からＣＷＬ（ＣＡＳライトレイテンシ）経過後に、外部からライトデータＷＲＩＴＥ ＤＡＴＡ１が供給される。
ライトデータＷＲＩＴＥ ＤＡＴＡ１は、データ入出力部７０を介してリードライトバスＲＷＢＵＳ０に転送される。
制御ロジック１０で発生された内部ライトコマンド信号ＩＷＲＴに応じて、カラムデコーダ＆タイミング信号発生回路３０がライトイネーブル信号ＣＷＡＥとバーストライトステータス信号ＣＷＢＵＳＴを活性レベルのハイレベルとする（時刻Ｔ０１）。
カラムデコーダ＆タイミング信号発生回路３０で活性化されたライトイネーブル信号ＣＷＡＥに応じて、アンプ＆バッファ回路ＭＡＷＢに含まれるライトバッファ回路ＷＢが活性化され、リードライトバスＲＷＢＵＳ０上のライトデータＷＲＩＴＥ ＤＡＴＡ１の論理レベルに応じてメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）及びローカル入出力線対（ＬＩＯＴ、ＬＩＯＢ）が駆動される。ライトデータＷＲＩＴＥ ＤＡＴＡ１の論理レベルに応じて駆動されたローカル入出力線対（ＬＩＯＴ、ＬＩＯＢ）は、センスアンプ部ＳＡＡ、ビット線ＢＬを介してメモリセルＭＣに接続され、所定のメモリセルＭＣにライトデータＷＲＩＴＥ ＤＡＴＡ１が書き込まれる。
一方、ライトイネーブル信号ＣＷＡＥの活性化に応じて、メイン入出力線イコライズ信号ＭＥＱ３は非活性レベルのロウレベルに遷移する（時刻Ｔ０１）。さらに、メイン入出力線イコライズ信号ＭＥＱ３がロウレベルに遷移することで、メイン入出力線イコライズ信号ＭＥＱ２Ｂも非活性レベルのハイレベルに遷移する。従って、ライト動作中（時刻Ｔ０１〜Ｔ０２）は、第１のプリチャージ回路ＰＲＥＣ０１、第２のプリチャージ回路ＰＲＥＣ０２及びイコライズ回路ＥＱＣは、いずれも非活性状態である。
その後、ライト動作が終了すると、カラムデコーダ＆タイミング信号発生回路３０は、ライトイネーブル信号ＣＷＡＥを非活性レベルのロウレベルに遷移させる（時刻Ｔ０２）。ライトイネーブル信号ＣＷＡＥを非活性レベルがロウレベルに遷移することに応じて、メイン入出力線イコライズ信号ＭＥＱ３は活性レベルのハイレベルに遷移する。一方、メイン入出力線イコライズ信号ＭＥＱ２Ｂは非活性レベルのハイレベルを維持する。
その結果、第２のプリチャージ回路ＰＲＥＣ０２及びイコライズ回路ＥＱＣは共に活性化するが、第１のプリチャージ回路ＰＲＥＣ０１は非活性状態を維持する。
ライトコマンドＷＲＴ２及びＷＲＴ３についても、上記と同様の動作を実施する。しかし、カラムアドレスが更新されるため、異なるメモリセルＭＣにライトデータが書き込まれることになる。なお、ライトコマンドＷＲＴ３に応じた書き込みにおいて、ライトデータＷＲＩＴＥ ＤＡＴＡ３は、ライトデータＷＲＩＴＥ ＤＡＴＡ１及びＷＲＩＴＥ ＤＡＴＡ２から反転している（時刻Ｔ０３〜Ｔ０４）。
ライトコマンドＷＲＴ３の発行からｔＣＣＤ経過後に、次のライトコマンドＷＲＴが供給されない（図６では、ノンオペレーションコマンドが供給）ため、制御ロジック１０は、内部ライトコマンド信号ＩＷＲＴを生成しない。さらに、プリチャージコマンドＰＲＥが外部から供給されることに応じて、制御ロジック１０は、カラム系内部アクティブ信号ＣＲＡＣＴＢを非活性レベルのハイレベルに遷移させる（時刻Ｔ０５）。
バーストライトステータス信号ＣＷＢＵＳＴは、ライトコマンドＷＲＴ１に対応した内部ライトコマンド信号ＩＷＲＴの発生に応じて活性化している。バーストライトステータス信号ＣＷＢＵＳＴは、一度活性化されているので、ライトコマンドＷＲＴ２及びＷＲＴ３が、ｔＣＣＤのインターバルで、連続して入力されても、その論理レベルを変更することはない（活性レベルを維持する）。しかし、プリチャージコマンドＰＲＥが外部から供給され、カラム系内部アクティブ信号ＣＲＡＣＴＢが非活性レベルのハイレベルに遷移したことに応じて、バーストライトステータス信号ＣＷＢＵＳＴは非活性レベルのロウレベルに遷移する（時刻Ｔ０５）。
時刻Ｔ０５において、バーストライトステータス信号ＣＷＢＵＳＴが非活性レベルのロウレベルに遷移するので、メイン入出力線イコライズ信号ＭＥＱ２Ｂは、非活性レベルのハイレベルから活性レベルのロウレベルに遷移する。つまり、ライトコマンドＷＲＴ３に応じたライト動作終了後には、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）は、第１のプリチャージ回路ＰＲＥＣ０１及び第２のプリチャージ回路ＰＲＥＣ０２によるイコライズが実施される。
次に、半導体装置１のリード動作の詳細について説明する。
図７は、リードコマンドが連続して供給された場合の波形の一例を示す図である。
図７においては、外部からリードコマンドＲＤ１、ＲＤ２及びＲＤ３が、時間ｔＣＣＤのインターバルで連続して供給されている。
図７では、外部からアクティブコマンドＡＣＴが供給され、ロウアドレスにより複数のメモリマットのうち特定のメモリマットが指定され、さらに指定されたメモリマットの中のロウアドレスにより指定されたワード線ＷＬが選択的に活性化され、選択されたワード線ＷＬに対応する入出力スイッチＩＯＳＷが導通状態となった後の動作波形を示す。
外部からリードコマンドＲＤ１が供給されると、制御ロジック１０が内部リードコマンド信号ＩＲＤを発生する。制御ロジック１０は、バーストライトステータス信号ＣＷＢＵＳＴは非活性レベルのロウレベルを維持する。
制御ロジック１０で発生された内部リードコマンド信号ＩＲＤに応じて、カラムデコーダ＆タイミング信号発生回路３０が、メインアンプ接続信号ＴＧＢを発生させると共に、メインアンプイコライズ信号ＭＡＥＱＢを活性レベルのロウレベルから非活性レベルのハイレベルへ遷移させる（時刻Ｔ１１）。同時に、カラムデコーダ＆タイミング信号発生回路３０は、メイン入出力線イコライズ指示信号ＣＦＩＯＢを活性レベルのロウレベルから非活性レベルのハイレベルに遷移させる。
メインアンプ接続信号ＴＧＢがロウレベルに遷移することに応じて、メインアンプＭＡは、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）に接続される。また、メインアンプイコライズ信号ＭＡＥＱＢは非活性レベルのハイレベルであるので、イコライズ動作は行わない。メイン入出力線イコライズ指示信号ＣＦＩＯＢは非活性レベルのハイレベルであるため、メイン入出力線イコライズ信号ＭＥＱ３は非活性レベルのロウレベルとなる。メイン入出力線イコライズ信号ＭＥＱ３がロウレベルであるため、メイン入出力線イコライズ信号ＭＥＱ２Ｂも非活性レベルのハイレベルとなる。従って、メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びＭＥＱ３が共に非活性レベルであるため、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズは実施されない。
カラムデコーダ＆タイミング信号発生回路３０で発生されたリードイネーブル信号ＲＥに応じて、メインアンプＭＡは、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）の電位差を増幅する。メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）の電位差は、リードデータに応じた論理レベルとしてリードライトバスＲＷＢＵＳ０を駆動する（時刻Ｔ１２）。
その後、リードコマンドＲＤ１の発行からＣＬ（ＣＡＳリードレイテンシ）経過後に、データ入出力部７０を介して、データ端子ＤＱからリードデータＲＤ ＤＡＴＡ１が出力される。また、リード動作が終了することに応じて、メイン入出力線イコライズ指示信号ＣＦＩＯＢが非活性レベルのハイレベルから活性レベルのロウレベルに遷移する（時刻Ｔ１２）。
メイン入出力線イコライズ指示信号ＣＦＩＯＢが活性レベルのロウレベルに遷移することで、メイン入出力線イコライズ信号ＭＥＱ３は活性レベルのハイレベルに遷移する。メイン入出力線イコライズ信号ＭＥＱ３がハイレベルに遷移することに応じて、メイン入出力線イコライズ信号ＭＥＱ２Ｂも活性レベルのロウレベルに遷移する。従って、第１のプリチャージ回路ＰＲＥＣ０１及び第２のプリチャージ回路ＰＲＥＣ０２により、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズが実施される。さらに、メインアンプイコライズ信号ＭＡＥＱＢが活性レベルのロウレベルに遷移することに応じて、メインアンプＭＡはイコライズを実施する（時刻Ｔ１３）。リードコマンドＲＤ２及びＲＤ３についても、上記と同様の動作を実施する。
このように、リード動作時には、ライト動作時とは異なり各リードコマンドに応じたリード動作の終了のたびに、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）及びメインアンプＭＡのイコライズを実施する。
次に、ライト動作後にリード動作を行う場合の詳細について説明する。
図８は、ライトコマンドの供給後、リードコマンドが供給された場合の波形の一例を示す図である。
図８では、外部からライトコマンドＷＲＴ１〜ＷＲＴ３が供給された後、リードコマンドＲＤ１が供給されている。図８において、ライトコマンドＷＲＴ１〜ＷＲＴ３が連続して供給された際の動作は、図６を用いて説明した動作と相違する点はないので、その説明を省略する。
図８では、ライトコマンドＷＲＴ３を供給してからｔＣＣＤ経過後に、リードコマンドＲＤ１が供給されている。制御ロジック１０は、このリードコマンドＲＤ１の供給を受けて、バーストライトステータス信号ＣＷＢＵＳＴを活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる（時刻Ｔ２３）。その結果、メイン入出力線イコライズ信号ＭＥＱ２Ｂは、活性レベルのロウレベルに遷移する。
一方、メイン入出力線イコライズ信号ＭＥＱ３は、ライトイネーブル信号ＣＷＡＥが非活性レベルのロウレベルに遷移することに応じて、活性レベルのハイレベルに遷移する（時刻Ｔ２２）。即ち、ライトコマンドＷＲＴ３に応じたライト動作終了後には、第１のプリチャージ回路ＰＲＥＣ０１及び第２のプリチャージ回路ＰＲＥＣ０２により、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズが実施される。
リードコマンドＲＤ１によって、制御ロジック１０は内部リードコマンド信号ＩＲＤを発生する（時刻Ｔ２１）。内部リードコマンド信号ＩＲＤを発生した後のリード動作については、図７を用いて説明した動作と相違する点はないので、さらなる説明は省略する。
以上のように、ライトデータを連続して書き込むバーストライト時には、第１のプリチャージ回路ＰＲＥＣ０１を非活性状態とし、第２のプリチャージ回路ＰＲＥＣ０２を活性状態とすることで、消費電流を抑制しつつ連続する書き込み動作間での書き込みマージンの低下を抑制する。また、連続する一連の書き込み動作の終了時には、第１のプリチャージ回路ＰＲＥＣ０１も活性状態とすることで、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）を高速に電位ＶＩＯにプリチャージすることができる。
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。なお、Ｐチャネル型ＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャネル型ＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。
１ 半導体装置
１０ 制御ロジック
２０ ロウデコーダ＆タイミング信号発生回路
３０ カラムデコーダ＆タイミング信号発生回路
４０ メモリセルアレイ
５０ センスアンプ
６０ アンプ＆バッファ部
７０ データ入出力部
ＥＱＣ イコライズ回路
ＩＮＶ０１〜ＩＮＶ０７ インバータ回路
ＩＯＳＷ 入出力スイッチ
ＭＡ、ＭＡ０〜ＭＡｎ メインアンプ
ＭＡＣ０ メインアンプ回路
ＭＡＥＱ０ メインアンプイコライズ回路
ＭＡＷＢ、ＭＡＷＢ０〜ＭＡＷＢｎ アンプ＆バッファ回路
ＭＣ メモリセル
ＰＥ、ＰＥ０〜ＰＥｎ プリチャージ＆イコライズ回路
ＭＩＯＥＱＳＣ メイン入出力線イコライズ信号生成回路
Ｎ０１〜Ｎ０７ Ｎチャネル型ＭＯＳトランジスタ
ＮＡＮＤ０１〜ＮＡＮＤ０３ 否定論理積回路
ＮＯＲ０１ 否定論理和回路
Ｐ０１〜Ｐ０９ Ｐチャネル型ＭＯＳトランジスタ
ＰＲＥＣ０１ 第１のプリチャージ回路
ＰＲＥＣ０２ 第２のプリチャージ回路
ＳＡＡ センスアンプ部
ＳＡＲＹ サブアレイ
ＴＧ０Ｔ、ＴＧ０Ｂ トランスファーゲート
ＷＢ、ＷＢ０〜ＷＢｎ ライトバッファ回路

Claims (9)

  1. 信号入出力線対と、
    前記信号入出力線対の間に接続され、複数の第１のトランジスタを含む第１のプリチャージ回路と、
    前記信号入出力線対の間に接続され、複数の第２のトランジスタを含む第２のプリチャージ回路と、を備え、
    前記複数の第２のトランジスタのそれぞれは、前記第１のトランジスタのそれぞれよりも電流駆動能力が低いことを特徴とする半導体装置。
  2. 前記信号入出力線対の間に接続され、前記信号入出力線対の間を短絡するイコライズ回路を備える請求項１の半導体装置。
  3. データのライト動作が連続する場合には、連続するライト動作間、前記第１のプリチャージ回路を非活性化すると共に、前記第２のプリチャージ回路及び前記イコライズ回路を活性化する制御回路を備える請求項２の半導体装置。
  4. 前記制御回路は、連続するライト動作の終了後、前記第１のプリチャージ回路、前記第２のプリチャージ回路及び前記イコライズ回路を活性化する請求項３の半導体装置。
  5. 前記制御回路は、リード動作の終了後、前記第１のプリチャージ回路、前記第２のプリチャージ回路及び前記イコライズ回路を活性化する請求項３又は４の半導体装置。
  6. 第１及び第２の信号入出力線と、
    第１の主電極が前記第１の信号入出力線に接続され、第２の主電極が所定電位を供給する電源線に接続された第１の第１導電型トランジスタと、
    第３の主電極が前記第２の信号入出力線に接続され、第４の主電極が前記電源線に接続された第２の第１導電型トランジスタと、を含んで構成される第１のプリチャージ回路と、
    第５の主電極が前記電源線に接続され、第６の主電極が前記第１の信号入出力線に接続された第１の第２導電型トランジスタと、
    第７の主電極が前記電源線に接続され、第８の主電極が前記第２の信号入出力線に接続された第２の第２導電型トランジスタと、を含んで構成される第２のプリチャージ回路と、
    前記第１及び第２の第１導電型トランジスタの制御電極に第１の制御信号を、前記第１及び第２の第２導電型トランジスタの制御電極に第２の制御信号を、それぞれ供給する制御回路と、
    を備え、
    前記第１及び第２の第１導電型トランジスタのそれぞれのチャネル幅は、前記第１及び第２の第２導電型トランジスタのそれぞれのチャネル幅よりも長く、
    前記制御回路は、データのライト動作が連続する場合には、連続するライト動作間、前記第１の制御信号を非活性化すると共に、前記第２の制御信号を活性化することを特徴とする半導体装置。
  7. 前記第２の制御信号に応じて、前記第１の信号入出力線と前記第２の信号入出力線を短絡するトランスファーゲートを含んで構成されるイコライズ回路を備える請求項６の半導体装置。
  8. 前記制御回路は、連続するライト動作の終了後、前記第１及び第２の制御信号を活性化する請求項６又は７の半導体装置。
  9. 前記制御回路は、リード動作の終了後、前記第１及び第２の制御信号を活性化する請求項６乃至８のいずれか一項に記載の半導体装置。
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