JP2013008419A - 半導体記憶装置 - Google Patents

Abstract

【課題】センス動作のマット間でのノイズマージン差をなくすことを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルを含む複数のマットと、複数のマットのうち、隣り合う２つのマットの間に設けられ、隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、複数のマットのうち、端に配置されたマットに設けられたダミービット線と、端に配置されたマットに設けられたビット線に印加される電位に対応して、ダミービット線に印加する電位を制御する制御回路とを有する。
【選択図】図１

Description

本発明は、複数のメモリセルを有する半導体記憶装置に関する。

関連する半導体記憶装置の構成を説明する。図３は関連する半導体記憶装置のチップの全体を示す平面図である。

図３に示すように、半導体記憶装置１０１では、回路が設けられる領域を、複数のメモリセルアレイ領域１０２ａ〜１０２ｄと、メモリセル領域間に位置する周辺回路領域１０３とに分けられる。メモリセルアレイ領域１０２ａ〜１０２ｄのそれぞれには、複数のメモリセルが設けられている。周辺回路領域１０３には、外部からメモリセルにデータを書き込んだり、メモリセルから外部にデータを出力したりするための回路が配置されている。

図４は図３に示したメモリセルアレイ領域のビット線の配置を示す図である。図４はオープンビット線構造の半導体記憶装置の場合を示す。オープンビット線構造の半導体記憶装置の一例が、特許文献１に開示されている。

図３に示したメモリセルアレイ領域１０２ａ〜１０２ｄのそれぞれには、図４に示すように、複数のマットが設けられている。各マットには複数のメモリセルが配置されている。図４に示す例では、マットが、図の上下方向に３行、図の左右方向には＜０＞番から＜ｍ＋１＞番までの（ｍ＋２）列に配置されている。ｍは１以上の整数とし、以下では、＜０＞番目の列のマットをマット＜０＞と表記し、＜ｍ＞番目の列のマットをマット＜ｍ＞と表記する。

図４の左右方向に隣接するマットの間には、メモリセルに蓄積されたデータの信号を増幅するためのセンスアンプ（ＳＡ）が配置されている。センスアンプを配置するための領域を「ＳＡ領域」と称する。また、マット＜０＞とマット＜１＞の間のＳＡ領域をＳＡ領域＜０＞と表記し、マット＜ｍ＞とマット＜ｍ＋１＞の間のＳＡ領域をＳＡ領域＜ｍ＞と表記する。さらに、＜０＞番目、＜２＞番目、・・・の偶数番のＳＡ領域をＥｖｅｎＳＡ領域とし、＜１＞番目、＜３＞番目、・・・奇数番のＳＡ領域をＯｄｄＳＡ領域と表記する。

図４に示すように、センスアンプには、図４の左右方向に隣接するマットに設けられたビット線（ＢＬ）が接続されている。具体的には、ＳＡ領域＜０＞に設けられたセンスアンプにマット＜０＞およびマット＜１＞のそれぞれに設けられたビット線が接続され、ＳＡ領域＜ｍ＞に設けられたセンスアンプにマット＜ｍ＞およびマット＜ｍ＋１＞のそれぞれに設けられたビット線が接続されている。このことを、図４を参照して説明する。

図４に示す、３段に配置されたマットのうち、最上段のマット＜０＞〜マット＜２＞に注目すると、ＥｖｅｎＳＡ領域＜０＞のセンスアンプ１１１は、マット＜０＞のビット線ＢＬ＜０＞およびマット＜１＞のビット線／ＢＬ＜０＞と接続されている。ＥｖｅｎＳＡ領域＜０＞のセンスアンプ１１２は、マット＜０＞のビット線ＢＬ＜２＞およびマット＜１＞のビット線／ＢＬ＜２＞と接続されている。ＯｄｄＳＡ領域＜１＞のセンスアンプ１２１は、マット＜１＞のビット線ＢＬ＜１＞およびマット＜２＞のビット線／ＢＬ＜１＞と接続されている。ＯｄｄＳＡ領域＜１＞のセンスアンプ１２２は、マット＜１＞のビット線ＢＬ＜３＞およびマット＜２＞のビット線／ＢＬ＜３＞と接続されている。

また、図４には示していないが、各マットには、図４の上下方向に伸びるワード線（ＷＬ）が設けられている。図５はマット間に配置されたセンスアンプを含む部位の回路図である。図５に示すように、センスアンプＳＡには、ビット線ＢＬおよびビット線／ＢＬが接続されている。そして、ワード線ＷＬとビット線ＢＬが交差する位置にメモリセルＭＣが設けられ、ワード線ＷＬとビット線／ＢＬが交差する位置にメモリセルＭＣが設けられている。

続いて、図４を参照して、ダミービット線（ＤＢＬ）を説明する。オープンビット線構造を有する半導体記憶装置１０１の各メモリセルアレイ領域では、図４の左右方向における両端の列のマットには、ダミービット線が設けられている。以下では、メモリセルアレイ領域の両端の列のマットを「端マット」と称し、端マット以外のマットを「通常マット」と称する。図４では、マット＜０＞の列の３段のマットとマット＜ｍ＋１＞の列の３段のマットとが端マットに相当し、マット＜１＞〜マット＜ｍ＞の各列の３段のマットが通常マットに相当する。

マット＜０＞の３段のマットにはダミービット線ＤＢＬ１が配置され、マット＜ｍ＋１＞の３段のマットにはダミービット線ＤＢＬ２が配置されている。ダミービット線ＤＢＬ１は、マット＜０＞の各段のマットに配置されたビット線の本数に対応して平行に枝分かれしており、図４の上下方向に、センスアンプに接続されたビット線ＢＬとダミービット線ＤＢＬ１とが交互に配置されている。マット＜ｍ＋１＞に配置されたダミービット線ＤＢＬ２についても、ダミービット線ＤＢＬ１と同様に、マット＜ｍ＋１＞の各段のマットにおいて、図４の上下方向に、センスアンプに接続されたビット線ＢＬとダミービット線ＤＢＬ１とが交互に配置されている。

一方、通常マットでも、端マットと同様に複数のビット線が平行に配置されているが、センスアンプに接続されたＢＬが交互に配置されている。図４を参照して説明すると、通常マットでは、ＥｖｅｎＳＡ領域のセンスアンプに接続されたビット線ＢＬとＯｄｄＳＡ領域に接続されたビット線ＢＬとが、図４の上下方向に交互に配置されている。

次に、上述した半導体記憶装置の特性評価を行う際の動作を簡単に説明する。ここでは、データの読み出しを行う場合について説明する。

半導体記憶装置１０１は、メモリセルを指定するためのアドレス信号と、読み出しを指示する旨のコマンド信号とが外部から入力され、マット内のいずれかのワード線が選択されると、選択されたワード線を活性化する。読み出し動作では、アドレス信号で特定されるメモリセルのデータの電位がビット線ＢＬおよびビット線／ＢＬに出力される。半導体記憶装置１０１は、センスアンプ活性化信号ＳＡＥでセンスアンプを活性化させると、センスアンプが起動し、メモリセルに蓄積されたデータの電位に応じて、ビット線の電位がＨｉｇｈレベル（Ｈレベル）またはＬｏｗレベル（Ｌレベル）にセンスされ、スイングする。ダミービット線ＤＢＬにはビット線プリチャージレベル（ＶＢＬ）が常に印加され、ダミービット線の電位はＶＢＬに固定される。ＶＢＬは、ＨレベルおよびＬレベルの中間電位であり、ビット線をイコライズする際の電位である。

図６は通常マット内のワード線が選択された場合の波形を示し、図７は端マット内のワード線が選択された場合の波形を示す。

図６および図７において、ＶＰＰはＷＬ昇圧レベルの電圧を示し、ＶＢＢはＷＬオフレベルの電圧（負電位）を示す。内部ＶＤＤは内部周辺回路用電源の電圧を示す。ローカルＩ／Ｏ線対（ＬＩＯ、／ＬＩＯ）は、センスアンプから出力される信号を伝送するための信号線である。ＢＬＥＱＴは、ビット線イコライズ信号である。

また、アレイ電圧（ＶＡＲＹ）は、センスアンプにおけるＰ−ＭＯＳトランジスタの電源電圧（ＳＡ−Ｐ−ＭＯＳ電源レベル）に相当し、ＶＳＳは接地電位である。ＳＡ−Ｎ−ＭＯＳ電源レベルは、センスアンプにおけるＮ−ＭＯＳトランジスタの電源電圧に相当する。ＶＡＲＹおよびＳＡ−Ｐ−ＭＯＳ電源レベルの電位はＨレベルに相当し、ＶＳＳおよびＳＡ−Ｎ−ＭＯＳ電源レベルの電位はＬレベルに相当する。

図６には、ビット線対（ＢＬ＜０＞、／ＢＬ＜０＞）の電位と、ビット線対（ＢＬ＜１＞、／ＢＬ＜１＞）の電位の変化が示されている。通常マットに相当するマット＜１＞内のワード線が選択された場合、隣接するビット線（／ＢＬ＜０＞およびＢＬ＜１＞）のそれぞれはメモリセルのデータの電位に応じて、ＨレベルまたはＬレベルにセンスされる。このとき、隣接するビット線（／ＢＬ＜０＞およびＢＬ＜１＞）は、互いにビット線カップリング容量に応じたノイズを相手に与える。

一方、図７には、ビット線対（ＢＬ＜０＞、／ＢＬ＜０＞）の電位と、ダミービット線ＤＢＬ１の電位の変化が示されている。端マットに相当するマット＜０＞のワード線が選択された場合、図７に示すように、センスアンプに接続されるビット線ＢＬ＜０＞は、通常マットのビット線と同様に動作するが、ダミービット線ＤＢＬ１の電位はＶＢＬに固定されているため、電位のレベルが変わらない。

特開２００７−１０９２７２号公報

上述の半導体記憶装置の特性評価を行う際、図７に示したように、端マット内のワード線が選択されても、ダミービット線ＤＢＬの電位はＶＢＬに固定され、電位のレベルが変化しない。そのため、端マットのマット＜０＞におけるビット線ＢＬ＜０＞がダミービット線ＤＢＬから受けるノイズと、通常マットのマット＜１＞におけるビット線／ＢＬ＜０＞がビット線ＢＬ＜１＞から受けるノイズと異なる。その結果、センスアンプ１１１は、端マットおよび通常マットの間で、ノイズに対する動作マージンに差が生じてしまう。この問題は、半導体記憶装置の特性を正しく評価することの妨げになっている。

本発明の半導体記憶装置は、
メモリセルを含む複数のマットと、
前記複数のマットのうち、隣り合う２つのマットの間に設けられ、該隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、
前記複数のマットのうち、端に配置されたマットに設けられたダミービット線と、
前記端に配置されたマットに設けられた前記ビット線に印加される電位に対応して、前記ダミービット線に印加する電位を制御する制御回路と、
を有する構成である。

本発明によれば、ビット線の電位に対応させてダミービット線の電位を任意に制御することが可能になるため、端に配置されたマット内のビット線に、端以外のマット内のビット線に生じるノイズと同様なノイズを与えることが可能となり、センス動作のノイズマージンにマット間で差が生じることを防ぐことができる。

本実施形態の半導体記憶装置に設けられる制御回路の一構成例を示す回路図である。 本実施形態の半導体記憶装置の動作を説明するための信号波形を示す図である。 関連する半導体記憶装置のチップの全体を示す平面図である。 図３に示したメモリセルアレイ領域のビット線の配置を示す図である。 図４に示したマット間に配置されたセンスアンプを含む部位の回路図である。 図４に示した通常マット内のワード線が選択された場合の信号波形を示す図である。 図４に示した端マット内のワード線が選択された場合の信号波形を示す図である。

本実施形態の半導体記憶装置の構成を説明する。図１は本実施形態の半導体記憶装置に設けられる制御回路の一構成例を示す回路図である。本実施形態では、図３〜図５を参照して説明した半導体記憶装置と同様な構成についての詳細な説明を省略する。

本実施形態の半導体記憶装置は、ダミービット線に印加する電圧を制御する制御回路１０を有する。制御回路１０は、図３に示した周辺回路領域１０３に設けられている。図１に示すように、制御回路１０は、ＶＡＲＹ、ＶＢＬおよびＶＳＳのうち、いずれかの電圧をダミービット線ＤＢＬに印加するＭＯＳトランジスタ２１〜２３と、ＭＯＳトランジスタ２１〜２３のオン／オフを切り替える論理ゲート３１〜３３とを有する。

なお、本実施形態では、図１に示すように、ＭＯＳトランジスタ２１〜２３をＮ−ＭＯＳトランジスタで構成しているが、Ｐ−ＭＯＳトランジスタまたはＣ−ＭＯＳトランジスタで構成してもよい。

本実施形態の半導体記憶装置では、特性評価を行う際にダミービット線に電位を設定するためのモードとして２つのテストモードがあり、２つのテストモードから１つを選択可能な構成である。２つのテストモードとは、ダミービット線にＶＡＲＹを印加するＨ制御テストモードと、ダミービット線にＶＳＳを印加するＬ制御テストモードである。

図１に示すように、ＭＯＳトランジスタ２１〜２３のそれぞれのソース電極がダミービット線ＤＢＬに接続されている。ＭＯＳトランジスタ２１〜２３のそれぞれのゲート電極が論理ゲート３１〜３３のそれぞれの出力端子に接続されている。論理ゲート３１には、センスアンプ活性化信号ＳＡＥと、Ｈ制御テスト信号（ＴＥＳＴ＿ＤＢＬ＿Ｈ）が入力される。論理ゲート３２には、センスアンプ活性化信号ＳＡＥと、Ｌ制御テスト信号（ＴＥＳＴ＿ＤＢＬ＿Ｌ）が入力される。論理ゲート３３には、センスアンプ活性化信号ＳＡＥと、Ｈ制御テスト信号およびＬ制御テスト信号が入力される。本実施形態では、論理ゲート３１、３２はＡＮＤ型論理ゲート回路である。

Ｈ制御テスト信号はＨ制御テストモードを実行するための信号であり、Ｌ制御テスト信号はＬ制御テストモードを実行するための信号である。センスアンプ活性化信号ＳＡＥがＨレベルであると、センスアンプが活性化される。

論理ゲート３３は、論理ゲート４１および論理ゲート４２を有する。本実施形態では、論理ゲート４１はＮＡＮＤ型論理ゲート回路であり、論理ゲート４２はＯＲ型論理ゲート回路である。論理ゲート４２には、Ｈ制御テスト信号およびＬ制御テスト信号が入力される。論理ゲート４１には、センスアンプ活性化信号ＳＡＥと、論理ゲート４２の出力が入力される。

次に、本実施形態の半導体記憶装置の特性評価を行う際の動作を説明する。ここでは、Ｈ制御テストモードが選択された場合における、データの読み出しの動作を説明する。

図２は本実施形態の半導体記憶装置の動作を説明するための図であり、端マット内のワード線が選択された場合の信号波形を示す。図２を参照して、動作開始からセンスアンプが活性化されるまでの期間Ａ、センスアンプ活性中の期間Ｂ、およびセンスアンプ活性終了後の期間Ｃに分けて説明する。

期間Ａでは、Ｈ制御テスト信号が活性化されてＨレベルになっているが、センスアンプ活性化信号ＳＡＥの電位はＬレベルに相当するＶＳＳである。このとき、図１に示した論理ゲート３３の出力はＨレベルとなるので、ＭＯＳトランジスタ２３が活性化され、ダミービット線ＤＢＬにＶＢＬが印加される。

期間Ｂでは、センスアンプ活性化信号ＳＡＥがＨレベルになると、通常のビット線はメモリセルに蓄積されたデータの電位に応じてセンスされ、ＨレベルまたはＬレベルにスイングする。このとき、図１に示した論理ゲート３３の出力がＬレベルとなり、かつ、論理ゲート３１の出力がＨレベルになる。その結果、ＭＯＳトランジスタ２３が非活性になり、ＭＯＳトランジスタ２１が活性化される。そのため、ダミービット線ＤＢＬにＶＡＲＹが印加され、図２に示すように、ダミービット線ＤＢＬの電位が徐々にＨレベルにスイングする。

期間Ｃでセンスアンプ活性化信号ＳＡＥの電位がＬレベルに戻ると、センスアンプが非活性になり、かつ、ビット線イコライズ信号ＢＬＥＱＴが活性化し、通常のビット線の電位は元のＶＢＬに均一化される。そして、図１に示したＭＯＳトランジスタ２１が非活性となり、ＭＯＳトランジスタ２３が再び活性化され、ダミービット線ＤＢＬにＶＢＬが印加され、初期状態に戻る。

次に、図１を参照して、Ｌ制御テストモードが選択された場合における、半導体記憶装置の動作を簡単に説明する。

センスアンプ活性化信号ＳＡＥがＬレベルの状態で、Ｌ制御テスト信号が活性化されてＨレベルになると、ＭＯＳトランジスタ２３が活性化され、ダミービット線ＤＢＬにＶＢＬが印加される。続いて、センスアンプ活性化信号ＳＡＥがＨレベルになると、論理ゲート３３の出力がＬレベルとなり、かつ、論理ゲート３２の出力がＨレベルになる。その結果、ＭＯＳトランジスタ２３が非活性になり、ＭＯＳトランジスタ２２が活性化され、ダミービット線ＤＢＬにＶＳＳが印加される。その後、センスアンプ活性化信号ＳＡＥの電位がＬレベルに戻ると、ＭＯＳトランジスタ２２が非活性となり、ＭＯＳトランジスタ２３が再び活性化され、ダミービット線ＤＢＬにＶＢＬが印加される。

Ｈ制御テスト信号およびＬ制御テスト信号のそれぞれを、ダミービット線ＤＢＬに隣接するビット線ＢＬに出現する電位およびその反転電位のそれぞれに対応させる場合、端マットにおいて、隣接するダミービット線ＤＢＬとビット線ＢＬが同電位のときに生じるカップリングノイズが、センスアンプの動作に及ぼす影響を評価することが可能となる。

反対に、Ｌ制御テスト信号およびＨ制御テスト信号のそれぞれを、ダミービット線ＤＢＬに隣接するビット線ＢＬの電位およびその反転電位のそれぞれに対応させる場合、端マットにおいて、隣接するダミービット線ＤＢＬとビット線ＢＬのうち、いずれか一方の電位がＨレベルで他方の電位がＬレベルのときに生じるカップリングノイズが、センスアンプの動作に及ぼす影響を評価することが可能となる。

本実施形態の半導体記憶装置では、センスアンプ活性化信号に同期して、ダミービット線の電位レベルをＨレベルまたはＬレベルに制御することが可能である。その結果、端マット内のビット線に、通常マット内のビット線に生じるノイズと同様なノイズを与えることが可能となり、センス動作のノイズマージンにマット間で差が生じることを防ぐことができる。そのため、半導体記憶装置の特性をより正しく評価することができる。

１０ 制御回路
２１〜２３ ＭＯＳトランジスタ
３１〜３３、４１、４２ 論理ゲート

Claims (4)

1. メモリセルを含む複数のマットと、
   前記複数のマットのうち、隣り合う２つのマットの間に設けられ、該隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、
   前記複数のマットのうち、端に配置されたマットに設けられたダミービット線と、
   前記端に配置されたマットに設けられた前記ビット線に印加される電位に対応して、前記ダミービット線に印加する電位を制御する制御回路と、
   を有する半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記制御回路は、
   前記端に配置されたマットに設けられた前記ビット線に第１の電位および該第１の電位とは異なる第２の電位のうち、いずれかの電位が印加されると、前記ダミービット線に前記第１の電位または前記第２の電位を印加する、半導体記憶装置。
3. 請求項２記載の半導体記憶装置において、
   前記制御回路は、
   前記ダミービット線に前記第１の電位を印加するか否かを切り替える第１のトランジスタと、
   前記第１のトランジスタのゲート電極に出力端子が接続され、前記センスアンプ回路を活性化させるための信号であるセンスアンプ活性化信号と第１のテスト信号が入力されると、前記第１のトランジスタをオンさせる第１の論理ゲートと、
   前記ダミービット線に前記第２の電位を印加するか否かを切り替える第２のトランジスタと、
   前記第２のトランジスタのゲート電極に出力端子が接続され、前記センスアンプ活性化信号と第２のテスト信号が入力されると、前記第２のトランジスタをオンさせる第２の論理ゲートと、を有する半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記制御回路は、
   前記ダミービット線に、前記第１の電位および前記第２の電位の中間電位を印加するか否かを切り替える第３のトランジスタと、
   前記第３のトランジスタのゲート電極に出力端子が接続され、前記センスアンプ活性化信号が入力されていない状態で、前記第１または第２のテスト信号が入力される場合、前記第３のトランジスタをオンさせ、前記第１または第２のテスト信号が入力された状態で、前記センスアンプ活性化信号が入力される場合、前記第３のトランジスタをオフさせる第３の論理ゲートと、をさらに有する半導体記憶装置。

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