JP2012164864A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減する。
【解決手段】半導体記憶装置は、複数の要素ブロックＡ及びＢを含むメモリアレイと、メモリアレイの終端部に配置された要素ブロックＡに隣接して設けられるが実際には使用されないダミーブロックＤ１及びＤ２と、を有し、ダミーブロックＤ１及びＤ２のレイアウトパターンは、要素ブロックＡのレイアウトパターンの一部分のみである。
【選択図】図１１

Description

本発明は、半導体記憶装置（メモリ搭載ＬＳＩを含む）のパターン設計に関する。
図１２は、メモリアレイ終端部の従来レイアウトパターンを示す模式図である。図１２で示したように、従来の半導体記憶装置では、メモリアレイの終端部（主にメモリアレイの外周部）に配置されている要素ブロックＡ（メモリセルやセンスアンプなどを形成するトランジスタ群）と、メモリアレイの終端部に配置されていない要素ブロックＢ（要素ブロックＡと同様、メモリセルやセンスアンプなどを形成するトランジスタ群）との間で、できるだけマスクパターンの孤密差（延いては、これに起因する特性ばらつき）が生じないように、実際には使用されないダミーブロックＤ１及びＤ２が要素ブロックＡに隣接して設けられていた。
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
特許第３９２２７１２号明細書 特開２００１−０６８６３５号公報
しかしながら、上記従来の半導体記憶装置では、要素ブロックＡと同一サイズのダミーブロックＤ１及びＤ２が設けられていたので、メモリアレイの面積が不必要に増大するという課題があった。特に、図１３で示したように、メモリアレイが複数に分割して配置された場合には、メモリアレイの終端部が増加することに伴って、ダミーブロックＤ１及びＤ２の形成領域も増大するので、上記の課題がより顕著となっていた。
本発明は、本願の発明者により見出された上記の問題点に鑑み、メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減することが可能な半導体記憶装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体記憶装置は、複数の要素ブロックを含むメモリアレイと、前記メモリアレイの終端部に配置された要素ブロックに隣接して設けられるが実際には使用されないダミーブロックと、を有し、前記ダミーブロックのレイアウトパターンは、前記要素ブロックのレイアウトパターンの一部分のみである構成（第１の構成）とされている。
なお、上記第１の構成から成る半導体記憶装置において、前記要素ブロックは、選択トランジスタとキャパシタを含むメモリセルであり、前記キャパシタのコンタクト配線は、前記メモリアレイの終端部から所定の距離だけ離れた位置まで敷設されており、前記ダミーブロックは、前記メモリアレイの終端部から最大で前記所定の距離だけ離れた位置まで前記選択トランジスタのゲートを延伸したダミーゲートを含む構成（第２の構成）にするとよい。
また、上記第１の構成から成る半導体記憶装置において、前記要素ブロックは、格子状に配列された６つのトランジスタを含むセンスアンプまたはメモリセルであり、前記ダミーブロックは、１行分または１列分のトランジスタによって構成される構成（第３の構成）にするとよい。
また、上記第３の構成から成る半導体記憶装置において、前記ダミーブロックは、前記要素ブロックとの境界線を対称軸として前記要素ブロックと線対称の関係となるようにそのレイアウトパターンが設計されている構成（第４の構成）にするとよい。
また、上記第１〜第４いずれかの構成から成る半導体記憶装置において、前記メモリアレイは、複数に分割して配置されている構成（第５の構成）にするとよい。
また、上記第１の構成から成る半導体記憶装置において、前記要素ブロックは、格子状に配列された６つのトランジスタを含むセンスアンプまたはメモリセルであり、前記ダミーブロックは、１行分または１列分のゲートによって構成される構成（第６の構成）にするとよい。
本発明によれば、メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減することが可能な半導体記憶装置を提供することが可能となる。
半導体記憶装置の一実施形態を示すブロック図 ＤＲＡＭの第１構成例を示す回路図 データ「１」のライト動作を説明するためのタイムチャート データ「０」のライト動作を説明するためのタイムチャート データ「０」のリード動作を説明するためのタイムチャート データ「１」のリード動作を説明するためのタイムチャート ＤＲＡＭのメモリセルＢＬＣＥＬＬのレイアウトパターン ６Ｔ−ＳＲＡＭのメモリセルのレイアウトパターン ＤＲＡＭの第２構成例を示す回路図 ６Ｔ−ＳＲＡＭの一構成例を示す回路図 メモリアレイ終端部のレイアウトパターンを上位概念的に示す模式図 メモリアレイ終端部の従来レイアウトパターンを示す模式図 メモリアレイが複数に分割して配置される様子を示す模式図 ローカルセンスアンプＢＬＳＡのレイアウトパターン
＜ブロック図＞
図１は、半導体記憶装置の一実施形態を示すブロック図である。本実施形態の半導体記憶装置は、メモリアレイ１０と、周辺回路２０と、メモリコントローラ３０と、テスト回路４０と、マルチプレクサ５０と、を含む。
メモリアレイ１０は、アレイ状に配列された複数のメモリセルＣＥＬＬやセンスアンプＳＡを含む。なお、メモリセルの形式としては、ＤＲＡＭ［Dynamic RAM］（図２及び図９を参照）、及び、６Ｔ−ＳＲＡＭ（図１０を参照）などを採用することができる。
周辺回路２０は、メモリコントローラ３０やテスト回路４０からマルチプレクサ５０を介して入力されるアドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、及び、リード／ライト選択信号Ｒ／Ｗに基づいて、メモリアレイ１０のアクセス制御や出力信号Ｑの出力制御を行う。なお、周辺回路２０には、メモリアレイ１０のリード／ライト動作に必要な各種駆動信号を生成するドライバやタイミング制御部が含まれている。
メモリコントローラ３０は、半導体記憶装置１の外部に設けられたホスト装置（ＣＰＵ［Central Processing Unit］など）の指示に基づいて、アドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、及び、リード／ライト選択信号Ｒ／Ｗを生成し、これらをマルチプレクサ５０経由で周辺回路２０に出力する一方、周辺回路２０からマルチプレクサ５０経由で入力される出力信号Ｑをホスト装置に伝達する。
テスト回路４０は、半導体記憶装置１の外部に設けられたテスト装置からの指示に基づいて、テスト用のアドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、及び、リード／ライト選択信号Ｒ／Ｗを生成し、これらをマルチプレクサ５０経由で周辺回路２０に出力する一方、周辺回路２０からマルチプレクサ５０経由で入力される出力信号Ｑをテスト装置に伝達する。
マルチプレクサ５０は、半導体記憶装置１の外部から入力されるテストイネーブル信号に基づいて、メモリコントローラ３０とテスト回路４０のうち、いずれを周辺回路２０に接続するかを決定する。
＜ＤＲＡＭ＞
図２は、ＤＲＡＭの第１構成例を示す回路図である。第１構成例のＤＲＡＭは、メモリセルＣＥＬＬとして、ＤＲＡＭ型のメモリセルＢＬＣＥＬＬ＜ｋ＞（ただしｋ＝０、１、…）と、６Ｔ−ＳＲＡＭ型のローカルセンスアンプＢＬＳＡと、を含む。
メモリセルＢＬＣＥＬＬ＜ｋ＞は、選択トランジスタＰＧ＜ｋ＞（図２の例では、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ）と、キャパシタＣ＜ｋ＞（図２の例では、Ｐチャネル型ＭＯＳ電界効果トランジスタのゲート容量）と、を有する。キャパシタＣ＜ｋ＞の第１端（センスノードｓｎ）は、選択トランジスタＰＧ＜ｋ＞を介して第１ローカルビットラインｂｌまたは第２ローカルビットラインｂｌｂに接続されている。キャパシタＣ＜ｋ＞の第２端（トランジスタのゲート）は、基準電圧ＶＢＢＳの印加端に接続されている。選択トランジスタＰＧ＜ｋ＞のゲートは、ワード線ＷＬ＜ｋ＞に接続されている。
ローカルセンスアンプＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含む。トランジスタＰ１及びＰ２のソースは、いずれも信号線ｐｈｉ＿ｒｓｔ（ＰＭＯＳ駆動信号線）に接続されている。トランジスタＮ１及びＮ２のソースは、いずれも信号線ｐｈｉ＿ｓｂ（ＮＭＯＳ駆動信号線）に接続されている。
トランジスタＰ１のドレインとトランジスタＮ１のドレインは、接続ノードａで互いに接続されている。接続ノードａは、第１ローカルビット線ｂｌに接続されている。接続ノードａは、トランジスタＮ３を介して第１グローバルビット線ｇｂｌに接続されている。接続ノードａは、トランジスタＮ５を介して信号線ｐｈｉ＿ｓｂに接続されている。接続ノードａは、トランジスタＰ２及びＮ２の両ゲートに各々接続されている。トランジスタＮ３のゲートは、信号線ｃｓ（セル選択信号線）に接続されている。トランジスタＮ５のゲートは、信号線ｅｑ（第１ローカルビット線ｂｌ及び第２ローカルビット線ｂｌｂのプリチャージ／イコライズ用信号線）に接続されている。
トランジスタＰ２のドレインとトランジスタＮ２のドレインは、接続ノードｂで互いに接続されている。接続ノードｂは、第２ローカルビット線ｂｌｂに接続されている。接続ノードｂは、トランジスタＮ４を介して第２グローバルビット線ｇｂｌｂに接続されている。接続ノードｂは、トランジスタＮ６を介して信号線ｐｈｉ＿ｓｂに接続されている。接続ノードｂは、トランジスタＰ１及びＮ１の両ゲートに各々接続されている。トランジスタＮ４のゲートは、信号線ｃｓに接続されている。トランジスタＮ６のゲートは、信号線ｅｑに接続されている。
上記構成から成るローカルセンスアンプＢＬＳＡは、メモリセルＢＬＣＥＬＬの微弱な出力信号（第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂに各々現れる電圧信号）を増幅して第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂに出力する。また、ローカルセンスアンプＢＬＳＡは、メモリセルＢＬＣＥＬＬ＜ｋ＞へのデータ書き込みやリフレッシュを行う。
なお、図２では、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂのそれぞれにメモリセルＢＬＣＥＬＬが１つずつ接続されているが、実際には、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂのそれぞれに多数のメモリセルＢＬＣＥＬＬが接続される。
また、図２では、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの間にメモリセルＣＥＬＬが１つだけ接続されているが、実際には、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの間に多数のメモリセルＣＥＬＬが接続される。
＜データ「１」のライト動作＞
図３は、データ「１」のライト動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。
図３中の電圧に関する記号について説明する。ＶＤＤは電源電圧（例えば１．２Ｖ）である。ＶＳＳは接地電圧（０Ｖ）である。ＶＣＣＢは信号線ｅｑに印加されるハイレベル電圧（例えば１．６Ｖ）である。ＶＣＣＨＩはローカルビット線用のプリチャージ電圧レベル（例えば０．７３Ｖ）である。ＶＣＣＨＯはグローバルビット線用のプリチャージ電圧レベル（例えば０．７１Ｖ）である。ΔＶは｜ｂｌ−ｂｌｂ｜である。
図３中の時間に関する記号について説明する。ｔＣＹＣ＿ＢＬは、リード／ライト動作の駆動周期である。ｔｅｑ＿ｐｈｉ１は、信号線ｅｑの電圧がローレベルに立ち下げられてから信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がハイレベル／ローレベルに遷移されるまでの時間である。ｔｒｄは、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がハイレベル／ローレベルに遷移されてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧が安定するまでの時間である。ｔｐｈｉ＿ｃｓは、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がハイレベル／ローレベルに遷移されてから信号線ｃｓの電圧がハイレベルに立ち上げられるまでの時間である。ｔｗｄは、信号線ｃｓの電圧がハイレベルに立ち上げられてからセンスノードｓｎの電圧が安定するまでの時間である。ｔｃｓ＿ｅｑは、信号線ｃｓの電圧がローレベルに立ち下げられてから信号線ｅｑの電圧がハイレベルに立ち上げられるまでの時間である。ｔｅｑ＿ｐｈｉ２は、信号線ｅｑの電圧がハイレベルに立ち上げられてから信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がローレベル／ハイレベルに遷移されるまでの時間である。ｔＰＲＥは、信号線ｅｑの電圧がハイレベルに立ち上げられてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧がプリチャージされるまでの時間である。
以下では、図３を参照しながらデータ「０」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「１」を上書きする場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「０」に相当する低電圧ＶＬ（例えば２００ｍＶ）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧低下（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧上昇が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が接地電圧ＶＳＳまで引き下げられ、第２ローカルビット線ｂｌｂの電圧が電源電圧ＶＤＤまで引き上げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌｂ−ｂｌ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「０」に相当する低電圧ＶＬに戻される。なお、ローカルセンスアンプＢＬＳＡが動作状態とされる前に、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データ「１」の書き込み動作に備えてそれぞれハイレベル／ローレベルとされる。
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第１ローカルビット線ｂｌの電圧は、接地電圧ＶＳＳから電源電圧ＶＤＤに引き上げられ、第２ローカルビット線ｂｌｂの電圧は、電源電圧ＶＤＤから接地電圧ＶＳＳまで引き下げられる。このとき、キャパシタＣ＜０＞のセンスノードには、データ「１」に相当する高電圧ＶＨ（ＶＤＤ近傍）が蓄えられる。
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
上記一連の動作により、データ「０」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「１」を上書きすることが可能である。なお、上記では、データ「１」の書き込み対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータ「１」を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
＜データ「０」のライト動作＞
図４は、データ「０」のライト動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、図４中の電圧に関する記号や時間に関する記号は、図３と同一であるため、重複した説明は割愛する。
以下では、図４を参照しながらデータ「１」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「０」を上書きする場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「１」に相当する高電圧ＶＨ（ＶＤＤまで近傍）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧上昇（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧低下が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が電源電圧ＶＤＤまで引き上げられ、第２ローカルビット線ｂｌｂの電圧が接地電圧ＶＳＳまで引き下げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌ−ｂｌｂ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「１」に相当する高電圧ＶＨに戻される。なお、ローカルセンスアンプＢＬＳＡが動作状態とされる前に、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データ「０」の書き込み動作に備えてそれぞれローレベル／ハイレベルとされる。
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間が各々導通される。その結果、第１ローカルビット線ｂｌの電圧は、電源電圧ＶＤＤから接地電圧ＶＳＳに引き下げられ、第２ローカルビット線ｂｌｂの電圧は、接地電圧ＶＳＳから電源電圧ＶＤＤまで引き上げられる。このとき、キャパシタＣ＜０＞のセンスノードには、データ「０」に相当する低電圧ＶＬ（例えば２００ｍＶ）が蓄えられる。
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
上記一連の動作により、データ「１」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「０」を上書きすることが可能である。なお、上記では、データ「０」の書き込み対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータ「０」を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
＜データ「０」のリード動作＞
図５は、データ「０」のリード動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、図５中の電圧に関する記号や時間に関する記号は、ΔＶｇｂｌとｔｒｇｄ以外、先出の図３や図４と同一であるため、重複した説明は割愛する。ΔＶｇｂｌは、｜ｇｂｌ−ｇｂｌｂ｜である。ｔｒｇｄは、信号線ｃｓがハイレベルに立ち上げられてからΔＶｇｂｌが１２０ｍＶに達するまでの時間である。
図５を参照しながら、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」を読み出す場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「０」に相当する低電圧ＶＬ（例えば２００ｍＶ）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧低下（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧上昇が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が接地電圧ＶＳＳまで引き下げられ、第２ローカルビット線ｂｌｂの電圧が電源電圧ＶＤＤまで引き上げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌｂ−ｂｌ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「０」に相当する低電圧ＶＬに戻される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データの読み出し動作に備えていずれもハイレベルに維持される。
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第１グローバルビット線ｇｂｌの電圧は、電源電圧ＶＤＤからΔＶｇｂｌだけ低下する。一方、第２グローバルビット線ｇｂｌｂの電圧は電源電圧ＶＤＤに維持されたままとなる。従って、センスアンプＳＡでは、第１グローバルビット線ｇｂｌの電圧が第２グローバルビット線ｇｂｌｂの電圧よりも低いと判定され、モリセルＢＬＣＥＬＬ＜０＞からデータ「０」が読み出される。
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
上記一連の動作により、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
＜データ「１」のリード動作＞
図６は、データ「１」のリード動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、図６中の電圧に関する記号や時間に関する記号は、図５と同一であるため、重複した説明は割愛する。
図６を参照しながら、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」を読み出す場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「１」に相当する高電圧ＶＨ（ＶＤＤまで近傍）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧上昇（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧低下が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が電源電圧ＶＤＤまで引き上げられ、第２ローカルビット線ｂｌｂの電圧が接地電圧ＶＳＳまで引き下げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌ−ｂｌｂ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「１」に相当する高電圧ＶＨに戻される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データの読み出し動作に備えて、いずれもハイレベルに維持される。
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第２グローバルビット線ｇｂｌｂの電圧は、電源電圧ＶＤＤからΔＶｇｂｌだけ低下する。一方、第１グローバルビット線ｇｂｌの電圧は電源電圧ＶＤＤに維持されたままとなる。従って、センスアンプＳＡでは、第１グローバルビット線ｇｂｌの電圧が第２グローバルビット線ｇｂｌｂの電圧よりも高いと判定され、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」が読み出される。
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
上記一連の動作により、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
＜レイアウトパターン＞
図７は、メモリセルＢＬＣＥＬＬのレイアウトパターンである。先出の図２でも示した通り、メモリセルＢＬＣＥＬＬは、選択トランジスタＰＧと、キャパシタＣと、を含む。図７中において、符号Ｘは、選択トランジスタＰＧのゲートを示しており、符号Ｙは、半導体基板上に形成されたアクティブ領域を示している。また、符号ＺはキャパシタＣに基準電圧ＶＢＢＳを印加するためのコンタクト配線を示している。なお、基準電圧ＶＢＢＳが印加されるコンタクトは、できるだけ安定してその形成を行うことができるように、メモリアレイの終端部よりも外側に設けられている。従って、コンタクト配線Ｚは、メモリアレイの終端部から所定の距離ｄだけ離れた位置まで敷設されている。また、選択トランジスタＰＧのゲートＸは、コンタクト配線Ｚと平行に設けられている。
また、半導体記憶装置１では、メモリアレイの終端部（主にメモリアレイの外周部）に配置されているメモリセルＢＬＣＥＬＬ（Ａ）と、メモリアレイの終端部に配置されていないメモリセルＢＬＣＥＬＬ（Ｂ）との間で、できるだけマスクパターンの孤密差（延いては、これに起因する特性ばらつき）が生じないように、実際には使用されないダミーブロックＤＵＭＭＹがメモリセルＢＬＣＥＬＬ（Ａ）に隣接して設けられている。
ここで、上記のダミーブロックＤＵＭＭＹは、メモリアレイの終端部から最大で所定の距離ｄだけ離れた位置まで選択トランジスタＰＧのゲートＧのみを延伸したダミーゲートＤＧを含む構成とされている。このように、キャパシタＣのコンタクト配線Ｚに挟まれた空きスペースを活用して、選択トランジスタＰＧのゲートＧのみを延伸したダミーゲートＤＧを設ければ、メモリアレイの面積を全く増加させることなく、マスクパターンの孤密差を低減することができるので、半導体記憶装置１の動作速度や歩留まりを向上することが可能となる。
ダミーブロックＤＵＭＭＹを設けることによって、例えば、図２に示した選択トランジスタＰＧ＜０＞、ＰＧ＜１＞の特性ばらつきを低減し、各々のスレッショルド電圧の精度を向上することができる。これにより、図３中において、センスノードｓｎの電圧波形に示した低電圧ＶＬと接地電圧ＶＳＳの電圧差が不要に大きくなることを防止でき、ＤＲＡＭを動作させるのに十分なΔＶを安定して得ることが可能となる。
なお、上記のレイアウトパターンは、第１構成例のＤＲＡＭのメモリセルＢＬＣＥＬＬ（図２を参照）だけでなく、第２構成例のＤＲＡＭのメモリセルＣＥＬＬ（図９を参照）にも適用することが可能である。
図１４は、ローカルセンスアンプＢＬＳＡのレイアウトパターンである。先出の図２でも示したように、ローカルセンスアンプＢＬＳＡには８つのトランジスタ（Ｐ１、Ｐ２、Ｎ１〜Ｎ６）が含まれている。
また、半導体記憶装置１では、メモリアレイの終端部（主にメモリアレイの外周部）に配置されているローカルセンスアンプＢＬＳＡ（Ａ）と、メモリアレイの終端部に配置されていないローカルセンスアンプＢＬＳＡ（Ｂ）との間で、できるだけマスクパターンの孤密差（延いては、これに起因する特性ばらつき）が生じないように、実際には使用されないダミーブロックＤＵＭＭＹがローカルセンスアンプＢＬＳＡ（Ａ）に隣接して設けられている。
ここで、上記のダミーブロックＤＵＭＭＹは、ローカルセンスアンプＢＬＳＡ（Ａ）との境界線を対称軸として、ローカルセンスアンプＢＬＳＡ（Ａ）と線対称の関係となるようにそのレイアウトパターンが設計されており、さらに、ローカルセンスアンプＢＬＳＡ（Ａ）を形成する８つのトランジスタのうち、１行分または１列分のトランジスタ（図１４ではトランジスタＮ３、Ｎ４、Ｎ６）のゲートのみをミラーした形で含む構成とされている。このような構成とすることにより、ローカルセンスアンプＢＬＳＡ（Ａ）と同一サイズのダミーブロックを設けていた従来構成に比べて、メモリアレイの面積増加を抑えつつ、マスクパターンの孤粗密差を低減することができるので、半導体記憶装置１の動作速度や歩留まりを向上することが可能となる。
ダミーブロックＤＵＭＭＹを設けることによって、例えば、図２に示したトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｎ５、Ｎ６の特性ばらつきを低減することができる。トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の特性ばらつきが低減することによって、図３中の参照符号ｔｒｄで示した時間が不要に長くなることを防止することができる。また、トランジスタＮ５、Ｎ６の特性ばらつきが低減することによって、図３中の参照符号ｔＰＲＥで示した時間が不要に長くなることを防止することができる。
図８は、６Ｔ−ＳＲＡＭのメモリセルのレイアウトパターンである。図１０でも示したように、６Ｔ−ＳＲＡＭのメモリセルＣＥＬＬには、６つのトランジスタ（Ｐ１、Ｐ２、Ｎ１〜Ｎ４）が含まれている。なお、これらのトランジスタは、図８で示したように、格子状（２行×３列）に配列されている。
また、半導体記憶装置１では、メモリアレイの終端部（主にメモリアレイの外周部）に配置されているメモリセルＣＥＬＬ（Ａ）と、メモリアレイの終端部に配置されていないメモリセルＣＥＬＬ（Ｂ）との間で、できるだけマスクパターンの孤密差（延いては、これに起因する特性ばらつき）が生じないように、実際には使用されないダミーブロックＤＵＭＭＹがメモリセルＣＥＬＬ（Ａ）に隣接して設けられている。
ここで、上記のダミーブロックＤＵＭＭＹは、メモリセルＣＥＬＬ（Ａ）との境界線を対称軸として、メモリセルＣＥＬＬ（Ａ）と線対称の関係となるようにそのレイアウトパターンが設計されており、さらに、メモリセルＣＥＬＬ（Ａ）を形成する６つのトランジスタのうち、１行分または１列分のトランジスタのみをミラーした形で含む構成とされている。このような構成とすることにより、メモリセルＣＥＬＬ（Ａ）と同一サイズのダミーブロックを設けていた従来構成に比べて、メモリアレイの面積増加を抑えつつ、マスクパターンの孤密差を低減することができるので、半導体記憶装置１の動作速度や歩留まりを向上することが可能となる。
図１１は、メモリアレイ終端部のレイアウトパターンをより上位概念的に示す模式図である。図１１で示したように、半導体記憶装置１は、複数の要素ブロックＡ及びＢを含むメモリアレイと、メモリアレイの終端部に配置された要素ブロックＡに隣接して設けられるが実際には使用されないダミーブロックＤ１及びＤ２と、を有し、ダミーブロックＤ１及びＤ２のレイアウトパターンは、要素ブロックＡのレイアウトパターンの一部分のみである構成とされている。このような構成とすることにより、メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減することが可能となる。
特に、図１３で示したように、メモリアレイが複数に分割して配置された場合には、メモリアレイの終端部が増加することに伴って、ダミーブロックＤ１及びＤ２の形成領域も増大するので、本発明の効果（メモリアレイの面積縮小）がより顕著となる。
＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、半導体記憶装置（メモリ搭載ＬＳＩを含む）に含まれるメモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減する技術として好適に利用することが可能である。
１ 半導体記憶装置
１０ メモリアレイ
２０ 周辺回路
３０ メモリコントローラ
４０ テスト回路
５０ マルチプレクサ
ＣＥＬＬ メモリセル
ＳＡ センスアンプ
ＢＬＣＥＬＬ メモリセル
ＰＧ 選択トランジスタ
Ｃ キャパシタ
ＢＬＳＡ ローカルセンスアンプ
Ｐ１、Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ ゲート
Ｙ アクティブ領域
Ｚ コンタクト配線
ＤＵＭＭＹ ダミーブロック
ＤＸ ダミーゲート
Ａ、Ｂ 要素ブロック
Ｄ１、Ｄ２ ダミーブロック

Claims (6)

  1. 複数の要素ブロックを含むメモリアレイと、
    前記メモリアレイの終端部に配置された要素ブロックに隣接して設けられるが実際には使用されないダミーブロックと、
    を有し、
    前記ダミーブロックのレイアウトパターンは、前記要素ブロックのレイアウトパターンの一部分のみであることを特徴とする半導体記憶装置。
  2. 前記要素ブロックは、選択トランジスタとキャパシタを含むメモリセルであり、
    前記キャパシタのコンタクト配線は、前記メモリアレイの終端部から所定の距離だけ離れた位置まで敷設されており、
    前記ダミーブロックは、前記メモリアレイの終端部から最大で前記所定の距離だけ離れた位置まで前記選択トランジスタのゲートを延伸したダミーゲートを含むことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記要素ブロックは、格子状に配列された６つのトランジスタを含むセンスアンプまたはメモリセルであり、
    前記ダミーブロックは、１行分または１列分のトランジスタによって構成されることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記ダミーブロックは、前記要素ブロックとの境界線を対称軸として前記要素ブロックと線対称の関係となるようにそのレイアウトパターンが設計されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記メモリアレイは、複数に分割して配置されていることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記要素ブロックは、格子状に配列された６つのトランジスタを含むセンスアンプまたはメモリセルであり、
    前記ダミーブロックは、１行分または１列分のゲートによって構成されることを特徴とする請求項１に記載の半導体記憶装置。
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