JP5221323B2

JP5221323B2 - 半導体記憶装置

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Publication number: JP5221323B2
Application number: JP2008329774A
Authority: JP
Inventors: 篤川澄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-25
Filing date: 2008-12-25
Publication date: 2013-06-26
Anticipated expiration: 2028-12-25
Also published as: JP2010152974A; US20100165697A1; US8223581B2

Description

本発明は、半導体記憶装置に関し、特にＳＲＡＭ等に関する。

ＬＳＩの低消費電力化のために、電源電圧を低くすることが要求されている。ＬＳＩの電源電圧の下限はＬＳＩ中のＳＲＡＭで決定される場合が多い。これはメモリセルのディスターブの問題に起因する。すなわち、従来の６トランジスタ型メモリセルでは、読み出し動作のためにワード線が選択された際に、プリチャージされたビット線がトランスファトランジスタを介してフリップフロップ回路を構成する内部ノードと接続されて、内部ノードが僅かにプルアップされる。このため、フリップフロップ回路のデータが不安定となり、電源電圧が低下するとデータ破壊が起こる。このようなディスターブの問題の対策として、ワード線選択レベルを非選択レベルから選択レベルに段階的に上昇させる方法がある。この方法によれば、ワード線のレベルが中間レベルにある場合、トランスファトランジスタの駆動力が弱く、内部ノードに対するビット線の影響を抑制することができる（非特許文献１）。

ただし、単一電源、かつ、小さな面積オーバヘッドで、ワード線選択レベルを階段状にあげていくのは困難である。また、セルアレイの規模に応じて回路定数の調整をする必要があるため問題となる。
A 1-V TFT-Load SRAM Using Two-Step Word-Voltage Method, Koichiro Ishibashi et.al., IEEE JOURNAL OF SOLID-STAGE CIRCUITES, VOL.27, No.11, NOVEMBER 1992.

本発明は、簡素な回路構成により階段状のワード線選択レベルを実現する半導体記憶装置を提供することを目的とする。

本発明の一つの態様において、半導体記憶装置は、互いに交差する複数の第１及び第２の配線とこれら第１及び第２の配線の各交差部に設けられた複数のメモリセルとを備えたメモリセルアレイと、前記第１の配線を駆動する複数のドライバと、前記第１の配線方向及び前記第２の配線方向に連続的に伸び、前記第２の配線方向に延びた部分が前記複数のドライバに接続されたダミー配線と、前記複数のドライバ及び前記ダミー配線の各接続部に接続された複数のスイッチ手段と、前記第２の配線方向に延び、前記複数のスイッチ手段を介して前記ダミー配線に接続されるレプリカ線とを有することを特徴とする。

本発明によれば、簡素な回路構成により階段状のワード線選択レベルを実現する半導体記憶装置を提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
図１は、本発明の実施形態に係る半導体記憶装置のメモリセルＭＣの回路図である。

メモリセルＭＣは、例えば、図１に示すような６トランジスタ型メモリセルである。すなわち、６トランジスタ型メモリセルは、ソースが電源線Ｖｄｄ及び接地線Ｖｓｓにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えた第１のインバータＩＶ１と、ソースが電源線Ｖｄｄ及び接地線Ｖｓｓにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１、ＩＶ２の入力と出力は相互に接続されている。第２の配線を構成するビット線ＢＬと第１のインバータＩＶ１の出力との間には、第１のトランスファトランジスタＱ５が接続され、第２の配線を構成するビット線／ＢＬと第２のインバータＩＶ２の出力との間には、第２のトランスファトランジスタＱ６が接続されている。第１及び第２のトランスファトランジスタＱ５、Ｑ６のゲートは、第１の配線であるワード線ＷＬに接続されている。

なお、以下の説明において、電圧Ｖｄｄを“Ｈ”、電圧Ｖｓｓを“Ｌ”と表現することもある。

次に、メモリセルＭＣの動作について説明する。

本実施形態に関する説明をする前に、従来におけるデータ読み出し／書き込み動作について簡単に説明する。

ここでは、メモリセルＭＣのビット線ＢＬ側のノードｎに“Ｈ”、ビット線／ＢＬ側のノードｎｂに“Ｌ”が保持されているものとする。

メモリセルＭＣからのデータ読み出しは以下のとおりである。

データ読み出し前、ビット線ＢＬ、／ＢＬは、図示されないプリチャージ回路により“Ｈ”にプリチャージされている。

ここで、ワード線ＷＬが選択され“Ｈ”になると、トランスファトランジスタＱ５、Ｑ６がオンされる。この場合、ノードｎが保持する“Ｈ”によりオンされているＮＭＯＳトランジスタＱ４を介して、ビット線／ＢＬは“Ｌ”に引き下げられる。一方、ビット線ＢＬについては、“Ｈ”が維持される。

これらビット線ＢＬ、／ＢＬに現れたデータが図示されないセンスアンプ回路により検知・増幅されることでデータ読み出しが完了する。

一方、メモリセルＭＣへのデータ書き込みは以下のとおりである。

データ書き込みは、図示されない書き込み回路からメモリセルＭＣのノードｎ、ｎｂに書き込みたいデータをそれぞれビット線ＢＬ、／ＢＬに対して書き込む。ここでは、ビット線ＢＬ、／ＢＬに“Ｌ”、“Ｈ”が書き込まれたものとする。

ここで、ワード線ＷＬが選択され“Ｈ”になると、トランスファトランジスタＱ５、Ｑ６がオンされる。その結果、ノードｎは、“Ｈ”から“Ｌ”に、ノードｎｂは、“Ｌ”から“Ｈ”にそれぞれ遷移する。

以上により、データ書き込みが完了する。

しかし、実際には、メモリセルＭＣを構成するトランジスタの特性にはばらつきがあり、そのばらつき方によって、以下のような問題点が生じる。

つまり、データ読み出しにおいては、所定のメモリセルＭＣのトランスファトランジスタＱ６の駆動力が大きく、駆動用トランジスタＱ４の駆動力が小さい場合、ビット線／ＢＬが“Ｈ”から“Ｌ”に引き下げられる前に、ノードｎｂが保持するデータが、ビット線／ＢＬの影響で“Ｈ”に反転してしまう恐れが生じる。このような問題を考慮すると、データ読み出しに関しては、トランスファトランジスタＱ６より駆動用トランジスタＱ４の駆動力が大きい方が良いことになる。

一方、データ書き込みにおいては、所定のメモリセルＭＣのトランスファトランジスタＱ６の駆動力が小さく、駆動用トランジスタＱ４の駆動力が大きい場合、ノードｎｂのデータが“Ｌ”から“Ｈ”に遷移する前に、ビット線／ＢＬが高い駆動力を持つ駆動用トランジスタＱ４の影響で“Ｌ”に引き下げられるおそれが生じる。このような問題を考慮すると、データ読み出しに関しては、駆動用トランジスタＱ４よりトランスファトランジスタＱ６の駆動力が大きい方が良いことになる。

以上から明らかなように、データ読み出しとデータ書き込みをより確実にするためには、相反する特性のトランジスタを用意することになり、実現することは困難である。

そこで、本実施形態では、メモリセルＭＣのデータ読み出し／書き込みを、図２に示すような動作波形により実現する。

まず、データ読み出し前（時刻Ｔ０）は、ワード線ＷＬは選択されていないため“Ｌ”、ビット線ＢＬ、／ＢＬはプリチャージされているため“Ｈ”となっている。

続いて、時刻Ｔ２において、ワード線ＷＬが選択されるが、このとき、ワード線ＷＬには、０Ｖと電圧Ｖｄｄの中間であるレベル、例えば、１／２×Ｖｄｄが供給される。その結果、トランスファトランジスタＱ５、Ｑ６は弱い駆動力によりオンされるため、ビット線／ＢＬのレベルは、緩やかに“Ｌ”に遷移していく。このように、トランスファトランジスタＱ５、Ｑ６の駆動力を弱めてやることで、ビット線ＢＬ、／ＢＬのレベルによるノードｎ、ｎｂへの影響を弱めてやることができる。

続いて、ビット線／ＢＬのレベルがある十分に下がった時点（時刻Ｔ２）において、ワード線ＷＬのレベルを電圧Ｖｄｄにする。その結果、トランスファトランジスタＱ５、Ｑ６の駆動力が大きくなるため、ビット線／ＢＬは一挙に“Ｌ”に引き下げられる。

以上のように、ワード線ＷＬの動作波形を階段状にすることで、データ読み出し時のメモリセルＭＣのデータ破壊を抑制することができる。また、時刻Ｔ２以後において、トランスファトランジスタＱ５、Ｑ６の駆動力は十分に高くなっているため、データ書き込みについても問題なく行うことができる。

次に、図２に示す動作波形を生成するための回路構成について説明する。

図３は、本実施形態に係る半導体記憶装置の一部を示す概略図である。簡単化のためビット線ＢＬ、／ＢＬ、メモリセルＭＣについては省略されている。

この回路は、ｎ本のワード線ＷＬ０〜ＷＬｎ−１、これらワード線ＷＬに交差する複数のビット線ＢＬ、／ＢＬ、及びこれらワード線ＷＬ及びビット線ＢＬ、／ＢＬの各交差部に接続された複数のメモリセルＭＣからなるメモリセルアレイを備える。複数のワード線ＷＬには、それぞれ寄生容量Ｃｗが存在する。

また、この回路は、ダミー配線としてダミーワード線ＤＷＬを備える。ダミーワード線ＤＷＬは、ワード線ＷＬ方向に延びる部分ダミーワード線ＤＷＬａとビット線ＢＬ方向に延びる部分ダミーワード線ＤＷＬｂが連続的に形成されたものである。このうち部分ダミーワード線ＤＷＬｂは、各ワード線ＷＬの端部に設けられたスイッチ手段１を介して接続されている。

なお、部分ダミーワード線ＤＷＬａは、ワード線ＷＬと同様に形成されているため、その寄生容量Ｃｄａは、ワード線ＷＬの寄生容量Ｃｗとほぼ同じになる。

次に、以上の回路構成を用いて、ワード線ＷＬに対し、１／２×Ｖｄｄを供給する方法を説明する。

ワード線ＷＬが選択される前、予め、ダミーワード線ＤＷＬのレベルを電圧Ｖｄｄにしておく。続いて、所定のワード線ＷＬが選択されると同時に、このワード線ＷＬの端部に備わったスイッチ手段１をオンさせる。こうすることで、ダミーワード線ＤＷＬの寄生容量Ｃｄとワード線ＷＬの寄生容量Ｃｗとの間にチャージシェアが生じる。この場合、ダミーワード線ＤＷＬとワード線ＷＬのレベルは平衡状態となり、その結果、ワード線ＷＬのレベルは１／２×Ｖｄｄとなる。

しかし、実際には、ダミーワード線ＤＷＬには、部分ダミーワード線ＤＷＬａの寄生容量Ｃｄａのみならず、部分ダミーワード線ＤＷＬｂの寄生容量Ｃｄｂも存在する。したがって、ワード線ＷＬのレベルを１／２×Ｖｄｄにするためには、寄生容量Ｃｄｂも考慮する必要がある。但し、この寄生容量Ｃｄｂは、被選択ワード線ＷＬの位置により変動する。

そこで、本実施形態の半導体記憶装置は、さらにダミーワード線ＷＬの他、レプリカ線ＲＬとダミードライバ３を備えている。

図４は、本実施形態に係る半導体記憶装置の一部を示す回路図である。

この回路は、ダミーワード線ＤＷＬ、このダミーワード線ＤＷＬに平行に延びる複数のワード線ＷＬ０、ＷＬ１、・・・を備える。各ワード線ＷＬ０、ＷＬ１、・・・の端部には、ワード線ＷＬを駆動するワード線ドライバ２が備わっている。これらワード線ドライバ２の最終段は第１の第１導電型トランジスタであるＰＭＯＳトランジスタＱ２１及び第２導電型トランジスタであるＮＭＯＳトランジスタＱ２２の電流経路を直列接続してなるインバータ回路となっている。ここで、部分ダミーワード線ＤＷＬａの長さは、ワード線ＷＬの長さと同程度となり、部分ダミーワード線ＤＷＬｂの長さは、複数のワード線ドライバ２が配置された配線領域Ａのビット線ＢＬ方向の長さと同程度となる。

なお、図４のワード線ドライバ２は、この最終段のインバータ回路のみ示されている。また、ワード線ＷＬ０を駆動するワード線ドライバ２のＰＭＯＳトランジスタＱ２１のソースは、直接部分ダミーワード線ＤＷＬａに接続されている。一方、ワード線ＷＬ１を駆動するワード線ドライバ２のＰＭＯＳトランジスタＱ２１のソースは、部分ダミーワード線ＤＷＬｂの一部である寄生容量Ｃｄｂ０を持つＤＷＬｂ０を介して接続されている。つまり、ワード線ＷＬｉ（ｉ＝１〜ｎ−１）を駆動するワード線ドライバ２は、部分ダミーワード線ＤＷＬの一部であるＤＷＬｂ０〜ｉ−１を介して接続されており、その寄生容量は、Ｃｄｂ０〜ｉ−１の合成容量となる。

また、本半導体記憶装置は、ドレインが各ワード線ドライバ２のＰＭＯＳトランジスタＱ２１のソースに接続されたスイッチ手段１であるＰＭＯＳトランジスタＱ１１を備えている。全てのＰＭＯＳトランジスタＱ１１は、共通に与えられるチャージシェア開始信号ＣＳによってオン／オフ制御される。また、全てのＰＭＯＳトランジスタＱ１１のソースは、部分ダミーワード線ＤＷＬｂ方向に延び、寄生容量Ｃｄｂと同等の寄生容量Ｃｒを持つレプリカ線ＲＬが共通に接続されている。ここで、部分ダミーワード線ＤＷＬｂとレプリカ線ＲＬの寄生容量の分布は同じであるため、ビット線ＢＬ方向の所定の位置と、他の所定の位置の間に存在する両配線の寄生容量は同じになる。

さらに、本半導体記憶装置は、スイッチ手段１である各ＰＭＯＳトランジスタＱ１１のソースに接続されたレプリカドライバ３を備える。このレプリカドライバ３は、ソースとドレインが接続されており、ワード線ドライバ２とともにワード線選択信号ＷＳにより制御される。なお、レプリカドライバ３は、ワード線ドライバ２と同等の寄生容量となるように形成されている。ワード線ドライバ２とレプリカドライバ３の寄生容量を同じにするには、例えば、ＰＭＯＳトランジスタＱ２１、Ｑ３１のゲート幅の比を２：１にすれば良い。

なお、上記構成においてスイッチ手段１はＰＭＯＳトランジスタに限られるものではなく、ＮＭＯＳトランジスタ等、スイッチ機能を有するあらゆる素子に置き換えすることができる。

次に、図４に示す回路におけるワード線ＷＬの選択時の動作について説明する。

上述したように、ワード線ＷＬを選択する前は、ダミーワード線ＤＷＬのレベルは電圧Ｖｄｄになっている。この状態で、ワード線選択信号ＷＳにより、所定のワード線ドライバ２及びレプリカドライバ３が活性化される。その際、チャージシェア開始信号ＣＳにより、これら選択ワード線ドライバ２及び選択レプリカドライバ３の間に設けられたスイッチ手段１をオンさせる。この場合、部分ダミーワード線ＤＷＬａの寄生容量Ｃｄａ及びワード線ＷＬの寄生容量Ｃｗ、部分ダミーワード線ＤＷＬｂ及びレプリカ線ＲＬの寄生容量Ｃｒ、ワード線ドライバ２の寄生容量及びレプリカドライバ３の寄生容量が、それぞれ等価であるため、チャージシェアの結果、選択ワード線ＷＬのレベルは１／２×Ｖｄｄとなる。

以上のような構成によれば、選択ワード線ＷＬの位置により変動する部分ダミーワード線ＤＷＬｂの寄生容量Ｃｄｂをレプリカ線ＲＬの寄生容量Ｃｒで相殺することができるため、どの位置にあるワード線ＷＬに対しても、１／２×Ｖｄｄの電圧を生成することができる。

このことから、ワード線ＷＬ毎に調整する必要がないためコスト削減することができる。

さらに、このような回路構成によれば、メモリセルアレイのサイズが変更された場合であっても容易に対応することができる。

つまり、メモリセルアレイのワード線ＷＬ方向のサイズが変わった場合、部分ダミーワード線ＤＷＬａをワード線ＷＬと同じ長さに変更することでワード線ＷＬの寄生容量Ｃｗと同じ寄生容量Ｃｄａを作ることができる。さらに、メモリセルアレイのビット線ＢＬ方向のサイズが変わった場合でも、ビット線ＢＬ、／ＢＬと同様に、部分ダミーワード線Ｗｄｂとレプリカ線ＲＬの長さを変更するだけで良い。

このことから、メモリセルアレイのサイズ変更に対し柔軟性が高い回路構成と言える。

図５、図６は、トランジスタの設計条件及びメモリセルアレイのサイズを変化させた場合のワード線ＷＬの動作波形のシミュレーション結果である。

図５は、スイッチ手段１のトランジスタを高速仕様にした場合のシミュレーション結果である。一点鎖線は、ワード線ＷＬ方向に６４個、ビット線ＢＬ方向に５１２個のメモリセルからなるメモリセルアレイに対するシミュレーション結果である。同様に、点線は６４×６４個、二点鎖線は、５１２×５１２個、破線は５１２×６４個のメモリセルアレイに対するシミュレーション結果である。なお、図５において電圧Ｖｄｄは、７００ｍである。

図５から分かるように、いずれのメモリセルアレイであっても、１／２×Ｖｄｄである３５０ｍの電圧が生成されていることが分かる。また、ワード線ＷＬ方向のメモリセル数が少ない場合、ワード線ＷＬレベルの立ち上がり（２．２ｎ付近）において多少のオーバシュートが見られるものの、メモリセルアレイの規模に関わらず、ほぼ同じ動作波形が得られることも確認できる。

図６は、本実施形態の半導体集積記憶回路を構成するスイッチ手段１のトランジスタを低速仕様にした場合のシミュレーション結果である。

ワード線ＷＬ方向に６４個のメモリセルを有するメモリセルアレイの場合と、ワード線ＷＬ方向に５１２個のメモリセルを有するメモリセルアレイの場合とでは、“Ｌ”からの立ち上がり時間に差異がある。具体的には、ワード線ＷＬ方向に５１２個のメモリセルを有するセルアレイの方が緩やかな立ち上がりとなっている。しかし、いずれのサイズであっても１／２×Ｖｄｄとなる３５０ｍの電圧が生成されていることが分かる。さらに、ビット線ＢＬ方向のサイズの違いは、ワード線ＷＬの動作波形にほとんど影響されていないことが確認できる。

以上から、本実施形態によれば、あらゆるメモリセルアレイに柔軟に対応できる簡素な回路構成により、階段状のワード線選択レベルを実現する半導体記憶装置を提供することができる。

［第２の実施形態］
本発明の第２の実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置のスイッチ手段１の第３の第１導電型トランジスタであるＰＭＯＳトランジスタＱ１１を、各ワード線ドライバ２のＰＭＯＳトランジスタＱ２１のそれぞれと同じ特性にしたものである。

上述したように、ワード線ＷＬの動作波形を階段状にしてやることで、データ読み出し時のメモリセルＭＣのデータ保持性を向上させることができるが、このワード線ＷＬの動作波形の立ち上がりは、ワード線ドライバ２のＰＭＯＳトランジスタＱ２１とスイッチ手段１との駆動力の関係に依存する。

したがって、各ワード線ＷＬの動作波形を均一にするためには、それぞれのワード線ＷＬに対応したワード線ドライバ２及びスイッチ手段１の特性を揃える必要がある。

しかし、実際には、ワード線ドライバ２を構成するトランジスタの特性にはばらつきが生じるため問題となる。

この点、本実施形態によれば、各ワード線ＷＬに対応したワード線ドライバのＰＭＯＳトランジスタＱ２１と同じ駆動力を有するＰＭＯＳトランジスタによりスイッチ手段１が形成されているため、トランジスタのプロセスばらつきを補償することができる。

なお、各ワード線ＷＬに対応するワード線ドライバ２のＰＭＯＳトランジスタＱ２１とスイッチ手段１のＰＭＯＳトランジスタＱ１１を連続的に形成することで、これらＰＭＯＳトランジスタＱ２１、Ｑ１１の特性を揃えることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

例えば、ワード線ＷＬの寄生容量Ｃｗ及び部分ダミーワード線ＤＷＬａの寄生容量Ｃｄａ、部分ダミーワード線ＤＷＬｂの寄生容量Ｃｄｂ及びレプリカ線Ｃｒ、ワード線ドライバ２の寄生容量及びレプリカドライバ３の寄生容量のそれぞれの比を変更してやることで、ワード線ＷＬを１／２×Ｖｄｄに限らず、任意のレベルに調整することが可能である。

本発明の第１の実施形態に係る半導体記憶装置のメモリセルの回路図である。同半導体記憶装置のメモリセルの動作波形である。同半導体記憶装置の一部を示す概略図である。同半導体記憶装置の一部を示す回路図である。同半導体記憶装置のワード線の動作波形を示すシミュレーション結果である。同半導体記憶装置のワード線の動作波形を示すシミュレーション結果である。

符号の説明

１・・・スイッチ手段、２・・・ワード線ドライバ、３・・・レプリカドライバ。

Claims

互いに交差する複数の第１及び第２の配線とこれら第１及び第２の配線の各交差部に設けられた複数のメモリセルとを備えたメモリセルアレイと、
前記第１の配線を駆動する複数のドライバと、
前記第１の配線方向及び前記第２の配線方向に連続的に伸び、前記第２の配線方向に延びた部分が前記複数のドライバに接続されたダミー配線と、
前記複数のドライバ及び前記ダミー配線の各接続部に接続された複数のスイッチ手段と、
前記第２の配線方向に延び、前記複数のスイッチ手段を介して前記ダミー配線に接続されるレプリカ線と
を有することを特徴とする半導体記憶装置。
前記スイッチ手段を介して前記ドライバに接続される複数のレプリカドライバ
を有することを特徴とする請求項１記載の半導体記憶装置。
前記ドライバは、ソースが前記ダミー配線、ドレインが前記第１の配線にそれぞれ接続された第１の第１導電型トランジスタと、ソースが接地線、ドレイン、ソースが前記第１の第１導電型トランジスタのドレイン、ソースとそれぞれ接続された第２導電型トランジスタとを備えた
ことを特徴とする請求項１又は２記載の半導体記憶装置。
前記スイッチ手段は、第３の第１導電型トランジスタからなる
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
前記ダミー配線の前記第１の配線方向に延びた部分の長さは、前記第１の配線の長さと同程度であり、
前記ダミー配線の前記第２の配線方向に延びた部分の長さは、前記複数のドライバの配線領域の前記第２の配線方向の長さと同程度である
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。