JP6469764B2 - 半導体記憶装置及びそのテスト方法 - Google Patents

Description

本発明は、半導体記憶装置及びそのテスト方法に関し、例えば回路規模の増大を抑制するのに適した半導体記憶装置及びそのテスト方法に関する。

半導体記憶装置の小型化が求められている。特に、シングルエンドビット線を用いてデータの読み出しが行われるメモリセルを複数備えた半導体記憶装置の小型化が求められている。

関連する技術が特許文献１に開示されている。特許文献１には、シングルエンドディジット構成のメモリセルを複数個備えた半導体メモリが開示されている。この半導体メモリは、シングルエンドディジット線の電位と、ダミーディジット線のリファレンス電位と、の電位差を増幅して読み出しデータとして出力している。

特開２００５−５０４７９号公報

特許文献１に開示された半導体メモリは、ダミーディジット線（ダミービット線）を設ける必要があるため、回路規模の増大が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体記憶装置は、第１及び第２共通ビット線のうちデータ読み出し対象のメモリセルと導通しない共通ビット線に対して基準電流を供給する基準電流供給部と、前記第１及び前記第２共通ビット線の電位差を増幅するセンスアンプと、を備える。

また、他の実施の形態によれば、半導体記憶装置は、テストモード時に、何れかの書き込み用ワード線を活性化させてから、所定期間経過後に、前記何れかの書き込み用ワード線と同行の読み出し用ワード線を活性化させるテスト制御回路と、を備える。

また、他の実施の形態によれば、半導体記憶装置のテスト方法は、テストモード時に、何れかの書き込み用ワード線を活性化させてから、所定期間経過後に、前記何れかの書き込み用ワード線と同行の読み出し用ワード線を活性化させる。

前記一実施の形態によれば、回路規模の増大を抑制することが可能な半導体記憶装置及びそのテスト方法を提供することができる。

実施の形態１にかかる半導体記憶装置の構成例を示すブロック図である。 実施の形態１にかかる半導体記憶装置に設けられたメモリセルの第１具体的構成例を示す回路図である。 実施の形態１にかかる半導体記憶装置に設けられたメモリセルの第２具体的構成例を示す回路図である。 実施の形態１にかかる半導体記憶装置に設けられたデータ出力部の構成例を示すブロック図である。 実施の形態１にかかる半導体記憶装置に設けられたデータ出力部の具体的構成例を示す図である。 実施の形態１にかかる半導体記憶装置の動作の一部を示すタイミングチャートである。 実施の形態２にかかる半導体記憶装置に設けられたセンスアンプの具体的構成例を示す図である。 実施の形態３にかかる半導体記憶装置に設けられた出力切替回路の具体的構成例を示す回路図である。 実施の形態４にかかる半導体記憶装置に設けられた制御部及びワード線ドライバの一部の具体的構成例を示す図である。 実施の形態５にかかる半導体記憶装置に設けられたクロック生成部の構成例を示すブロック図である。 実施の形態５にかかる半導体記憶装置に設けられたクロック生成部の具体的構成例を示す図である。 実施の形態５にかかる半導体記憶装置の動作を示すタイミングチャートである。 ２ポートＳＲＡＭの課題を説明するための回路図である。 ２ポートＳＲＡＭの課題を説明するためのタイミングチャートである。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体記憶装置１の構成例を示すブロック図である。なお、図１には、データ読み出しに関する回路のみが示されている。

図１に示す半導体記憶装置１は、メモリセルアレイ１１，１２と、データ出力部１３と、制御回路１４と、ワード線ドライバ１５，１６と、を備える。

メモリセルアレイ１１は、ｍ行×ｎ行（ｍ，ｎは自然数）の行列状に配置された複数のメモリセル（第１メモリセル）ＭＣ（以下、メモリセルＵＭＣとも称す）を備える。同じく、メモリセルアレイ１２は、ｍ行×ｎ行の行列状に配置された複数のメモリセル（第２メモリセル）ＭＣ（以下、メモリセルＬＭＣとも称す）を備える。即ち、半導体記憶装置１では、２ｍ行×ｎ行の行列状に配置された複数のメモリセルＭＣが二つのメモリセルアレイ１１，１２に分割して設けられている。

複数のメモリセルＵＭＣのｍ行のそれぞれには、ワード線（第１ワード線）ＵＷＬ１〜ＵＷＬｍが設けられている。複数のメモリセルＵＭＣのｎ列のそれぞれには、ビット線（第１ビット線）ＵＢＬ１〜ＵＢＬｎが設けられている。

複数のメモリセルＬＭＣのｍ行のそれぞれには、ワード線（第２ワード線）ＬＷＬ１〜ＬＷＬｍが設けられている。複数のメモリセルＬＭＣのｎ列のそれぞれには、ビット線（第２ビット線）ＬＢＬ１〜ＬＢＬｎが設けられている。

なお、各メモリセルＭＣは、シングルエンドビット線を用いてデータの読み出しが行われる。したがって、各メモリセルＭＣは、記憶したデータが読み出される場合に一本のビット線のみと導通する。

以下、各メモリセルＭＣの具体的構成例について説明する。なお、以下では、代表して、メモリセルアレイ１１の１行目かつ１列目のメモリセルＭＣの具体的構成例について説明する。

（メモリセルＭＣの第１具体的構成例）
図２は、メモリセルＭＣの第１具体的構成例を示す回路図である。図２に示すメモリセルＭＣは、ＳＲＡＭ用メモリセルであって、ＰＭＯＳトランジスタであるトランジスタＭＰ１，ＭＰ２と、ＮＭＯＳトランジスタであるトランジスタＭＮ１〜ＭＮ６と、を有する。

トランジスタＭＰ１，ＭＮ１により第１インバータが構成される。トランジスタＭＰ２，ＭＮ２により第２インバータが構成される。第２インバータは、第１インバータの出力（記憶ノードＭＴ）の電圧レベル（Ｈレベル又はＬレベル）を反転して、当該第１インバータの入力（記憶ノードＭＢ）に出力する。それにより、データが記憶される。

トランジスタＭＮ３は、記憶ノードＭＴと、データ書き込み用ビット線対の一方ＷＢＬＴと、の間に設けられ、データ書き込み用ワード線ＷＷＬの電位に基づいてオンオフ制御される。トランジスタＭＮ４は、記憶ノードＭＢと、データ書き込み用ビット線対の他方ＷＢＬＢと、の間に設けられ、データ書き込み用ワード線ＷＷＬの電位に基づいてオンオフ制御される。データ書き込み時、トランジスタＭＮ３，ＭＮ４がオンすることにより、データ書き込み用ビット線対ＷＢＬＴ，ＷＢＬＢの電位（書き込みデータ）が記憶ノードＭＴ，ＭＢに伝わり、当該記憶ノードＭＴ，ＭＢにデータが書き込まれる。

トランジスタ（第１ＭＯＳトランジスタ）ＭＮ５は、接地電圧ＶＳＳの供給される接地電圧端子（以下、接地電圧端子ＶＳＳと称す）と、データ読み出し用のビット線ＵＢＬ１と、の間に設けられ、記憶ノードＭＢの電位に基づいてオンオフ制御される。トランジスタ（第２ＭＯＳトランジスタ）ＭＮ６は、トランジスタＭＮ５に直列に設けられ、ワード線ＵＷＬ１の電位に基づいてオンオフ制御される。

例えば、ワード線ＵＷＬ１の電位が低電位（Ｌレベル）の場合（即ち、ワード線ＵＷＬ１が活性化されていない場合）、トランジスタＭＮ６はオフする。そのため、ビット線ＵＢＬ１は、記憶ノードＭＢの電位に関わらず高電位を維持する。それに対し、ワード線ＵＷＬ１の電位が高電位（Ｈレベル）の場合（即ち、ワード線ＵＷＬ１が活性化されている場合）、トランジスタＭＮ６はオンする。この場合において、記憶ノードＭＢの電位が高電位（Ｈレベル）であれば、トランジスタＭＮ５がオンするため、ビット線ＵＢＬ１からトランジスタＭＮ５，ＭＮ６を介して接地電圧端子ＶＳＳに向けて電流が流れる。それにより、ビット線ＵＢＬ１の電位は低くなる。他方、記憶ノードＭＢの電位が低電位（Ｌレベル）であれば、トランジスタＭＮ５がオフするため、ビット線ＵＢＬ１からトランジスタＭＮ５，ＭＮ６を介して接地電圧端子ＶＳＳに向けて電流は流れない。それにより、ビット線ＵＢＬ１の電位は高電位を維持する。そして、ビット線ＵＢＬ１の電位に応じた読み出しデータが外部に読み出される。

（メモリセルＭＣの第２具体的構成例）
図３は、メモリセルＭＣの第２具体的構成例を示す回路図である。図３に示すメモリセルＭＣは、ＲＯＭ用メモリセルであって、ＮＭＯＳトランジスタであるトランジスタＭＮ７を有する。

トランジスタＭＮ７は、ビット線ＵＢＬ１と接地電圧端子ＶＳＳとの間に設けられ、ワード線ＵＷＬ１の電位に応じてオンオフ制御される。

例えば、ワード線ＵＷＬ１の電位が低電位（Ｌレベル）の場合、トランジスタＭＮ７はオフする。そのため、ビット線ＵＢＬ１の電位は高電位を維持する。それに対し、ワード線ＵＷＬ１の電位が高電位（Ｈレベル）の場合、トランジスタＭＮ７はオンする。それにより、接地電圧端子ＶＳＳとビット線ＵＢＬ１とが導通するため、ビット線ＵＢＬ１の電位は低下する。そして、ビット線ＵＢＬ１の電位に応じた値の読み出しデータが外部に読み出される。

図１に戻り、ワード線ドライバ１５は、データ読み出し時に、ワード線ＵＷＬ１〜ＵＷＬｍの何れかを活性化する。ワード線ドライバ１６は、データ読み出し時に、ワード線ＬＷＬ１〜ＬＷＬｍの何れかを活性化する。ここで、ワード線ドライバ１５，１６は、データ読み出し時に、合計２ｍ本のワード線ＵＷＬ１〜ＵＷＬｍ，ＬＷＬ１〜ＬＷＬｍのうち何れか一本のワード線のみを活性化する。

データ出力部１３は、データ読み出し時に、ビット線ＵＢＬ１〜ＵＢＬｎ，ＬＢＬ１〜ＬＢＬｎのうちデータ読み出し対象のメモリセルＭＣに接続されたビット線の電位と、基準電位Ｖｒｅｆと、の電位差を増幅して読み出しデータＱとして出力する。

制御回路１４は、センスアンプイネーブル信号ＳＡＥ、アレイ選択信号ＵＹ，ＬＹ、ダミーワード線の電位、及び、制御信号Ｙ１〜Ｙｎ等を生成し、データ出力部１３を制御する。

（データ出力部１３の構成例）
図４は、データ出力部１３の構成例を示すブロック図である。図４に示すデータ出力部１３は、選択回路（第１選択回路）１３１と、選択回路（第２選択回路）１３２と、共通ビット線（第１共通ビット線）ＵＣＲＬと、共通ビット線（第２共通ビット線）ＬＣＲＬと、ダミーワード線ＤＷＬと、ＰＭＯＳトランジスタＭＰ３，ＭＰ４と、基準電流生成部１３３と、センスアンプ１３４と、出力切替回路１３５と、を備える。なお、トランジスタＭＰ３，ＭＰ４及び基準電流生成部１３３により基準電流供給部が構成される。

選択回路１３１は、ビット線ＵＢＬ１〜ＵＢＬｎのうち制御信号Ｙ１〜Ｙｎに基づいて選択されたビット線と、共通ビット線ＵＣＲＬと、を接続する。選択回路１３２は、ビット線ＬＢＬ１〜ＬＢＬｎのうち同じく制御信号Ｙ１〜Ｙｎに基づいて選択されたビット線と、共通ビット線ＬＣＲＬと、を接続する。

例えば、メモリセルアレイ１１の１行目かつ１行目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合、選択回路１３１は、ビット線ＵＢＬ１と共通ビット線ＵＣＲＬとを接続する。また、このとき、選択回路１３２は、ビット線ＬＢＬ１と共通ビット線ＬＣＲＬとを接続する。

基準電流生成部１３３は、何れかのワード線の活性化に応じてダミーワード線ＤＷＬが活性化された場合に、基準電流Ｉｒｅｆを生成する。より好ましくは、基準電流生成部１３３は、何れかのワード線の活性化と略同時にダミーワード線ＤＷＬが活性化された場合に、基準電流Ｉｒｅｆを生成する。

基準電流生成部１３３は、例えば、ＮＭＯＳトランジスタＭＮ８，ＭＮ９を有する。トランジスタＭＮ８は、基準電流生成部１３３の出力端子と、接地電圧端子ＶＳＳと、の間に設けられ、ダミーワード線ＤＷＬの電位に応じてオンオフ制御される。トランジスタＭＮ９は、トランジスタＭＮ８に直列に設けられ、バイアス電圧Ｖｂｉａｓによってオン抵抗が制御される。

なお、データ“０”が記憶されたメモリセルＭＣと導通状態にある共通ビット線に流れる電流をＩｚｅｒｏ、データ“１”が記憶されたメモリセルＭＣと導通状態にある共通ビット線に流れる電流をＩｏｎｅ、とした場合、電流Ｉｒｅｆ、Ｉｚｅｒｏ、Ｉｏｎｅの関係は、例えば、Ｉｚｅｒｏ＞Ｉｒｅｆ＞Ｉｏｎｅのようになる。

トランジスタＭＰ３は、共通ビット線ＵＣＲＬと基準電流生成部１３３との間に設けられ、アレイ選択信号（判定信号）ＬＹに応じてオンオフ制御される。アレイ選択信号ＬＹは、データ読み出し対象のメモリセルＭＣがメモリセルアレイ１２に属する場合、Ｈレベルを示し、そうでない場合、Ｌレベルを示す。

トランジスタＭＰ４は、共通ビット線ＬＣＲＬと基準電流生成部１３３との間に設けられ、アレイ選択信号（判定信号）ＵＹに応じてオンオフ制御される。アレイ選択信号ＵＹは、データ読み出し対象のメモリセルＭＣがメモリセルアレイ１１に属する場合、Ｈレベルを示し、そうでない場合、Ｈレベルを示す。

そのため、共通ビット線ＵＣＲＬ，ＬＣＲＬのうちデータ読み出し対象のメモリセルＭＣと導通しない共通ビット線と、基準電流生成部１３３と、が接続されることとなる。

例えば、メモリセルアレイ１１の１行目かつ１行目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合、データ読み出し対象のメモリセルＭＣと共通ビット線ＵＣＲＬとが導通するため、データ読み出し対象のメモリセルＭＣと導通しない共通ビット線ＬＣＲＬと、基準電流生成部１３３と、が接続されることとなる。

換言すると、基準電流生成部１３３及びトランジスタＭＰ３，ＭＰ４からなる基準電流供給部は、何れかのワード線の活性化に応じてダミーワード線ＤＷＬが活性化された場合に、共通ビット線ＵＣＲＬ，ＬＣＲＬのうちデータ読み出し対象のメモリセルＭＣと導通しない共通ビット線に対して基準電流Ｉｒｅｆを供給する。なお、基準電流供給部は、上記した構成に限られず、同等の機能を有する他の構成に適宜変更可能である。

センスアンプ１３４は、センスアンプイネーブル信号ＳＡＥが活性化されると、共通ビット線ＵＣＲＬ，ＬＣＲＬの電位差を増幅する。より具体的には、センスアンプ１３４は、センスアンプイネーブル信号ＳＡＥが活性化されると、データ読み出し対象のメモリセルＭＣと導通状態にある共通ビット線（例えば、ＵＣＲＬ）の電位と、基準電流Ｉｒｅｆが供給されている共通ビット線（例えば、ＬＣＲＬ）の電位Ｖｒｅｆと、の電位差を増幅する。

出力切替回路１３５は、データ読み出し対象のメモリセルＭＣの属性に応じて、センスアンプ１３４の出力信号及びその反転信号の何れかを選択的に読み出しデータＱとして出力する。より具体的には、出力切替回路１３５は、データ読み出し対象のメモリセルＭＣがメモリセルアレイ１１に属する場合、センスアンプ１３４の出力信号を読み出しデータＱとして出力し、データ読み出し対象のメモリセルＭＣがメモリセルアレイ１２に属する場合、センスアンプ１３４の出力信号の反転信号を読み出しデータＱとして出力する。

（データ出力部１３の具体的構成例）
図５は、データ出力部１３の具体的構成の一例を示す図である。図５に示すデータ出力部１３は、選択回路１３１としてＰＭＯＳトランジスタＭＰ１１〜ＭＰ１８を有し、選択回路１３２としてＰＭＯＳトランジスタＭＰ２１〜ＭＰ２８を有している。

トランジスタＭＰ１１は、ビット線ＵＢＬ１と共通ビット線ＵＣＲＬとの間に設けられ、制御信号Ｙ１の反転信号に応じてオンオフ制御される。トランジスタＭＰ１２は、ビット線ＵＢＬ１とノードＵＣＤＬとの間に設けられ、制御信号Ｙ１に応じてオンオフ制御される。トランジスタＭＰ１３は、ビット線ＵＢＬ２と共通ビット線ＵＣＲＬとの間に設けられ、制御信号Ｙ２の反転信号に応じてオンオフ制御される。トランジスタＭＰ１４は、ビット線ＵＢＬ２とノードＵＣＤＬとの間に設けられ、制御信号Ｙ２に応じてオンオフ制御される。トランジスタＭＰ１５は、ビット線ＵＢＬ３と共通ビット線ＵＣＲＬとの間に設けられ、制御信号Ｙ３の反転信号に応じてオンオフ制御される。トランジスタＭＰ１６は、ビット線ＵＢＬ３とノードＵＣＤＬとの間に設けられ、制御信号Ｙ３に応じてオンオフ制御される。トランジスタＭＰ１７は、ビット線ＵＢＬ４と共通ビット線ＵＣＲＬとの間に設けられ、制御信号Ｙ４の反転信号に応じてオンオフ制御される。トランジスタＭＰ１８は、ビット線ＵＢＬ４とノードＵＣＤＬとの間に設けられ、制御信号Ｙ４に応じてオンオフ制御される。

トランジスタＭＰ２１は、ビット線ＬＢＬ１と共通ビット線ＬＣＲＬとの間に設けられ、制御信号Ｙ１の反転信号に応じてオンオフ制御される。トランジスタＭＰ２２は、ビット線ＬＢＬ１とノードＬＣＤＬとの間に設けられ、制御信号Ｙ１に応じてオンオフ制御される。トランジスタＭＰ２３は、ビット線ＬＢＬ２と共通ビット線ＬＣＲＬとの間に設けられ、制御信号Ｙ２の反転信号に応じてオンオフ制御される。トランジスタＭＰ２４は、ビット線ＬＢＬ２とノードＬＣＤＬとの間に設けられ、制御信号Ｙ２に応じてオンオフ制御される。トランジスタＭＰ２５は、ビット線ＬＢＬ３と共通ビット線ＬＣＲＬとの間に設けられ、制御信号Ｙ３の反転信号に応じてオンオフ制御される。トランジスタＭＰ２６は、ビット線ＬＢＬ３とノードＬＣＤＬとの間に設けられ、制御信号Ｙ３に応じてオンオフ制御される。トランジスタＭＰ２７は、ビット線ＬＢＬ４と共通ビット線ＬＣＲＬとの間に設けられ、制御信号Ｙ４の反転信号に応じてオンオフ制御される。トランジスタＭＰ２８は、ビット線ＬＢＬ４とノードＬＣＤＬとの間に設けられ、制御信号Ｙ４に応じてオンオフ制御される。

（半導体記憶装置１の動作）
次に、半導体記憶装置１のデータ読み出し動作について、図６を参照しつつ説明する。図６は、半導体記憶装置１の動作の一部を示すタイミングチャートである。なお、以下では、メモリセルアレイ１１の１行目かつ１列目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合を例にして説明する。

まず、ビット線の選択が行われる。本例では、選択回路１３１が、制御信号Ｙ１〜Ｙｎに基づいてビット線ＵＢＬ１と共通ビット線ＵＣＲＬとを接続するとともに、選択回路１３２が、制御信号Ｙ１〜Ｙｎに基づいてビット線ＬＢＬ１と共通ビット線ＬＣＲＬとを接続する。また、このとき、アレイ選択信号ＵＹ，ＬＹに基づき、データ読み出し対象のメモリセルＭＣと導通しない共通ビット線ＬＣＲＬと、基準電流生成部１３３と、が接続される。

次に、ワード線の選択が行われる。本例では、ワード線ドライバ１５がワード線ＵＷＬ１を活性化する。それにより、メモリセルアレイ１１に設けられた１行目の複数のメモリセルＭＣと、それらに対応するビット線ＵＢＬ１〜ＵＢＬｎと、がそれぞれ接続される。なお、このとき、ワード線ドライバ１６は何れのワード線ＬＷＬ１〜ＬＷＬｍも活性化しない。

それにより、共通ビット線ＵＣＲＬには、データ読み出し対象のメモリセルＭＣに記憶されたデータに応じた電流が流れる。例えば、データ読み出し対象のメモリセルＭＣにデータ“１”が記憶されている場合、共通ビット線ＵＣＲＬには電流がほとんど流れないため、当該共通ビット線ＵＣＲＬの電位は高電位（ＶＤＤ程度）を維持する。他方、データ読み出し対象のメモリセルＭＣにデータ“０”が記憶されている場合、共通ビット線ＵＣＲＬには電流Ｉｚｅｒｏが流れるため、当該共通ビット線ＵＣＲＬの電位は低下する。

さらに、ワード線ＵＷＬ１の活性化に応じてダミーワード線ＤＷＬが活性化される。より好ましくは、ワード線ＵＷＬ１の活性化と略同時にダミーワード線ＤＷＬが活性化される。それにより、データ読み出し対象のメモリセルＭＣと導通しない共通ビット線ＬＣＲＬには基準電流Ｉｒｅｆが流れるため、当該共通ビット線ＬＣＲＬの電位は電流Ｉｚｅｒｏが流れる場合よりも緩やかに低下する。

次に、センスアンプ１３４は、センスアンプイネーブル信号ＳＡＥが活性化されると、共通ビット線ＵＣＲＬ，ＬＣＲＬの電位差を増幅する。より具体的には、センスアンプ１３４は、センスアンプイネーブル信号ＳＡＥが活性化されると、データ読み出し対象のメモリセルＭＣと導通状態にある共通ビット線ＵＣＲＬの電位と、基準電流Ｉｒｅｆが供給されている共通ビット線ＬＣＲＬの電位Ｖｒｅｆと、の電位差を増幅する。その後、センスアンプ１３４の出力は、出力切替回路１３５を介して、読み出しデータＱとして外部に出力される。

このように、本実施の形態にかかる半導体記憶装置１は、関連技術と異なり、ダミーのビット線を必要としないため、回路規模の増大を抑制することができる。さらに、本実施の形態にかかる半導体記憶装置１は、ダミーのビット線ではなく、一時的に利用されていない通常のビット線を用いて、基準電位Ｖｒｅｆをセンスアンプ１３４に供給しているため、製造ばらつきによる読み出しマージンの劣化を抑制することができる。

＜実施の形態２＞
本実施の形態では、センスアンプ１３４の具体的構成例について説明する。図７は、センスアンプ１３４の具体的構成例を示す回路図である。

図７に示すセンスアンプ１３４は、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２と、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２と、を有する。トランジスタＭＰ３１，ＭＮ３１により第１インバータが構成される。トランジスタＭＰ３２，ＭＮ３２により第２インバータが構成される。第２インバータは、第１インバータの出力の電圧レベル（Ｈレベル又はＬレベル）を反転して、当該第１インバータの入力に出力する。また、共通ビット線ＵＣＲＬと第１インバータの出力とが接続される。共通ビット線ＬＣＲＬと第２インバータの出力とが接続される。また、第１及び第２インバータの接地電圧端子ＶＳＳ側には、トランジスタＭＮ３３が設けられ、センスアンプイネーブル信号ＳＡＥに応じてオンオフ制御される。

通常、データ“１”が記憶されたメモリセルＭＣと導通状態にある共通ビット線の電位は、高電位（ＶＤＤ程度）を示す必要があるが、意図しない放電（リーク電流）により徐々に低くなってしまう可能性がある。しかしながら、図７に示すセンスアンプ１３４は、所謂ドレイン受けの回路構成を有しているため、自己増幅動作により、当該共通ビット線の電位を高電位に維持することができる。そのため、本実施の形態にかかる半導体記憶装置１は、各ビット線に対して電位を維持するためのキーパー回路等を設ける必要が無い。以下、具体例を挙げて説明する。

なお、以下では、メモリセルアレイ１１の１行目かつ１列目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合を例に説明する。また、以下では、データ読み出し対象のメモリセルＭＣにデータ“１”が記憶されている場合を例に説明する。

まず、データ“１”が記憶されたデータ読み出し対象のメモリセルＭＣと導通状態にある共通ビット線ＵＣＲＬの電位は、リーク電流により高電位から徐々に低くなる。それに対し、データ読み出し対象のメモリセルＭＣと導通しない共通ビット線ＬＣＲＬの電位は、基準電流Ｉｒｅｆにより、共通ビット線ＵＣＲＬの電位よりも速やかに低下する。したがって、トランジスタＭＰ３１がトランジスタＭＰ３２より先にオンする。それにより、共通ビット線ＵＣＲＬには、トランジスタＭＰ３１を介して、電源電圧ＶＤＤが供給される。そのため、共通ビット線ＵＣＲＬの電位は、高電位に維持される。

＜実施の形態３＞
本実施の形態では、出力切替回路１３５の具体的構成例について説明する。図８は、出力切替回路１３５の具体的構成例を示す回路図である。なお、図８には、センスアンプ１３４も示されている。

図８に示す出力切替回路１３５は、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４と、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４と、ＮＡＮＤ回路１３６，１３７と、インバータ１３８，１３９と、を有する。

ＮＡＮＤ回路１３６は、センスアンプイネーブル信号ＳＡＥとアレイ選択信号ＵＹとの否定論理積を出力する。インバータ１３８は、ＮＡＮＤ回路１３６の出力信号を反転して出力する。ＮＡＮＤ回路１３７は、センスアンプイネーブル信号ＳＡＥとアレイ選択信号ＬＹとの否定論理積を出力する。インバータ１３９は、ＮＡＮＤ回路１３７の出力信号を反転して出力する。

トランジスタＭＰ４１では、ソースが電源電圧端子ＶＤＤに接続され、ゲートが共通ビット線ＵＣＲＬに接続されている。トランジスタＭＰ４２では、ソースがトランジスタＭＰ４１のドレインに接続され、ドレインが出力ノードＮ１に接続され、ゲートにＮＡＮＤ回路１３６の出力信号が供給される。トランジスタＭＮ４１では、ソースが接地電圧端子ＶＳＳに接続され、ゲートが共通ビット線ＵＣＲＬに接続されている。トランジスタＭＮ４２では、ソースがトランジスタＭＮ４１のドレインに接続され、ドレインが出力ノードＮ１に接続され、ゲートにインバータ１３８の出力信号が供給される。

トランジスタＭＰ４３では、ソースが電源電圧端子ＶＤＤに接続され、ゲートが共通ビット線ＬＣＲＬに接続されている。トランジスタＭＰ４４では、ソースがトランジスタＭＰ４３のドレインに接続され、ドレインが出力ノードＮ１に接続され、ゲートにＮＡＮＤ回路１３７の出力信号が供給される。トランジスタＭＮ４３では、ソースが接地電圧端子ＶＳＳに接続され、ゲートが共通ビット線ＬＣＲＬに接続されている。トランジスタＭＮ４４では、ソースがトランジスタＭＮ４３のドレインに接続され、ドレインが出力ノードＮ１に接続され、ゲートにインバータ１３９の出力信号が供給される。

そして、図８に示す出力切替回路１３５は、共通ビット線ＵＣＲＬ側の回路と共通ビット線ＬＣＲＬ側の回路とが左右対称となるようにレイアウト配置される。それにより、図８に示す出力切替回路１３５は、データ読み出し対象のメモリセルＭＣが何れのメモリセルアレイ１１，１２に属する場合でも、センスマージンやアクセススピードを略同一にすることができる。

＜実施の形態４＞
本実施の形態では、各ワード線及びダミーワード線の周辺構成について説明する。図９は、制御回路１４及びワード線ドライバ１５の一部の具体的構成例を示す図である。

図９に示すように、ワード線ドライバ１５は、アドレスラッチ１５１と、アドレスプリデコーダ１５２と、ワードデコーダ１５３と、を少なくとも有する。制御回路１４は、クロックドライバ１４１と、ダミーワード線ドライバ１４２と、を少なくとも有する。

アドレスラッチ１５１は、アドレス信号Ａをラッチする。クロックドライバ１４１は、クロック信号ＣＬＫＢをドライブしてクロック信号ＴＤＥＣＢを出力する。アドレスプリデコーダ１５２は、アドレスラッチ１５１によってラッチされたアドレス信号Ａをプリデコードする。そして、ワードデコーダ１５３は、アドレスプリデコーダ１５２によってプリデコードされた結果に基づいてワード線ＷＬ１〜ＷＬｍの何れか一つを選択し、選択したワード線をクロック信号ＴＤＥＣＢがアクティブの期間中、活性化する。

同じく、ダミーワード線ドライバ１４２は、クロック信号ＴＤＥＣＢがアクティブの期間中、ダミーワード線ＤＷＬを活性化する。ここで、ダミーワード線ＤＷＬは、ワード線と同じタイミングで活性化されることが好ましい。そこで、図９の例では、各ワード線に電位を供給する回路と、ダミーワード線ＤＷＬに電位を供給する回路とが、同じになるように構成される。具体的には、各ワード線に電位を供給する回路と、ダミーワード線ＤＷＬに電位を供給する回路とでは、論理段数、負荷容量、トランジスタサイズ、閾値電圧等を同じにする。また、各ワード線に接続されたＭＯＳトランジスタの総チャネル面積と、ダミーワード線ＤＷＬに接続されたＭＯＳトランジスタの総チャネル面積と、を同じする。また、各ワード線の配線長、配線幅と、ダミーワード線の配線長、配線幅と、を同じにする。さらに、複数のワード線及びダミーワード線間の配線間隔を同じにする。それにより、本実施の形態にかかる半導体記憶装置１は、ワード線の活性化タイミングと、ダミーワード線ＤＷＬの活性化タイミングと、を近づけることができるため、精度良くデータを読み出すことができる。

＜実施の形態５＞
本実施の形態に係る半導体記憶装置２は、半導体記憶装置１と比較して、テスト機能をさらに有する。本実施の形態に係る半導体記憶装置２は、書き込み専用ポート及び読み出し専用ポートを備えた２ポートＳＲＡＭであって、各メモリセルＭＣに図２に示すメモリセルＭＣを用いている。

まず、２ポートＳＲＡＭの課題について簡単に説明する。図１３は、２ポートＳＲＡＭの課題を説明するための回路図である。図１４は、２ポートＳＲＡＭの課題を説明するためのタイミングチャートである。なお、以下では、メモリセルアレイ１１の１行目かつ１列目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合を例に説明する。また、以下では、データ読み出し対象のメモリセルＭＣにデータ“１”が記憶されている場合を例に説明する。

まず、図１４の左図に示すように、通常のデータ読み出し動作では、ワード線ＵＷＬ１が活性化されると、データ読み出し対象のメモリセルＭＣと導通状態にあるビット線ＵＢＬ１（共通ビット線ＵＣＲＬ）の電位は、高電位（ＶＤＤ程度）を維持する。その結果、データ“１”を表すＨレベルの読み出しデータＱが出力される。

次に、図１４の右図に示すように、データ読み出し対象のメモリセルＭＣに対するデータ読み出し動作と、同行の異なるメモリセルＭＣに対するデータ書き込み動作と、が並行して行われた場合、書き込み用ワード線ＷＷＬの活性化直後に読み出し用ワード線ＵＷＬ１が活性化される可能性がある。この場合、データ読み出し対象のメモリセルＭＣでは、ワード線ＷＷＬの活性化によりトランジスタＭＮ３，ＭＮ４がオンするため、記憶ノードＭＴ，ＭＢの電位がわずかに変動する。図１３の例では、記憶ノードＭＢの電位が０Ｖから０．１Ｖ程度に変動している。この状態でワード線ＵＷＬ１が活性化されると、トランジスタＭＮ５，ＭＮ６を介してリーク電流が流れるため、ビット線ＵＢＬ１（共通ビット線ＵＣＲＬ）の電位は高電位（ＶＤＤ程度）からわずかに低下する。ビット線ＵＢＬ１の電位が低下しすぎると、データ“０”を表すＬレベルの読み出しデータＱが意図せず出力されてしまう。

このように、２ポートＳＲＡＭでは、書き込み専用ポートと読み出し専用ポートとから同行の異なるメモリセルＭＣに同時にアクセスがあった場合、読み出しマージンが劣化してしまうため、不良が発生してしまうという課題があった。なお、出荷テスト時にこの読み出し不良を見つけるのは困難である。

そこで、本実施の形態に係る半導体記憶装置２は、ワード線ＷＷＬの活性化直後にワード線ＵＷＬ１を活性化させる状況を意図的に作り出すことにより、書き込み専用ポートと読み出し専用ポートとから同行の異なるメモリセルＭＣに同時にアクセスがあった場合においてデータを正しく読み出せるか否か、をテストすることを可能にしている。

図１０は、半導体記憶装置２に設けられたクロック生成部（テスト制御回路）１７の構成例を示すブロック図である。また、図１１は、図１０に示すクロック生成部１７をより具体的に示す図である。図１０に示すクロック生成部１７は、セレクタ１７１〜１７３と、書き込み用クロック生成部１７４と、読み出し用クロック生成部１７５と、遅延部１７６〜１７８と、を有する。

セレクタ１７１は、書き込み用のクロック信号ＣＬＫＡ及びテストクロック信号ＴＣＬＫの何れかをテストイネーブル信号ＴＭＥに基づいて選択し出力する。書き込み用クロック生成部１７４は、セレクタ１７１によって選択されたクロック信号の立ち上がりに同期してクロック信号ＴＤＥＣＡを立ち上げ、遅延部１７６による遅延時間経過後、当該クロック信号ＴＤＥＣＡを立ち下げる。書き込み用ワード線ＷＷＬは、このクロック信号ＴＤＥＣＡがアクティブの期間中、活性化される。

セレクタ１７２は、読み出し用のクロック信号ＣＬＫＢ及びテストクロック信号ＴＣＬＫの何れかをテストイネーブル信号ＴＭＥに基づいて選択し出力する。読み出し用クロック生成部１７４は、セレクタ１７２によって選択されたクロック信号の立ち上がりに同期してクロック信号ＴＤＥＣＢを立ち上げ、遅延部１７７による遅延時間経過後、当該クロック信号ＴＤＥＣＢを立ち下げる。セレクタ１７３は、クロック信号ＴＤＥＣＢ、及び、クロック信号ＴＤＥＣＢを遅延部１７８により遅延させた信号、の何れかをテストイネーブル信号ＴＭＥに基づいて選択し出力する。読み出し用ワード線ＵＷＬ１は、このクロック信号ＴＤＥＣＢ又はその遅延信号がアクティブの期間中、活性化される。

（半導体記憶装置２の動作）
次に、半導体記憶装置２の動作について説明する。図１２は、半導体記憶装置２の動作を示すタイミングチャートである。なお、以下では、メモリセルアレイ１１の１行目かつ１列目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合を例に説明する。また、以下では、データ読み出し対象のメモリセルＭＣにデータ“１”が記憶されている場合を例に説明する。

まず、通常動作モードでは、テストイネーブル信号ＴＭＥがＬレベルを示す。それにより、セレクタ１７１は、クロック信号ＣＬＫＡを選択して出力する。セレクタ１７２は、クロック信号ＣＬＫＢを選択して出力する。セレクタ１７３は、クロック信号ＣＬＫＢに基づき生成されたクロック信号ＴＤＥＣＢをそのまま出力する。

そのため、書き込み用ワード線ＷＷＬは、クロック信号ＣＬＫＡ（より詳しくはクロック信号ＣＬＫＡに基づき生成されたクロック信号ＴＤＥＣＡ）に同期して活性化される。また、読み出し用ワード線ＵＷＬ１は、クロック信号ＣＬＫＡと非同期のクロック信号ＣＬＫＢ（より詳しくはクロック信号ＣＬＫＢに基づき生成されたクロック信号ＴＤＥＣＢ）に同期して活性化される。つまり、通常動作モードでは、データ書き込み動作とデータ読み出し動作とがそれぞれ非同期で実行される。

次に、テストモードでは、テストイネーブル信号ＴＭＥがＨレベルを示す。それにより、セレクタ１７１，１７２は、何れもテストクロック信号ＴＣＬＫを選択して出力する。セレクタ１７３は、テストクロック信号ＴＣＬＫに基づき生成されたクロック信号ＴＤＥＣＢを、遅延部１７８により遅延させて出力する。

そのため、書き込み用ワード線ＷＷＬは、テストクロック信号ＴＣＬＫ（より詳しくはテストクロック信号ＴＣＬＫに基づき生成されたクロック信号ＴＤＥＣＡ）に同期して活性化される。また、読み出し用ワード線ＵＷＬ１は、テストクロック信号ＴＣＬＫを所定期間遅延させた信号（より詳しくはテストクロック信号ＴＣＬＫに基づき生成されたクロック信号ＴＤＥＣＡを所定期間遅延させた信号）に同期して活性化される。つまり、クロック生成部１７は、書き込み用ワード線ＷＷＬを活性化させてから、所定期間経過後に、読み出し用ワード線ＵＷＬ１を活性化させる。要するに、半導体記憶装置２は、テストモード時に、ワード線ＷＷＬの活性化直後にワード線ＵＷＬ１を活性化させる状況を意図的に作り出すことができる。

なお、クロック生成部１７は、読み出し用ワード線ＵＷＬ１を非活性化させた後に、書き込み用ワード線ＷＷＬを非活性化させる必要がある。それにより、半導体記憶装置２は、データ読み出し対象のメモリセルＭＣの記憶ノードの電位を再び増幅させることなくテストすることができる。

このように、本実施の形態にかかる半導体記憶装置２は、テストモード時に、ワード線ＷＷＬの活性化直後にワード線ＵＷＬ１を活性化させる状況を意図的に作り出すことにより、書き込み専用ポート及び読み出し専用ポートから同行の異なるメモリセルＭＣにアクセスがあった場合においてデータを正しく読み出せるか否か、をテストすることができる。

なお、クロック生成部１７は、半導体記憶装置２に適用される場合に限られず、書き込み専用ポート及び読み出し専用ポートを備えた２ポートＳＲＡＭに適用されることができる。例えば、クロック生成部１７は、以下に示す半導体記憶装置３に適用されることができる。

半導体記憶装置３は、複数のメモリセルＭＣと、複数の書き込み用ワード線と、複数の読み出し用ワード線と、複数の書き込み用ビット線対と、複数の読み出し用ビット線と、書き込み用ワード線ドライバと、読み出し用ワード線ドライバと、書き込み用選択回路と、読み出し用選択回路と、入力ドライバと、センスアンプと、上記したクロック生成部１７と、を備える。複数のメモリセルＭＣは行列状に設けられている。複数の書き込み用ワード線は、複数のメモリセルＭＣの複数行にそれぞれ設けられている。複数の読み出し用ワード線は、複数のメモリセルＭＣの複数行にそれぞれ設けられている。複数の書き込み用ビット線対は、複数のメモリセルＭＣの複数列にそれぞれ設けられている。複数の読み出し用ビット線は、複数のメモリセルＭＣの複数列にそれぞれ設けられている。書き込み用ワード線ドライバは、複数の書き込み用ワード線の何れかを活性化する。読み出し用ワード線ドライバは、複数の読み出し用ワード線の何れかを活性化する。書き込み用選択回路は、複数の書き込み用ビット線対の何れかを選択する。読み出し用選択回路は、複数の読み出し用ビット線の何れかを選択する。入力ドライバは、書き込み用選択回路によって選択された書き込み用ビット線対に対して書き込みデータを出力する。センスアンプは、読み出し用選択回路によって選択された読み出し用ビット線の電位と基準電位との電位差を増幅する。

上記実施の形態１〜５では、主としてメモリセルアレイ１１の１行目かつ１列目のメモリセルＭＣがデータ読み出し対象のメモリセルである場合を例に説明したが、これに限られない。他のメモリセルＭＣがデータ読み出し対象のメモリセルである場合にも同様のことが言える。

また、上記の実施の形態に係る半導体記憶装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ 半導体記憶装置
２ 半導体記憶装置
３ 半導体記憶装置
１１ メモリセルアレイ
１２ メモリセルアレイ
１３ データ出力部
１４ 制御回路
１５ ワード線ドライバ
１６ ワード線ドライバ
１７ クロック生成部
１３１ 選択回路
１３２ 選択回路
１３３ 基準電流生成回路
１３４ センスアンプ
１３５ 出力切替回路
１３６，１３７ ＮＡＮＤ回路
１３８，１３９ インバータ
１４１ クロックドライバ
１４２ ダミーワード線ドライバ
１５１ アドレスラッチ
１５２ アドレスプリデコーダ
１５３ ワードデコーダ
１７１〜１７３ セレクタ
１７４ 書き込み用クロック生成部
１７５ 読み出し用クロック生成部
１７６〜１７８ 遅延部
ＵＣＲＬ 共通ビット線
ＬＣＲＬ 共通ビット線
ＵＣＤＬ 共通ダミービット線
ＬＣＤＬ 共通ダミービット線
ＤＷＬ ダミーワード線
ＵＷＬ１〜ＵＷＬｍ ワード線
ＬＷＬ１〜ＬＷＬｍ ワード線
ＵＢＬ１〜ＵＢＬｎ ビット線
ＬＢＬ１〜ＬＢＬｎ ビット線
ＭＰ１〜ＭＰ４，ＭＰ１１〜ＭＰ１８，ＭＰ２１〜ＭＰ２８ トランジスタ
ＭＮ１〜ＭＮ９ トランジスタ
ＭＰ３１，ＭＰ３２ トランジスタ
ＭＮ３１〜ＭＮ３３ トランジスタ
ＭＰ４１〜ＭＰ４４ トランジスタ
ＭＮ４１〜ＭＮ４４ トランジスタ

Claims (4)

1. 行列状に設けられた複数の第１メモリセルと、
   前記複数の第１メモリセルの複数行にそれぞれ設けられた複数の第１読み出し用ワード線と、
   前記複数の第１メモリセルの複数列にそれぞれ設けられた複数の第１読み出し用ビット線と、
   第１共通ビット線と、
   行列状に設けられた複数の第２メモリセルと、
   前記複数の第２メモリセルの複数行にそれぞれ設けられた複数の第２読み出し用ワード線と、
   前記複数の第２メモリセルの複数列にそれぞれ設けられた複数の第２読み出し用ビット線と、
   第２共通ビット線と、
   前記複数の第１読み出し用ビット線のうち制御信号に基づいて選択された第１読み出し用ビット線と前記第１共通ビット線とを接続する第１選択回路と、
   前記複数の第２読み出し用ビット線のうち前記制御信号に基づいて選択された第２読み出し用ビット線と前記第２共通ビット線とを接続する第２選択回路と、
   前記複数の第１及び第２読み出し用ワード線のうち何れか一つの読み出し用ワード線を活性化する読み出し用ワード線ドライバと、
   前記第１及び前記第２共通ビット線のうちデータ読み出し対象のメモリセルと導通しない共通ビット線に対して基準電流を供給する基準電流供給部と、
   前記第１及び前記第２共通ビット線の電位差を増幅するセンスアンプと、
   データ読み出し対象となっているメモリセルの属性に応じて、前記センスアンプの出力信号及びその反転信号の何れかを選択的に読み出しデータとして出力する出力切替回路と、
   テストモード時に、データ読み出し対象のメモリセルに対応する何れかの書き込み用ワード線を活性化させてから、所定期間経過後に、前記複数の第１及び第２読み出し用ワード線のうち、前記何れかの書き込み用ワード線と同行の読み出し用ワード線を活性化させるテスト制御回路と、を備え、
   前記出力切替回路は、データ読み出し対象となっているメモリセルが前記複数の第１メモリセルに属する場合、前記センスアンプの出力信号を前記読み出しデータとして出力し、データ読み出し対象となっているメモリセルが前記複数の第２メモリセルに属する場合、前記センスアンプの出力信号の反転信号を前記読み出しデータとして出力し、
   前記出力切替回路は、
   ソースが電源電圧端子に接続され、ゲートが前記第１共通ビット線に接続される、第１ＰＭＯＳトランジスタと、
   ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ドレインが出力端子に接続され、ゲートに、データ読み出し対象となっているメモリセルが前記複数の第１メモリセルに属するか否かを示す判定信号が供給される、第２ＰＭＯＳトランジスタと、
   ソースが接地電圧端子に接続され、ゲートが前記第１共通ビット線に接続される、第１ＮＭＯＳトランジスタと、
   ソースが前記第１ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記判定信号の反転信号が供給される、第２ＮＭＯＳトランジスタと、
   ソースが前記電源電圧端子に接続され、ゲートが前記第２共通ビット線に接続される、第３ＰＭＯＳトランジスタと、
   ソースが前記第３ＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記判定信号の反転信号が供給される、第４ＰＭＯＳトランジスタと、
   ソースが前記接地電圧端子に接続され、ゲートが前記第２共通ビット線に接続される、第３ＮＭＯＳトランジスタと、
   ソースが前記第３ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記判定信号が供給される、第４ＮＭＯＳトランジスタと、を有する、半導体記憶装置。
2. 前記テスト制御回路は、前記読み出し用ワード線を非活性化させた後に、前記何れかの書き込み用ワード線を非活性化させる、請求項１に記載の半導体記憶装置。
3. 行列状に設けられた複数の第１メモリセルと、
   前記複数の第１メモリセルの複数行にそれぞれ設けられた複数の第１読み出し用ワード線と、
   前記複数の第１メモリセルの複数列にそれぞれ設けられた複数の第１読み出し用ビット線と、
   第１共通ビット線と、
   行列状に設けられた複数の第２メモリセルと、
   前記複数の第２メモリセルの複数行にそれぞれ設けられた複数の第２読み出し用ワード線と、
   前記複数の第２メモリセルの複数列にそれぞれ設けられた複数の第２読み出し用ビット線と、
   第２共通ビット線と、
   前記複数の第１読み出し用ビット線のうち制御信号に基づいて選択された第１読み出し用ビット線と前記第１共通ビット線とを接続する第１選択回路と、
   前記複数の第２読み出し用ビット線のうち前記制御信号に基づいて選択された第２読み出し用ビット線と前記第２共通ビット線とを接続する第２選択回路と、
   前記複数の第１及び第２読み出し用ワード線のうち何れか一つの読み出し用ワード線を活性化する読み出し用ワード線ドライバと、
   前記第１及び前記第２共通ビット線のうちデータ読み出し対象のメモリセルと導通しない共通ビット線に対して基準電流を供給する基準電流供給部と、
   前記第１及び前記第２共通ビット線の電位差を増幅するセンスアンプと、
   データ読み出し対象となっているメモリセルの属性に応じて、前記センスアンプの出力信号及びその反転信号の何れかを選択的に読み出しデータとして出力する出力切替回路と、を備え、
   前記出力切替回路は、データ読み出し対象となっているメモリセルが前記複数の第１メモリセルに属する場合、前記センスアンプの出力信号を前記読み出しデータとして出力し、データ読み出し対象となっているメモリセルが前記複数の第２メモリセルに属する場合、前記センスアンプの出力信号の反転信号を前記読み出しデータとして出力し、
   前記出力切替回路は、
   ソースが電源電圧端子に接続され、ゲートが前記第１共通ビット線に接続される、第１ＰＭＯＳトランジスタと、
   ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ドレインが出力端子に接続され、ゲートに、データ読み出し対象となっているメモリセルが前記複数の第１メモリセルに属するか否かを示す判定信号が供給される、第２ＰＭＯＳトランジスタと、
   ソースが接地電圧端子に接続され、ゲートが前記第１共通ビット線に接続される、第１ＮＭＯＳトランジスタと、
   ソースが前記第１ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記判定信号の反転信号が供給される、第２ＮＭＯＳトランジスタと、
   ソースが前記電源電圧端子に接続され、ゲートが前記第２共通ビット線に接続される、第３ＰＭＯＳトランジスタと、
   ソースが前記第３ＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記判定信号の反転信号が供給される、第４ＰＭＯＳトランジスタと、
   ソースが前記接地電圧端子に接続され、ゲートが前記第２共通ビット線に接続される、第３ＮＭＯＳトランジスタと、
   ソースが前記第３ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記判定信号が供給される、第４ＮＭＯＳトランジスタと、を有する、半導体記憶装置のテスト方法であって、
   テストモード時に、データ読み出し対象のメモリセルに対応する何れかの書き込み用ワード線を活性化させてから、所定期間経過後に、前記複数の第１及び第２読み出し用ワード線のうち、前記何れかの書き込み用ワード線と同行の読み出し用ワード線を活性化させる、半導体記憶装置のテスト方法。
4. 前記読み出し用ワード線を非活性化させた後に、前記何れかの書き込み用ワード線を非活性化させる、請求項３に記載の半導体記憶装置のテスト方法。

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