JP4277961B2 - 半導体記憶装置及びそのテスト方法 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、複数のポートを有するセルのテストを考慮した構成とテスト方法に関する。

はじめに、図４を参照して、８つのトランジスタから構成されるＳＲＡＭ（スタティックランダムアクセスメモリ）セルを有するデュアルポート・スタティック・メモリ回路の構成について説明しておく。図４を参照すると、このメモリセルは、第１電源ＶＤＤと第２電源ＶＳＳ間に接続されたＰＭＯＳトランジスタＱ２（負荷）とＮＭＯＳトランジスタＱ１（ドライバトランジスタ）と、ＶＤＤとＶＳＳ間に接続されたＰＭＯＳトランジスタＱ４（負荷）とＮＭＯＳトランジスタＱ３（ドライバトランジスタ）と、を備え、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ１の共通ドレイン（Ｎ１）はＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ３の共通ゲートに接続され、ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ３の共通ドレイン（Ｎ２）はＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ１の共通ゲートに交差接続されている。ノードＮ１とポートＡ、Ｂのビット線ＤＴＡ、ＤＴＢの間には、ゲートがワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたＡポート、ＢポートアクセストランジスタＱ５、Ｑ６を備え、ノードＮ２とポートＡ、Ｂの相補ビット線ＤＢＡ、ＤＢＢの間には、ゲートがワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたＡポート、ＢポートアクセストランジスタＱ７、Ｑ８を備えている。

図４に示したＳＲＡＭセルを有するデュアルポート・スタティック・メモリ回路において、ポートＡ、Ｂの各ポートは読み出しと書き込みが行われるＩ／Ｏポートとして用いられる（この場合、２つのポートの同時読み出しが可能とされる）が、ポートＡを書き込み専用ポート、ポートＢを読み出し専用ポート（あるいはその逆）として用いてもよい。なお、多ポートメモリ回路については、特許文献１等の記載も参照される。

特開平１−２９６４８６号公報

図４に示したＳＲＡＭセルを有するデュアルポート・スタティック・メモリ回路においては、最も動作マージンがワーストな状態でメモリのテストが行えない、という問題点を有している。以下では、この点について説明する（なお、以下の説明は本願発明者の検討結果に基づくものである）。

図４には、ポートＡ、Ｂを同時にリードする場合のメモリセルの動作として、ビット線ＤＴＡ、ＤＴＢから、ＳＲＡＭセル内のドライバトランジスタＱ１に電流Ｉｃｅｌｌ＿Ａ、Ｉｃｅｌｌ＿Ｂが同時に流れる様子が示されている。同一のロウ上をポートＡ、Ｂ同時にアクセスする場合、両ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢが同時にＨＩＧＨに立ち上がるので、ポートＡのアクセストランジスタＱ５、Ｑ７と、ポートＢのアクセストランジスタＱ６、Ｑ８が同時にオンする。なお、図４に示した構成において、両ポートのビット線対（ＤＴＡ、ＤＢＡ）、（ＤＴＢ、ＤＢＢ）は、選択ワード線の活性化前にＨＩＧＨ電位にプリチャージされているものとする。

ＳＲＡＭセル内のドライバトランジスタＱ１はポートＡ、Ｂのビット線ＤＴＡ、ＤＴＢをＬｏｗに引かねばならないことから、１つのポートのビット線をＬｏｗに引く場合と比べて、ビット線の引きが悪くなる。このため、センスアンプ（不図示）で読み取るビット線差電位（ΔＶＢＬ：ビット線対（ＤＴＡ、ＤＢＡ）、ビット線対（ＤＴＢ、ＤＢＢ）の差電位）の値が目減りして、動作マージンが減少し、最低動作電圧の悪化が発生する。

ビット線差電位ΔＶＢＬの値の目減りの程度は、ポートＡ、ＢのアクセストランジスタＱ５、Ｑ６のオン状態がオーバーラップしている時間が長いほど顕著となる。従って、両ポートのワード線の立ち上がりが同一タイミングの時が、最もセルデータの読み出しマージンが厳しく、最低動作電圧が最も悪いポイントである。

図５（Ａ）は、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの立ち上がりのタイミングの差Δｔ（＝ｔ（ＷＬＡ−ＷＬＢ））と、ビット線差電位ΔＶＢＬ（Ｖ｜ＤＴＡ−ＤＢＡ｜、Ｖ｜ＤＴＢ−ＤＢＢ｜）の関係を示したグラフである。ポートＡ、Ｂのワード線ＷＬＡとＷＬＢの立ち上がりのタイミングが重なっている場合（図５（Ｃ）参照）、ΔＶＢＬは最小となっていることがわかる（図５（Ａ）のΔＶＢＬの谷参照）。

すなわち、ＳＲＡＭセルのドライバトランジスタは、セルデータに基づきビット線対の一方がＨＩＧＨのとき、ビット線対の他方のビット線をＬＯＷ側に放電するが、ポートＡ、Ｂのビット線対の他方のビット線（例えばＤＴＡ、ＤＴＢ）を１つのドライバトランジスタで同時にＬＯＷに引く場合、ドライバトランジスタの電流駆動能力の点から、１つのポートのビット線だけを引く場合と比べて、図５（Ｃ）に示すように、ビット線対間の開きは小さくなり、開くスピードも遅くなる。これに対して、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの活性化（立ち上がり）のタイミングが時間的に前後にずれていると、ビット線差電位ΔＶＢＬの開きは大きい（図５（Ｂ）参照）。

メモリデバイスの製品出荷前等のテストでは、この状態（ΔＶＢＬが最小のワーストケース）にてテストを行うことが望まれる。

しかしながら、
（ａ）チップ内の素子ばらつきによりＢＩＳＴ（Built In Self Test）からメモリに到達する経路において各ポート間にスキュー（タイミングのずれ）が生じてしまうことと、
（ｂ）メモリ内部での物理的レイアウトに起因するワード線立ち上げの為の内部クロックのスキューが生じること、
等により、両方のポートのワード線を同一のタイミングで駆動することが出来ず、動作マージンが、ワーストにならない場合が発生する。以下では、この点について図面を参照してさらに詳細に説明する。

図６に、図４に示したＳＲＡＭセルを有するスタティック・メモリ回路のワード線の制御部の典型的な構成の一例を示す。図６には、入力されたクロック信号に基づき、ワード線の活性化のタイミング制御を行うクロック同期型のデュアルポート・スタティック・メモリ回路の構成の一例が示されている。

図６を参照すると、（Ａ）、（Ｂ）のクロック端子に入力されたクロック信号ＣＬＫＡ、ＣＬＫＢは、バッファ１０１、１０２にそれぞれ入力され、バッファ１０１、１０２から、内部クロック信号ＩＣＬＡ、ＩＣＬＢがそれぞれ出力される。

ポートＡのワード線ＷＬＡを選択するアドレス選択信号（Ａ）（ロウアドレス）のＸＫＡ、ＸＥＡは、ポートＡ用のＸアドレスデコーダ（ロウアドレスデコーダ）のメインプリデコーダ（不図示）とサブプリデコーダ（不図示）の出力である。

ポートＢのワード線ＷＬＢを選択するアドレス選択信号（Ｂ）（ロウアドレス）のＸＫＢ、ＸＥＢは、ポートＢ用のＸアドレスデコーダのメインプリデコーダ（不図示）とサブプリデコーダ（不図示）の出力である。

アドレス選択信号（Ａ）のＸＫＡ、ＸＥＡを受けるＮＡＮＤ回路１０３と、ＮＡＮＤ回路１０３の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路１０３の出力をインバータ１０４で反転した信号をゲートに受けるＮＭＯＳトランジスタよりなるＣＭＯＳトランスファゲート１０５を備え、ＸＫＡ、ＸＥＡがともにＨＩＧＨのときＮＡＮＤ１０３の出力がＬＯＷとなるため、ＣＭＯＳトランスファゲート１０５がオンし、入力した内部クロック信号ＩＣＬＡを伝達出力し、インバータ１０７、反転バッファ（反転型のワードドライバ）１０８により、ワード線ＷＬＡを高電位に立ち上げる。ＸＫＡ、ＸＥＡがともにＨＩＧＨ以外の場合（いずれか一方はＬＯＷの場合）、ＮＡＮＤ回路１０３の出力はＨＩＧＨとなり、ＮＭＯＳトランジスタ１０６がオンし、インバータ回路１０７の入力をＬＯＷ固定とし、ワード線ＷＬＡはＬＯＷに設定される。なお、選択ワード線の活性化期間は、内部クロック信号ＩＣＬＡのＨＩＧＨパルス期間に対応する。ポートＢのアドレス選択信号（Ｂ）についても同様な構成とされる。

図７は、ＢＩＳＴによるスタティック・メモリ回路のテストを説明するための図である。図７において、ＩＯＡ、ＩＯＢは、ＳＲＡＭセルアレイ（ＳＲＡＭ ＣＥＬＬ）のポートＡとポートＢのデータの書き込みと読み出しをそれぞれ行うライトアンプ（不図示）とセンスアンプ（不図示）等を備えている。制御部ＣＮＴＡ、ＣＮＴＢは、クロックＣＬＫＡ、ＣＬＫＢをそれぞれ受けポートＡとポートＢの選択ワード線のタイミング制御を行う。ＷＬＤＡ／Ｂは、ポートＡとポートＢのロウアドレスをそれぞれデコードするＸアドレスデコーダと、ポートＡとポートＢの選択ワード線をそれぞれ駆動するワードドライバを備えている。テスト時、ＢＩＳＴ２０２からのクロック信号は、クロック分配経路（クロックバッファ群２０３、２０４）を介して分配され、メモリ回路２０１のポートＡとポートＢのクロック端子ＣＬＫＡ、ＣＬＫＢに到達する。

この場合、ＢＩＳＴ２０２とメモリ回路２０１間の素子ばらつき等により、ポートＡ、ポートＢ間でクロックスキューが発生する。

また、メモリ回路２０１内の物理的なレイアウトによる、ポート間での内部クロックのスキューが発生する。例えばクロック端子ＣＬＫＡからワード線ＷＬＡへのクロックのパスは、クロック端子ＣＬＫＢからワード線ＷＬＢへのクロックのパスとパス長が相違しているため、内部クロックＩＣＬＡ、ＩＣＬＢ間でスキューが発生する。

このため、ポートＡのワード線ＷＬＡとポートＢのワード線ＷＬＢを同時に立ち上げて行うテストの実現は困難である。

また、ＢＩＳＴを用いず、ピン間スキュー等が校正されたテスタにてメモリデバイスをテストする場合にも、メモリ回路内の物理的なレイアウトによるポート間での内部クロックのスキュー、クロック端子（外部クロック端子）から半導体装置内のメモリ回路２０１のポートＡ、Ｂのクロック端子間のスキュー等により、同様な問題が生じる。

以上の通り、従来の複数のポートを有するセルを備えたメモリデバイスにおいては、テスト時に、複数のポートのワード線を同時に立ち上げるように制御することが困難となり、ワースト状態でのテストが出来なくなる。この結果、良否判定等の正確さ（測定精度）を制限し、製品歩留まり、信頼性等の向上を抑制する原因ともなる。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。なお、以下の説明で括弧内の参照符号は本発明を明確とするために一例として示したものであって、本発明を限定するために解釈されるべきものでないことは勿論である。

本発明の第１の側面（アスペクト）に係る半導体記憶装置は、複数のポートを有するセルを備えた半導体記憶装置であって、複数のポートのワード線の活性化のタイミングをそれぞれ制御する複数のタイミング信号に対応して複数のテスト制御信号を備え、複数のポートが選択されたセルについて、前記選択された複数のポートにそれぞれ対応する複数の前記テスト制御信号のうち１つの前記テスト制御信号が活性状態であり、残りの前記テスト制御信号が非活性状態であるときには、非活性状態の前記テスト制御信号に対応するタイミング信号をマスクし、活性状態の１つの前記テスト制御信号に対応する１つのタイミング信号に応答して前記選択された複数のポートのワード線を活性化するように制御する回路を備えている。

本発明に係る半導体記憶装置においては、前記選択された複数のポートに対応する複数の前記テスト制御信号が全て非活性状態のときには、複数の前記テスト制御信号にそれぞれ対応する複数のタイミング信号に応答して複数のポートのワード線の活性化がそれぞれ独立して行われる。

本発明の他の側面に係る半導体記憶装置は、少なくとも第１、第２のポートのワード線（ＷＬＡ、ＷＬＢ）に接続されるセルを備え、第１、第２のクロック信号（ＣＬＫＡ、ＣＬＫＢ）に基づき、第１、第２のポートのワード線の活性化のタイミング制御がそれぞれ行われる半導体記憶装置であって、第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御する第１、第２のクロック信号に対応して第１、第２のテスト制御信号（ＴＥＳＴＡ、ＴＥＳＴＢ）を設ける。前記第１及び第２のポートが選択されたセルについて、前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して、前記第１のワード線と前記第２のワード線を活性化するように制御し、
前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して前記第１のワード線と前記第２のワード線を活性化するように制御する。

本発明に係る半導体記憶装置においては、前記第１及び第２のポートが選択されたセルについて、前記第１及び第２のテスト制御信号がともに非活性状態のときは、前記第１、第２のクロック信号により、前記第１、第２のワード線の活性化の制御がそれぞれ独立して行われる。

本発明に係る半導体記憶装置においては、前記第１のクロック信号と前記第２のテスト制御信号とを入力し、前記第２のテスト制御信号が非活性状態のとき、前記第１のクロック信号を第１の内部クロック信号として出力し、前記第２のテスト制御信号が活性状態のとき、前記第１のクロック信号を伝達せず、前記第１の内部クロック信号を非活性状態に固定する第１の回路（１１、１２）と、
前記第２のクロック信号と前記第１のテスト制御信号とを入力し、前記第１のテスト制御信号が非活性状態のとき、前記第２のクロック信号を第２の内部クロック信号として出力し、前記第１のテスト制御信号が活性状態のとき、前記第２のクロック信号を伝達させず、前記第２の内部クロック信号を非活性状態に固定する第２の回路（１３、１４）と、
前記第１の回路（１１、１２）からの前記第１の内部クロック信号（ＩＣＬＡ）を受け、第１のポートのアドレス選択信号（ＸＫＡ、ＸＥＡ）が選択状態を示すとき、オンし、前記第１の内部クロック信号を伝達出力する第１のスイッチ（トランスファゲート）（１７）と、
前記第２の回路（１３、１４）からの前記第２の内部クロック信号（ＩＣＬＢ）を受け、第２のポートのアドレス選択信号（ＸＫＢ、ＸＥＢ）が選択状態を示すとき、オンし、前記第２の内部クロック信号を伝達出力する第２のスイッチ（２４）と、
前記第２のテスト制御信号（ＴＥＳＴＢ）と前記第２のスイッチ（トランスファゲート）（２４）の出力信号とを入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第１の論理回路（１９）と、
前記第１の論理回路（１９）の出力信号と前記第１のスイッチ（１７）の出力信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第２の論理回路（２０）と、
前記第２の論理回路（２０）の出力信号を受け第１のポートのワード線を駆動する第１のワードドライバ（２１）と、
前記第１のテスト制御信号（ＴＥＳＴＡ）と前記第１のスイッチ（１７）の出力信号とを入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第３の論理回路（２６）と、
前記第３の論理回路（２６）の出力信号と前記第２のスイッチ（２４）の出力信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第４の論理回路（２７）と、
前記第４の論理回路の出力信号を受け第２のポートのワード線を駆動する第２のワードドライバ（２８）と、
を備えている。

本発明において、前記第１の論理回路と前記第３の論理回路は、２入力ＡＮＤ回路よりなり、前記第２の論理回路と前記第４の論理回路は、２入力ＮＯＲ回路よりなり、前記第１のワードドライバと前記第２のワードドライバは、反転型ドライバよりなる。

本発明において、前記セルは、入力と出力とが第１、第２のノード（図４のＮ１、Ｎ２）にて交差接続された２つのインバータ（Ｑ１、Ｑ２）、（Ｑ３、Ｑ４）と、前記第１のノード（Ｎ１）と第１、第２のポートのビット線（ＤＴＡ、ＤＴＢ）との間に挿入され、第１、第２のポートのワード線に制御端子がそれぞれ接続された第１、第２のアクセストランジスタ（Ｑ５、Ｑ６）と、前記第２のノード（Ｎ２）と第１、第２のポートのビット線の相補のビット線（ＤＢＡ、ＤＢＢ）との間に挿入され、前記第１、第２のポートのワード線に制御端子がそれぞれ接続された第３、第４のアクセストランジスタ（Ｑ７、Ｑ８）と、を含むスタティック型のセルからなる。

前記第１の側面の本発明において、前記タイミング信号として、入力されたクロック信号が用いられ、選択されたワード線は前記クロック信号に応答して活性化され、
同一ロウ上のワード線の立ち上げにおいて、第１、第２のポートのうち一方のポートのテスト制御信号が活性化された場合、他方のポートのワード線も、前記一方のポート側のワード線の立ち上がりのタイミングと同一のタイミングで駆動される。

本発明のさらに別の側面に係る方法は、少なくとも第１、第２のポートのワード線に接続されるセルを備えた半導体記憶装置のテスト方法であって、
第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御する第１、第２のクロック信号に対応して第１、第２のテスト制御信号を用意し、
第１、第２のポートが選択されたセルについて、
前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、
前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して前記第１、第２のワード線を同一のタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの同時読み出しを行い、
前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して前記第１、第２のワード線を同一のタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの同時読み出しを行う。

本発明によれば、複数のポートに対応する複数のワード線を有するメモリセルと、前記複数のポートのそれぞれに対応するタイミング信号により前記複数のポートのそれぞれに対応するワード線を活性化させる制御回路と、を備え、前記制御回路は、入力されるテスト制御信号に応じて、前記タイミング信号の一つにより、前記複数のワード線を活性化させる半導体記憶装置が提供される。

あるいは、本発明によれば、少なくとも第１、第２のポートのそれぞれに対応する第１、第２のワード線に接続されるメモリセルと、前記第１のポートに対応する第１のクロック信号により第１のワード線を活性化させ、前記第２のポートに対応する第２のクロック信号により第２のワード線を活性化させる制御回路と、を備え、前記制御回路は、入力されるテスト制御信号に応じて、前記第１のクロック信号又は前記第２のクロック信号により、前記第１のワード線と前記第２のワード線とを活性化する半導体記憶装置が提供される。

本発明によれば、テスト時、複数のポートのワード線を同一タイミングで活性化させることができ、ワーストケースでのテストを可能としている。このため、テストの精度を向上し、製品の歩留まり、信頼性の向上に貢献する。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明の半導体記憶装置は複数のポートを有するセルを備え、さらに、複数のポートのワード線の活性化のタイミングをそれぞれ制御する複数のタイミング信号（例えばクロック信号、ＣＬＫＡ、ＣＬＫＢ）に対応して複数のテスト制御信号（ＴＥＳＴＡ、ＴＥＳＴＢ）を備え、複数のポートが選択されたセルについて、前記選択された複数のポートにそれぞれ対応する複数の前記テスト制御信号のうち１つの前記テスト制御信号が活性状態（イネーブル）であり、残りの前記テスト制御信号が非活性状態(ディスエーブル)のときには、非活性状態の前記テスト制御信号に対応するタイミング信号をマスクし、活性状態の１つの前記テスト制御信号に対応する１つのタイミング信号に応答して、前記選択された複数のポートのワード線（例えばＷＬＡ、ＷＬＢ）を活性化するように制御するものである。かかる本発明を、各ポートがＩ／Ｏポートとして機能するデュアルポート型クロック同期式スタティック・メモリ回路に適用した場合、同一ロウ上のワード線の立ち上げにおいて、第１、第２のポートのうち、一方のポートのテスト制御信号が活性状態（イネーブル）になった場合、他方のポートのワード線も、一方のポート側のワード線の立ち上がりと全く同一の信号遷移タイミングで駆動する。

本発明においては、一方のポートのテスト制御信号が活性状態（イネーブル）とされた場合は、他方のポートの内部クロックを立ち上げないようにする。かかる構成により、ＢＩＳＴ等によるメモリテスト時に最も動作マージンが厳しい条件でテスト可能としている。すなわち、ポートＡ、Ｂで同時に同一ロウ上をアクセスし、ポートＡ、Ｂのワード線が同時に立ち上がる時に、データ読み出しマージンが最も減少し、最低駆動電圧がワーストとなる。例えばポートＡのクロックのみでポートＡ、Ｂのワード線を同一タイミングで駆動する構成をとることでＢＩＳＴからメモリに至るまでの各ポート間のクロックスキュー、及び、メモリ内部の物理的なレイアウトに起因する内部クロックスキューの影響を考慮することなく、常に最も動作マージンがワーストになる状態を実現できる。以下では、メモリセルが、図４に示したデュアルポートＳＲＡＭセルからなり、クロック信号に基づきワード線の活性化が制御されるクロック同期式スタティック・メモリ回路に、本発明を適用した実施例を説明する。

図１は、本発明の一実施例のワード線の活性化を制御する回路（Ｘアドレスデコーダとワードドライバ）の構成を示す図である。

図１を参照すると、クロック信号ＣＬＫＡを入力するクロック端子（Ａ）と、ポートＢのＴＥＳＴ用端子（ＴＥＳＴＢ）に入力が接続された２入力ＮＡＮＤ回路１１と、ＮＡＮＤ回路１１の出力を受ける反転バッファ１２とを備え、反転バッファ１２から内部クロックＩＣＬＡが出力される。

この回路の動作を説明すると、ポートＢ用のテスト制御信号ＴＥＳＴＢがＬＯＷのとき（ＮＡＮＤ回路１１においてテスト制御信号ＴＥＳＴＢの入力はＬＯＷでアクティブ）、ＮＡＮＤ回路１１は、ポートＡ用のクロック信号ＣＬＫＡを反転した信号を出力し、反転バッファ１２からクロック信号ＣＬＫＡと同相の内部クロック信号（Ａ）ＩＣＬＡが出力される。ポートＢ用のテスト制御信号ＴＥＳＴＢがＨＩＧＨのとき、クロック信号ＣＬＫＡの値によらず、ＮＡＮＤ回路１１の出力はＨＩＧＨ固定となり（クロック信号ＣＬＫＡはマスクされる）、反転バッファ１２からの内部クロック信号ＩＣＬＡはＬＯＷ固定となる。

クロック信号ＣＬＫＢを入力するクロック端子（Ｂ）と、ポートＡのＴＥＳＴ用端子（ＴＥＳＴＡ）に入力が接続された２入力ＮＡＮＤ回路１３と、ＮＡＮＤ回路１３の出力を受ける反転バッファ１４とを備え、反転バッファ１４から内部クロックＩＣＬＢが出力される。

この回路の動作を説明すると、ポートＡ用のテスト制御信号ＴＥＳＴＡがＬＯＷのとき（ＮＡＮＤ回路１３においてテスト制御信号ＴＥＳＴＡの入力はＬＯＷでアクティブ）、ＮＡＮＤ回路１３は、ポートＢ用のクロック信号ＣＬＫＢを反転した信号を出力し、反転バッファ１４からクロック信号ＣＬＫＢと同相の内部クロック信号（Ｂ）ＩＣＬＢが出力される。ポートＡ用のテスト制御信号ＴＥＳＴＡがＨＩＧＨのとき、クロック信号ＣＬＫＢの値によらず、ＮＡＮＤ回路１３の出力はＨＩＧＨ固定となり（クロック信号ＣＬＫＢはマスクされる）、反転バッファ１４からの内部クロック信号ＩＣＬＢはＬＯＷ固定となる。

さらに、ポートＡのワード線ＷＬＡの駆動を制御する回路として、ポートＡのアドレス選択信号（Ａ）であるＸＫＡ、ＸＥＡを受ける２入力ＮＡＮＤ回路１５と、ＮＡＮＤ回路１５の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路１５の出力をインバータ１６で反転した信号をゲートに受けるＮＭＯＳトランジスタからなるＣＭＯＳトランスファゲート１７と、ドレインがＣＭＯＳトランスファゲート１７の出力に接続されソースが電源ＶＳＳに接続され、ゲートがＮＡＮＤ回路１５の出力に接続されたＮＭＯＳトランジスタ１８を備えている。さらに、ポートＢのテスト制御信号ＴＥＳＴＢと、後述するＣＭＯＳトランスファゲート２４の出力に入力が接続された２入力ＡＮＤ回路１９と、ＣＭＯＳトランスファゲート１７の出力とＡＮＤ回路１９の出力を受ける２入力ＮＯＲ回路２０と、ＮＯＲ回路２０の出力を受ける反転型のワードドライバ２１と、を備えている。なお、アドレス選択信号（Ａ）のＸＫＡ、ＸＥＡは不図示のプリデコーダにいるＸアドレスのデコードの結果出力されるアドレス選択信号である。

この回路の動作を説明すると、ＸＫＡ、ＸＥＡがともにＨＩＧＨのとき、ＮＡＮＤ回路１５の出力はＬＯＷとなり、ＣＭＯＳトランスファゲート１７はオンし、入力された内部クロック信号ＩＣＬＡを伝達出力する。ＸＫＡ、ＸＥＡの少なくとも１つがＬＯＷのとき（当該セルのポートＡのアドレス非選択のとき）、ＮＡＮＤ回路１５の出力はＨＩＧＨとなり、ＣＭＯＳトランスファゲート１７はオフし、ＮＭＯＳトランジスタ１８がオンし、ＣＭＯＳトランスファゲート１７の出力はＬＯＷレベルとされる。

例えばポートＢのテスト制御信号ＴＥＳＴＢがＬＯＷのとき、ＡＮＤ回路１９の出力はＬＯＷとなり、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７の出力であるＩＣＬＡを反転した信号を反転型のワードドライバ２１に供給する。

一方、ポートＢのテスト制御信号ＴＥＳＴＢがＨＩＧＨのとき（このときＩＣＬＡはＬＯＷ固定）、ＮＯＲ回路２０は、ＡＮＤ回路１９の出力を反転した信号を反転型ワードドライバ２１に供給する。反転型のワードドライバ２１は、ＮＯＲ回路２０からのＬＯＷパルス（ＩＣＬＢと逆相の信号）を受け、ワード線ＷＬＡを駆動する。

さらに、ポートＢのワード線ＷＬＢの駆動を制御する回路として、ポートＢのアドレス選択信号（Ｂ）であるＸＫＢ、ＸＥＢを受ける２入力ＮＡＮＤ回路２２と、ＮＡＮＤ回路２２の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路２２の出力をインバータ２３で反転した信号をゲートに受けるＮＭＯＳトランジスタからなるＣＭＯＳトランスファゲート２４と、ドレインがＣＭＯＳトランスファゲート２４の出力に接続されソースが電源ＶＳＳに接続され、ゲートがＮＡＮＤ回路２２の出力に接続されたＮＭＯＳトランジスタ２５を備えている。さらに、ポートＡのテスト制御信号ＴＥＳＴＡと、ＣＭＯＳトランジスタ１７の出力に入力が接続された２入力ＡＮＤ回路２６と、ＣＭＯＳトランスファゲート２４の出力とＡＮＤ回路２６の出力を受ける２入力ＮＯＲ回路２７と、ＮＯＲ回路２７の出力を受ける反転型のワードドライバ２８と、を備えている。なお、アドレス選択信号（Ｂ）のＸＫＢ、ＸＥＢは不図示のプリデコーダにいるＸアドレスのデコードの結果出力されるアドレス選択信号である。

この回路の動作を説明すると、ＸＫＢ、ＸＥＢがともにＨＩＧＨのとき、ＮＡＮＤ回路２２の出力はＬＯＷとなり、ＣＭＯＳトランスファゲート２４はオンし、入力された内部クロック信号ＩＣＬＢを伝達出力する。ＸＫＢ、ＸＥＢの少なくとも１つがＬＯＷのとき（当該セルのポートＢのアドレス非選択のとき）、ＮＡＮＤ回路２２の出力はＨＩＧＨとなり、ＣＭＯＳトランスファゲート２４はオフし、ＮＭＯＳトランジスタ２５がオンし、ＣＭＯＳトランスファゲート２４の出力はＬＯＷレベルとされる。

例えばポートＡのテスト制御信号ＴＥＳＴＡがＬＯＷのとき、ＡＮＤ回路２６の出力はＬＯＷとなり、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４の出力であるＩＣＬＢを反転した信号を反転型ドライバ２８に供給する。

一方、ポートＡのテスト制御信号ＴＥＳＴＡがＨＩＧＨのとき（このときＩＣＬＡはＬＯＷ固定）、ＮＯＲ回路２７は、ＡＮＤ回路２６の出力を反転した信号を反転型のワードドライバ２８に供給する。反転型のワードドライバ２８は、ＮＯＲ回路２７からのＬＯＷパルス（ＩＣＬＢと逆相の信号）を受け、ワード線ＷＬＢを駆動する。

なお、通常動作時、あるいは、テスト時においてもポートＡ、Ｂの同時ＲＥＡＤテストを行う場合以外は、テスト制御信号ＴＥＳＴＡ、ＴＥＳＴＢはともにＬＯＷレベルに設定され、ＩＣＬＡ、ＣＭＯＳトランスファゲート１７、ＮＯＲ回路２０を介してワード線ＷＬＡの活性化のタイミングが制御され、また、ＩＣＬＢ、ＣＭＯＳトランスファゲート２４、ＮＯＲ回路２７を介してワード線ＷＬＢの活性化のタイミングが制御される（ＷＬＡとは独立に制御される）。テスト制御信号ＴＥＳＴＡ、ＴＥＳＴＢをともにＨＩＧＨとすることは禁じられる。

図２は、図１に示した本実施例のタイミング動作を説明する図である。以下、図２を参照して、図１の回路の動作を説明する。

＜独立動作＞
ＴＥＳＴＡ、ＴＥＳＴＢがともにＬＯＷのときは（図２の「独立動作」参照）、ＮＡＮＤ回路１１、１３はそれぞれ、ＣＬＫＡ、ＣＬＫＢを反転した信号を出力し、ＩＣＬＡ、ＩＣＬＢには、ＣＬＫＡ、ＣＬＫＢと同相の内部クロック信号が出力される。

ＴＥＳＴＢがＬＯＷであるため、ＡＮＤ回路１９の出力はＬＯＷ固定であり、ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７から出力されるＩＣＬＡの反転信号を出力し、ポートＡのワード線（Ａ）ＷＬＡは、クロックＩＣＬＡ、したがってＣＬＫＡに同期して活性化される。

またＴＥＳＴＡがＬＯＷであるため、ＡＮＤ回路２６の出力はＬＯＷ固定であり、ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４から出力されるＩＣＬＢの反転信号を出力し、ポートＢのワード線（Ｂ）ＷＬＢは、クロックＩＣＬＢ、したがってＣＬＫＢに同期して活性化される。すなわち、ポートＡとポートＢのワード線は互いに独立に制御される。

＜同時ＲＥＡＤ：Ａポートテスト＞
ＴＥＳＴＡがＨＩＧＨ、ＴＥＳＴＢがＬＯＷのとき（図２の「Ａポートテスト」参照）、ＮＡＮＤ回路１３の出力はクロック端子ＣＬＫＢの値によらず、ＨＩＧＨとなり、ＩＣＬＢはＬＯＷ固定となる。ＡＮＤ回路１９の出力はＬＯＷ固定であるため、ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７から出力されるＩＣＬＡの反転信号を出力し、ポートＡのワード線（Ａ）ＷＬＡは、クロックＩＣＬＡ、したがってＣＬＫＡに同期して活性化される。また、ＩＣＬＢはＬＯＷ固定である。ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＡＮＤ回路２６の反転信号を出力し、ＩＣＬＡがＨＩＧＨのとき、ＡＮＤ回路２６はＨＩＧＨとなり、ワードドライバ２８はワード線ＷＬＢをＨＩＧＨとする。すなわち、ＷＬＢはＷＬＡと同時に立ち上がり、Ａポートのビット線対ＤＴＡ／ＤＢＡとＢポートのビット線対ＤＴＢ／ＤＢＢに読み出しデータが同時に出力される。これは、図５を参照して説明した同時ＲＥＡＤのワーストケース条件となる。

＜同時ＲＥＡＤ：Ｂポートテスト＞
ＴＥＳＴＢがＨＩＧＨ、ＴＥＳＴＡがＬＯＷのとき（図２の「Ｂポートテスト」参照）、ＮＡＮＤ回路１１の出力はクロック端子ＣＬＫＡの値によらず、ＨＩＧＨとなり、ＩＣＬＡはＬＯＷ固定となる。ＡＮＤ回路２６の出力はＬＯＷ固定であるため、ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４から出力されるＩＣＬＢの反転信号を出力し、ポートＢのワード線（Ｂ）ＷＬＢは、クロックＩＣＬＢ、したがってＣＬＫＢに同期して活性化される。また、ＩＣＬＡはＬＯＷ固定である。ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＡＮＤ回路１９の反転信号を出力し、ＩＣＬＢがＨＩＧＨのとき、ＡＮＤ回路１９はＨＩＧＨとなり、ワードドライバ２１はワード線ＷＬＡをＨＩＧＨとする。すなわち、ＷＬＡはＷＬＢと同時に立ち上がり、Ｂポートのビット線対ＤＴＢ／ＤＢＢとＡポートのビット線対ＤＴＡ／ＤＢＡに読み出しデータが同時に出力される。これは、図５を参照して説明した、同時ＲＥＡＤのワーストケース条件となる。

このように、本実施例においては、同一ロウ上のワード線の立ち上げの制御において、一方のポートのテスト制御信号及び他方のポートのワード線立ち上げ信号との論理を追加し、一方のポートのテスト制御信号がイネーブルになった場合、他方のポート側のワード線も、一方のポート側のワード線の立ち上がりと全く同一の信号遷移タイミングで駆動する。他方のワード線駆動を阻害しないよう、一方のポートのテスト制御信号と外部から入力された他方のポートのクロック信号との論理を取り、一方のポートのテスト制御信号がイネーブル（ＨＩＧＨ）になった場合は、他方のポートの内部クロックを出力しないようにしている。

図３は、本発明の一実施例の動作を説明するための図であり、図７に示した構成に対応している。注目ポートのテスト制御信号を活性状態（イネーブル）にして注目ポートにクロックを入力し、注目ポートのワード線の駆動と共に、同一ロウ上の他方のポートのワード線も同じタイミングで駆動させて注目ポートのリード動作を行う。この際、他方のポートにクロックが入力されていても他方のポートでのワード線の駆動を阻害しないように、他方のポートでの内部クロック信号はＬＯＷ固定とされる。

図３を参照すると、ＢＩＳＴ２からクロック信号ＣＬＫＡとテスト制御信号ＴＥＳＴＡが、クロックバッファ４、信号バッファ６を介してメモリ回路１のポートＡの端子ＣＬＫＡ、ＴＥＳＴＡに供給され、ＢＩＳＴ２からクロック信号ＣＬＫＢとテスト制御信号ＴＥＳＴＢが、クロックバッファ３、信号バッファ５を介してメモリ回路１のポートＢの端子ＣＬＫＢ、ＴＥＳＴＢに供給される。図３に示す例では、選択セルのポートＡ、Ｂを同一タイミングで立ち上げる場合、ＴＥＳＴＡをＨＩＧＨとし、ＴＥＳＴＢがＬＯＷとし、ポートＡ用のクロックＣＬＫＡを用いて、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢを同時に立ち上げる。同一のクロック（ポートＡのクロック端子ＣＬＫＡからのクロック）がワード線ＷＬＡ、ＷＬＢの駆動を制御する回路（図１参照）へ供給されるため、メモリ回路１内の物理的なレイアウトによる、ポート間での内部クロックのスキューが存在しても、その影響を受けることはなく、図５（Ｃ）に示したタイミングでワード線ＷＬＡ、ＷＬＢを立ち上げることができる。

すなわち、両ポートの同時ＲＥＡＤにおいて、同一クロックでポートＡ、Ｂのワード線を駆動するため、ＢＩＳＴ２とメモリ回路１間の素子ばらつき等により、ポートＡ、ポートＢ間でクロックスキューは問題とならない。また、メモリ回路１内の物理的なレイアウトによる、ポート間での内部クロックのスキューの影響は受けない。

図８は、本発明の一実施例の構成をブロック図にて示したものである。図８を参照すると、メモリ回路１は、内部クロックＢ出力回路４２、内部クロックＡ出力回路４４、Ｘアドレスデコーダ３０、ワードドライバ制御回路４６、ワードドライバ４８を備えている。なお、ワードドライバ制御回路４６とワードドライバ４８を１つの回路ブロックとして構成してもよいことは勿論である。

ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路２から、ボートＡ及びボートＢのクロック信号はそれぞれクロックバッファ３及びクロックバッファ４を介してメモリ回路１へ供給される。また、ＢＩＳＴ回路２から、ポートＡ及びポートＢのテスト信号はそれぞれ信号バッファ５及び信号バッファ６を介してメモリ回路１へ供給される。

ポートＡのクロック信号ＣＬＫＡと、ポートＢのテスト信号ＴＥＳＴＢは、内部クロックＡ出力回路４４に入力され、内部クロックＡ出力回路４４は、ポートＡの内部クロックＩＣＬＡを出力する。

また、ポートＢのクロック信号ＣＬＫＢと、ポートＡのテスト信号ＴＥＳＴＡは、内部クロックＢ出力回路４２に入力され、内部クロックＢ出力回路４２はポートＢの内部クロックＩＣＬＢを出力する。

ＢＩＳＴ回路２から出力されるアドレスのうちＸアドレスは、Ｘアドレスデコーダ３０に入力され、Ｘアドレスデコーダ３０からアドレス選択信号ＸＫＡ、ＸＥＡ、及びＸＫＢ、ＸＥＢが出力される。なお、ＢＩＳＴ回路２から出力されるアドレスのうちＹアドレスは不図示のカラムデコーダに入力される。

ワードドライバ制御回路４６は、内部クロック信号ＩＣＬＡ及びＩＣＬＢと、テスト信号ＴＥＳＴＡ及びＴＥＳＴＢと、アドレス選択信号ＸＫＡ、ＸＥＡ及びＸＫＢ、ＸＥＢとを入力し、ワードドライバ４８の活性化を制御する信号を出力する。

ワードドライバ４８は、ワードドライバ制御回路４６からの出力に基づき、メモリセルアレイ３２のポートＡのワード線ＷＬＡとポートＢのワード線ＷＬＢをそれぞれ駆動する。

なお、図８において、内部クロックＡ出力回路４４は、図１のＮＡＮＤ１１とインバータ１２で構成される。内部クロックＢ出力回路４２は、図１のＮＡＮＤ１３とインバータ１４で構成される。また、ワードドライバ制御回路４６は、図１における、ＮＡＮＤ１５、インバータ１６、ＣＭＯＳトランスファーゲート１７、ＮＭＯＳトランジスタ１８、ＡＮＤ１９、ＮＯＲ２０、ＮＡＮＤ２２、インバータ２３、ＣＭＯＳトランスファーゲート２４、ＮＭＯＳトランジスタ２５、ＡＮＤ２６、ＮＯＲ２７で構成される。さらに、ワードドライバ４８は、図１において、ワード線ＷＬＡ、ＷＬＢをそれぞれ駆動する反転型のドライバ（インバータ）２１、２８からなる。

本実施例は以下のような作用効果を奏する。

・製品出荷前のテストにて最も動作マージンが厳しい条件で本メモリ回路をテストすることによる、製品出荷後の不良発生率の低減する。

・製品出荷前のテストにて、適切なテスト規格の設定が出来ることによる、歩留まりを向上する。

なお、テスト制御信号ＴＥＳＴＡ、ＴＥＳＴＢをＬＯＷとすることで、ＣＬＫＡ、ＣＬＫＢの立ち上がりに位相差を持たせ、図５（Ｂ）のように、ワード線ＷＬＡ、ＷＬＢが重ならない条件でテストしてもよいことは勿論である。

上記実施例では、図４を参照して説明したデュアルポートＳＲＡＭセルを備えたクロック同期式スタティック・メモリ回路（ポートＡ、Ｂの各ポートは読み出しと書き込みが行われるＩ／Ｏポートとして用いられ、ポートＡ、Ｂの同時ＲＥＡＤが可能とされる）を例に説明したが、このスタティック・メモリ回路は、ポートＡを書き込み専用ポート、ポートＢを読み出し専用ポート（あるいはその逆）として用いてもよいことは勿論である。また、本発明は、ポートＡ、Ｂの２つのポート構成に限定されるものでなく、２より多いポート数のセルについても、同様にして適用可能である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例のテストを説明するための図である。 ＳＲＡＭセルにおける同時ＲＥＡＤを説明する図である。 ＳＲＡＭセルにおける同時ＲＥＡＤの問題点を説明する図である。 ２ポート型クロック同期式スタティック・メモリ回路のワードドライバ制御回路の構成を示す図である。 ２ポート型クロック同期式スタティック・メモリ回路のテストを説明するための図である。 本発明の一実施例の構成を示す図である。

符号の説明

１ メモリ回路
２ ＢＩＳＴ
３、４ クロックバッファ
５、６ 信号バッファ
１１、１３ ＮＡＮＤ回路
１２、１４ 反転バッファ
１５、２２ ＮＡＮＤ回路
１６、２３ インバータ
１７、２４ ＣＭＯＳトランスファゲート
１８、２５ ＮＭＯＳトランジスタ
１９、２６ ＡＮＤ回路
２０、２７ ＮＯＲ回路
２１、２８ 反転型のワードドライバ（インバータ）
３０ Ｘアドレスデコーダ
３２ メモリセルアレイ
４２ 内部クロックＢ出力回路
４４ 内部クロックＡ出力回路
４６ ワードドライバ制御回路
４８ ワードドライバ
１０１、１０２ バッファ
１０３、１０９ ＮＡＮＤ回路
１０４、１１０ インバータ
１０５、１１２ ＣＭＯＳトランスファゲート
１０６、１１３ ＮＭＯＳトランジスタ
１０７、１０７ インバータ
１０８、１１５ 反転型のワードドライバ
２０１ メモリ回路
２０２ ＢＩＳＴ
２０３、２０４ クロックバッファ

Claims (11)

1. 複数のポートに対応する複数のワード線を有するメモリセルと、
   前記複数のポートのそれぞれに対応するタイミング信号により前記複数のポートのそれぞれに対応するワード線を活性化させる制御回路と、
   を備え、
   前記制御回路は、入力されるテスト制御信号に応じて、前記タイミング信号の一つにより、前記複数のワード線を活性化させる、ことを特徴とする半導体記憶装置。
2. 複数のポートを有するセルを備えた半導体記憶装置であって、
   複数のポートのワード線の活性化のタイミングをそれぞれ制御する複数のタイミング信号に対応して複数のテスト制御信号を備え、
   複数のポートが選択されたセルについて、
   前記選択された複数のポートにそれぞれ対応する複数の前記テスト制御信号のうち１つの前記テスト制御信号が活性状態であり、残りの前記テスト制御信号が非活性状態であるときには、
   非活性状態の前記テスト制御信号に対応するタイミング信号をマスクし、
   活性状態の１つの前記テスト制御信号に対応する１つのタイミング信号に応答して前記選択された複数のポートのワード線を活性化するように制御する回路を備えている、ことを特徴とする半導体記憶装置。
3. 前記選択された複数のポートに対応する複数の前記テスト制御信号が全て非活性状態のときには、複数の前記テスト制御信号にそれぞれ対応する複数のタイミング信号に基づき、複数のポートのワード線の活性化がそれぞれ独立して行われる、ことを特徴とする請求項２記載の半導体記憶装置。
4. 少なくとも第１、第２のポートのそれぞれに対応する第１、第２のワード線に接続されるメモリセルと、
   前記第１のポートに対応する第１のクロック信号により第１のワード線を活性化させ、前記第２のポートに対応する第２のクロック信号により第２のワード線を活性化させる制御回路と、
   を備え、
   前記制御回路は、入力されるテスト制御信号に応じて、前記第１のクロック信号又は前記第２のクロック信号により、前記第１のワード線と前記第２のワード線とを活性化する、ことを特徴とする半導体記憶装置。
5. 少なくとも第１、第２のポートのワード線に接続されるセルを備えた半導体記憶装置であって、
   前記第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御するために用いられる第１、第２のクロック信号に対応して第１、第２のテスト制御信号を備え、
   前記第１及び第２のポートが選択されたセルについて、
   前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して、前記第１のワード線と前記第２のワード線を活性化するように制御し、
   前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して、前記第１のワード線と前記第２のワード線を活性化するように制御する回路と、
   を備えている、ことを特徴とする半導体記憶装置。
6. 前記第１及び第２のポートが選択されたセルについて、前記第１及び第２のテスト制御信号がともに非活性状態のときは、前記第１、第２のクロック信号に基づき、前記第１、第２のワード線の活性化の制御がそれぞれ独立して行われる、ことを特徴とする請求項５記載の半導体記憶装置。
7. 前記第１のクロック信号と前記第２のテスト制御信号とを入力し、前記第２のテスト制御信号が非活性状態のとき、前記第１のクロック信号を第１の内部クロック信号として出力し、前記第２のテスト制御信号が活性状態のとき、前記第１のクロック信号を伝達せず、前記第１の内部クロック信号を非活性状態に固定する第１の回路と、
   前記第２のクロック信号と前記第１のテスト制御信号とを入力し、前記第１のテスト制御信号が非活性状態のとき、前記第２のクロック信号を第２の内部クロック信号として出力し、前記第１のテスト制御信号が活性状態のとき、前記第２のクロック信号を伝達させず、前記第２の内部クロック信号を非活性状態に固定する第２の回路と、
   前記第１の回路からの前記第１の内部クロック信号を入力し、第１のポートのアドレス選択信号が選択状態のときにオンし、前記第１の内部クロック信号を伝達出力する第１のスイッチと、
   前記第２の回路からの前記第２の内部クロック信号を入力し、第２のポートのアドレス選択信号が選択状態のときにオンし、前記第２の内部クロック信号を伝達出力する第２のスイッチと、
   前記第２のテスト制御信号と前記第２のスイッチの出力信号とを入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第１の論理回路と、
   前記第１の論理回路の出力信号と前記第１のスイッチの出力信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第２の論理回路と、
   前記第２の論理回路の出力信号を受け第１のポートのワード線を駆動する第１のワードドライバと、
   前記第１のテスト制御信号と前記第１のスイッチの出力信号とを入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第３の論理回路と、
   前記第３の論理回路の出力信号と前記第２のスイッチの出力信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第４の論理回路と、
   前記第４の論理回路の出力信号を受け第２のポートのワード線を駆動する第２のワードドライバと、
   を備えている、ことを特徴とする請求項６記載の半導体記憶装置。
8. 前記第１の論理回路と前記第３の論理回路の各々が論理積（ＡＮＤ）回路よりなり、
   前記第２の論理回路と前記第４の論理回路の各々が否定論理和（ＮＯＲ）回路よりなり、
   前記第１のワードドライバと前記第２のワードドライバの各々が反転型ドライバよりなる、請求項７記載の半導体記憶装置。
9. 前記セルは、
   入力と出力とが第１、第２のノードにて交差接続された２つのインバータと、
   前記第１のノードと第１、第２のポートのビット線との間にそれぞれ挿入され、第１、第２のポートのワード線に制御端子がそれぞれ接続された第１、第２のアクセストランジスタと、
   前記第２のノードと第１、第２のポートのビット線の相補のビット線との間にそれぞれ挿入され、前記第１、第２のポートのワード線に制御端子がそれぞれ接続された第３、第４のアクセストランジスタと、
   を含むスタティック型のセルからなる、ことを特徴とする請求項２記載の半導体記憶装置。
10. 前記タイミング信号として、入力されたクロック信号が用いられ、
    選択されたワード線は前記クロック信号に応答して活性化され、
    同一ロウ上のワード線の立ち上げにおいて、第１、第２のポートのうち一方のポートのテスト制御信号が活性化された場合、他方のポートのワード線も、前記一方のポート側のワード線の立ち上がりのタイミングと同一のタイミングで駆動される、ことを特徴とする請求項２又は９記載の半導体記憶装置。
11. 少なくとも第１、第２のポートのワード線に接続されるセルを備えた半導体記憶装置のテスト方法であって、
    前記第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御する第１、第２のクロック信号に対応して第１、第２のテスト制御信号を用意し、
    第１、第２のポートが選択されたセルについて、
    前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、
    前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して前記第１、第２のワード線を同一のタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの同時読み出しを行い、
    前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して前記第１、第２のワード線を同一のタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの同時読み出しを行う、
    工程を含む、ことを特徴とする半導体記憶装置のテスト方法。

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