JP2009277341A - Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 - Google Patents

Abstract

【課題】 ＳＲＡＭセルの書き込みマージンを改善する書き込みアシスト回路を提供する。
【解決手段】 メモリアレイを含むメモリ回路であって、前記メモリアレイは、行と列に配列された複数のメモリセル、前記メモリアレイの列にそれぞれ接続された複数の第１ビット線、及び前記複数の第１ビット線のうちの１つにそれぞれ接続された複数の書き込みアシストラッチを備え、複数の書き込みアシストラッチの各々は、前記複数の第１ビット線のうち接続している線の電圧を増加するよう構成される。
【選択図】 図２

Description

本発明は、半導体層に関し、特に、メモリアレイ、更にスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイのデザインと動作に関するものである。

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、通常、集積回路に用いられる。ＳＲＡＭセルは、リフレッシュを必要とすることなく、データを保持できる利点を有する。ＳＲＡＭセルは、異なる数のトランジスタを含むことができ、通常トランジスタの数に基づいて、例えば、６トランジスタ（６Ｔ）ＳＲＡＭ、８トランジスタ（８Ｔ）ＳＲＡＭなどと呼ばれる。トランジスタは、通常ビットを保存するデータラッチを形成する。追加のトランジスタがトランジスタへのアクセスを制御するのに加えられることができる。ＳＲＡＭセルは、通常行と列を有するアレイとして配列される。通常、ＳＲＡＭセルの各行は、ワード線に接続され、現在のＳＲＡＭセルが選択されたかどうかを決定する。ＳＲＡＭセルの各列は、ビット線（一対のビット線）に接続され、ＳＲＡＭセル内にビットを保存する、またはＳＲＡＭセルからビットを読み取るのに用いられることができる。

集積回路のダウンスケーリングの増加に伴って、メモリ回路の動作電圧とともに集積回路の動作電圧が減少される。よって、ＳＲＡＭセルのビットが読み取られ、書き込まれることができる信頼性を測定するＳＲＡＭセルの読み取りと書き込みマージンが減少される。静電ノイズの存在により、減少された読み取りと書き込みマージンは、それぞれの読み取りと書き込み動作でエラーを生じる可能性がある。

図１は、従来のＳＲＡＭアレイの一部を示しており、同じ列の複数のＳＲＡＭセルＣ（１）〜Ｃ（ｎ）を含む。ＳＲＡＭセルＣ（１）は、一対の書き込みドライバに近接しており、差動ビット線ＢＬとＢＬ＿を充電する。ＳＲＡＭセルＣ（ｎ）は、差動ビット線ＢＬとＢＬ＿の終端において、差動ビット線ＢＬとＢＬ＿の終端に近接する。ビット線ＢＬとＢＬ＿は、ＳＲＡＭアレイの行の数によって非常に長いことができる。非常に小型の集積回路では、差動ビット線ＢＬとＢＬ＿は、非常に薄く狭いため、それらの抵抗は少なくない。ビット線ＢＬとＢＬ＿の電圧が書き込みドライバによって提供されることから、差動ビット線ＢＬとＢＬ＿の終端の差動ビット線電圧は、書き込みドライバによって提供される電圧より著しく低くなる。

差動ビット線ＢＬとＢＬ＿で低下した電圧は、既に低い書き込みマージンを更に減少させる。これは、書き込み動作の速度を減少させる可能性があり、ひいては書き込みマージンが０ｍＶに低下した時、書き込み動作のエラー（失敗）を生じる可能性がある。これは、ＳＲＡＭメモリセルからデータを読み取る、またはＳＲＡＭメモリセルにデータを書き込むのに必要な最小電圧の1つより高い、Ｖｃｃｍｉｎのより望ましい低下を妨げる。よって、改善された書き込みマージンを有する新しいＳＲＡＭアレイが必要とされる。

ＳＲＡＭセルの書き込みマージンを改善する書き込みアシスト回路を提供する。

本発明の一態様に基づいて、メモリ回路は、メモリアレイを含み、行と列に配列された複数のメモリセル、メモリアレイの列にそれぞれ接続された複数の第１ビット線と、複数の第１ビット線の１つにそれぞれ接続された複数の書き込みアシストラッチを更に含む。複数の書き込みアシストラッチのそれぞれは、複数の第１ビット線の１つに接続された電圧を増加するように構成される。

本発明のもう１つの態様に基づいて、メモリ回路は、複数のＹデコード出力を含む制御ブロック、書き込み有効線と、メモリアレイを含む。メモリアレイは、行と第１列と第２列を含む列とに配列された複数のメモリセル、第１列に接続された第１ビット線、第１ビット線の始端に接続され、第１Ｙデコード信号線によって、複数のＹデコード出力の第１Ｙデコード出力に更に接続されたマルチプレクサ、マルチプレクサに接続された書き込みドライバ、第１ビット線の終端に実質的に近接して接続された第１書き込みアシストラッチと、第１Ｙデコード信号線に接続された第１入力、書き込み有効線に接続された第２入力と、第１書き込みアシストラッチに接続された出力を含む第１アシスト有効ユニットを含む。第１書き込みアシストラッチは、第１アシスト有効ユニットの出力によって有効と無効にされるように構成される。

本発明のもう１つの態様に基づいて、メモリ回路は、複数のローカル制御信号線を備えた制御ブロックとメモリアレイを含む。メモリアレイは、行と列に配列された複数のメモリセルと、メモリセルの１列にそれぞれ接続された書き込みアシストラッチの行を含む。書き込みアシストラッチの行は、複数のローカル制御信号線の１つに接続される。

本発明のもう１つの態様に基づいて、メモリ回路の動作方法は、複数のＹデコード信号線を含む制御ブロックを提供するステップと、列、列に接続されたビット線、ビット線の始端に接続されたマルチプレクサと、ビット線に接続された第１書き込みアシストラッチを含むメモリアレイを提供するステップとを含む。前記方法は、前記列のメモリセルの書き込み時間中に、書き込みアシストラッチをオンにし、ビット線の電圧を増加するステップを更に含む。

本発明のもう１つの態様に基づいて、メモリ回路の動作方法は、複数のＹデコード信号線を含む制御ブロックを提供するステップと、第１列、第１列に接続された一対の第１差動ビット線、一対の第１差動ビット線の始端に接続されたマルチプレクサと、一対の第１差動ビット線の終端に実質的に近接して接続された第１書き込みアシストラッチを含むメモリアレイを提供するステップを含む。前記方法は、前記第１列のメモリセルの書き込み時間中に、第１書き込みアシストラッチをオンにし、一対の差動ビット線の１つの電圧を増加するステップを更に含む。

本発明のもう１つの態様に基づいて、メモリ回路の動作方法は、複数のローカル制御信号線を含む制御ブロックを提供するステップと、第１セグメント、第１セグメントの第１行書き込みアシストラッチ、そのそれぞれが前記メモリアレイの列に位置され、第１行書き込みアシストラッチの１つに接続された複数の一対の差動ビット線、第２セグメント、第２セグメントにあり、複数の一対の差動ビット線に接続された第２行書き込みアシストラッチを含むメモリアレイを提供する。複数の一対の差動ビット線のそれぞれは、第２セグメントの１つの書き込みアシストラッチに接続される。前記方法は、第１セグメントのメモリセルの書き込み時間に、第１行書き込みアシストラッチをオンにするステップを更に含む。

本発明の利点は、増加されたＳＲＡＭセルのＶｃｃｍｉｎと改善された書き込み速度を含む。

従来のメモリアレイの一部を示している。 書き込みアシストラッチ（ｗｒｉｔｅ−ａｓｓｉｓｔ ｌａｔｃｈ）が一対の差動ビット線の終端に接続され、書き込みアシストラッチの動作がアシスト有効ユニット（ａｓｓｉｓｔ−ｅｎａｂｌｅ ｕｎｉｔ）によって制御される本発明の実施例を示している。 図２に示された書き込みアシストラッチの模範的な実施例を示している。 同じワードのメモリセルに接続された書き込みアシストラッチが同時にオンとオフにされる本発明の他の実施例を示している。 各メモリアレイのセグメントが書き込みアシストラッチの行に接続される本発明の他の実施例を示している。 図５に示された書き込みアシストラッチの模範的な実施例を示している。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。

ビットライン上の電圧降下が改善された新規なスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイが提供される。好ましい実施例の変化例と動作が説明される。本発明のさまざまな表示と実施態様において、類似の参照番号は、類似の素子（要素）を示すのに用いられる。

図２は、本発明の実施例を示しており、ＳＲＡＭアレイ２０の一部が示される。ＳＲＡＭアレイ２０は、複数の行と複数の列を含む。図２は、列ｍ、ｍ＋１と、ｍ＋２のみを表示しており、“ｍ”は、０より大きい整数である。表示された行の左及び／または右側により多くの列を有することができる。ＳＲＡＭアレイの行は、行１〜行ｎとして表示される。“ｎ”は、１より大きい整数である。ＳＲＡＭアレイ２０のＳＲＡＭセルは、それぞれ行番号と列番号を用いて表示されることができる。例えば、行ｎと列ｍに位置するＳＲＡＭセルは、セル（ｎ）（ｍ）として表示される。ＳＲＡＭアレイ２０の各列は、ＢＬとＢＬ＿として表示される一対の差動ビット線に接続される。差動ビット線の各対は、それぞれ行番号を用いて表示されることができる。例えば、列ｍに位置する差動ビット線は、ＢＬｍとＢＬｍ＿として表示される。差動ビット線は、メモリセルの書き込み動作に用いられることが好ましく（読み取り動作に用いられる読み取りビット線と比較すると）、よって、書き込みビット線として表示される。他の実施例では、各列に１つの書き込みビット線のみ有することができる。しかし、本発明によって提供された教示も応用することができる。

ＳＲＡＭセルの各列は、１つ（または一対）のマルチプレクサ（以下Ｙ−Ｍｕｘという）と１つ（または一対）の書き込みドライバＷＤ（とＷＤ＿）に接続されることもでき、それぞれ列番号を用いて表示される。書き込みドライバＷＤは、一対の差動ビット線上のデータ（電圧）を設定する。続いてデータは、同じ列の意図されるメモリセル内に書き込まれる。Ｙ−Ｍｕｘは、制御ブロックに接続されて制御され、デコード信号（以下Ｙ−デコード信号という）を提供し、それぞれのＹ−Ｍｕｘを個別またはグループでオンまたはオフにし、書き込みドライバによって提供された電圧が差動ビット線に伝送される。制御ブロックは、ＳＲＡＭアレイ２０の行に接続されたｘデコーダ線を更に含むことができる。

図で示した実施例では、書き込みドライバＷＤは、差動ビット線ＢＬとＢＬ＿の始端に近接する。始端は行１側に位置する。よって、差動ビット線ＢＬとＢＬ＿は、行ｎに近接して終端する。各列の終端では、書き込みアシストラッチ（ＷＡＬ）が差動ビット線ＢＬとＢＬ＿のそれぞれに接続される。また、書き込みアシストラッチＷＡＬは、列番号を用いて表示されることができる。

集積回路のダウンスケーリングの増加に伴って、差動ビット線ＢＬとＢＬ＿がますます細く狭くなり、抵抗がますます大きくなる。よって、差動ビット線ＢＬとＢＬ＿の始端と終端間の電圧降下は、少なくとも書き込み速度に影響を与えるのに十分な大きさになることができる。書き込みマージンが更に減少された場合、書き込みエラーが生じる可能性がある。例えば、点３０の電圧が１Ｖの場合、点３２では、電圧は０.９Ｖまたは０.８Ｖにさえも降下する可能性がある。書き込みアシストラッチＷＡＬは、接続の差動ビット線ＢＬとＢＬ＿の電圧を上げる機能を有し、電圧の振幅（大きさ）を動作電圧（例えば、図３に示したＶＤＤ）に増幅する。言い換えれば、書き込みアシストラッチＷＡＬは、必要ならばビット線の終端でビット線電圧を始端と同じ、または更に高い振幅に戻すことができる。

書き込みアシストラッチＷＡＬは、アシスト有効ユニット（ＡＥＵ：Ａｓｓｉｓｔ−Ｅｎａｂｌｅ Ｕｎｉｔ）に接続されて制御され、それぞれの書き込みアシストラッチＷＡＬをオンまたはオフにする。好ましい実施例では、アシスト有効ユニットＡＥＵは、ＳＲＡＭセルの書き込み動作中に同じ列のそれぞれの書き込みアシストラッチＷＡＬのみをオンにする。同じ列にＳＲＡＭセルが書き込まれない時（読み取られているか、または待機モードにあるかに関わらず）、アシスト有効ユニットＡＥＵは、接続の書き込みアシストラッチＷＡＬをオフにする。各アシスト有効ユニットＡＥＵは、他の列のアシスト有効ユニットＡＥＵの状態から独立したその接続している書き込みアシストラッチを制御することができる。よって、書き込みアシストラッチＷＡＬがオンにされた時、書き込みアシストラッチＷＡＬ（ｍ＋１）は、オフにされることができる。

好ましい実施例では、各アシスト有効ユニットＡＥＵは、同じＹデコード線ＹＤに接続されて制御される。各Ｙデコード線ＹＤは、それぞれ列番号を用いて表示される。これは、アシスト有効ユニットＡＥＵがアシスト有効信号をそれぞれの列が選択された時にのみ、接続している書き込みアシストラッチＷＡＬに（書き込みアシストラッチＷＡＬをオンにするための）アシスト有効信号を出力することを意味する。でなければ、アシスト有効ユニットＡＥＵは、書き込みアシストラッチＷＡＬをオフにするためのアシスト無効信号を出力する。また、各アシスト有効ユニットＡＥＵは、“書き込み有効”信号を伝える書き込み有効線に接続されて制御される。よって、アシスト有効ユニットＡＥＵは、両方のそれぞれの列が選択され（それぞれの列のＹデコード信号がオンにされ）、書き込み有効信号がオンにされた時、アシスト有効信号を出力する。次の段落で詳細に説明されるように、書き込みアシストラッチＷＡＬがそれぞれの差動ビット線が適切な差動しきい値電圧（ｔｈｒｅｓｈｏｌｄ ｄｉｆｆｅｒｅｎｔｉａｌ ｖｏｌｔａｇｅ）を持った後にのみ、オンにされることを確実にするため、それぞれの接続のアシスト有効ユニットＡＥＵは、差動ビット線ＢＬとＢＬ＿の電圧と同期化されることが好ましい。よって、アシスト有効ユニットＡＥＵは、書き込み有効信号とＹデコード信号の両方が提供された後、期間を遅らせる。続いてアシスト有効ユニットＡＥＵは、アシスト有効信号を対応する書き込みアシストラッチＷＡＬに伝送する。遅延の長さは、書き込みドライバＷＤの駆動能力によって部分的に影響され、書き込みドライバが強力であればあるほどより短く遅延が必要となる。

Ｙデコード信号を用いて書き込みアシストラッチＷＡＬを制御することで書き込まれるＳＲＡＭセルを有する列のアシストラッチＷＡＬのみがオンにされるため、電力消費が減少される。また、書き込みアシストラッチＷＡＬは、それぞれの差動ビット線ＢＬとＢＬ＿が適当なしきい値電圧を有する時だけオンにされることから、書き込まれるＳＲＡＭセルを有さない列では、それぞれの書き込みアシストラッチＷＡＬ（オフのままである）は、差動ビット線ＢＬとＢＬ＿がしきい値電圧に達するまで待つ必要がなく、これは、ＳＲＡＭセルの弱い駆動力により、ゆっくりしたプロセスである。よって、書き込まれるＳＲＡＭセルのない列のアシストラッチＷＡＬをオンにするのを禁ずることは、書き込み速度を著しく改善する。

図２は、終端の最も端に接続された書き込みアシストラッチＷＡＬを表示しているが、終端に実質的に近接しているが終端にではない位置に接続されることもできる。また、必要ならば、より多くの書き込みアシストラッチＷＡＬが異なる位置、例えば、差動ビット線ＢＬとＢＬ＿の中間に加えられることができる。この場合、加えられた書き込みアシストラッチＷＡＬは、Ｙデコード信号と書き込み有効信号によって制御されることも好ましく、同じ列の書き込みアシストラッチＷＡＬは、同じアシスト有効ユニットＡＥＵによって制御されることができる。

図３は、書き込みアシストラッチＷＡＬの模範的な実施例を表示しており、ＰＭＯＳデバイスＰ１、Ｐ２、Ｐ３およびＰ４と、ＮＭＯＳデバイスＮ１、Ｎ２、Ｎ３およびＮ４を含む。注意するのは、図３に示される回路は、さまざまな可能な実施例の中の１つにすぎないということである。ノードＹ＿ＣＴＲＬは、アシスト有効ユニットＡＥＵ（図２を参照）の出力に接続される。ノードＢＩＴとＢＩＴ＿ＢＡＲは、差動ビット線ＢＬとＢＬ＿にそれぞれ接続される。電圧ＶＤＤは、書き込みドライバＷＤ（図２を参照）によって設定された電圧の振幅と同じ振幅を有することが好ましいが、電圧ＶＤＤは、書き込みドライバＷＤによって設定された電圧の振幅より大きい振幅を有することもできる。よって、書き込みアシストラッチＷＡＬは、電圧を増幅するのに用いられる。例えば、電圧ＶＤＤが１Ｖの場合、ノードＢＩＴとＢＩＴ＿ＢＡＲの電圧がそれぞれ０.９Ｖと０Ｖの場合、トランジスタＮ２、Ｎ４、Ｐ１と、Ｐ３がオンにされ、トランジスタＮ１、Ｎ３、Ｐ２と、Ｐ４がオフにされる。よって、ノードＢＩＴとＢＩＴ＿ＢＡＲの電圧は、それぞれ１Ｖと０Ｖに変えられる。ノードＢＩＴとＢＩＴ＿ＢＡＲにそれぞれ１Ｖと０Ｖの電圧を形成するには、書き込みアシストラッチＷＡＬがオンにされる前に、ノードＢＩＴの電圧は、ＮＭＯＳデバイスＮ１〜Ｎ４のしきい値電圧より高くなければならず、ノードＢＩＴ＿ＢＡＲの電圧は、ＮＭＯＳデバイスＮ１〜Ｎ４のしきい値電圧より低くなければならない。でなければ、電圧は不当に増幅される。これがなぜ書き込みアシストラッチＷＡＬをオンにする前にアシスト有効ユニットＡＥＵが遅延する必要がある理由である。

上述の実施例では、同じワードの他のＳＲＡＭセルの状態に関わらず、各ＳＲＡＭセル（ビット）が個別に書き込まれることができるビット書き込み方法が述べられた。他の実施例では、書き込み動作がメモリセルのワードに同時に行われるワード書き込み方法が用いられる。図４は、ワードＡの列ｍのＳＲＡＭセルを表示する一方、ワードＢの列（ｍ＋１）と（ｍ＋２）のＳＲＡＭセルを表示している。書き込みアシストラッチＷＡＬ（ｍ）は、書き込みアシストラッチＷＡＬ（ｍ＋１）とＷＡＬ（ｍ＋２）から独立してオンまたはオフにされる。書き込みアシストラッチＷＡＬ（ｍ＋１）とＷＡＬ（ｍ＋２）は、同時にオンまたはオフにされ、同じアシスト有効ユニットＡＥＵ（図の実線３４に注意）、または共通の入力（Ｙデコードと書き込み有効）信号を共用する、異なるアシスト有効ユニットＡＥＵ（点線を用いて示されている）を用いて達成されることができる。

図５は本発明のもう１つの実施例を表示しており、同じ行の書き込みアシストラッチＷＡＬは、同時に有効（または無効）にされる。同じ行の書き込みアシストラッチＷＡＬは、同じローカル制御線（ｌｏｃａｌ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）ＬＣＬ（例えばＬＣＬＡ、ＬＣＬＢなど）によって接続されて制御される。ローカル制御線ＬＣＬによって伝えられたローカル制御信号は、ローカル制御ブロックによって出力され、メモリアレイ２０のセグメントを制御するのに用いられるのが好ましい。注意するのは、メモリアレイ２０のセグメントは、アドレスピンの割当てに基づいて分割されるため、メモリアレイ２０のセグメントとセグメントの境界は、グローバル制御ブロック（図示せず）の設計によって決定される。

ＳＲＡＭアレイの各セグメントは、書き込みアシストラッチＷＡＬの１つの行を有する。例えば、ローカル制御線ＬＣＬＡに接続された書き込みアシストラッチＷＡＬの行は、セグメントＡに位置するが、ローカル制御線ＬＣＬＢに接続された書き込みアシストラッチＷＡＬの行は、セグメントＢに位置する。よって、１つの列の書き込みアシストラッチＷＡＬの数は、セグメントの数に等しい。各セグメントでは、それぞれの書き込みアシストラッチＷＡＬは、セグメントの中央（または、ほぼ中央）に接続されるのが好ましい。ＳＲＡＭセルが書き込まれている時、ＳＲＡＭセルと同様に、同じセグメント内の全ての行の書き込みアシストラッチＷＡＬも全てオンにされる。

もう１つの実施例では、設計の要求によって、１つのセグメントは書き込みアシストラッチＷＡＬの２つ以上の行を含むことができる。またもう１つの実施例では、２つ以上のセグメント（以下、共用セグメントという）は、書き込みアシストラッチＷＡＬの１つの行を共用することができる。この場合、共用セグメントのいずれかが書き込まれるＳＲＡＭセルを含む場合、書き込みアシストラッチＷＡＬの行は、オンにされる必要がある。

図６は、図５に示す書き込みアシストラッチＷＡＬの模範的な実施例を表示しており、ＰＭＯＳデバイスＰ１、Ｐ２と、Ｐ３と、ＮＭＯＳデバイスＮ１、Ｎ２と、Ｎ３を含む。注意するのは、図６に示される回路は、さまざまな可能な実施例の中の１つにすぎないということである。また、表示された書き込みアシストラッチＷＡＬは、ノードＢＩＴとＢＩＴ＿を含み、差動ビット線ＢＬとＢＬ＿にそれぞれ接続される（図５を参照）。ローカル制御信号線ＬＣＬから来た信号（図５に示されるインバータＩｎｖの可能な接続）は、ノードＷＬＣとＷＬＣＢにそれぞれ接続される。よって、書き込みアシストラッチＷＡＬの状態（オンまたはオフ）を制御する。

本発明の実施例は、書き込みアシストラッチを提供し、ビット線電圧を増加するため、書き込み性能と信頼性が改善される。Ｙデコード信号を用いて書き込みアシストラッチの動作を制御することで電力消費が減少され、書き込み速度が改善される。

以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。

２０ ＳＲＡＭアレイ
３０、３２、ＢＩＴ、ＢＩＴ＿、ＢＩＴ＿ＢＡＲ、ＷＬＣ、ＷＬＣＢ、Ｙ＿ＣＴＲＬ ノード
３４ 実線
ＡＥＵ アシスト有効ユニット
ＢＬとＢＬ＿ 差動ビット線
Ｃ（１）〜Ｃ（ｎ） ＳＲＡＭセル
Ｉｎｖ インバータ
ＬＣＬ、ＬＣＬＡ、ＬＣＬＢ ローカル制御信号線
Ｐ１、Ｐ２、Ｐ３、Ｐ４ ＰＭＯＳデバイス
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ＮＭＯＳデバイス
ＷＤ、ＷＤ＿ 書き込みドライバ
ＷＡＬ 書き込みアシストラッチ
ＹＤ Ｙデコード線

Claims (21)

1. メモリアレイを含むメモリ回路であって、
   前記メモリアレイは、
   行と列に配列された複数のメモリセル、
   前記メモリアレイの列にそれぞれ接続された複数の第１ビット線、及び
   前記複数の第１ビット線のうちの１つにそれぞれ接続された複数の書き込みアシストラッチを備え、
   前記複数の書き込みアシストラッチのそれぞれが前記複数の第１ビット線のうちの接続している線の電圧を増加するよう構成されることを特徴とするメモリ回路。
2. 前記複数の第１ビット線の１つの始端にそれぞれ接続された複数のマルチプレクサ、及び
   前記複数のマルチプレクサの１つにそれぞれ接続された複数の書き込みドライバを更に含むメモリ回路において、
   前記書き込みアシストラッチのそれぞれが前記複数の第１ビット線のうちの１つの終端に接続されることを特徴とする請求項1に記載のメモリ回路。
3. 複数のＹデコード線を含む制御ブロック、及び
   複数のアシスト有効ユニットを更に含み、且つ
   前記メモリアレイは、
   書き込み有効線を更に含み、
   前記アシスト有効ユニットが前記複数のＹデコード線の１つにそれぞれ接続された第1入力、書き込み有効線に接続された第２入力と、前記複数の書き込みアシストラッチの1つに接続された出力とをそれぞれ含み、同じ列の前記マルチプレクサと前記アシスト有効ユニットが同じ前記デコード線によって制御され、且つ前記複数のアシスト有効ユニットのそれぞれが期間を遅らせ、複数の第１ビット線のうちの接続している線の電圧と同期化されることを特徴とする請求項２に記載のメモリ回路。
4. 前記メモリアレイは、
   複数のセグメントであって、前記複数の書き込みアシストラッチが複数のセグメントのうちの１つの同じ行にあること、及び
   複数のローカル制御信号線を含む制御ブロックを備え、前記複数の書き込みアシストラッチが前記複数のローカル制御信号線のうちの同じ線に接続されることを特徴とする請求項１に記載のメモリ回路。
5. 複数の書き込みアシストラッチの行を更に含み、各行は、前記複数のローカル制御信号線の同じ線に接続され、前記複数のセグメントのそれぞれが前記複数の行の書き込みアシストラッチの一行を含むことを特徴とする請求項４に記載のメモリ回路。
6. 複数のＹデコード出力を含む制御ブロック、
   書き込み有効線、
   行と列に配列された複数のメモリセルを含むメモリアレイであって、前記列は第１列と第２列を含むこと、
   前記第１列に接続された第１ビット線、
   前記第１ビット線の始端に接続され、第１Ｙデコード信号線によって、前記Ｙデコード出力の第１Ｙデコード出力に接続されたマルチプレクサ、
   前記マルチプレクサに接続された書き込みドライバ、
   前記第１ビット線の終端に実質的に近接して接続された第１書き込みアシストラッチ、
   前記第１ビット線と一対の差動ビット線を形成し、前記第1書き込みアシストラッチに接続される第２ビット線、及び
   前記第１Ｙデコード信号線に接続された第１入力、前記書き込み有効線に接続された第２入力と、前記第１書き込みアシストラッチに接続された出力を含む第１アシスト有効ユニットを備えたメモリ回路において、
   前記第１書き込みアシストラッチが前記第１アシスト有効ユニットの出力によって有効または無効にされるよう構成されることを特徴とするメモリ回路。
7. 前記第1アシスト有効ユニットは、アシスト有効信号を提供し、前記アシスト有効信号は、前記第１書き込みアシストラッチをオンにし、且つ前記アシスト有効信号と前記第1ビット線の電圧を同期化し、且つ前記第１Ｙデコード信号線と前記書き込み有効信号線がオン状態である時、前記第1アシスト有効ユニットは、アシスト有効信号を提供して、前記第１書き込みアシストラッチをオンにし、且つ前記第１書き込みアシストラッチが前記第1ビット線の前記終端の電圧を前記第1ビット線の前記始端の電圧と実質的に等しいように増加する請求項６に記載のメモリ回路。
8. 前記第２列と接続する第２ビット線、
   前記第２ビット線の終端に実質的に近接して接続された第２書き込みアシストラッチ、及び
   第２Ｙデコード信号線に接続された第１入力、書き込み有効線に接続された第２入力と、前記第２書き込みアシストラッチに接続された出力を備えた第２アシスト有効ユニットを更に含むメモリ回路において、
   前記第２Ｙデコード信号線が前記複数のＹデコード出力の第２Ｙデコード出力に接続されたことを特徴とする請求項６に記載のメモリ回路。
9. 前記第１アシスト有効ユニットと前記第２アシスト有効ユニットは、前記第１書き込みアシストラッチと前記第２書き込みアシストラッチを独立してオンにするよう構成される請求項８に記載のメモリ回路。
10. 前記第1列と前記第２列は、同じワードに属する複数のメモリセルを含み、且つ前記第１アシスト有効ユニットと前記第２アシスト有効ユニットは、前記第１書き込みアシストラッチと前記第２書き込みアシストラッチを同期してオンにするよう構成される請求項８に記載のメモリ回路。
11. 複数のローカル制御信号線を含む制御ブロック、
    行と列に配列された複数のメモリセルを含むメモリアレイ、及び、
    前記メモリセルのうちの１つの列にそれぞれ接続された書き込みアシストラッチの行を備えたメモリ回路において、前記書き込みアシストラッチの行は、前記複数のローカル制御線のうちの１つの線に接続されたこと特徴とするメモリ回路。
12. 前記メモリアレイの複数行は、複数のセグメントに配置され、且つ前記書き込みアシストラッチの行は、前記セグメントのうちの１つの中間位置に実質的に位置される請求項１１に記載のメモリ回路。
13. メモリ回路の動作方法であって、
    複数のＹデコード信号線を含む制御ブロックを提供するステップと、
    メモリアレイを提供するステップであって、前記メモリアレイは、
    列、
    前記列に接続されたビット線、
    前記ビット線の始端に接続されたマルチプレクサ、及び
    前記ビット線に接続された第１書き込みアシストラッチを含むステップと、
    前記列に位置されたメモリセルの書き込み時間に、前記第１書き込みアシストラッチをオンにし、前記ビット線上の電圧を増加するステップとを備える方法。
14. 前記第１書き込みアシストラッチをオンにするステップは、
    前記制御ブロックを用いてＹデコード信号を発生するステップ、
    前記Ｙデコード信号と書き込み有効信号を結合してアシスト有効信号を発生するステップ、及び
    前記ビット線上の前記電圧がしきい値に達した時、前記アシスト有効信号を用いて前記第１書き込みアシストラッチをオンにするステップを含む請求項１３に記載の方法。
15. 前記第１書き込みアシストラッチをオンにするステップは、
    前記制御ブロックを用いてローカル制御信号を発生するステップ、
    前記ブロック制御信号を用いてアシスト有効信号を発生するステップ、及び
    前記アシスト有効信号を応用して前記第１書き込みアシストラッチをオンにするステップを含む請求項１３に記載の方法。
16. 前記メモリアレイは、複数のセグメントを含み、前記ブロックは前記制御ブロックのローカル制御信号線に接続され、前記方法は、
    前記メモリアレイの前記セグメントにメモリセルを書き込むには、前記セグメント内の前記第１書き込みアシストラッチのみをオンにし、書き込まれるべきメモリセルを含まない前記セグメントの書き込みアシストラッチを全てオフにするステップを更に含む請求項１５に記載の方法。
17. メモリ回路の動作方法であって、
    複数のＹデコード信号線を含む制御ブロックを提供するステップと、
    メモリアレイを提供するステップであって、前記メモリアレイは、
    第１列、
    前記第１列に接続された第１差動ビット線対、
    前記第１差動ビット線対の始端に接続されたマルチプレクサ、及び
    前記第１差動ビット線対の終端に実質的に近接して接続された第１書き込みアシストラッチを含むステップと、
    前記第１列のメモリセルの書き込み時間中に、前記第１書き込みアシストラッチをオンにし、第１差動ビット線対のうちの１つの電圧を増加するステップとを備える方法。
18. 前記第１書き込みアシストラッチをオンにするステップは、
    Ｙデコード信号を用いて、第１アシスト有効信号と書き込み有効信号を発生するステップであって、前記第１アシスト有効信号は前記第１列を制御するステップ、及び
    前記第１差動ビット線対上の電圧がしきい値に達するまで前記第１アシスト有効信号を遅らせるステップ、及び
    前記第１アシスト有効信号を用いて前記第１書き込みアシストラッチをオンにするステップを含む請求項１７に記載の方法。
19. 前記メモリアレイは、
    前記書き込み時間内に書き込まれるべきメモリセルを含まない第２列、
    前記第２列に接続された第２差動ビット線対、及び
    前記第２差動ビット線対の終端に実質的に近接して接続された第２書き込みアシストラッチを含み、前記方法は、
    他のＹデコード信号線と書き込み有効信号を用いて第２アシスト有効信号を発生するステップであって、前記第２アシスト有効信号は、前記第２列を制御するため用いられるステップ、及び
    前記第２有効信号を用いて前記書き込み時間に前記第２書き込みアシストラッチをオンにしないステップを更に含む請求項１７に記載の方法。
20. メモリ回路の動作方法であって、
    複数のローカル制御信号線を含む制御ブロックを提供するステップと、
    メモリアレイを提供するステップであって、前記メモリアレイは、
    第１セグメント、
    前記第１セグメントの書き込みアシストラッチの第１行、
    複数の差動ビット線対であって、各対が前記メモリアレイの列にあり、各対は第１行の１つの書き込みアシストラッチに接続されること、
    第２セグメント、及び
    前記第２セグメントに位置され、前記複数の差動ビット線対に接続される書き込みアシストラッチの第２行であって、前記複数の差動ビット線のちの各対が前記第２行の１つの書き込みアシストラッチに接続されることを含むステップと、
    前記第１セグメントのメモリセルの書き込み時間中に、前記書き込みアシストラッチの第１行をオンにし、且つ前記第２セグメントが前記書き込み時間中に、書き込まれるべきメモリセルを含まない時、前記書き込み時間中に、前記書き込みアシストラッチの第２行をオンにしないステップを備える方法。
21. 前記メモリ回路は、複数のＸデコードとＹデコード信号と、複数のローカル制御信号とを提供する制御ブロックを更に含み、前記書き込みアシストラッチの第１行をオンにするステップは、前記ローカル制御信号の１つを入力し、ローカル制御信号を前記書き込みアシストラッチの第１行の前記第１セグメントに対応させるステップを含み、且つ前記書き込みアシストラッチの第２行をオンにしないステップは、前記ローカル制御信号のもう１つを入力し、前記ローカル制御信号を前記書き込みアシストラッチの第２行の前記第２セグメントに対応させるステップを含む請求項２０に記載の方法。

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