JP2006252718A - 半導体記憶装置 - Google Patents

Abstract

【課題】 動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置を提供する。
【解決手段】 待機モード時において、制御回路１は、すべてのワード線ドライバ３に「Ｌ」レベルの制御信号ＣＮＴが与える。これに応じて、各ワード線ドライバ３はその出力ノードをハイ・インピーダンス状態にする。各ハーフラッチ回路４は、対応するワード線ＷＬを非活性化レベルの「Ｌ」レベルに固定する。このため、待機モード時においてすべてのワード線ドライバ３にゲートリーク電流が流れなくなる。したがって、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置が実現できる。
【選択図】 図１

Description

この発明は、半導体記憶装置に関し、特に、ワード線ドライバを備えた半導体記憶装置に関する。

半導体記憶装置の１つであるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）は、メモリセルがインバータを２個組み合わせたフリップフロップ構成になっており、電源が投入されている限り記憶データが保持される。システムクロック信号に同期して動作する同期型ＳＲＡＭは、高速動作が可能である。また、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、メモリセルが１つのトランジスタおよび１つのキャパシタで構成されており、キャパシタに充電した電荷によって記憶データを保持する。

近年、半導体記憶装置の製造プロセスは、回路の高集積化を図るため微細化が進められている。製造プロセスの微細化を進める上でトランジスタのゲート絶縁膜をより薄くすることによって、量子力学的なトンネル効果に起因するゲートリーク電流（漏れ電流）が無視できなくなり、消費電力の増大を招いている。具体的には、ワード線ドライバが対応するワード線ＷＬを非選択レベルにしている状態において、ワード線ドライバにゲートリーク電流が流れてしまう。すなわち、書込み対象外のワード線や読出し対象外のワード線など、非選択レベルにされるワード線に対応するワード線ドライバすべてにリーク電流が流れるため、消費電力が大きくなるという問題があった。

下記の特許文献１には、異物等によりコラム選択線またはワード線が断線した場合の誤動作を防止することができる半導体記憶装置が開示されている。これによると、行デコーダと反対側にハーフラッチ回路を設置することにより、ワード線をＬレベルにクランプする。したがって、ワード線が断線した場合でも、断線した先がフローティング状態になることが避けられる。

また、下記の特許文献２には、冗長ワード線を有する半導体記憶装置において、置換されたワード線がフローティングすることによって生ずる誤信号を防止する技術が開示されている。これによると、各ワード線のワード選択回路と逆側の端部に放電回路を接続する。
特開平１０−２２２９９７号公報 特開２０００−１３２９９３号公報

上述のように、従来の半導体記憶装置では、書込み対象外のワード線や読出し対象外のワード線など、非選択レベルにされるワード線に対応するワード線ドライバすべてにリーク電流が流れるため、消費電力が大きくなるという問題があった。このリーク電流を低減するために単純に電源電圧を下げると、動作周波数も低下してしまう。

それゆえに、この発明の主たる目的は、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置を提供することである。

この発明に係わる半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応するメモリセルを活性化させる行選択回路と、列アドレス信号に従って、複数のビット線対のうちのいずれかのビット線対を選択し、選択したビット線対を介して行選択回路によって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路とを備えたものである。ここで、行選択回路は、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択する行デコーダと、各ワード線に対応して設けられてその出力ノードが対応のワード線に接続され、待機モード時は、出力ノードをハイ・インピーダンス状態にし、通常動作モード時は、行デコーダによって対応のワード線が選択された場合は出力ノードを選択レベルにし、行デコーダによって対応のワード線が選択されていない場合は出力ノードを非選択レベルにするワード線ドライバと、各ワード線に対応して設けられ、待機モード時に対応のワード線を非選択レベルに固定するハーフラッチ回路とを含む。

この発明に係わる他の半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応するメモリセルを活性化させる行選択回路と、列アドレス信号に従って、複数のビット線対のうちのいずれかのビット線対を選択し、選択したビット線対を介して行選択回路によって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路とを備えたものである。ここで、行選択回路は、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択する行デコーダと、各ワード線に対応して設けられてその出力ノードが対応のワード線に接続され、行デコーダによって対応のワード線が選択されていない場合は、出力ノードをハイ・インピーダンス状態にし、行デコーダによって対応のワード線が選択された場合は、出力ノードを所定期間だけ選択レベルにして、所定期間以外は出力ノードを非選択レベルにするワード線ドライバと、各ワード線に対応して設けられ、行デコーダによって対応のワード線が選択されていない場合にそのワード線を非選択レベルに固定するハーフラッチ回路とを含む。

好ましくは、さらに、各ハーフラッチ回路に対応して設けられ、電源が投入されてから所定時間経過後かつ回路動作開始前のある時刻において、対応のハーフラッチ回路を動作させて対応のワード線を強制的に非選択レベルに固定するリセット回路を備える。

また好ましくは、さらに、それぞれ複数のワード線の各々の間に配置され、互いに隣接するワード線のうちの一方のワード線が選択レベルにされた場合に、隣接するワード線のうちの他方のワード線を非選択レベルに固定する複数のラッチ回路を備える。

この発明に係わる半導体記憶装置では、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応するメモリセルを活性化させる行選択回路と、列アドレス信号に従って、複数のビット線対のうちのいずれかのビット線対を選択し、選択したビット線対を介して行選択回路によって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路とが設けられる。行選択回路は、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択する行デコーダと、各ワード線に対応して設けられてその出力ノードが対応のワード線に接続され、待機モード時は、出力ノードをハイ・インピーダンス状態にし、通常動作モード時は、行デコーダによって対応のワード線が選択された場合は出力ノードを選択レベルにし、行デコーダによって対応のワード線が選択されていない場合は出力ノードを非選択レベルにするワード線ドライバと、各ワード線に対応して設けられ、待機モード時に対応のワード線を非選択レベルに固定するハーフラッチ回路とを含む。この場合、待機モード時においてすべてのワード線ドライバにゲートリーク電流が流れなくなる。さらに、待機モード時において、メモリセルおよびハーフラッチ回路以外の機能ブロックの電源を完全に遮断して動作を停止させてもメモリセルは記憶データを保持可能であるため、消費電力を大幅に低減することが可能である。したがって、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置が実現できる。

この発明に係わる他の半導体記憶装置では、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応するメモリセルを活性化させる行選択回路と、列アドレス信号に従って、複数のビット線対のうちのいずれかのビット線対を選択し、選択したビット線対を介して行選択回路によって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路とが設けられる。行選択回路は、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択する行デコーダと、各ワード線に対応して設けられてその出力ノードが対応のワード線に接続され、行デコーダによって対応のワード線が選択されていない場合は、出力ノードをハイ・インピーダンス状態にし、行デコーダによって対応のワード線が選択された場合は、出力ノードを所定期間だけ選択レベルにして、所定期間以外は出力ノードを非選択レベルにするワード線ドライバと、各ワード線に対応して設けられ、行デコーダによって対応のワード線が選択されていない場合にそのワード線を非選択レベルに固定するハーフラッチ回路とを含む。この場合、通常動作中の書込み対象外のワード線ＷＬや読出し対象外のワード線ＷＬなど、非選択レベルの「Ｌ」レベルにされるワード線ＷＬに対応するワード線ドライバすべてにゲートリーク電流が流れなくなる。したがって、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置が実現できる。

［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置（ＳＲＡＭ）の概略構成を示す回路ブロック図である。図１において、この半導体記憶装置は、複数行複数列に配置された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを備える。

また、この半導体記憶装置は、制御回路１と、行デコーダ２と、複数のワード線ドライバ３と、複数のハーフラッチ回路４とを備える。制御回路１は、半導体記憶装置全体を制御し、外部からの行アドレス信号ＲＡに従って行プリデコード信号ＲＰＤを行デコーダ２に与える。また、制御回路１は、通常動作モード時において「Ｈ」レベルの制御信号ＣＮＴを各ワード線ドライバ３に与え、待機モード（スタンバイ状態やスリープ状態などの低消費電力モード）時において「Ｌ」レベルの制御信号ＣＮＴを各ワード線ドライバ３に与える。この制御回路１は、外部からの所定周波数のクロック信号ＣＬＫに応答して動作する。

行デコーダ２は、制御回路１からの行プリデコード信号ＲＰＤに従って行選択信号ＲＳを各ワード線ドライバ３に与える。具体的には、複数のワード線ＷＬの中からワード線ＷＬを選択し、選択したワード線ＷＬに対応するワード線ドライバ３に選択レベルの「Ｈ」レベルの行選択信号ＲＳを与え、他のワード線ＷＬに対応するワード線ドライバ３には非選択レベルの「Ｌ」レベルの行選択信号ＲＳを与える。

図２は、図１に示した各ワード線ドライバ３の構成を示す回路図である。図２において、このワード線ドライバ３は、インバータ２１と、ＮＡＮＤ回路２２と、ＮＯＲ回路２３と、Ｐチャネルトランジスタ２４と、Ｎチャネルトランジスタ２５とを含む。

ＮＡＮＤ回路２２の一方入力端子は制御信号ＣＮＴを受け、その他方入力端子は行選択信号ＲＳを受ける。インバータ２１は、制御信号ＣＮＴの反転信号をＮＯＲ回路２３の一方入力端子に与える。ＮＯＲ回路２３の他方入力端子は行選択信号ＲＳを受ける。Ｐチャネルトランジスタ２４およびＮチャネルトランジスタ２５は、電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの間に直列接続される。Ｐチャネルトランジスタ２４のゲートは、ＮＡＮＤ回路２２の出力端子に接続され、Ｎチャネルトランジスタ２５のゲートはＮＯＲ回路２３の出力端子に接続される。Ｐチャネルトランジスタ２４とＮチャネルトランジスタ２５の間の出力ノードは、対応するワード線ＷＬに接続される。

制御信号ＣＮＴが「Ｈ」レベルである場合は、行選択信号ＲＳに応じてワード線ＷＬの論理レベルが切換えられる。具体的には、行選択信号ＲＳが選択レベルの「Ｈ」レベルのとき、ＮＡＮＤ回路２２の出力端子は「Ｌ」レベルにされるため、Ｐチャネルトランジスタ２４は導通する。また、ＮＯＲ回路２３の出力端子は「Ｌ」レベルにされるため、Ｎチャネルトランジスタ２５は非導通になる。したがって、この場合は対応するワード線ＷＬが選択レベルの「Ｈ」レベル（ＶＤＤ）にされる。一方、行選択信号ＲＳが非選択レベルの「Ｌ」レベルのとき、ＮＡＮＤ回路２２の出力端子は「Ｈ」レベルにされるため、Ｐチャネルトランジスタ２４は非導通になる。また、ＮＯＲ回路２３の出力端子は「Ｈ」レベルにされるため、Ｎチャネルトランジスタ２５は導通する。したがって、この場合は対応するワード線ＷＬが非選択レベルの「Ｌ」レベル（ＶＳＳ）にされる。

また、制御信号ＣＮＴが「Ｌ」レベルである場合は、行選択信号ＲＳの論理レベルに関わらず、ＮＡＮＤ回路２２の出力端子は「Ｈ」レベルにされるため、Ｐチャネルトランジスタ２４は非導通になる。また、行選択信号ＲＳの論理レベルに関わらず、ＮＯＲ回路２３の出力端子は「Ｌ」レベルにされるため、Ｎチャネルトランジスタ２５は非導通になる。したがって、ワード線ドライバ３の出力ノードがハイ・インピーダンス状態にされる。

このように、各ワード線ドライバ３は、行選択信号ＲＳおよび制御信号ＣＮＴに応じて動作する３ステートタイプのワード線ドライバである。

なお、この図２に示したワード線ドライバ３の構成は、論理的に等価な回路構成であれば異なった回路構成であってもよい。

図１に戻って、複数のハーフラッチ回路４は、それぞれ各ワード線ＷＬに対応して設けられる。各ハーフラッチ回路４は、インバータ１１およびＮチャネルトランジスタ１２を含む。Ｎチャネルトランジスタ１２は、対応するワード線ＷＬと接地電位ＶＳＳのラインとの間に接続される。また、対応するワード線ＷＬがインバータ１１を介してＮチャネルトランジスタ１２のゲートに接続される。

ハーフラッチ回路４において、対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされたときは、インバータ１１の出力信号が「Ｌ」レベルとなってトランジスタ１２が非導通になる。一方、対応するワード線ＷＬが非選択レベルの「Ｌ」レベルにされたとき、インバータ１１の出力信号が「Ｈ」レベルとなってトランジスタ１２が導通するので、対応するワード線ＷＬは非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定された状態になる。

さらに、この半導体記憶装置は、それぞれ複数のビット線対ＢＬ，／ＢＬに対応して設けられる複数のプリチャージ回路５と、複数のカラム選択回路６と、複数のセンスアンプ＋ライトドライバ７と、複数のデータ入出力線対ＩＯ，／ＩＯとを備える。

制御回路１は、各プリチャージ回路５にプリチャージ信号ＰＣを与える。また、制御回路１は、外部からの列アドレス信号ＣＡに従って、各カラム選択回路６に列選択信号ＣＳを与える。

プリチャージ回路５は、「Ｈ」レベルのプリチャージ信号ＰＣに応じて、対応のビット線対ＢＬ，／ＢＬを「Ｈ」レベルに充電する。カラム選択回路６は、制御回路１からの列選択信号ＣＳに従って選択された列に対応するビット線対ＢＬ，／ＢＬと、対応するデータ入出力線対ＩＯ，／ＩＯの一方端とを接続する。センスアンプ＋ライトドライバ７は、データ入出力線対ＩＯ，／ＩＯの他方端に接続され、外部から与えられたデータＤＩを選択されたメモリセルＭＣに書込む。また、センスアンプ＋ライトドライバ７は、選択されたメモリセルＭＣからの読出データＤＯを外部に出力する。

次に、図１に示した半導体記憶装置の通常動作モード時の動作について説明する。書込動作や読出動作を行なう通常動作モード時において、制御回路１からすべてのワード線ドライバ３に「Ｈ」レベルの制御信号ＣＮＴが与えられる。各ワード線ドライバ３は、行選択信号ＲＳに応じてワード線ＷＬの論理レベルを切換える。

書込動作時は、行アドレス信号ＲＡによって指定された行のワード線ＷＬが行デコーダ２およびワード線ドライバ３によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。次いで、列アドレス信号ＣＡによって指定された列のカラム選択回路６が動作し、その列の活性化されたメモリセルＭＣがビット線対ＢＬ，／ＢＬ、カラム選択回路６およびデータ入出力線対ＩＯ，／ＩＯを介してセンスアンプ＋ライトドライバ７に接続される。

センスアンプ＋ライトドライバ７は、外部から与えられたデータＤＩに従ってデータ入出力線対ＩＯ，／ＩＯのうちの一方を「Ｈ」レベルにするとともに他方を「Ｌ」レベルにし、活性化されたメモリセルＭＣにデータＤＩを書込む。ワード線ＷＬが非選択レベルの「Ｌ」レベルに立下げられると、そのメモリセルＭＣにデータが記憶される。

読出動作時は、列アドレス信号ＣＡによって指定された列のカラム選択回路６が動作し、その列の各メモリセルＭＣがビット線対ＢＬ，／ＢＬ、カラム選択回路６およびデータ入出力線対ＩＯ，／ＩＯを介してセンスアンプ＋ライトドライバ７に接続される。次いで、行アドレス信号ＲＡによって指定された行のワード線ＷＬが行デコーダ２およびワード線ドライバ３によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。これにより、選択されたメモリセルＭＣが記憶しているデータに応じてビット線対ＢＬ，／ＢＬのうちの一方からそのメモリセルＭＣに電流が流入し、データ入出力線対ＩＯ，／ＩＯのうちの一方の電位が低下する。センスアンプ＋ライトドライバ７は、データ入出力線ＩＯと／ＩＯの電位を比較し、比較結果に応じたデータＤＯを外部に出力する。

次に、半導体記憶装置の待機モード時の動作について説明する。待機モード時において、制御回路１からすべてのワード線ドライバ３に「Ｌ」レベルの制御信号ＣＮＴが与えられる。各ワード線ドライバ３は、行選択信号ＲＳの論理レベルに関わらずその出力ノードがハイ・インピーダンス状態にされる。各ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。

図３は、通常動作モード時および待機モード時におけるワード線ドライバ３およびハーフラッチ回路４の動作を説明するためのタイムチャートである。図３において、制御回路１は、時刻ｔ２までの通常動作モード時において「Ｈ」レベルの制御信号ＣＮＴを各ワード線ドライバ３に与え、時刻ｔ２以降の待機モード時において「Ｌ」レベルの制御信号ＣＮＴを各ワード線ドライバ３に与える。また、行デコーダ２からの行選択信号ＲＳは、クロック信号ＣＬＫに同期してその論理レベルが切換えられる。

時刻ｔ０において、行デコーダ２は、外部からのクロック信号ＣＬＫが「Ｈ」レベルに立上げられたタイミングで、行アドレス信号ＲＡによって指定された行の行選択信号ＲＳを「Ｈ」レベルに立上げる。これに応じて、対応するワード線ドライバ３は、ワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。

時刻ｔ１において、行デコーダ２は、外部からのクロック信号ＣＬＫが「Ｌ」レベルに立下げられたタイミングで、行アドレス信号ＲＡによって指定された行の行選択信号ＲＳを「Ｌ」レベルに立下げる。これに応じて、対応するワード線ドライバ３は、ワード線ＷＬを非選択レベルの「Ｌ」レベルに立下げる。

時刻ｔ２において、制御回路１は、すべてのワード線ドライバ３への制御信号ＣＮＴを「Ｈ」レベルから「Ｌ」レベルに立下げる。これに応じて、各ワード線ドライバ３の出力ノードがハイ・インピーダンス状態にされる。各ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。すなわち、時刻ｔ２以降は、行選択信号ＲＳの論理レベルに関わらず、すべてのワード線ＷＬが「Ｌ」レべルに固定される。

その後、制御回路１から各ワード線ドライバ３への制御信号ＣＮＴが再び「Ｈ」レベルに立下げられると、待機モードから通常動作モードに復帰する。

なお、ここでは、クロック信号ＣＬＫに同期して動作する同期型の半導体記憶装置について説明したが、クロック信号ＣＬＫに同期しない非同期型の半導体記憶装置であっても同様の動作および効果が成立する。この場合は、たとえば読出制御信号や書込制御信号に応じて、行選択信号ＲＳの論理レベルが切換えられる構成にする。

ここで、本発明と従来技術との差異を明確にするため、従来の半導体記憶装置の構成および動作について説明する。従来の半導体記憶装置には、各ワード線ＷＬに対応するハーフラッチ回路が設けられていない。

図４は、従来のワード線ドライバの構成を示す回路図である。図４において、このワード線ドライバは、Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２を含む。Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２は、電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの間に直接接続される。Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２のゲートは、ともに行デコーダから行選択信号／ＲＳを受ける。Ｐチャネルトランジスタ３１とＮチャネルトランジスタ３２の間の出力ノードは、対応するワード線ＷＬに接続される。

行選択信号／ＲＳが選択レベルの「Ｌ」レベルのとき、Ｐチャネルトランジスタ３１は導通し、Ｎチャネルトランジスタ３２は非導通になる。これに応じて、対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされる。一方、行選択信号／ＲＳが非選択レベルの「Ｈ」レベルのとき、Ｐチャネルトランジスタ３１は非導通になり、Ｎチャネルトランジスタ３２は導通する。これに応じて、対応するワード線ＷＬが非選択レベルの「Ｌ」レベルにされる。

ここで、行デコーダからワード線ドライバへの行選択信号／ＲＳが非選択レベルの「Ｈ」レベルにされた状態において、Ｎチャネルトランジスタ３２にトンネル効果に起因するゲートリーク電流が流れてしまう。具体的には、Ｎチャネルトランジスタ３２のゲートに「Ｈ」レベルの電圧が印加されたことに応じて、チャネル領域をソースからドレインに向かってキャリアが流れる。このとき、トンネル効果によってゲート酸化膜を挟んでゲート側からチャネル側へ電流が漏込んでしまう。なお、行選択信号／ＲＳが選択レベルの「Ｌ」レベルにされた状態においてはＰチャネルトランジスタ３１にゲートリーク電流が流れるが、書込動作時および読出動作時において瞬間的にこのような状態にされるだけであるため特に問題にはならない。

したがって、従来の半導体記憶装置では、書込み対象外のワード線ＷＬや読出し対象外のワード線ＷＬなど、非選択レベルの「Ｌ」レベルにされるワード線ＷＬに対応するワード線ドライバすべてにゲートリーク電流が流れてしまっていた。待機モード時においては、すべてのワード線ＷＬが非選択レベルの「Ｌ」レベルにされ、すべてのワード線ドライバにゲートリーク電流が流れてしまっていた。このため、消費電力が大きくなるという問題があった。

しかし、この実施の形態１では、待機モード時において、制御回路１からすべてのワード線ドライバ３に「Ｌ」レベルの制御信号ＣＮＴが与えられる。これに応じて、各ワード線ドライバ３の出力ノードがハイ・インピーダンス状態にされる。各ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。このため、通常動作モード時においては、従来と同様に書込み対象外のワード線ＷＬおよび読出し対象外のワード線ＷＬに対応するワード線ドライバ３にゲートリーク電流が流れるが、待機モード時においては、従来と異なりすべてのワード線ドライバ３にゲートリーク電流が流れなくなる。さらに、待機モード時において、図１に示した制御回路１、行デコーダ２、センスアンプ＋ライトドライバ６など、メモリセルＭＣおよびハーフラッチ回路４以外の機能ブロックの電源を完全に遮断して動作を停止させてもメモリセルＭＣは記憶データを保持可能であるため、消費電力を大幅に低減することが可能である。したがって、この実施の形態１では、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置が実現できる。

なお、ここでは、ハーフラッチ回路４が各ワード線ＷＬに１つ設けられる場合について説明したが、このハーフラッチ回路４は各ワード線ＷＬに複数設けてもよい。

［実施の形態２］
図５は、この発明の実施の形態２による半導体記憶装置（ＳＲＡＭ）の概略構成を示すブロック図であって、図１と対比される図である。図５の半導体記憶装置を参照して、図１の半導体記憶装置と異なる点は、各ワード線ＷＬに対応するワード線ドライバ３がワード線ドライバ４１で置換されている点である。なお、図５において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

図６は、図５に示した各ワード線ドライバ４１の構成を示す回路図である。図６において、このワード線ドライバ４１は、インバータ５１と、ＮＡＮＤ回路５２と、ＮＯＲ回路５３と、Ｐチャネルトランジスタ５４と、Ｎチャネルトランジスタ５５とを含む。

インバータ５１は、行選択信号／ＲＳの反転信号をＮＡＮＤ回路５２の一方入力端子に与える。ＮＡＮＤ回路５２の他方入力端子は制御信号ＣＮＴを受ける。ＮＯＲ回路５３の一方入力端子は行選択信号／ＲＳを受け、その他方入力端子は制御信号ＣＮＴを受ける。Ｐチャネルトランジスタ５４およびＮチャネルトランジスタ５５は、電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの間に直列接続される。Ｐチャネルトランジスタ５４のゲートは、ＮＡＮＤ回路５２の出力端子に接続され、Ｎチャネルトランジスタ５５のゲートはＮＯＲ回路５３の出力端子に接続される。Ｐチャネルトランジスタ５４とＮチャネルトランジスタ５５の間の出力ノードは、対応するワード線ＷＬに接続される。

行選択信号／ＲＳが選択レベルの「Ｌ」レベルである場合は、制御信号ＣＮＴに応じてワード線ＷＬの論理レベルが切換えられる。具体的には、制御信号ＣＮＴが「Ｈ」レベルのとき、ＮＡＮＤ回路５２の出力端子は「Ｌ」レベルにされるため、Ｐチャネルトランジスタ５４は導通する。また、ＮＯＲ回路５３の出力端子は「Ｌ」レベルにされるため、Ｎチャネルトランジスタ５５は非導通になる。したがって、この場合は対応するワード線ＷＬが選択レベルの「Ｈ」レベル（ＶＤＤ）にされる。一方、制御信号ＣＮＴが「Ｌ」レベルのとき、ＮＡＮＤ回路５２の出力端子は「Ｈ」レベルにされるため、Ｐチャネルトランジスタ５４は非導通になる。また、ＮＯＲ回路５３の出力端子は「Ｈ」レベルにされるため、Ｎチャネルトランジスタ５５は導通する。したがって、この場合は対応するワード線ＷＬが非選択レベルの「Ｌ」レベル（ＶＳＳ）にされる。

また、行選択信号／ＲＳが非選択レベルの「Ｈ」レベルである場合は、制御信号ＣＮＴの論理レベルに関わらず、ＮＡＮＤ回路５２の出力端子は「Ｈ」レベルにされるため、Ｐチャネルトランジスタ５４は非導通になる。また、制御信号ＣＮＴの論理レベルに関わらず、ＮＯＲ回路５３の出力端子は「Ｌ」レベルにされるため、Ｎチャネルトランジスタ５５は非導通になる。したがって、ワード線ドライバ４１の出力ノードがハイ・インピーダンス状態にされる。

なお、この図２に示したワード線ドライバ４１の構成は、論理的に等価な回路構成であれば異なった回路構成であってもよい。

図５に戻って、各ワード線ＷＬに対応して設けられるハーフラッチ回路４において、対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされたときは、インバータ１１の出力信号が「Ｌ」レベルとなってトランジスタ１２が非導通になる。一方、対応するワード線ＷＬが非選択レベルの「Ｌ」レベルにされたとき、インバータ１１の出力信号が「Ｈ」レベルとなってトランジスタ１２が導通するので、対応するワード線ＷＬは非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定された状態になる。

次に、通常動作中において対応するメモリセルＭＣが選択された時と選択されていない時におけるワード線ドライバ４１およびハーフラッチ回路４の動作について説明する。

図７は、通常動作中のメモリセルＭＣ選択時およびメモリセルＭＣ非選択時におけるワード線ドライバ４１およびハーフラッチ回路４の動作を説明するためのタイムチャートである。図７において、ワード線ドライバ４１は、時刻ｔ１０までのメモリセルＭＣ非選択時および時刻ｔ１３以降のメモリセルＭＣ非選択時において、非選択レベルの「Ｈ」レベルの行選択信号／ＲＳを受け、時刻ｔ１０から時刻ｔ１３までのメモリセルＭＣ選択時において、選択レベルの「Ｌ」レベルの行選択信号／ＲＳを受ける。

時刻ｔ１０までのメモリセルＭＣ非選択時において、ワード線ドライバ４１は、非選択レベルの「Ｈ」レベルの行選択信号／ＲＳに応じて、制御信号ＣＮＴの論理レベルに関わらずその出力ノードがハイ・インピーダンス状態にされる。ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。

時刻ｔ１０において、行選択信号／ＲＳが選択レベルの「Ｌ」レベルに立下げられた後、選択されたメモリセルＭＣへのデータ書込み、または選択されたメモリセルＭＣからのデータ読出しが行なわれる。

時刻ｔ１１において、制御回路１は、外部からのクロック信号ＣＬＫが「Ｈ」レベルに立上げられたタイミングで、制御信号ＣＮＴを「Ｈ」レベルに立上げる。これに応じて、ワード線ドライバ４１は、対応するワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。

次に、時刻ｔ１１から所定時間Ｔ経過後の時刻ｔ１２において、制御回路１は、制御信号ＣＮＴを「Ｌ」レベルに立下げる。これに応じて、ワード線ドライバ４１は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベルに立下げる。このように、制御回路１はクロック信号ＣＬＫの立上がりエッジに応じて制御信号ＣＮＴを「Ｈ」レベルに立上げ、所定時間Ｔ経過後に「Ｌ」レベルに立下げる。

時刻ｔ１３において、ワード線ドライバ４１は、行選択信号／ＲＳが非選択レベルの「Ｈ」レベルに立上げられたことに応じて、制御信号ＣＮＴの論理レベルに関わらずその出力ノードがハイ・インピーダンス状態にされる。ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。

なお、ここでは、クロック信号ＣＬＫに同期して動作する同期型の半導体記憶装置について説明したが、クロック信号ＣＬＫに同期しない非同期型の半導体記憶装置であっても同様の動作および効果が成立する。この場合は、たとえば読出制御信号や書込制御信号に応じて、制御信号ＣＮＴの論理レベルが切換えられる構成にする。

ここで、実施の形態１において図４を用いて説明した従来のワード線ドライバでは、通常動作中のメモリセルＭＣ非選択時（行選択信号／ＲＳが非選択レベルの「Ｈ」レベルにされた状態）において、Ｎチャネルトランジスタ３２にゲートリーク電流が流れてしまっていた。したがって、書込み対象外のワード線ＷＬや読出し対象外のワード線ＷＬなど、非選択レベルの「Ｌ」レベルにされるワード線ＷＬに対応するワード線ドライバすべてにゲートリーク電流が流れてしまっていた。

しかし、この実施の形態２では、通常動作中のメモリセルＭＣ非選択時において、各ワード線ドライバ４１は、非選択レベルの「Ｈ」レベルの行選択信号／ＲＳに応じて、制御信号ＣＮＴの論理レベルに関わらずその出力ノードがハイ・インピーダンス状態にされる。各ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。このため、通常動作中の書込み対象外のワード線ＷＬや読出し対象外のワード線ＷＬなど、非選択レベルの「Ｌ」レベルにされるワード線ＷＬに対応するワード線ドライバ４１すべてにゲートリーク電流が流れなくなる。これにより、消費電力が大幅に低減される。したがって、この実施の形態２では、動作速度を低下させることなく、低消費電力を実現することが可能な半導体記憶装置が実現できる。

また、この実施の形態２では、通常動作中のメモリセルＭＣ選択時（行選択信号／ＲＳが選択レベルの「Ｌ」レベルにされた状態）の一部区間においてのみ、ワード線ＷＬが選択レベルの「Ｈ」レベルされる。より具体的には、制御信号ＣＮＴに応じて、通常動作中のメモリセルＭＣ選択時の時刻ｔ１０から時刻ｔ１３までの期間のうちの時刻ｔ１１から時刻ｔ１２までの一部期間においてのみ、ワード線ＷＬが選択レベルの「Ｈ」レベルにされる（図７参照）。これにより、通常動作中の書込時および読出時における消費電力が低減される。

なお、ここでは、ハーフラッチ回路４が各ワード線ＷＬに１つ設けられる場合について説明したが、このハーフラッチ回路４は各ワード線ＷＬに複数設けてもよい。

［実施の形態２の変更例］
図８は、この発明の実施の形態２の変更例による半導体記憶装置の概略構成を示すブロック図であって、図５と対比される図である。図８の半導体記憶装置を参照して、図５の半導体記憶装置と異なる点は、各ワード線ＷＬに対応するＰチャネルトランジスタ６１が追加されている点である。なお、図８において、図５と対応する部分においては同一符号を付し、その詳細説明を省略する。

各Ｐチャネルトランジスタ６１は、電源電位ＶＤＤのラインと対応するハーフラッチ回路４との間に接続される。各Ｐチャネルトランジスタ６１のゲートは、外部からのリセット信号ＲＥＳを受ける。各Ｐチャネルトランジスタ６１はリセット回路を構成する。

リセット信号／ＲＥＳが「Ｈ」レベルの場合、各Ｐチャネルトランジスタ６１が非導通になる。一方、リセット信号／ＲＥＳが「Ｌ」レベルの場合は、各Ｐチャネルトランジスタ６１が導通し、対応するＮチャネルトランジスタ１２のゲートが「Ｈ」レベル（ＶＤＤ）にされる。これに応じて、Ｎチャネルトランジスタ１２が導通し、すべてのワード線ＷＬが非選択レベルの「Ｌ」レベル（ＶＳＳ）にされる。

図９は、図８に示したワード線ドライバ４１、ハーフラッチ回路４およびＰチャネルトランジスタ６１の動作を説明するためのタイムチャートである。図９において、時刻ｔ２０に半導体記憶装置の電源が投入される。

電源が投入されてから所定時間経過後の時刻２１までの期間において、各信号はその論理レベルが不定な状態にされる。時刻ｔ２１において、クロック信号ＣＬＫが「Ｌ」レベルに立下げられ、行選択信号／ＲＳが非選択レベルの「Ｈ」レベルに立上げられ、制御信号ＣＮＴが「Ｌ」レベルに立下げられ、リセット信号／ＲＥＳが非選択レベルの「Ｈ」レベルの初期状態にされる。このとき、ワード線ドライバ４１は、非選択レベルの「Ｈ」レベルの行選択信号／ＲＳに応じて、制御信号ＣＮＴの論理レベルに関わらずその出力ノードがハイ・インピーダンス状態にされる。ハーフラッチ回路４は、対応するワード線ＷＬを非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定する。

しかしながら、電源が投入された時にワード線ＷＬが「Ｈ」レベルにされていた場合は、時刻ｔ２１においてワード線ＷＬが直ちに「Ｌ」レベルに固定されず、ワード線ＷＬの電位が不安定な状態になる可能性がある。

そこで、電源が投入されてから所定時間経過後かつ回路動作開始前の時刻ｔ２２において、リセット信号／ＲＥＳを選択レベルの「Ｌ」レベルに立下げる。これに応じて、Ｐチャネルトランジスタ６１が導通し、ハーフラッチ回路４によってすべてのワード線ＷＬが強制的に非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定される。

時刻ｔ２２から所定時間経過後のｔ２３において、リセット信号／ＲＥＳを非選択レベルの「Ｈ」レベルに立上げる。これに応じて、Ｐチャネルトランジスタ６１は非導通になり、ハーフラッチ回路４はワード線ＷＬを非選択レベルの「Ｌ」レベルに保持する。その後の時刻ｔ２４において、回路動作が開始する。

なお、ここでは、クロック信号ＣＬＫに同期して動作する同期型の半導体記憶装置について説明したが、クロック信号ＣＬＫに同期しない非同期型の半導体記憶装置であっても同様の動作および効果が成立する。

以上のように、各ワード線ＷＬに対応してＰチャネルトランジスタ６１を設けたことによって、電源が投入されてから所定時間経過後かつ回路動作開始前の時刻ｔ２２において、すべてのワード線ＷＬが強制的に非選択レベルの「Ｌ」レベルに固定される。これにより、電源投入直後における不安定動作が解消され、電源が投入されてから回路動作を開始するまでの時間を短縮することが可能になる。

［実施の形態２の他の変更例］
図１０は、この発明の実施の形態２の他の変更例による半導体記憶装置の概略構成を示すブロック図であって、図５と対比される図である。図１０の半導体記憶装置を参照して、図５の半導体記憶装置と異なる点は、互いに隣接するワード線ＷＬの間にラッチ回路７１が追加されている点である。なお、図１０において、図５と対応する部分においては同一符号を付し、その詳細説明を省略する。

各ラッチ回路７１は、Ｎチャネルトランジスタ８１，８２を含む。Ｎチャネルトランジスタ８１，８２は、隣接する２つワード線ＷＬの間に直列接続される。Ｎチャネルトランジスタ８１のゲートは隣接する２つワード線ＷＬのうちの一方（図では下側）に接続される。Ｎチャネルトランジスタ８２のゲートは隣接する２つワード線ＷＬのうちの他方（図では上側）に接続される。Ｎチャネルトランジスタ８１とＮチャネルトランジスタ８２の間のノードは、接地電位ＶＳＳのラインに接続される。

通常動作中の書込時や読出時において、複数のワード線のうちの１本のワード線ＷＬが選択される。ここで、複数のワード線ＷＬのうち上から２番目のワード線ＷＬが選択された場合の動作について説明する。

上から１番目のラッチ回路７１に注目すると、上から１番目のワード線ＷＬが非選択レベルの「Ｌ」レベルにされたことに応じて、Ｎチャネルトランジスタ８２が非導通になる。また、上から２番目のワード線ＷＬが選択レベルの「Ｈ」レベルにされたことに応じて、Ｎチャネルトランジスタ８１が導通する。これにより、上から１番目のワード線ＷＬが非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定される。

また、上から２番目のラッチ回路７１に注目すると、上から２番目のワード線ＷＬが選択レベルの「Ｈ」レベルにされたことに応じて、Ｎチャネルトランジスタ８２が導通する。また、図示しない上から３番目のワード線ＷＬが非選択レベルの「Ｌ」レベルにされたことに応じて、Ｎチャネルトランジスタ８１が非導通になる。これにより、上から３番目のワード線ＷＬが非選択レベルの「Ｌ」レベル（ＶＳＳ）に固定される。

したがって、互いに隣接するワード線ＷＬの間にラッチ回路７１を設けたことによって、選択された１本のワード線ＷＬを除く他のワード線ＷＬがすべて非選択レベルの「Ｌ」レベルに固定される。このように、各ラッチ回路７１は、カップリング容量によって、非選択のワード線ＷＬを非選択レベルの「Ｌ」レベルに補助的に固定する役割を有する。したがって、選択レベルの「Ｈ」レベルにされたワード線ＷＬに隣接するワード線ＷＬが「Ｈ」レベルに浮き上がるのが抑えられ、誤動作が防止される。

なお、実施の形態１，２においてはＳＲＡＭを例に挙げて説明したが、ＤＲＡＭやフラッシュメモリなどにも適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による半導体記憶装置の概略構成を示す回路ブロック図である。 図１に示した各ワード線ドライバの構成を示す回路図である。 通常動作モード時および待機モード時におけるワード線ドライバおよびハーフラッチ回路の動作を説明するためのタイムチャートである。 従来のワード線ドライバの構成を示す回路図である。 この発明の実施の形態２による半導体記憶装置の概略構成を示すブロック図である。 図５に示した各ワード線ドライバの構成を示す回路図である。 通常動作中のメモリセルＭＣ選択時およびメモリセルＭＣ非選択時におけるワード線ドライバおよびハーフラッチ回路の動作を説明するためのタイムチャートである。 この発明の実施の形態２の変更例による半導体記憶装置の概略構成を示すブロック図である。 図８に示したワード線ドライバ、ハーフラッチ回路およびＰチャネルトランジスタの動作を説明するためのタイムチャートである。 この発明の実施の形態２の他の変更例による半導体記憶装置の概略構成を示すブロック図である。

符号の説明

１ 制御回路、２ 行デコーダ、３，４１ ワード線ドライバ、４ ハーフラッチ回路、５ プリチャージ回路、６ カラム選択回路、７ センスアンプ＋ライトドライバ、１１，２１，５１ インバータ、１２，２５，３２，５５，８１，８２ Ｎチャネルトランジスタ、２２，５２ ＮＡＮＤ回路、２３，５３ ＮＯＲ回路、２４，３１，５４，６１ Ｐチャネルトランジスタ、７１ ラッチ回路。

Claims (4)

1. 半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、
   行アドレス信号に従って、前記複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応するメモリセルを活性化させる行選択回路、および
   列アドレス信号に従って、前記複数のビット線対のうちのいずれかのビット線対を選択し、選択したビット線対を介して前記行選択回路によって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路を備え、
   前記行選択回路は、
   行アドレス信号に従って、前記複数のワード線のうちのいずれかのワード線を選択する行デコーダ、
   各ワード線に対応して設けられてその出力ノードが対応のワード線に接続され、待機モード時は、前記出力ノードをハイ・インピーダンス状態にし、通常動作モード時は、前記行デコーダによって対応のワード線が選択された場合は前記出力ノードを選択レベルにし、前記行デコーダによって対応のワード線が選択されていない場合は前記出力ノードを非選択レベルにするワード線ドライバ、および
   各ワード線に対応して設けられ、前記待機モード時に対応のワード線を非選択レベルに固定するハーフラッチ回路を含む、半導体記憶装置。
2. 半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、
   行アドレス信号に従って、前記複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応するメモリセルを活性化させる行選択回路、および
   列アドレス信号に従って、前記複数のビット線対のうちのいずれかのビット線対を選択し、選択したビット線対を介して前記行選択回路によって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路を備え、
   前記行選択回路は、
   行アドレス信号に従って、前記複数のワード線のうちのいずれかのワード線を選択する行デコーダ、
   各ワード線に対応して設けられてその出力ノードが対応のワード線に接続され、前記行デコーダによって対応のワード線が選択されていない場合は、前記出力ノードをハイ・インピーダンス状態にし、前記行デコーダによって対応のワード線が選択された場合は、前記出力ノードを所定期間だけ選択レベルにして、前記所定期間以外は前記出力ノードを非選択レベルにするワード線ドライバ、および
   各ワード線に対応して設けられ、前記行デコーダによって対応のワード線が選択されていない場合にそのワード線を非選択レベルに固定するハーフラッチ回路を含む、半導体記憶装置。
3. さらに、各ハーフラッチ回路に対応して設けられ、電源が投入されてから所定時間経過後かつ回路動作開始前のある時刻において、対応のハーフラッチ回路を動作させて対応のワード線を強制的に非選択レベルに固定するリセット回路を備える、請求項１または請求項２に記載の半導体記憶装置。
4. さらに、それぞれ前記複数のワード線の各々の間に配置され、互いに隣接するワード線のうちの一方のワード線が選択レベルにされた場合に、前記隣接するワード線のうちの他方のワード線を非選択レベルに固定する複数のラッチ回路を備える、請求項１から請求項３までのいずれかに記載の半導体記憶装置。

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