JP2008146784A - 半導体記憶装置 - Google Patents

Abstract

【課題】 半導体記憶装置のワード線の非活性化時のレベルとして負電位が使用されている。負電位の場合には冗長回路に置換されたショート欠陥によるリーク電流や、リーク電流のために負電位生成回路のポンピング電流が増加する。そのためセルフリフレッシュ電流規格をオーバーするという問題がある。
【解決手段】 ワード線の非活性時の電位レベルをセルフリフレッシュ動作の電位と、それ以外の動作での電位とで異ならせる。セルフリフレッシュ時には接地電位ＧＮＤとし、それ以外の動作時には負電位とする。セルフリフレッシュ時に接地電位ＧＮＤとすることでリーク電流の抑制、負電位生成回路のポンピング電流を削減できる。これらの電流削減によりセルフリフレッシュ電流規格を満足させることが可能となる。
【選択図】 図１

Description

本発明は半導体記憶装置に係り、特にセルフリフレッシュ動作時の消費電流を削減するセルフリフレッシュ制御に関するものである。

近年の携帯ディジタル機器はますます進展し、多くの機能を備えている。そのため携帯ディジタル機器には、ＣＰＵや記憶装置として多くの半導体装置が搭載されている。しかし携帯ディジタル機器は電池駆動のため、搭載される半導体装置が増加しても、消費電流の増加は許されない。そのため、搭載される半導体装置に対する消費電流削減が強く求められることになる。例えば携帯電話がラップトップＰＣ並みに機能を充実させるにつけ、搭載されるDynamic Random Access Memory（以下、ＤＲＡＭと記す）に要求される消費電流の削減要求はますます強まっている。

特に携帯電話は使用時間に比較し、通話待ち状態である待機時間が非常に多い。従って、この待機時間における消費電流削減が重要になる。一方ＤＲＡＭにおいては、待機時間にも記憶情報を保持させるためのリフレッシュ動作が必要である。待機時間中のリフレッシュ動作はセルフリフレッシュ動作と呼ばれ、ＤＲＡＭ自身で自動的にリフレッシュ動作が行われる。そのためＤＲＡＭにおける消費電流削減は、セルのリフレッシュ電流を抑えること、定常的に流れる直流電流を低減することになる。前者のリフレッシュ電流を抑えるには、リフレッシュとリフレッシュの間隔をできる限り長くすることであり、それはすなわち、セルからのリーク電流値を出来る限り小さくすることである。

後者の直流電流には、ＤＲＡＭ内部の電源回路に流れる直流電流と、ＤＲＡＭ内の全てのトランジスタ漏れ電流の総和、さらにＤＲＡＭ内部の欠陥電流から構成される。直流電流の削減は、電源回路の直流電流の削減とトランジスタの漏れ電流の削減を行うことで達成してきたが、近年では、この部分の電流はこれ以上削減できないレベルに達している。よって、欠陥による電流がクローズアップされてきている。直流電流全体（１００ｕＡ程度）に対し、欠陥による電流が６０ｕＡ程度と欠陥による電流の割合が増加してきたことからも、明らかである。

例えばメモリセルトランジスタの漏れ電流を削減するために、ワード線のスタンバイ（非活性）状態での電位をネガティブレベル（負電位）としている。この方式はネガティブワード線方式と呼ばれている。ワード線非活性時の電位を負電位に設定する理由は、メモリセル（ストレージノード）に蓄えた電荷が、ビット線の電位の変動に対してリークしないようにするためである。メモリセルの容量に高位電位（アレイ電位ＶＡＲＹ）が記憶された場合を考える。ビット線が０Ｖ、ワード線が０Ｖ近傍のレベルであれば、メモリセルトランジスタのリーク電流は、ごくごくわずかではあるが発生し、蓄えられていたアレイ電位ＶＡＲＹは低下する。メモリセルに蓄えられた電位が低下すれば、読み出しに対するマージンが低下し、最終的には読み出し不良になり問題となる。

このリーク電流を減少させるために非活性時のワード線電位を負電位、たとえば−０．３Ｖに設定する。メモリセルトランジスタはＮチャネル型トランジスタであり、そのゲート電位が−０．３Ｖ、ソース電位が０Ｖ、ドレイン電位がアレイ電位ＶＡＲＹの状態になる。この場合、Ｖｇｓ（ゲート-ソース間電位）は−０．３Ｖとなり、チャネルは空乏化し、リーク電流は減少する。ここで、ワード線の非活性状態の電位、すなわち−０．３Ｖを負電位ＶＫＫと表記する。この負電位ＶＫＫは、ＤＲＡＭチップの外部からは供給されず、ＤＲＡＭチップ内に設けたポンプ回路により内部発生させ、供給している。ポンプ回路により発生させるため、負電位ＶＫＫに電流を流すと、それを生成させるための消費電流が、余計に消費される。例えば、負電位ＶＫＫに１ｍＡ流れたとすると、それを生成するポンプ回路で３ｍＡの電流が費やされる。

負電位で非活性状態にあるワード線にショート欠陥が存在する場合には、欠陥電流が増加するという問題が発生する。ＤＲＡＭ内に存在する数千本のワード線はビット線とショートする欠陥を有する確率が必ず存在し、数百チップ中数個から数十個のチップではこのショート欠陥を有する。これらのショート欠陥のメモリセルは冗長回路により救済される。しかしこのショート欠陥はチップ上に残されたままであり、欠陥電流の原因となる。もちろん、この欠陥数は、プロセスの習熟度と関連し、プロセス構築初期の段階では、より多くの欠陥数となる。待機状態でのＤＲＡＭのワード線は負電位ＶＫＫ、ビット線はプリチャージ電位にある。プリチャージ電位はアレイ電位ＶＡＲＹの電位の半分の電位（以下、ハーフＶＡＲＹと記す）である。そのためショート欠陥をもつＤＲＡＭでは、ビット線の電位（ハーフＶＡＲＹ）からワード線（ＶＫＫ）に欠陥電流が流れる。

この電流は、欠陥による損失電流となる。例えば、負電位ＶＫＫに３００ｕＡの損失電流が流れた場合、前記のポンプ回路での電流は９００ｕＡとなり、ＤＲＡＭ全体での損失電流は１２００ｕＡ（１．２ｍＡ）の損失電流が流れる。携帯電話に搭載されるＤＲＡＭの待機電流は、セルフリフレッシュ動作で待機させている場合の電流である。そのセルフリフレッシュ時の電流値（規格としてＩＤＤ６と呼ばれる）は、４０℃近傍の温度では１ｍＡ以下であり、例えば、５１２ＭＤＲＡＭの例では、実際の電流値は５００ｕＡ程度以下である。この値が、ＤＲＡＭの規格である場合、先の損失電流は、相対的に大きな値であり許容されず、ＩＤＤ６電流規格により不良品となる。ショートを発生しているワード線とビット線は、それぞれ、冗長回路に置換され、ＤＲＡＭの動作には問題ない。しかしながら、電流規格の観点から不良品なってしまうという問題がある。

ＤＲＡＭのネガティブワード線方式や、リフレッシュに関する先行特許文献として、下記特許文献がある。特許文献１（特開平１１−１４４４５８）では、ワード線の電位を昇圧電位ＶＰＰと、ネガティブレベルＶｎｎとしている。特許文献２（特開平１１−３１３８４）、特許文献３（特開平２００３−３０９８４）では、ワード線のリセット電位を、最初に接地電位、続いてネガティブレベルに変化させている。特許文献４（特開平１１−２８３３６７）では、リフレッシュモードを設定するリフレッシュ制御回路を備えている。しかしこれらの先行特許文献には、本発明の課題、及びその解決を示唆する技術に関しては何ら記載されていない。

特開平１１−１４４４５８号公報 特開平１１−３１３８４号公報 特開２００３−３０９８４号公報 特開平１１−２８３３６７号公報

上記したように近年の携帯機器においては、低消費電流化が強く要求されている。そのためＤＲＡＭにおいても消費電流の削減が必須条件となる。特に携帯機器の待機状態では、ＤＲＡＭはセルフリフレッシュ動作を行っており、そのセルフリフレッシュ電流の削減が課題となっている。本発明の目的はこれらの課題に鑑み、セルフリフレッシュ動作時の消費電流を削減できる半導体記憶装置を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体記憶装置は非活性時のワード線電位を負電位とする半導体記憶装置であって、セルフリフレッシュ時には非活性時のワード線電位を前記負電位から接地電位に切り替え、接地電位とすることを特徴とする。

本発明における前記半導体記憶装置は、ワードドライバへ供給する低位側電源電位を切り替える電位切り替え回路を備え、前記電位切り替え回路によりセルフリフレッシュ時に非活性時のワード線電位を前記負電位から接地電位に切り替えることを特徴とする。

本発明における前記半導体記憶装置はさらに負電位発生回路を備え、セルフリフレッシュ時には前記負電位生成回路は動作を停止することを特徴とする。

本発明における前記電位切り替え回路は、セルフリフレッシュエントリ信号によりセルフリフレッシュ時に非活性時のワード線電位を前記負電位から接地電位に切り替えることを特徴とする。

本発明における前記電位切り替え回路は、接地電位とワードドライバ低位側電源電位間に接続され、セルフリフレッシュエントリ信号により制御される第１のトランスファゲートトランジスタと、負電位とワードドライバ低位側電源電位間に接続され、セルフリフレッシュエントリ信号の反転信号により制御される第２のトランスファゲートトランジスタと、から構成されたことを特徴とする。

本発明の前記半導体記憶装置は、さらに参照電位とワードドライバ低位側電源電位とを入力とするカレントミラー回路と、前記カレントミラー回路の出力をゲート入力とし、ワードドライバ低位側電源電位と基板電位間に接続された第１のトランジスタから構成された負電位発生回路とを備え、前記電位切り替え回路は、大振幅のセルフリフレッシュエントリ信号をゲート入力とし、ワードドライバ低位側電源電位と接地電位間に接続された第２のトランジスタと、セルフリフレッシュエントリ信号をゲート入力とし、電源電位とカレントミラー回路間に接続された第３のトランジスタから構成され、セルフリフレッシュ時には、前記第３のトランジスタはオフされ、前記カレントミラー回路はその動作を停止し、前記第２のトランジスタがオンすることでワードドライバ低位側電源電位を接地電位とし、セルフリフレッシュ以外の時には、前記第３のトランジスタはオンされ、前記カレントミラー回路は動作状態となり、ワードドライバ低位側電源電位を負電位とすることを特徴とする。

本発明の半導体記憶装置は、セルフリフレッシュ時の非活性ワード線電位を負電位から接地電位に切り替える。ワード線とビット線がショート欠陥を持っているＤＲＡＭでは欠陥電流が流れている。この欠陥電流の値を、ワード線電位を接地電位とすることで、約６０ｕＡから、その４分の１の１５ｕＡ程度に削減できる。さらに負電位を発生させるポンプ回路での消費電流がなくなり、欠陥電流そのもの（〜１５ｕＡ）だけの消費電流とすることができる。このようにセルフリフレッシュ時の非活性ワード線電位を接地電位とすることで、欠陥電流の減少、さらにポンプ回路の消費電流がなくなるという効果が得られる。このため電流スペックが非常に厳しいセルフリフレッシュ電流を満足できる半導体記憶装置が得られる。

本発明の半導体記憶装置の実施形態について、図面を参照して説明する。

本発明実施例１の半導体記憶装置について、図１を参照して詳細に説明する。図１（Ａ）には本発明に関する半導体記憶装置の構成図を示す。図１（Ｂ）にはその動作タイミングチャートを示す。図１（Ａ）の構成図では、本発明に関する部分のみを示している。しかし図示していないが、一般的なＤＲＡＭに必要なアドレス系、冗長回路等を備えているものとする。

本発明の半導体記憶装置は、コマンドディコーダ部１、ＶＫＫポンプ回路２、電位切り替え回路３、ワード線を活性／非活性化するワードドライバ群４、センスアンプ群５、メモリセル群６から構成される。コマンドディコーダ部１は外部からのコマンド（ＲＡＳＢ、ＣＡＳＢ等）が入力され、セルフリフレッシュエントリ信号ＳＲを出力する。ＶＫＫポンプ回路２は負電位ＶＫＫを生成する。電位切り替え回路３は、セルフリフレッシュエントリ信号ＳＲにより外部からの接地電位ＧＮＤと負電位ＶＫＫとを切り替え、ワードドライバ群４の低位側電源電位Ｖresetとして出力する。

ワードドライバ群４は、入力されたアドレスにより、選択ワード線にはハイ（Ｈｉ）レベルである昇圧電位ＶＰＰ、非選択ワード線にはロー（Ｌｏ）レベルである低位側電源電位Ｖresetを出力する。ワードドライバはＣＭＯＳ回路で構成され、その高電圧の高位側電源として昇圧電位ＶＰＰ、低電圧の低位側電源として低位側電源電位Ｖresetが供給される。そのためワードドライバはＨｉレベルとしては昇圧電位ＶＰＰ、Ｌｏレベルとしては低位側電源電位Ｖresetを出力する。この低位側電源電位Ｖresetとしては、セルフリフレッシュ期間には接地電位ＧＮＤ、その他の期間には負電位ＶＫＫが供給される。センスアンプ群５は、メモリセルのビット線に接続され、メモリセルとデータのやり取りを行う。メモリセル群６には、マトリクス状にメモリセルが配列されている。

次に、図１（Ｂ）のタイミングチャートを用いて、ＤＲＡＭの動作を説明する。タイミングチャートには、負電位ＶＫＫ、セルフリフレッシュエントリ信号ＳＲ、非活性ワード線の電位となる低位側電源電位Ｖreset、ワード線活性化信号ＲＡＳＢを示す。負電位ＶＫＫは接地電位ＧＮＤよりも低い負電位であり、常時一定電位を示す。セルフリフレッシュエントリ信号ＳＲは、セルフリフレッシュ期間にＨｉレベル、その他の期間にはＬｏレベルである。

非活性ワード線の電位となる低位側電源電位Ｖresetはセルフリフレッシュ期間には接地電位ＧＮＤ、その他の期間には負電位ＶＫＫである。ワード線活性化信号ＲＡＳＢのＬｏレベル期間にはワード線及びセンスアンプは活性化し、Ｈｉレベル期間にはワード線及びセンスアンプは非活性化となる。セルフリフレッシュ期間におけるワード線活性化信号ＲＡＳＢの周期は、リフレッシュ間隔、またはリフレッシュサイクル時間などと呼ばれ、８５℃程度の温度であれば１０ｕＳ程度オーダーの値になる。

最初に通常の読み出し、書き込み動作を説明する。まず、所望のワード線がコマンド信号及びアドレス信号により、負電位ＶＫＫレベル（ワード線非活性化レベル）から昇圧電位ＶＰＰレベル（ワード線活性化レベル）に遷移し、選択される。その後、センスアンプが活性化し、メモリセルの信号がセンスアンプ内に呼び出される。その後、コマンド信号により、書き込み、または読み出しの動作が実行される。所望の書き込み、または、読み出しが完了したならば、コマンド信号によりワード線が昇圧電位ＶＰＰから負電位ＶＫＫに遷移し、センスアンプも非活性状態に戻る。この時、センスアンプの非活性と共に、ビット線は所定のプリチャージレベルに遷移する。

次に、セルフリフレッシュ動作について説明する。コマンド信号によりセルフリフレッシュ状態であることを示すセルフリフレッシュエントリ信号ＳＲがＬｏレベルからＨｉレベルに遷移する。これと同時に、ＤＲＡＭチップ内に設けられた内部アドレス信号とワード線活性化信号とから、所定のワード線が活性化され、昇圧電位ＶＰＰに遷移する。ワード線の活性化によりメモリセルの信号がセンスアンプに読み出され、センスアンプ起動信号によりセンスアンプは活性化し、メモリセル信号を増幅する。ビット線を介して、再びメモリセルに増幅されたメモリセル信号がリストアされる。

ＤＲＡＭ内に設けられたタイマーがリストアされる程度の時間を計測して、プリチャージコマンドを発行する。その後、ワード線が活性化レベルＶＰＰから非活性化レベルＶresetに遷移する。そして、センスアンプが非活性化され、ビット線はハーフＶＡＲＹにプリチャージされる。さらにＤＲＡＭチップ内に設けられたセルフリフレッシュタイマーが、次のワード線活性化時間を計測している。所定の時間（リフレッシュ間隔）が経過するとセルフリフレッシュタイマーが、ワード線活性化コマンドを発行する。それと同時に、内部アドレス信号はカウントアップされ、前回選択されたワード線の隣のワード線を活性化する。

この一連の動きがセルフリフレッシュ期間中継続的に繰り返し実行される。内部アドレス信号をカウントアップし、順次ワード線を活性化することで、すべてのメモリセルがリフレッシュされる。すべてのメモリセルがリフレッシュされ、メモリセルの記憶情報は保持される。このセルフリフレッシュ期間中は、セルフリフレッシュエントリ信号ＳＲはＨｉレベルを保持している。セルフリフレッシュ状態が解除された場合には、セルフリフレッシュエントリ信号ＳＲは、Ｌｏレベルに戻る。これらの全体動作は、一般のＤＲＡＭのセルフリフレッシュ動作と同様である。

本発明においては、セルフリフレッシュ状態を示すセルフリフレッシュエントリ信号ＳＲにより、低位側電源電位Ｖresetが制御されることを特徴とする。電位切り替え回路３は、インバータ回路７、Ｎチャネル型トランジスタＱ１１、Ｑ１２から構成される。インバータ回路はセルフリフレッシュエントリ信号ＳＲを入力され、その反転信号をＮチャネル型トランジスタＱ１１のゲートに出力する。Ｎチャネル型トランジスタＱ１１はＶＫＫポンプ回路２からの負電位ＶＫＫとワードドライバの低位側電源電位とに接続され、ゲート入力であるセルフリフレッシュエントリ信号ＳＲの反転信号により制御される。Ｎチャネル型トランジスタＱ１２は接地電位ＧＮＤとワードドライバの低位側電源電位とに接続され、ゲート入力であるセルフリフレッシュエントリ信号ＳＲにより制御される。

電位切り替え回路３のＮチャネル型トランジスタＱ１１、Ｑ１２はトランスファゲートとして動作する。セルフリフレッシュエントリ信号ＳＲを受けて、低位側電源電位Ｖresetとして供給する電位を負電位ＶＫＫと、接地電位ＧＮＤとを選択し、切り替える。セルフリフレッシュエントリ信号ＳＲがＨｉレベルの場合には、Ｎチャネル型トランジスタＱ１２がオンすることで接地電位ＧＮＤを供給する。セルフリフレッシュエントリ信号ＳＲがＬｏレベルの場合には、Ｎチャネル型トランジスタＱ１１がオンすることで負電位ＶＫＫを供給する。ここで負電位ＶＫＫとして、ＶＫＫポンプ回路２により負電位−０．３ｖが生成され、供給される。このように本発明においては、ＤＲＡＭのセルフリフレッシュ動作時には、ワード線の非活性化レベルとしては接地電位ＧＮＤを供給する。

図１（Ｂ）に示すように低位側電源電位Ｖresetは、セルフリフレッシュ期間以外は、負電位ＶＫＫレベルにセットされる。セルフリフレッシュ期間は、低位側電源電位Ｖresetは接地電位ＧＮＤレベルにセットされる。セルフリフレッシュ期間にエントリする、またはエグジットする場合、低位側電源電位Ｖresetはセットアップ時間１およびセットアップ時間２をそれぞれ有する。それらセットアップ時間１およびセットアップ時間２の期間中にワード線活性化が行われることがある。この場合非活性化レベルとしては、負電位ＶＫＫと接地電位ＧＮＤの中間電位が供給される。しかし、セットアップ時間１またはセットアップ時間２は数十nsであり、ＤＲＡＭの動作または信頼性に何ら悪影響を与えない。

セルフリフレッシュ期間においては、低位側電源電位Ｖresetを接地電位ＧＮＤとする。そのため非選択ワード線の電位は接地電位となる。ここでＤＲＡＭがワード線とビット線がショート欠陥を持っている場合には欠陥によるリーク電流が流れる。このリーク電流は、非選択ワード線の電位が負電位の場合には６０ｕＡであり、接地電位の場合にはその４分の１の１５ｕＡ程度に低減される。大きく低減できる理由としては負電位ＶＫＫの場合には、負電位ＶＫＫを生成するＶＫＫポンプ回路の消費電流が削減できることにある。

セルフリフレッシュ期間には負電位ＶＫＫは使用されないことから、ＶＫＫポンプ回路の動作は停止される。ＶＫＫポンプ回路は電流が流れないことから、ポンピング動作はなく一定電位ＶＫＫを保持する。そのためＶＫＫポンプ回路の消費電流はなくなる。そのためセルフリフレッシュ期間においては、欠陥電流そのもの（〜１５ｕＡ）だけの消費電流となる。セルフリフレッシュ期間の消費電流（ＩＤＤ６）の値が、温度４０℃において２５６ＭビットＤＲＡＭの場合、１５０〜２００ｕＡ程度であるため、４５ｕＡの削減は、全体の２０％〜３０％程度の電流削減に寄与する。この削減効果は大きい。

本発明の半導体記憶装置は、セルフリフレッシュ動作の非活性ワード線電位を接地電位ＧＮＤとする。非活性ワード線電位を接地電位ＧＮＤとすることで、ワード線とビット線のショート欠陥がある場合のリーク電流が小さくなる。さらに負電位ＶＫＫを使用しないことで、負電位ＶＫＫを生成するポンプ回路の消費電流が削減できる。そのためセルフリフレッシュ動作時の消費電流規格（ＩＤＤ６）を満足させることができる。このようにセルフリフレッシュ動作の非活性ワード線電位を接地電位ＧＮＤとすることで、セルフリフレッシュ動作時の消費電流規格（ＩＤＤ６）を満足させることが可能な半導体記憶装置が得られる。

本発明の半導体記憶装置の実施例２について、図２を参照して詳細に説明する。本実施例は負電位ＶＫＫ生成用のポンプ回路を個別に設けないで、代わりに基板電位ＶＢＢを利用して負電位ＶＫＫを生成する実施例である。すなわち図１（Ａ）におけるＶＫＫポンプ回路２と電位切り替え回路３とをまとめ、低位側電源電位Ｖreset供給回路として構成する。図２（Ａ）にＶreset供給回路の回路構成図を示す。図２（Ｂ）にその動作タイミングチャートを示す。

Ｖreset供給回路は、ＶＢＢポンプ電源回路１０、カレントミラー回路８、電圧変換回路９、Ｎチャネル型トランジスタＱ２１、Ｑ２２、Ｑ２３及びＰチャネル型トランジスタＱ２４から構成される。この構成でＶＢＢポンプ電源回路１０、カレントミラー回路８、Ｎチャネル型トランジスタＱ２２が実施例１のＶＫＫポンプ回路２に相当する。電圧変換回路９、Ｎチャネル型トランジスタＱ２１、Ｑ２３及びＰチャネル型トランジスタＱ２４が実施例１の電位切り替え回路３に相当するものである。

ＶＢＢポンプ電源回路１０は、基板電位ＶＢＢを生成する回路である。この基板電位ＶＢＢを、カレントミラー回路８及び電圧変換回路９の低位側電源、Ｎチャネル型トランジスタＱ２１及びＱ２２のソースに供給される。ここで、基板電位ＶＢＢはマイナスレベル（ネガティブレベル）であり、例えば−０．５ｖなどの値をとる電源である。これは、ＤＲＡＭであれば、必ず存在する電源であり、メモリセルセルトランジスタやメモリアレイ領域に配置されるセンスアンプのＮチャネル型トランジスタの基板電位として使用される。従ってこの基板電位ＶＢＢを共用し、負電位ＶＫＫを生成する。

カレントミラー回路８は、参照電位ＶＫＫＲと低位側電源電位Ｖresetとを入力とし、Ｎチャネル型トランジスタＱ２１のドレインとＮチャネル型トランジスタＱ２２のゲートに出力する。カレントミラー回路８の高電源電位はＰチャネル型トランジスタＱ２４のドレインに、低位側電源電位は基板電位ＶＢＢに接続される。セルフリフレッシュエントリ信号ＳＲがＬｏレベルの場合、すなわち、セルフリフレッシュ期間以外に動作し、低位側電源電位Ｖreset＝ＶＫＫＲになるように制御する。参照電位ＶＫＫＲは負電位ＶＫＫと同じ電位レベルである。電圧変換回路９は電源電位ＶＤＤと基板電位ＶＢＢを電源とし、セルフリフレッシュエントリ信号ＳＲを入力とし、セルフリフレッシュエントリ信号ＳＲと同相でレベル変換した大振幅のセルフリフレッシュエントリ信号ＳＲＴを出力する。

Ｎチャネル型トランジスタＱ２１のドレイン、ソース、ゲートはそれぞれカレントミラー回路８の出力、基板電位ＶＢＢ、大振幅のセルフリフレッシュエントリ信号ＳＲＴに接続される。Ｎチャネル型トランジスタＱ２２のドレイン、ソース、ゲートはそれぞれ低位側電源電位Ｖreset、基板電位ＶＢＢ、カレントミラー回路８の出力に接続される。Ｎチャネル型トランジスタＱ２３のドレイン、ソース、ゲートはそれぞれ低位側電源電位Ｖreset、接地電位ＧＮＤ、大振幅のセルフリフレッシュエントリ信号ＳＲＴに接続される。Ｐチャネル型トランジスタＱ２４のドレイン、ソース、ゲートはそれぞれカレントミラー回路８の高位側電源電位、電源電位ＶＤＤ、セルフリフレッシュエントリ信号ＳＲに接続される。

基板電位ＶＢＢがマイナスレベルの電源電位であるため、この電源電位を低位側電源電位とした回路により負電位ＶＫＫを生成することが出来る。一般的に基板電位ＶＢＢと負電位ＶＫＫはともにマイナスレベルであり、例えば基板電位ＶＢＢは−０．５ｖであり、負電位ＶＫＫは−０．３ｖである。負電位ＶＫＫは基板電位ＶＢＢと接地電位ＧＮＤとの中間電位に設定される。ワードドライバの低位側電源電位を供給するＶreset供給回路は、セルフリフレッシュエントリ信号ＳＲがＬｏレベルの場合、すなわち、セルフリフレッシュ期間以外にある場合に、低位側電源電位Ｖresetを負電位ＶＫＫとする。セルフリフレッシュエントリ信号ＳＲがＨｉレベルの場合、すなわち、セルフリフレッシュ期間には、低位側電源電位Ｖresetを接地電位ＧＮＤとする。

セルフリフレッシュエントリ信号ＳＲがＬｏレベルの場合には、Ｐチャネル型トランジスタＱ２４はオン、Ｎチャネル型トランジスタＱ２１、Ｑ２３はオフとなる。Ｐチャネル型トランジスタＱ２４がオンし、カレントミラー回路８には電源電位ＶＤＤが供給され動作状態となる。カレントミラー回路８とＮチャネル型トランジスタＱ２２により、Ｖreset＝ＶＫＫＲ（＝ＶＫＫ）になるように制御する。セルフリフレッシュエントリ信号ＳＲがＨｉレベルの場合には、Ｐチャネル型トランジスタＱ２４はオフとなり、カレントミラー回路８は動作停止する。カレントミラー回路８の出力は基板電位まで低下する。Ｎチャネル型トランジスタＱ２１、Ｑ２３はオンとなり、低位側電源電位Ｖresetは接地電位ＧＮＤとなる。電圧変換回路９は、Ｎチャネル型トランジスタＱ２１、Ｑ２３を確実にオン、オフできるように、Ｌｏレベルとして基板電位ＶＢＢ、Ｈｉレベルとして電源電位ＶＤＤを発生させる。

動作タイミングチャートを図２（Ｂ）に示す。タイミングチャートには、負電位ＶＫＫ、セルフリフレッシュエントリ信号ＳＲ、大振幅のセルフリフレッシュエントリ信号ＳＲＴ、ワードドライバ低位側電源電位Ｖreset、ワード線活性化信号ＲＡＳＢを示す。図１（Ｂ）のタイミングチャートとの違いは、大振幅のセルフリフレッシュエントリ信号ＳＲＴを追加したことである。この動作は図１（Ｂ）と同様であり十分理解できることから、その説明は省略する。

本発明の半導体記憶装置は、セルフリフレッシュ動作のワード線非活性化レベルを接地電位ＧＮＤとする。ワード線非活性化レベルを接地電位ＧＮＤとすることで、ワード線とビット線のショート欠陥がある場合のリーク電流が小さくなる。さらに負電位ＶＫＫを使用しないことで、負電位ＶＫＫを生成するＶＫＫポンプ回路２の消費電流が削減できる。そのためセルフリフレッシュ動作時の消費電流規格（ＩＤＤ６）を満足させることができる。このようにセルフリフレッシュ動作のワード線非活性化レベルを接地電位ＧＮＤとすることで、セルフリフレッシュ動作時の消費電流規格（ＩＤＤ６）を満足させることが可能な半導体記憶装置が得られる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。

本発明の利用分野として、ＤＲＡＭや擬似ＳＲＡＭなど、メモリセルのリフレッシュ動作を必要とするような記憶装置に適用できる。

実施例１における半導体記憶装置の構成図（Ａ）、動作タイミングチャート（Ｂ）である。 実施例２における低電位電源供給回路の回路構成図（Ａ）、動作タイミングチャート（Ｂ）である。

符号の説明

１ コマンドディコーダ部
２ ＶＫＫポンプ回路
３ 電位切り替え回路
４ ワードドライバ群
５ センスアンプ群
６ メモリセル群
７ インバータ回路
８ カレントミラー回路
９ 電圧変換回路
１０ ＶＢＢポンプ電源回路
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ２３ Ｎチャネル型トランジスタ
Ｑ２４ Ｐチャネル型トランジスタ

Claims (6)

1. 非活性時のワード線電位を負電位とする半導体記憶装置であって、セルフリフレッシュ時には非活性時のワード線電位を前記負電位から接地電位に切り替え、接地電位とすることを特徴とする半導体記憶装置。
2. 前記半導体記憶装置は、ワードドライバへ供給する低位側電源電位を切り替える電位切り替え回路を備え、前記電位切り替え回路によりセルフリフレッシュ時に非活性時のワード線電位を前記負電位から接地電位に切り替えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置はさらに負電位発生回路を備え、セルフリフレッシュ時には、前記負電位生成回路は動作を停止することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記電位切り替え回路は、セルフリフレッシュエントリ信号によりセルフリフレッシュ時に非活性時のワード線電位を前記負電位から接地電位に切り替えることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記電位切り替え回路は、接地電位とワードドライバ低位側電源電位間に接続され、セルフリフレッシュエントリ信号により制御される第１のトランスファゲートトランジスタと、負電位とワードドライバ低位側電源電位間に接続され、セルフリフレッシュエントリ信号の反転信号により制御される第２のトランスファゲートトランジスタと、から構成されたことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記半導体記憶装置は、さらに参照電位とワードドライバ低位側電源電位とを入力とするカレントミラー回路と、前記カレントミラー回路の出力をゲート入力とし、ワードドライバ低位側電源電位と基板電位間に接続された第１のトランジスタから構成された負電位発生回路とを備え、
   前記電位切り替え回路は、大振幅のセルフリフレッシュエントリ信号をゲート入力とし、ワードドライバ低位側電源電位と接地電位間に接続された第２のトランジスタと、セルフリフレッシュエントリ信号をゲート入力とし、電源電位とカレントミラー回路間に接続された第３のトランジスタから構成され、
   セルフリフレッシュ時には、前記第３のトランジスタはオフされ、前記カレントミラー回路はその動作を停止し、前記第２のトランジスタがオンすることでワードドライバ低位側電源電位を接地電位とし、
   セルフリフレッシュ以外の時には、前記第３のトランジスタはオンされ、前記カレントミラー回路は動作状態となり、ワードドライバ低位側電源電位を負電位とすることを特徴とする請求項２に記載の半導体記憶装置。

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