KR100253410B1 - 오토 리프레시 제어회로 - Google Patents

오토 리프레시 제어회로 Download PDF

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Abstract

본 발명은 동기 디램에서 셀프 리프레시 동작을 완료한 후, 오토 리프레시를 수행하는 회로에 관한 것으로, 셀프 리프레시 모드 디코더의 출력신호를 입력 받아 자동 오토 리프레시 모드를 감지하는 자동 오토 리프레시 모드 디코더와, 그 자동 오토 리프레시 모드 디코더의 출력신호를 받아 티알씨(tRC) 사이클을 카운트하는 티알씨 감지회로와, 그 티알씨 감지회로의 출력신호와 오토 리프레시 모드 디코더의 출력신호를 비교하는 논리부로 구성하여, 셀프 리프레시 동작을 완료한 후, 메모리 칩 내부에서 자동적으로 오토 리프레시를 수행하여 소모되는 전류를 줄이므로 소비전력을 감소시키기에 적당하도록 한 오토 리프레시 제어 회로에 관한 것이다.

Description

오토 리프레시 제어회로
본 발명은 동기 디램에서 셀프 리프레시 동작을 완료한 후, 오토 리프레시를 수행하는 회로에 관한 것으로, 특히 셀프 리프레시 동작을 완료한 후, 메모리 칩 내부에서 자동적으로 오토 리프레시를 수행하므로 소모되는 전류를 줄여 소비전력을 감소시키기에 적당하도록 한 오토 리프레시 제어회로에 관한 것이다.
종래 기술의 오토 리프레시 회로는 도 1 에 도시된 바와 같이 외부의 X 어드레스를 정형시키는 로우-어드레스 입력 버퍼(BF1)와, 셀프 리프레시 및 오토 리프레시 동작을 수행하기 위해 외부로부터 입력되는 명령들을 해석하는 제어부(1)와, 메모리 어레이 내의 모든 워드라인을 순차적으로 억세스 할 수 있는 오토 리프레시 카운터(2)와, 셀프 리프레시 모드에서 자체 타이머로 리프레시 대상이 되는 모든 워드라인의 어드레스를 발생시키는 셀프 리프레시 카운터(3)와, 상기 오토리프레시 카운터(2) 및 셀프 리프레시 카운터(3)에서 발생되는 어드레스와 외부의 어드레스를 디코딩하는 로우 디코더(4)로 구성된다.
상기 제어부(1)는 도 2 에 도시된 바와 같이 오토 리프레시 명령을 해석하여 오토 리프레시 카운터(2)의 순차적인 어드레스 증가 플래그 신호(REF)를 만드는 오토 리프레시 모드 디코더(1-1)와, 셀프 리프레시 명령을 해석하여 셀프 리프레시 카운터(3)의 순차적인 어드레스 증가의 플래그 신호(SREF)를 만드는 셀프 리프레시 모드 디코더(1-2)를 포함하여 구성된다.
여기서, 상기 오토 리프레시 모드 디코더(1-1)는 외부클럭신호(ICLK)를 순차 반전하는 인버터들(INV21,INV22)과, 외부클럭신호(ICLK)의 순차 반전된 신호를 반전시키는 인버터(INV23)와, 외부제어신호들(ICSB,IRASB,ICASB,IWE)을 조합하는 노아게이트(NOR21)와, 상기 외부클럭신호(ICLK)의 순차 반전된 신호와 그의 반전된 신호에 의해 제어되어 노아게이트(NOR21)의 출력이 입력단에 연결된 D 플립플롭(DFF21)과, 그 D 플립플롭(DFF21)의 출력과 상기 외부클럭신호(ICLK)의 순차반전된 신호를 합하는 낸드게이트(ND21)와, 그 낸드게이트(ND21)의 출력을 반전시키는 인버터(INV24)로 구성된다.
또한, 상기 셀프 리프레시 모드 디코더(1-2)는 도 3 에 도시된 바와 같이 셀프 리프레시 종료(exit) 회로(EX)의 출력신호(FSB)와 셀프 리프레시 시작(entry) 회로(EN)의 출력신호(FRB)를 입력받아, 셀프 리프레시 카운터(3)로 어드레스 증가 플래그 신호(SREF)를 출력하는 RS 플립플롭(RSFF31)으로 구성된다.
여기서, 상기 셀프 리프레시 종료 회로(EX)는 제어클럭신호(ICKE)를 지연하는 지연기(DE31)와, 그 지연기(DE31)의 출력과 신호(SET) - 전원 인가시 항상 로우값을 갖는다. - 의 반전된 신호를 조합하여 출력신호(FSB)를 출력하는 노아게이트(NOR31)로 구성된다.
또한, 상기 셀프 리프레시 시작 회로(EN)는 외부클럭신호(ICLK)를 순차 반전하는 인버터들(INV31,INV32)과, 그 인버터들(INV31,INV32)의 출력에 의해 제어되어 제어클럭신호(ICKE)가 입력단에 인가되는 제 1 D 플립플롭(DFF31) 및 그 플립플롭(DFF31)의 출력이 입력단으로 인가되는 제 2 D 플립플롭(DFF32)과, 그 제 2 플립플롭(DFF32)의 내부클럭신호(ICKI)를 지연시키는 지연기(DE32)와, 그 지연기(DE32)의 출력을 순차 반전하는 인버터들(INV33,INV34)과, 상기 제 2 D 플립플롭(DFF32)의 출력과 상기 인버터들(INV33,INV34)의 출력을 조합하여 출력클럭신호(CKD3)를 출력하는 노아게이트(NO32)와, 외부클럭신호(ICLK)를 순차 반전하는 인버터들(INV35,INV36)과, 외부클럭신호(ICLK)의 순차 반전된 신호를 반전시키는 인버터(INV37)와, 외부제어신호들(ICSB,IRASB,ICASB,IWE)을 조합하는 노아게이트(NOR33)와, 상기 외부클럭신호(ICLK)의 순차 반전된 신호와 그의 반전된 신호에 의해 제어되어 노아게이트(NOR33)의 출력이 입력단에 연결된 D 플립플롭(DFF33)과, 그 D 플립플롭(DFF33)의 출력과 상기 외부클럭신호(ICLK)의 순차 반전된 신호를 낸딩하는 낸드게이트(ND31)와, 그 낸드게이트(ND31)의 출력을 반전시키는 인버터(INV38)와, 그 인버터(INV38)의 출력을 지연하는 지연기(DE33)와, 상기 노아게이트(NOR32)의 출력(CKD3)과 상기 지연기(DE33)의 출력(SAR)을 합하는 낸드게이트(ND32)로 구성된다.
이와 같이 구성된 종래 기술의 오토 리프레시 회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
셀프 리프레시 동작을 할 때는, 칩 내부 타이머에 의해서 리프레시가 수행될 내부 어드레스가 발생되어 리프레시가 수행되기 때문에, 메모리 외부의 제어기에서는 리프레시가 수행되고 있는 워드 라인의 번지를 알수 없다. 따라서, 셀프 리프레시 동작이 완료된 후에는 셀프 리프레시 동작시에 리프레시가 수행되지 못한 X 어드레스를 위하여 반드시 전체 X 어드레스에 대하여 외부의 리프레시 명령에 의한 오토 리프레시를 수행하게 된다.
즉, 도 4 에 도시된 바와 같이 외부의 메모리 구동 제어기에 의한 셀프 리프레시 동작 완료 신호가 입력된 후, 모든 워드 라인을 리프레시하기 위해 리프레시 사이클 만큼 메모리 구동 제어기에 의해 발생된 도 4 (c) 내지 (f) 에 도시된 바와 같은 오토 리프레시 명령(AREF; CS,RAS,CAS,WE 신호의 조합)에 의한 오토 리프레시를 수행하게 된다. 이때, 리프레시 대상이 되는 메모리 셀의 워드 라인 수가 예를 들어 4096개 이면, 메모리 구동 제어기에서 4096번의 오토 리프레시 명령이 인가되어 칩 내부의 오토 리프레시 카운터에 의해서 칩 내부 어드레스가 순차적으로 증가하여 오토 리프레시가 수행된다.
여기서, 상기 셀프 리프레시 모드에서 셀프 리프레시 시작(entry)과 끝(exit)은 리프레시 명령들(CS,RAS,CAS,WE)과 제어클럭신호(CKE)의 상태에 따라 결정된다.
예를 들어 4K 리프레시 칩(Refresh chip)인 경우, 4096개의 명령을 해석하기 위하여 명령 디코더에 의한 해석 동작이 4096번 수행되므로 리프레시 동작을 수행할 때, 전류의 증가를 가져오게 되는 문제점이 발생한다.
이와 같은 종래 기술의 문제점을 해결하기 위한 본 발명의 목적은 오토 리프레시 동작이 외부 명령에 의해 수행되어 이를 해석하는 과정을 없애기 위해 자동으로 수행되어지도록 하는데 있다.
따라서, 이와 같은 목적을 달성하기 위한 본 발명의 리프레시 제어 회로는 셀프 리프레시 모드 디코더의 출력신호를 입력 받아 자동 오토 리프레시 모드를 감지하는 자동 오토 리프레시 모드 디코더와, 외부제어신호의 레이턴시 설정신호 및 상기 자동 오토 리프레시 모드 디코더의 출력신호를 입력받아 티알씨(tRC) 사이클을 카운트하는 티알씨 감지회로와, 그 티알씨 감지회로의 출력신호와 오토 리프레시 모드 디코더의 출력신호를 비교하는 논리부를 포함하여 구성된 것을 특징으로 한다.
도 1 은 종래 기술의 리프레시를 위한 에스디램의 블록도.
도 2 는 도 1 에 있어서, 제어부의 상세 회로도.
도 3 은 도 2 에 있어서, 셀프 리프레시 모드 디코더의 상세 회로도.
도 4 는 도 1 에 있어서, 동작 타이밍도.
도 5 는 본 발명의 오토 리프레시 제어회로의 블록도.
도 6 은 도 5 에 있어서, 자동 오토 리프레시 모드 디코더의 상세 회로도.
도 7 은 도 5 에 있어서, 티알씨 감지회로의 상세 회로도.
도 8 은 도 5 에 있어서, 동작 타이밍도.
도 9 는 도 7 에 있어서, 티알씨 감지회로의 타이밍도.
도 10 는 본 발명의 또다른 실시예의 자동 오토 리프레시 모드 디코더의 상세 회로도.
도 11 은 도 10 에 있어서, 동작 타이밍도.
*** 도면의 주요부분에 대한 부호설명 ***
10 : 자동 오토 리프레시 모드 디코더
20 : 티알씨 감지회로
10` : 발명의 또다른 실시예의 자동 리프레시 모드 디코더
NOR51,NOR61,NOR131-NOR133 : 노아게이트
INV51,INV61-INV63,INV71-INV79,INV131-INV138 : 인버터
ND61,ND62,ND71-ND79,ND131,ND132 : 낸드게이트
DE61,DE62,DE131-DE133 : 지연기
RSFF61,RSFF131 : RS 플립플롭
DFF71-DFF78,DFF131-DFF133 : D 플립플롭
BUF71-BUF76 : 버퍼
본 발명의 리프레시 제어 회로는 도 5 에 도시된 바와 같이 종래의 셀프 리프레시 모드 디코더(1-2)의 출력신호(SREF) 및 제어클럭신호(ICKE)를 입력받아 자동 오토 리프레시 모드를 감지하는 오토 리프레시 모드 디코더(10)와, 그 자동 오토 리프레시 모드 디코더(10)의 출력신호(SAREF) 및 외부제어신호(CAS)의 레이턴시 설정신호(ICL1∼3)를 입력받아 티알씨(tRC) 사이클을 카운트하는 티알씨 감지회로(20)의 출력신호(ACTRC)를 조합하는 노아게이트(NOR51)와, 그 노아게이트(NOR51)의 출력신호를 반전시키는 인버터(INV51)로 구성되어 있다.
상기 자동 오토 리프레시 모드 디코더(10)는 도 6 에 도시된 바와 같이 종래의 셀프 리프레시 모드 디코더(1-2)의 출력신호(SREF)를 반전시키는 인버터(INV61)와, 그 인버터(INV61)의 출력을 지연하는 지연기(DE61)와, 그 지연기(DE61)의 출력을 반전시키는 인버터(INV62)와, 그 인버터(INV62)의 출력과 상기 인버터(INV61)의 출력을 낸딩하는 낸드게이트(ND61)와, 그 낸드게이트(ND61)의 출력(SA)을 지연하는 지연기(DE62)와, 그 지연기(DE62)의 출력(SAR)과 외부제어신호(ICKE)가 각각 입력되어 조합되는 노아게이트(NOR61) 및 낸드게이트(ND62)와, 그 노아게이트(NOR61)의 출력을 반전시키는 인버터(INV63)와, 상기 낸드게이트(ND62)의 출력(ERB)이 S 입력단으로, 상기 인버터(INV63)의 출력(ESB)이 R 입력단으로 각각 입력되는 RS 플립플롭(RSFF)로 구성된다.
상기 티알씨 감지회로는 도 7a 및 b에 도시된 바와 같이 상기 자동 오토 리프레시 모드 디코더(10)의 출력(SAREF) 및 외부클럭신호(ICLK)를 낸딩하는 낸드게이트(ND71)와, 그 낸드게이트(ND71)의 출력을 반전시켜 내부클럭신호(ICK)로 출력하는 인버터(INV71)로 구성된 입력부(IN)와, 상기 자동 오토 리프레시 모드 디코더(10)의 출력(SAREF) 및 클리어제어신호(CR)를 플립플롭의 클리어신호(CLR)로 조합하는 클리어부(CL)와, 상기 내부클럭신호(ICK)를 클럭입력으로 하고, 상기 클리어신호(CLR)로 클리어되는 플립플롭으로 구성된 카운터부(CT)와, 그 카운터부(CT)의 각 플립플롭의 출력을 조합하는 조합부(SUM1∼SUM3)와, 그 조합부(SUM1∼SUM3)의 출력 및 외부제어신호(CAS)의 레이턴시 설정신호(ICL1∼ICL3)가 입력되어 클리어제어신호(CR)를 출력하는 클리어제어부(CRC1∼CRC3)와, 상기 외부제어신호(CAS)의 레이턴시 설정신호(ICL1∼ICL3)의 반전된 신호에 의해 제어되어 상기 조합부(SUM1∼SUM3)의 출력을 선택출력하는 버퍼들(BUF71∼BUF73)과, 상기 버퍼들(BUF71∼BUF73)의 출력과 상기 자동 오토 리프레시 모드 디코더(10)의 출력(SAREF)을 낸딩하는 낸드게이트(ND73)와, 그 낸드게이트(ND73)의 출력을 반전시켜 어드레스 증가 플래그 신호(ACTRC)를 출력하는 인버터(INV73)로 구성된 출력부(OUT)를 포함하여 구성된다.
상기 카운터부(CT)는 상기 내부클럭신호(ICK)에 의해 동기되고, 상기 클리어신호(CLR)에 의해 클리어되어 앞 단의 출력이 뒷단의 입력으로 인가되는 D 플립플롭들(DFF71,DFF72,DFF73,DFF74,DFF75)로 구성되는데 마지막 D 플립플롭(DFF75)의 반전출력이 처음 D 플립플롭(DFF71)의 입력으로 피드백된다.
상기 조합부(SUM1∼SUM3)는 상기 카운터부(CT)의 각 플립플롭들(DFF71, DFF72, DFF73, DFF74, DFF75)의 출력(Q1, Q2, Q3, Q4, Q5)을 낸딩하는 낸드게이트(ND74)와, 그 낸드게이트(ND74)의 출력을 반전시키는 인버터(INV74)로 구성된다.
상기 클리어제어부(CRC1∼CRC3)는 상기 조합부(SUM1∼SUM3)의 출력 및 상기 외부제어신호(CAS)의 레이턴시 설정신호(ICL1∼ICL3)를 낸딩하는 낸드게이트(ND78∼ND80)와, 그 낸드게이트(ND78∼ND80)의 출력을 입력으로 하고, 외부클럭신호(ICLK)에 의해 동기되어 클리어제어신호(CR)를 출력하는 D 플립플롭(DFF76∼DFF78)과, 상기 외부제어신호(CAS)의 레이턴시 설정신호(ICL)를 반전시키는 인버터(INV77∼INV79)와, 상기 외부제어신호(CAS)의 레이턴시 설정신호(ICL)의 반전된 신호에 의해 제어되어 상기 D 플립플롭(DFF76∼DFF78)의 출력을 선택출력하는 출력버퍼(BUF74∼BUF76)로 구성된다.
이와 같이 구성된 본 발명의 리프레시 제어 회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 오토 리프레시 동작은, 셀프 리프레시 동작을 완료한 후, 내부 오토 리프레시 동작을 위하여 제어신호(CKE)가 로우로 변화하면, 티알씨 시간(tRC)의 리프레시 사이클 회수(예를들어, 4K 리프레시 칩일 경우 4096번) 동안 칩 내부에서 수행된다.
먼저, 도 8 (b)에 도시된 바와 같은 제어신호(CKE)가 하이에서 로우로 천이하면, 셀프 리프레시 모드를 종료하게 되고, 도 8 (c)에 도시된 바와 같은 제어신호(SAR)가 지연된 만큼 로우 펄스를 유지하게 된다.
이때, 도 8 (d)에 도시된 바와 같은 자동 오토 리프레시 모드 신호(SAREF)가 하이가 되어, 자동 오토 리프레시 모드로 시작하게 되므로 내부 오토 리프레시가 수행된다.
오토 리프레시를 종료 하기 위하여 제어신호(CKE)를 로우에서 하이로 천이하면, 자동 오토 리프레시 모드를 종료하게 된다.
이때, 자동 오토 리프레시 모드 시작으로 부터 종료까지의 시간은 티알씨 시간(tRC)의 리프레시 사이클 만큼이 소요되어 외부의 메모리 제어기는 자동 오토 리프레시 신호(SAREF) 시작으로 부터 상기 자동 오토 리프레시 모드 시작으로 부터 종료까지의 시간 후에 자동 오토 리프레시 신호(SAREF) 종료 명령을 인가해야만 한다.
상기 자동 오토 리프레시 신호(SAREF)가 하이일 때, 그 자동 오토 리프레시 신호(SAREF)와 클럭신호(ICLK)의 조합인 출력클럭신호(ICK)가 티알씨 감지회로(20)의 주 클럭신호로 사용된다.
자동 오토 리프레시 모드가 종료되면, 즉 제어신호(CKE)가 로우에서 하이로 천이하면, 자동 오토 리프레시 신호(SAREF)가 로우가 되므로 티알시(TRC) 감지회로(20)가 클리어되며, 그 티알시(TRC) 감지회로(20)의 출력신호(ACTRC)가 로우가 되어 자동 오토 리프레시 모드 동작을 종료한다.
티알씨 감지회로는 제어신호(CAS) 레이턴시에 의해서 티알씨(tRC) 카운트 회수가 변환되므로, 제어신호(CAS) 레이턴시에 따라서 티알씨(tRC)에 해당되는 변화하는 클럭 수를 감지하기 위하여 모드 레지스터에서 판정되는 제어신호(CAS) 레이턴시 값(ICL1∼3)을 입력으로 하여 도 9a 에 도시된 바와 같이 고주파인 레이턴시 3에서는 9클럭을 감지하고, 도 9b 에 도시된 바와 같이 레이턴시 2에서는 6클럭을 감지하며, 도 9c 에 도시된 바와 같이 레이턴시 1에서는 3클럭을 감지하여 어드레스 증가 플래그 신호(ACTRC)를 발생하게 된다.
자동 오토 리프레시 모드 종료 명령이 인가되면, 즉 제어신호(CKE)가 로우에서 하이로 천이하면, 제어신호(SAR)가 로우가 되고, 자동 오토 리프레시 신호(SAREF)가 로우가 되므로 티알씨 감지회로(20)가 클리어되며, 출력신호(ACTRC)가 로우가 되어 자동 오토 리프레시 모드 동작을 종료한다.
제어 핀의 상태가 제어신호들(CS,RAS,CAS)은 로우, 다른 제어신호(WE)는 하이에서 제어클럭신호(CKE)의 상태가 하이에서 로우로 천이하면, 자동 오토 리프레시 모드로 시작 되어 내부 자동 리프레시가 수행된다. 또한 제어신호(CS)는 로우, 제어신호(RAS,CAS,WE)가 하이 또는 제어신호(CS)는 하이, 제어신호(RAS,CAS,WE)가 돈케어(Don't care)에서 제어클럭신호(CKE)의 상태가 로우에서 하이로 천이하면, 자동 오토 리프레시 모드를 종료하게 된다.
본 발명의 또다른 실시예는 본 발명의 리프레시 제어회로에서 종래의 셀프 리프레시 모드 디코더와 자동 오토 리프레시 모드 디코더를 도 10에 도시된 바와 같이 자동 오토 리프레시 모드 디코더(10`)로 구성한다. 여기서, 자동 오토 리프레시 모드 디코더(10`)는 종래의 셀프 리프레시 모드 디코더와 구성상에서 같으나 자동 오토 리프레시 모드 시작 회로에서 도 11 에 도시된 바와 같이 제어신호로 어드레스 제어신호(IA10)가 추가로 입력되어 제어하므로 정의된 자동 오토 리프레시 시작 명령이 인가되면, 제어신호(SAR)는 하이가 되며, 제어신호(CKE) 또한 하이에서 로우로 천이할 때, 제어신호(CKD3)가 하이가 되어 자동 오토 리프레시 신호(SAREF)가 하이가 된다. 즉, 셀프 리프레시 동작이 종료되면, 자동적으로 오토 리프레시 동작을 수행하게 된다.
상기 자동 오토 리프레시 신호(SAREF)가 하이일 때, 그 자동 오토 리프레시 신호(SAREF)와 외부클럭신호(ICLK)를 조합환 내부클럭신호(ICK)를 티알씨 감지회로의 주 클럭으로 사용한다.
제어 핀의 상태가 제어신호들(CS,RAS,CAS)은 로우, 다른 제어신호(WE,A10)는 하이에서 제어클럭신호(CKE)의 상태가 하이에서 로우로 천이하면, 자동 오토 리프레시 모드로 시작 되어 내부 자동 리프레시가 수행된다. 또한 제어신호(CS)는 로우, 제어신호(RAS,CAS,WE)가 하이 또는 제어신호(CS)는 하이, 제어신호(RAS,CAS,WE)가 돈케어(Don't care)에서 제어클럭신호(CKE)의 상태가 로우에서 하이로 천이하면, 자동 오토 리프레시 모드를 종료하게 된다.
본 발명은 셀프 리프레시 동작을 완료한 이후 외부의 메모리 구동 제어기에 의해 발생된 자동 리프레시 명령에 의한 리프레시를 수행하는 방식을 개선하여, 셀프 리프레시 완료 후에 메모리 칩 내부에서 자동적으로 자동 리프레시를 수행함으로서 기존 셀프 리프레시 완료후 자동 리프레시 명령 해석시 소모되는 전류를 줄여 소비전력 저감에 기여하는 효과가 있다.

Claims (6)

  1. 셀프 리프레시 모드 디코더의 출력신호를 입력 받아 자동 오토 리프레시 모드를 감지하는 자동 오토 리프레시 모드 디코더와, 외부제어신호의 레이턴시 설정신호 및 상기 자동 오토 리프레시 모드 디코더의 출력신호를 입력받아 티알씨 사이클을 카운트하는 티알씨 감지회로와, 그 티알씨 감지회로의 출력신호와 오토 리프레시 모드 디코더의 출력신호를 비교하는 논리부를 포함하여 구성된 것을 특징으로 하는 오토 리프레시 제어회로.
  2. 제 1 항에 있어서, 상기 자동 오토 리프레시 모드 디코더는 종래의 셀프 리프레시 모드 디코더의 출력을 입력받아 지연하여 내부 지연 펄스를 발생시키는 지연부와, 그 지연부의 출력과 외부클럭신호를 정형화한 신호를 조합하여 제어하는 제어부로 구성된 것을 특징으로 하는 오토 리프레시 제어회로.
  3. 제 1 항에 있어서, 상기 티알씨 감지회로는 상기 자동 오토 리프레시 모드 디코더의 출력 및 외부클럭신호를 내부클럭신호로 조합하는 입력부와, 상기 자동 오토 리프레시 모드 디코더의 출력 및 클리어제어신호를 플립플롭의 클리어신호로 조합하는 클리어부와, 상기 내부클럭신호를 클럭입력으로 하고, 상기 클리어신호로 클리어되는 플립플롭으로 구성된 카운터부와, 그 카운터부의 각 플립플롭의 출력을 조합하는 조합부와, 그 조합부의 출력 및 외부제어신호의 레이턴시 설정신호가 입력되어 클리어제어신호를 출력하는 클리어제어부와, 상기 조합부의 출력과 상기 자동 오토 리프레시 모드 디코더의 출력이 입력되어 어드레스 증가 플래그 신호를 출력하는 출력부로 구성된 것을 특징으로 하는 오토 리프레시 제어회로.
  4. 제 3 항에 있어서, 상기 카운터부의 각 플립플롭의 출력은 상기 외부제어신호의 레이턴시에 따라 상태를 결정하여 입력하는 것을 특징으로 하는 오토 리프레시 제어회로.
  5. 제 1 항에 있어서, 상기 셀프 리프레시 모드 디코더 및 자동 오토 리프레시 모드 디코더를 자동 오토 리프레시 모드 시작회로와, 자동 오토 리프레시 모드 종료회로와, 상기 시작회로의 출력을 R 입력으로 상기 종료회로의 출력을 S 입력으로 하여 반전출력단에서 자동 오토 리프레시 제어신호를 출력하는 RS 플립플롭으로 구성된 것을 특징으로 하는 오토 리프레시 제어회로.
  6. 제 5 항에 있어서, 상기 외부제어신호들 중에 어드레스 제어신호를 포함하는 것을 특징으로 하는 오토 리프레시 제어회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328833B1 (ko) * 1999-09-07 2002-03-14 박종섭 반도체 메모리의 센스앰프 제어신호 발생회로
JP4339995B2 (ja) * 1999-11-16 2009-10-07 パナソニック株式会社 半導体記憶装置
JP3745185B2 (ja) * 2000-03-13 2006-02-15 沖電気工業株式会社 ダイナミックランダムアクセスメモリ
KR100363481B1 (ko) * 2000-06-23 2002-11-30 주식회사 하이닉스반도체 입력 버퍼 제어 장치
JP2002216472A (ja) * 2001-01-22 2002-08-02 Nec Corp 半導体記憶装置
US6549479B2 (en) * 2001-06-29 2003-04-15 Micron Technology, Inc. Memory device and method having reduced-power self-refresh mode
KR100424178B1 (ko) * 2001-09-20 2004-03-24 주식회사 하이닉스반도체 반도체 메모리 장치의 내부어드레스 발생회로
JP2006092640A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd メモリ
US7573771B2 (en) * 2005-09-29 2009-08-11 Hynix Semiconductor, Inc. High voltage generator and semiconductor memory device
KR100803358B1 (ko) * 2006-08-11 2008-02-14 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 회로
JP2008146784A (ja) 2006-12-13 2008-06-26 Elpida Memory Inc 半導体記憶装置
KR102050474B1 (ko) 2012-09-26 2019-11-29 삼성전자주식회사 휘발성 메모리 장치 및 메모리 컨트롤러
CN115295040B (zh) * 2022-10-08 2023-06-02 睿力集成电路有限公司 控制电路、控制方法以及半导体存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087995B2 (ja) * 1985-08-16 1996-01-29 富士通株式会社 ダイナミツク半導体記憶装置のリフレツシユ方法および装置
JP3225533B2 (ja) * 1991-04-11 2001-11-05 日本電気株式会社 ダイナミック型半導体メモリ装置
US5365487A (en) * 1992-03-24 1994-11-15 Texas Instruments Incorporated DRAM power management with self-refresh
US5999481A (en) * 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals

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