JPH11283367A - リフレッシュ制御回路 - Google Patents
リフレッシュ制御回路Info
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- JPH11283367A JPH11283367A JP11043887A JP4388799A JPH11283367A JP H11283367 A JPH11283367 A JP H11283367A JP 11043887 A JP11043887 A JP 11043887A JP 4388799 A JP4388799 A JP 4388799A JP H11283367 A JPH11283367 A JP H11283367A
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Abstract
(57)【要約】
【課題】オートリフレッシュ動作を自動に行い、消耗電
力を節減し得るリフレッシュ制御回路を提供しようとす
るものである。 【解決手段】リフレッシュモード設定回路２０で、コラ
ムアドレスストローブ信号待機時間設定回路１０から出
力されるコラムアドレスストローブ信号ＣＡＳの待機時
間設定信号ＣＬ１〜ＣＬ３と、オートリフレッシュモー
ドデコーダ２の出力ＲＥＦと、セルフリフレッシュモー
ドデコーダ３の出力ＳＲＥＦとに基づいてオートリフレ
ッシュモードを設定するリフレッシュフラグ信号ＩＲＦ
を生成してオートリフレッシュカウンタ４に出力し、オ
ートリフレッシュ動作を自動的に行う。
力を節減し得るリフレッシュ制御回路を提供しようとす
るものである。 【解決手段】リフレッシュモード設定回路２０で、コラ
ムアドレスストローブ信号待機時間設定回路１０から出
力されるコラムアドレスストローブ信号ＣＡＳの待機時
間設定信号ＣＬ１〜ＣＬ３と、オートリフレッシュモー
ドデコーダ２の出力ＲＥＦと、セルフリフレッシュモー
ドデコーダ３の出力ＳＲＥＦとに基づいてオートリフレ
ッシュモードを設定するリフレッシュフラグ信号ＩＲＦ
を生成してオートリフレッシュカウンタ４に出力し、オ
ートリフレッシュ動作を自動的に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、オートリフレッシ
ュ動作を行うリフレッシュ制御回路に係るもので、詳し
くは、メモリチップの内部で自動的にオートリフレッシ
ュ動作を行い、消耗電力を節減し得るリフレッシュ制御
回路に関するものである。
ュ動作を行うリフレッシュ制御回路に係るもので、詳し
くは、メモリチップの内部で自動的にオートリフレッシ
ュ動作を行い、消耗電力を節減し得るリフレッシュ制御
回路に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭ等のメモリチップの内部
に設けられるリフレッシュ制御回路は、図１０に示した
ように、外部からのローアドレス信号ＥｘＡＤＤが入力
するローアドレス入力バッファー１と、後述するよう
な、オートリフレッシュ動作を行うために外部から入力
する複数の制御信号に基づいてオートリフレッシュフラ
グ信号ＲＥＦを順次生成するオートリフレッシュモード
デコーダ２と、後述するような、セルフリフレッシュ動
作を行うために外部から入力する複数の制御信号に基づ
いてセルフリフレッシュフラグ信号ＳＲＥＦを順次生成
するセルフリフレッシュモードデコーダ３と、前記オー
トリフレッシュモードデコーダ２からのオートリフレッ
シュフラグ信号ＲＥＦに基づいて、オートリフレッシュ
モードでリフレッシュされるメモリセルアレイ７内の全
てのメモリセルに接続するワードラインを活性化させる
ためのアドレス制御信号を出力するオートリフレッシュ
カウンタ４と、前記セルフリフレッシュモードデコーダ
３からのセルフリフレッシュフラグ信号ＳＲＥＦに基づ
いて、セルフリフレッシュモードでリフレッシュされる
べきメモリセルアレイ７内の所望のメモリセルに接続す
るワードラインを活性化させるためのアドレス制御信号
を出力するセルフリフレッシュカウンタ５と、前記オー
トリフレッシュカウンタ４又はセルフリフレッシュカウ
ンタ５からのアドレス制御信号により、ローアドレス入
力バッファー１からの外部ローアドレス信号ＥｘＡＤＤ
をデコーディングするローデコーダ６と、複数のメモリ
セルを備え、ローデコーダ６からの信号により活性化さ
れたワードラインに接続するメモリセルがリフレッシュ
されるメモリセルアレイ７と、から構成されていた。
に設けられるリフレッシュ制御回路は、図１０に示した
ように、外部からのローアドレス信号ＥｘＡＤＤが入力
するローアドレス入力バッファー１と、後述するよう
な、オートリフレッシュ動作を行うために外部から入力
する複数の制御信号に基づいてオートリフレッシュフラ
グ信号ＲＥＦを順次生成するオートリフレッシュモード
デコーダ２と、後述するような、セルフリフレッシュ動
作を行うために外部から入力する複数の制御信号に基づ
いてセルフリフレッシュフラグ信号ＳＲＥＦを順次生成
するセルフリフレッシュモードデコーダ３と、前記オー
トリフレッシュモードデコーダ２からのオートリフレッ
シュフラグ信号ＲＥＦに基づいて、オートリフレッシュ
モードでリフレッシュされるメモリセルアレイ７内の全
てのメモリセルに接続するワードラインを活性化させる
ためのアドレス制御信号を出力するオートリフレッシュ
カウンタ４と、前記セルフリフレッシュモードデコーダ
３からのセルフリフレッシュフラグ信号ＳＲＥＦに基づ
いて、セルフリフレッシュモードでリフレッシュされる
べきメモリセルアレイ７内の所望のメモリセルに接続す
るワードラインを活性化させるためのアドレス制御信号
を出力するセルフリフレッシュカウンタ５と、前記オー
トリフレッシュカウンタ４又はセルフリフレッシュカウ
ンタ５からのアドレス制御信号により、ローアドレス入
力バッファー１からの外部ローアドレス信号ＥｘＡＤＤ
をデコーディングするローデコーダ６と、複数のメモリ
セルを備え、ローデコーダ６からの信号により活性化さ
れたワードラインに接続するメモリセルがリフレッシュ
されるメモリセルアレイ７と、から構成されていた。
【０００３】前記オートリフレッシュモードデコーダ２
は、図１１に示したように、外部クロック信号ＣＬＫを
順次反転するインバータＩＮＶ２１，ＩＮＶ２２，ＩＮ
Ｖ２３と、外部から入力する複数の制御信号、即ち、チ
ップセレクト信号の反転信号ＣＳＢ，ローアドレススト
ローブ信号の反転信号ＲＡＳＢ，コラムアドレスストロ
ーブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号
ＷＥを否定論理和するＮＯＲゲートＮＯＲ２１と、ＮＯ
ＲゲートＮＯＲ２１の出力が入力し、インバータＩＮＶ
２２からの出力と、インバータＩＮＶ２３からの出力と
により制御されるＤフリップフロップＤＦＦ２１と、該
ＤフリップフロップＤＦＦ２１の出力とインバータＩＮ
Ｖ２２からの出力とを否定論理積するＮＡＮＤゲートＮ
Ｄ２１と、該ＮＡＮＤゲートＮＤ２１の出力を反転して
オートリフレッシュフラグ信号ＲＥＦを出力するインバ
ータＩＮＶ２４と、から構成されていた。
は、図１１に示したように、外部クロック信号ＣＬＫを
順次反転するインバータＩＮＶ２１，ＩＮＶ２２，ＩＮ
Ｖ２３と、外部から入力する複数の制御信号、即ち、チ
ップセレクト信号の反転信号ＣＳＢ，ローアドレススト
ローブ信号の反転信号ＲＡＳＢ，コラムアドレスストロ
ーブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号
ＷＥを否定論理和するＮＯＲゲートＮＯＲ２１と、ＮＯ
ＲゲートＮＯＲ２１の出力が入力し、インバータＩＮＶ
２２からの出力と、インバータＩＮＶ２３からの出力と
により制御されるＤフリップフロップＤＦＦ２１と、該
ＤフリップフロップＤＦＦ２１の出力とインバータＩＮ
Ｖ２２からの出力とを否定論理積するＮＡＮＤゲートＮ
Ｄ２１と、該ＮＡＮＤゲートＮＤ２１の出力を反転して
オートリフレッシュフラグ信号ＲＥＦを出力するインバ
ータＩＮＶ２４と、から構成されていた。
【０００４】前記セルフリフレッシュモードデコーダ３
は、図１２に示したように、外部制御クロック信号ＣＫ
Ｅ及びセット信号の反転信号ＳＥＴＢが入力して終了信
号ＦＳＢを出力するセルフリフレッシュ終了回路ＥＸ
と、外部クロック信号ＣＬＫ，外部制御クロック信号Ｃ
ＫＥ，チップセレクト信号の反転信号ＣＳＢ，ローアド
レスストローブ信号の反転信号ＲＡＳＢ，コラムアドレ
スストローブ信号の反転信号ＣＡＳＢ及びライトイネー
ブル信号ＷＥが入力して開始信号ＦＲＢを出力するセル
フリフレッシュ開始回路ＥＮと、前記セルフリフレッシ
ュ終了回路ＥＸの終了信号ＦＳＢをＳ入力端に受け、前
記セルフリフレッシュ開始回路ＥＮの開始信号ＦＲＢを
Ｒ入力端に受けて、セルフリフレッシュカウンタ５にセ
ルフリフレッシュフラグ信号ＳＲＥＦを出力するＲＳフ
リップフロップＲＳＦＦ３１と、から構成されていた。
は、図１２に示したように、外部制御クロック信号ＣＫ
Ｅ及びセット信号の反転信号ＳＥＴＢが入力して終了信
号ＦＳＢを出力するセルフリフレッシュ終了回路ＥＸ
と、外部クロック信号ＣＬＫ，外部制御クロック信号Ｃ
ＫＥ，チップセレクト信号の反転信号ＣＳＢ，ローアド
レスストローブ信号の反転信号ＲＡＳＢ，コラムアドレ
スストローブ信号の反転信号ＣＡＳＢ及びライトイネー
ブル信号ＷＥが入力して開始信号ＦＲＢを出力するセル
フリフレッシュ開始回路ＥＮと、前記セルフリフレッシ
ュ終了回路ＥＸの終了信号ＦＳＢをＳ入力端に受け、前
記セルフリフレッシュ開始回路ＥＮの開始信号ＦＲＢを
Ｒ入力端に受けて、セルフリフレッシュカウンタ５にセ
ルフリフレッシュフラグ信号ＳＲＥＦを出力するＲＳフ
リップフロップＲＳＦＦ３１と、から構成されていた。
【０００５】前記セルフリフレッシュ終了回路ＥＸは、
外部制御クロック信号ＣＫＥを遅延させる遅延器ＤＥ３
１と、該遅延器ＤＥ３１の出力とセット信号の反転信号
ＳＥＴＢ（電源印加時に常にローレベルを有する）とを
否定論理和して終了信号ＦＳＢを出力するＮＯＲゲート
ＮＯＲ３１と、から構成されていた。
外部制御クロック信号ＣＫＥを遅延させる遅延器ＤＥ３
１と、該遅延器ＤＥ３１の出力とセット信号の反転信号
ＳＥＴＢ（電源印加時に常にローレベルを有する）とを
否定論理和して終了信号ＦＳＢを出力するＮＯＲゲート
ＮＯＲ３１と、から構成されていた。
【０００６】前記セルフリフレッシュ開始回路ＥＮは、
外部クロック信号ＣＬＫを順次反転するインバータＩＮ
Ｖ３１，ＩＮＶ３２と、外部制御クロック信号ＣＫＥが
入力し、インバータＩＮＶ３１，ＩＮＶ３２の出力によ
り制御されるＤフリップフロップＤＦＦ３１と、該Ｄフ
リップフロップＤＦＦ３１の出力が入力し、インバータ
ＩＮＶ３１，ＩＮＶ３２の出力により制御されて内部ク
ロック信号ＩＣＫ１を出力するＤフリップフロップＤＦ
Ｆ３２と、該ＤフリップフロップＤＦＦ３２からの内部
クロック信号ＩＣＫ１を遅延させる遅延器ＤＥ３２と、
該遅延器ＤＥ３２の出力を順次反転するインバータＩＮ
Ｖ３３，ＩＮＶ３４と、前記ＤフリップフロップＤＦＦ
３２の内部クロック信号ＩＣＫ１とインバータＩＮＶ３
４からの出力とを否定論理和してクロック信号ＣＫＤ３
を出力するＮＯＲゲートＮＯＲ３２と、外部クロック信
号ＣＬＫを順次反転する各インバータＩＮＶ３５，ＩＮ
Ｖ３６，ＩＮＶ３７と、チップセレクト信号の反転信号
ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳ
Ｂ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ
及びライトイネーブル信号ＷＥを否定論理和するＮＯＲ
ゲートＮＯＲ３３と、ＮＯＲゲートＮＯＲ３３の出力が
入力し、インバータＩＮＶ３６からの出力とインバータ
ＩＮＶ３７からの出力とにより制御されるＤフリップフ
ロップＤＦＦ３３と、該ＤフリップフロップＤＦＦ３３
の出力とインバータＩＮＶ３６からの出力とを否定論理
積するＮＡＮＤゲートＮＤ３１と、該ＮＡＮＤゲートＮ
Ｄ３１の出力を反転して信号ＳＡＲ１を出力するインバ
ータＩＮＶ３８と、該インバータＩＮＶ３８の出力信号
ＳＡＲ１を遅延して信号ＳＡＲＤを出力する遅延器ＤＥ
３３と、前記ＮＯＲゲートＮＯＲ３２の出力ＣＫＤ３と
前記遅延器ＤＥ３３の出力ＳＡＲＤとを否定論理積して
開始信号ＦＲＢを出力するＮＡＮＤゲートＮＤ３２と、
から構成されていた。
外部クロック信号ＣＬＫを順次反転するインバータＩＮ
Ｖ３１，ＩＮＶ３２と、外部制御クロック信号ＣＫＥが
入力し、インバータＩＮＶ３１，ＩＮＶ３２の出力によ
り制御されるＤフリップフロップＤＦＦ３１と、該Ｄフ
リップフロップＤＦＦ３１の出力が入力し、インバータ
ＩＮＶ３１，ＩＮＶ３２の出力により制御されて内部ク
ロック信号ＩＣＫ１を出力するＤフリップフロップＤＦ
Ｆ３２と、該ＤフリップフロップＤＦＦ３２からの内部
クロック信号ＩＣＫ１を遅延させる遅延器ＤＥ３２と、
該遅延器ＤＥ３２の出力を順次反転するインバータＩＮ
Ｖ３３，ＩＮＶ３４と、前記ＤフリップフロップＤＦＦ
３２の内部クロック信号ＩＣＫ１とインバータＩＮＶ３
４からの出力とを否定論理和してクロック信号ＣＫＤ３
を出力するＮＯＲゲートＮＯＲ３２と、外部クロック信
号ＣＬＫを順次反転する各インバータＩＮＶ３５，ＩＮ
Ｖ３６，ＩＮＶ３７と、チップセレクト信号の反転信号
ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳ
Ｂ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ
及びライトイネーブル信号ＷＥを否定論理和するＮＯＲ
ゲートＮＯＲ３３と、ＮＯＲゲートＮＯＲ３３の出力が
入力し、インバータＩＮＶ３６からの出力とインバータ
ＩＮＶ３７からの出力とにより制御されるＤフリップフ
ロップＤＦＦ３３と、該ＤフリップフロップＤＦＦ３３
の出力とインバータＩＮＶ３６からの出力とを否定論理
積するＮＡＮＤゲートＮＤ３１と、該ＮＡＮＤゲートＮ
Ｄ３１の出力を反転して信号ＳＡＲ１を出力するインバ
ータＩＮＶ３８と、該インバータＩＮＶ３８の出力信号
ＳＡＲ１を遅延して信号ＳＡＲＤを出力する遅延器ＤＥ
３３と、前記ＮＯＲゲートＮＯＲ３２の出力ＣＫＤ３と
前記遅延器ＤＥ３３の出力ＳＡＲＤとを否定論理積して
開始信号ＦＲＢを出力するＮＡＮＤゲートＮＤ３２と、
から構成されていた。
【０００７】このように構成された従来のリフレッシュ
制御回路の動作を、図１３を用いて説明する。先ず、セ
ルフリフレッシュ動作を行う場合は、メモリチップ内部
のセルフリフレッシュカウンタ５で、リフレッシュ動作
されるべきメモリセルが接続するワードラインを活性化
するためのアドレス制御信号が発生することによりリフ
レッシュ動作が行われるため、メモリチップの外部から
は、リフレッシュ動作が行われたメモリセルが接続する
ワードラインのアドレスは分からない。従って、セルフ
リフレッシュ動作が終了した後には、リフレッシュされ
なかったメモリセルのために、全てのワードラインを活
性化させて、該全てのワードラインに接続するメモリセ
ルをリフレッシュ動作させるオートリフレッシュ動作を
行う必要がある。
制御回路の動作を、図１３を用いて説明する。先ず、セ
ルフリフレッシュ動作を行う場合は、メモリチップ内部
のセルフリフレッシュカウンタ５で、リフレッシュ動作
されるべきメモリセルが接続するワードラインを活性化
するためのアドレス制御信号が発生することによりリフ
レッシュ動作が行われるため、メモリチップの外部から
は、リフレッシュ動作が行われたメモリセルが接続する
ワードラインのアドレスは分からない。従って、セルフ
リフレッシュ動作が終了した後には、リフレッシュされ
なかったメモリセルのために、全てのワードラインを活
性化させて、該全てのワードラインに接続するメモリセ
ルをリフレッシュ動作させるオートリフレッシュ動作を
行う必要がある。
【０００８】即ち、セルフリフレッシュ動作が終了した
後、全てのワードラインに接続されたメモリセルをリフ
レッシュするため、メモリチップ外部の、例えば、図示
しないメモリ駆動制御回路により発生された、図１３
（Ｃ）〜（Ｆ）に示したようなチップセレクト信号の反
転信号ＣＳＢ，ローアドレスストローブ信号の反転信号
ＲＡＳＢ，コラムアドレスストローブ信号の反転信号Ｃ
ＡＳＢ及びライトイネーブル信号ＷＥに基づいてオート
リフレッシュ動作が行われる。例えば、オートリフレッ
シュ動作の対象となるワードライン数が４０９６本であ
る場合には、外部のメモリ駆動制御回路からオートリフ
レッシュカウンタ４に対してオートリフレッシュ命令が
４０９６回入力される。オートリフレッシュカウンタ４
は、オートリフレッシュモードデコーダ２からのオート
リフレッシュフラグ信号ＲＥＦ及び外部から入力される
オートリフレッシュ命令に基づいてアドレス制御信号を
出力することにより、メモリセルに接続されるワードラ
インのアドレスが順次増加されて、４０９６本のワード
ラインに接続するメモリセルのオートリフレッシュ動作
が行われる。
後、全てのワードラインに接続されたメモリセルをリフ
レッシュするため、メモリチップ外部の、例えば、図示
しないメモリ駆動制御回路により発生された、図１３
（Ｃ）〜（Ｆ）に示したようなチップセレクト信号の反
転信号ＣＳＢ，ローアドレスストローブ信号の反転信号
ＲＡＳＢ，コラムアドレスストローブ信号の反転信号Ｃ
ＡＳＢ及びライトイネーブル信号ＷＥに基づいてオート
リフレッシュ動作が行われる。例えば、オートリフレッ
シュ動作の対象となるワードライン数が４０９６本であ
る場合には、外部のメモリ駆動制御回路からオートリフ
レッシュカウンタ４に対してオートリフレッシュ命令が
４０９６回入力される。オートリフレッシュカウンタ４
は、オートリフレッシュモードデコーダ２からのオート
リフレッシュフラグ信号ＲＥＦ及び外部から入力される
オートリフレッシュ命令に基づいてアドレス制御信号を
出力することにより、メモリセルに接続されるワードラ
インのアドレスが順次増加されて、４０９６本のワード
ラインに接続するメモリセルのオートリフレッシュ動作
が行われる。
【０００９】尚、図１３の斜線部分は、信号の論理レベ
ルが考慮されない部分、いわゆるドントケア（Don't ca
re）部分を示す。
ルが考慮されない部分、いわゆるドントケア（Don't ca
re）部分を示す。
【００１０】
【発明が解決しようとする課題】然るに、このように構
成された従来のリフレッシュ制御回路では、４０９６回
のオートリフレッシュ動作を行うために、オートリフレ
ッシュモードデコーダ２において、外部からの各制御信
号、即ち、チップセレクト信号の反転信号ＣＳＢ，ロー
アドレスストローブ信号の反転信号ＲＡＳＢ，コラムア
ドレスストローブ信号の反転信号ＣＡＳＢ及びライトイ
ネーブル信号ＷＥを４０９６回解析するため、電力の消
耗が甚だしいという不都合な点があった。
成された従来のリフレッシュ制御回路では、４０９６回
のオートリフレッシュ動作を行うために、オートリフレ
ッシュモードデコーダ２において、外部からの各制御信
号、即ち、チップセレクト信号の反転信号ＣＳＢ，ロー
アドレスストローブ信号の反転信号ＲＡＳＢ，コラムア
ドレスストローブ信号の反転信号ＣＡＳＢ及びライトイ
ネーブル信号ＷＥを４０９６回解析するため、電力の消
耗が甚だしいという不都合な点があった。
【００１１】本発明の目的は、オートリフレッシュ動作
を自動に行い、消耗電力を節減し得るリフレッシュ制御
回路を提供しようとするものである。
を自動に行い、消耗電力を節減し得るリフレッシュ制御
回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る請求項１に記載のリフレッシュ制
御回路は、外部から入力するローアドレス信号を整形す
るローアドレス入力バッファーと、外部から入力する各
制御信号により、オートリフレッシュ動作時のワードラ
インのアドレスを順次増加するためのオートリフレッシ
ュフラグ信号を生成するオートリフレッシュモードデコ
ーダと、外部から入力する各制御信号により、セルフリ
フレッシュ動作時のワードラインのアドレスを制御する
ためのセルフリフレッシュフラグ信号を生成するセルフ
リフレッシュモードデコーダと、前記オートリフレッシ
ュモードデコーダからのオートリフレッシュフラグ信号
に基づいて、オートリフレッシュモード時に全てのメモ
リセルに接続するワードラインを順次活性化するための
アドレス制御信号を発生するオートリフレッシュカウン
タと、前記セルフリフレッシュモードデコーダからのセ
ルフリフレッシュフラグ信号に基づいて、セルフリフレ
ッシュモード時にセルフリフレッシュ対象のメモリセル
に接続するワードラインを活性化するためのアドレス制
御信号を発生するセルフリフレッシュカウンタと、前記
ローアドレス入力バッファーからの外部ローアドレス信
号を、前記オートリフレッシュカウンタ又はセルフリフ
レッシュカウンタからの各アドレス制御信号に基づいて
デコーディングして出力し、ワードラインを活性化させ
るローデコーダと、を備えたリフレッシュ制御回路にお
いて、コラムアドレスストローブ信号の待機時間を設定
するための待機時間設定信号を複数出力するコラムアド
レスストローブ信号待機時間設定回路と、前記コラムア
ドレスストローブ信号待機時間設定回路からの待機時間
設定信号に応じて、前記オートリフレッシュモードデコ
ーダのオートリフレッシュフラグ信号とセルフリフレッ
シュモードデコーダのセルフリフレッシュフラグ信号と
により、セルフオートリフレッシュモードを設定するた
めのセルフオートリフレッシュモードフラグ信号を生成
して前記オートリフレッシュカウンタに出力するリフレ
ッシュモード設定回路と、を含んで構成されている。
るため、本発明に係る請求項１に記載のリフレッシュ制
御回路は、外部から入力するローアドレス信号を整形す
るローアドレス入力バッファーと、外部から入力する各
制御信号により、オートリフレッシュ動作時のワードラ
インのアドレスを順次増加するためのオートリフレッシ
ュフラグ信号を生成するオートリフレッシュモードデコ
ーダと、外部から入力する各制御信号により、セルフリ
フレッシュ動作時のワードラインのアドレスを制御する
ためのセルフリフレッシュフラグ信号を生成するセルフ
リフレッシュモードデコーダと、前記オートリフレッシ
ュモードデコーダからのオートリフレッシュフラグ信号
に基づいて、オートリフレッシュモード時に全てのメモ
リセルに接続するワードラインを順次活性化するための
アドレス制御信号を発生するオートリフレッシュカウン
タと、前記セルフリフレッシュモードデコーダからのセ
ルフリフレッシュフラグ信号に基づいて、セルフリフレ
ッシュモード時にセルフリフレッシュ対象のメモリセル
に接続するワードラインを活性化するためのアドレス制
御信号を発生するセルフリフレッシュカウンタと、前記
ローアドレス入力バッファーからの外部ローアドレス信
号を、前記オートリフレッシュカウンタ又はセルフリフ
レッシュカウンタからの各アドレス制御信号に基づいて
デコーディングして出力し、ワードラインを活性化させ
るローデコーダと、を備えたリフレッシュ制御回路にお
いて、コラムアドレスストローブ信号の待機時間を設定
するための待機時間設定信号を複数出力するコラムアド
レスストローブ信号待機時間設定回路と、前記コラムア
ドレスストローブ信号待機時間設定回路からの待機時間
設定信号に応じて、前記オートリフレッシュモードデコ
ーダのオートリフレッシュフラグ信号とセルフリフレッ
シュモードデコーダのセルフリフレッシュフラグ信号と
により、セルフオートリフレッシュモードを設定するた
めのセルフオートリフレッシュモードフラグ信号を生成
して前記オートリフレッシュカウンタに出力するリフレ
ッシュモード設定回路と、を含んで構成されている。
【００１３】請求項２に記載の発明では、前記リフレッ
シュモード設定回路は、前記セルフリフレッシュモード
デコーダのセルフリフレッシュフラグ信号及び外部制御
クロック信号によりオートリフレッシュモードを感知す
る信号を出力するセルフオートリフレッシュモードデコ
ーダと、該セルフオートリフレッシュモードデコーダの
出力及び前記コラムアドレスストローブ信号待機時間設
定回路からの待機時間設定信号により、前記オートリフ
レッシュ動作の周期を感知して出力するオートリフレッ
シュ周期感知回路と、該オートリフレッシュ周期感知回
路の出力と前記オートリフレッシュモードデコーダのオ
ートリフレッシュモードフラグ信号とを否定論理和する
ＮＯＲゲートと、該ＮＯＲゲートの出力を反転するイン
バータと、から構成される。
シュモード設定回路は、前記セルフリフレッシュモード
デコーダのセルフリフレッシュフラグ信号及び外部制御
クロック信号によりオートリフレッシュモードを感知す
る信号を出力するセルフオートリフレッシュモードデコ
ーダと、該セルフオートリフレッシュモードデコーダの
出力及び前記コラムアドレスストローブ信号待機時間設
定回路からの待機時間設定信号により、前記オートリフ
レッシュ動作の周期を感知して出力するオートリフレッ
シュ周期感知回路と、該オートリフレッシュ周期感知回
路の出力と前記オートリフレッシュモードデコーダのオ
ートリフレッシュモードフラグ信号とを否定論理和する
ＮＯＲゲートと、該ＮＯＲゲートの出力を反転するイン
バータと、から構成される。
【００１４】請求項３に記載の発明では、前記セルフオ
ートリフレッシュモードデコーダは、前記セルフリフレ
ッシュモードデコーダのセルフリフレッシュフラグ信号
を反転する第１インバータと、該第１インバータの出力
を遅延する第１遅延器と、該第１遅延器の出力を反転す
る第２インバータと、前記第１，第２インバータの各出
力を否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡ
ＮＤゲートの出力を遅延する第２遅延器と、該第２遅延
器の出力と外部制御クロック信号とを否定論理積する第
２ＮＡＮＤゲートと、前記第２遅延器の出力と外部制御
クロック信号とを否定論理和するＮＯＲゲートと、前記
ＮＯＲゲートの出力を反転する第３インバータと、前記
第２ＮＡＮＤゲートの出力がリセット入力端に入力し、
前記第３インバータの出力がセット入力端にそれぞれ入
力するＲＳフリップフロップと、から構成される。
ートリフレッシュモードデコーダは、前記セルフリフレ
ッシュモードデコーダのセルフリフレッシュフラグ信号
を反転する第１インバータと、該第１インバータの出力
を遅延する第１遅延器と、該第１遅延器の出力を反転す
る第２インバータと、前記第１，第２インバータの各出
力を否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡ
ＮＤゲートの出力を遅延する第２遅延器と、該第２遅延
器の出力と外部制御クロック信号とを否定論理積する第
２ＮＡＮＤゲートと、前記第２遅延器の出力と外部制御
クロック信号とを否定論理和するＮＯＲゲートと、前記
ＮＯＲゲートの出力を反転する第３インバータと、前記
第２ＮＡＮＤゲートの出力がリセット入力端に入力し、
前記第３インバータの出力がセット入力端にそれぞれ入
力するＲＳフリップフロップと、から構成される。
【００１５】請求項４に記載の発明では、前記オートリ
フレッシュ周期感知回路は、前記セルフオートリフレッ
シュモードデコーダの出力及び外部クロック信号を論理
演算して内部クロック信号を生成する入力部と、前記セ
ルフオートリフレッシュモードデコーダの出力及びクリ
ア制御信号を論理演算してクリア信号を出力するクリア
信号発生部と、前記入力部からの内部クロック信号が入
力されて前記クリア信号発生部からのクリア信号により
クリアされるフリップフロップを複数備えたカウンタ部
と、該カウンタ部の各フリップフロップの出力を論理演
算して出力する複数の調整部と、それら調整部の各出力
と前記制御信号待機時間設定回路からの各待機時間設定
信号とにより、前記クリア制御信号を出力する複数のク
リア制御部と、前記制御信号待機時間設定回路からの待
機時間設定信号に基づいて選択された各調整部の出力と
前記セルフオートリフレッシュモードデコーダの出力と
を論理演算して出力する出力部と、から構成される。
フレッシュ周期感知回路は、前記セルフオートリフレッ
シュモードデコーダの出力及び外部クロック信号を論理
演算して内部クロック信号を生成する入力部と、前記セ
ルフオートリフレッシュモードデコーダの出力及びクリ
ア制御信号を論理演算してクリア信号を出力するクリア
信号発生部と、前記入力部からの内部クロック信号が入
力されて前記クリア信号発生部からのクリア信号により
クリアされるフリップフロップを複数備えたカウンタ部
と、該カウンタ部の各フリップフロップの出力を論理演
算して出力する複数の調整部と、それら調整部の各出力
と前記制御信号待機時間設定回路からの各待機時間設定
信号とにより、前記クリア制御信号を出力する複数のク
リア制御部と、前記制御信号待機時間設定回路からの待
機時間設定信号に基づいて選択された各調整部の出力と
前記セルフオートリフレッシュモードデコーダの出力と
を論理演算して出力する出力部と、から構成される。
【００１６】請求項５に記載の発明では、前記入力部
は、前記セルフオートリフレッシュモードデコーダの出
力と外部クロック信号とを否定論理積するＮＡＮＤゲー
トと、該ＮＡＮＤゲートの出力を反転して前記内部クロ
ック信号を出力するインバータと、を備える。
は、前記セルフオートリフレッシュモードデコーダの出
力と外部クロック信号とを否定論理積するＮＡＮＤゲー
トと、該ＮＡＮＤゲートの出力を反転して前記内部クロ
ック信号を出力するインバータと、を備える。
【００１７】請求項６に記載の発明では、前記クリア信
号発生部は、前記セルフオートリフレッシュモードデコ
ーダの出力と前記クリア制御信号とを否定論理積するＮ
ＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して前
記クリア信号を出力するインバータと、を備える。
号発生部は、前記セルフオートリフレッシュモードデコ
ーダの出力と前記クリア制御信号とを否定論理積するＮ
ＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して前
記クリア信号を出力するインバータと、を備える。
【００１８】請求項７に記載の発明では、前記カウンタ
部は、前記入力部からの内部クロック信号により同期さ
れ、前記クリア信号発生部からのクリア信号によりクリ
アされ、前段の出力が後段に入力されるように直列連結
された複数のＤフリップフロップにより構成され、最終
段のＤフリップフロップの反転出力が初段のＤフリップ
フロップの入力としてフィードバックされる。
部は、前記入力部からの内部クロック信号により同期さ
れ、前記クリア信号発生部からのクリア信号によりクリ
アされ、前段の出力が後段に入力されるように直列連結
された複数のＤフリップフロップにより構成され、最終
段のＤフリップフロップの反転出力が初段のＤフリップ
フロップの入力としてフィードバックされる。
【００１９】請求項８に記載の発明では、前記調整部
は、前記カウンタ部の各フリップフロップの出力を否定
論理積する各ＮＡＮＤゲートと、それらＮＡＮＤゲート
の出力を反転する各インバータと、を備え、前記コラム
アドレスストローブ信号待機時間設定信号の数に応じて
設けられる。
は、前記カウンタ部の各フリップフロップの出力を否定
論理積する各ＮＡＮＤゲートと、それらＮＡＮＤゲート
の出力を反転する各インバータと、を備え、前記コラム
アドレスストローブ信号待機時間設定信号の数に応じて
設けられる。
【００２０】請求項９に記載の発明では、前記クリア制
御部は、前記調整部の出力と前記コラムアドレスストロ
ーブ信号待機時間設定回路からの待機時間設定信号とを
否定論理積するＮＡＮＤゲートと、前記外部クロック信
号に同期され、前記ＮＡＮＤゲートの出力を受けて出力
を発生するＤフリップフロップと、前記コラムアドレス
ストローブ信号待機時間設定回路からの待機時間設定信
号を反転させるインバータと、前記インバータからの待
機時間設定信号の反転信号により制御され、前記Ｄフリ
ップフロップの出力に基づいてクリア制御信号を生成す
る出力バッファーと、から構成される。
御部は、前記調整部の出力と前記コラムアドレスストロ
ーブ信号待機時間設定回路からの待機時間設定信号とを
否定論理積するＮＡＮＤゲートと、前記外部クロック信
号に同期され、前記ＮＡＮＤゲートの出力を受けて出力
を発生するＤフリップフロップと、前記コラムアドレス
ストローブ信号待機時間設定回路からの待機時間設定信
号を反転させるインバータと、前記インバータからの待
機時間設定信号の反転信号により制御され、前記Ｄフリ
ップフロップの出力に基づいてクリア制御信号を生成す
る出力バッファーと、から構成される。
【００２１】請求項１０に記載の発明では、前記出力部
は、前記各調整部の出力を前記待機時間設定信号の反転
信号により選択して出力する各バッファーと、それらバ
ッファーの出力と前記セルフオートリフレッシュモード
デコーダの出力とを否定論理積するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転して出力するインバータ
と、から構成される。
は、前記各調整部の出力を前記待機時間設定信号の反転
信号により選択して出力する各バッファーと、それらバ
ッファーの出力と前記セルフオートリフレッシュモード
デコーダの出力とを否定論理積するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転して出力するインバータ
と、から構成される。
【００２２】請求項１１に記載の発明では、前記セルフ
リフレッシュモードデコーダには、前記セルフオートリ
フレッシュモードを開始するためのアドレス制御信号が
入力される。
リフレッシュモードデコーダには、前記セルフオートリ
フレッシュモードを開始するためのアドレス制御信号が
入力される。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。本発明に係るリフレッシュ制御回
路の第１実施形態は、図１に示したように、外部アドレ
ス信号ＥｘＡＤＤが入力するローアドレス入力バッファ
ー１と、外部から入力する各制御信号、即ち、チップセ
レクト信号の反転信号ＣＳＢ，ローアドレスストローブ
信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信
号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを
解析して、オートリフレッシュ動作時のワードラインの
アドレスを順次増加するためのオートリフレッシュフラ
グ信号ＲＥＦを生成するオートリフレッシュモードデコ
ーダ２と、外部から入力する各制御信号により、セルフ
リフレッシュ動作時のワードラインのアドレスを制御す
るためのセルフリフレッシュフラグ信号ＳＲＥＦを生成
するセルフリフレッシュモードデコーダ３と、前記オー
トリフレッシュモードデコーダ２からのオートリフレッ
シュフラグ信号ＲＥＦに基づいて、セルフオートリフレ
ッシュモード時にセルフオートリフレッシュ動作対象と
なる全てのメモリセルに接続するワードラインを順次活
性化するためのアドレス制御信号を発生するオートリフ
レッシュカウンタ４と、前記セルフリフレッシュモード
デコーダ３からのセルフリフレッシュフラグ信号ＳＲＥ
Ｆに基づいて、セルフリフレッシュモード時にセルフリ
フレッシュ動作対象となるメモリセルアレイ７内のメモ
リセルに接続するワードラインを活性化するためのアド
レス制御信号を発生するセルフリフレッシュカウンタ５
と、前記オートリフレッシュカウンタ４又はセルフリフ
レッシュカウンタ５から発生する各アドレス制御信号に
基づいて、前記ローアドレス入力バッファー１からの外
部アドレス信号ＥｘＡＤＤをデコーディングして出力
し、ワードラインを活性化させるローデコーダ６と、複
数のメモリセルを備えるメモリセルアレイ７と、コラム
アドレスストローブ信号ＣＡＳの待機時間（latency）
を設定するための複数の待機時間設定信号ＣＬ１〜ＣＬ
３を出力するコラムアドレスストローブ信号待機時間設
定回路１０と、コラムアドレスストローブ信号待機時間
設定回路１０からの各待機時間設定信号ＣＬ１〜ＣＬ３
に応じて、前記オートリフレッシュモードデコーダ２の
オートリフレッシュフラグ信号ＲＥＦとセルフリフレッ
シュモードデコーダ３のセルフリフレッシュフラグ信号
ＳＲＥＦとにより、セルフオートリフレッシュモードを
設定するためのセルフオートリフレッシュモードフラグ
信号ＩＲＦを生成してオートリフレッシュカウンタ４に
出力するリフレッシュモード設定回路２０と、から構成
されている。
面を用いて説明する。本発明に係るリフレッシュ制御回
路の第１実施形態は、図１に示したように、外部アドレ
ス信号ＥｘＡＤＤが入力するローアドレス入力バッファ
ー１と、外部から入力する各制御信号、即ち、チップセ
レクト信号の反転信号ＣＳＢ，ローアドレスストローブ
信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信
号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを
解析して、オートリフレッシュ動作時のワードラインの
アドレスを順次増加するためのオートリフレッシュフラ
グ信号ＲＥＦを生成するオートリフレッシュモードデコ
ーダ２と、外部から入力する各制御信号により、セルフ
リフレッシュ動作時のワードラインのアドレスを制御す
るためのセルフリフレッシュフラグ信号ＳＲＥＦを生成
するセルフリフレッシュモードデコーダ３と、前記オー
トリフレッシュモードデコーダ２からのオートリフレッ
シュフラグ信号ＲＥＦに基づいて、セルフオートリフレ
ッシュモード時にセルフオートリフレッシュ動作対象と
なる全てのメモリセルに接続するワードラインを順次活
性化するためのアドレス制御信号を発生するオートリフ
レッシュカウンタ４と、前記セルフリフレッシュモード
デコーダ３からのセルフリフレッシュフラグ信号ＳＲＥ
Ｆに基づいて、セルフリフレッシュモード時にセルフリ
フレッシュ動作対象となるメモリセルアレイ７内のメモ
リセルに接続するワードラインを活性化するためのアド
レス制御信号を発生するセルフリフレッシュカウンタ５
と、前記オートリフレッシュカウンタ４又はセルフリフ
レッシュカウンタ５から発生する各アドレス制御信号に
基づいて、前記ローアドレス入力バッファー１からの外
部アドレス信号ＥｘＡＤＤをデコーディングして出力
し、ワードラインを活性化させるローデコーダ６と、複
数のメモリセルを備えるメモリセルアレイ７と、コラム
アドレスストローブ信号ＣＡＳの待機時間（latency）
を設定するための複数の待機時間設定信号ＣＬ１〜ＣＬ
３を出力するコラムアドレスストローブ信号待機時間設
定回路１０と、コラムアドレスストローブ信号待機時間
設定回路１０からの各待機時間設定信号ＣＬ１〜ＣＬ３
に応じて、前記オートリフレッシュモードデコーダ２の
オートリフレッシュフラグ信号ＲＥＦとセルフリフレッ
シュモードデコーダ３のセルフリフレッシュフラグ信号
ＳＲＥＦとにより、セルフオートリフレッシュモードを
設定するためのセルフオートリフレッシュモードフラグ
信号ＩＲＦを生成してオートリフレッシュカウンタ４に
出力するリフレッシュモード設定回路２０と、から構成
されている。
【００２４】前記リフレッシュモード設定回路２０は、
図２に示したように、前記セルフリフレッシュモードデ
コーダ３のセルフリフレッシュフラグ信号ＳＲＥＦ及び
外部制御クロック信号ＣＫＥによりオートリフレッシュ
モードを感知するセルフオートリフレッシュモード信号
ＳＡＲＥＦを出力するセルフオートリフレッシュモード
デコーダ２０−１と、該セルフオートリフレッシュモー
ドデコーダ２０−１のセルフオートリフレッシュモード
信号ＳＡＲＥＦ及びコラムアドレスストローブ信号待機
時間設定回路１０の待機時間設定信号ＣＬ１〜ＣＬ３に
より、オートリフレッシュ動作の周期ｔＲＣを感知して
信号ＡＣＴＲＣを出力するオートリフレッシュ周期感知
回路２０−２と、該オートリフレッシュ周期感知回路２
０−２の出力信号ＡＣＴＲＣとオートリフレッシュモー
ドデコーダ２のオートリフレッシュフラグ信号ＲＥＦと
を否定論理和するＮＯＲゲートＮＯＲ６１と、該ＮＯＲ
ゲートＮＯＲ６１の出力を反転してセルフオートリフレ
ッシュモードフラグ信号ＩＲＦを出力するインバータＩ
ＮＶ６１と、から構成されている。
図２に示したように、前記セルフリフレッシュモードデ
コーダ３のセルフリフレッシュフラグ信号ＳＲＥＦ及び
外部制御クロック信号ＣＫＥによりオートリフレッシュ
モードを感知するセルフオートリフレッシュモード信号
ＳＡＲＥＦを出力するセルフオートリフレッシュモード
デコーダ２０−１と、該セルフオートリフレッシュモー
ドデコーダ２０−１のセルフオートリフレッシュモード
信号ＳＡＲＥＦ及びコラムアドレスストローブ信号待機
時間設定回路１０の待機時間設定信号ＣＬ１〜ＣＬ３に
より、オートリフレッシュ動作の周期ｔＲＣを感知して
信号ＡＣＴＲＣを出力するオートリフレッシュ周期感知
回路２０−２と、該オートリフレッシュ周期感知回路２
０−２の出力信号ＡＣＴＲＣとオートリフレッシュモー
ドデコーダ２のオートリフレッシュフラグ信号ＲＥＦと
を否定論理和するＮＯＲゲートＮＯＲ６１と、該ＮＯＲ
ゲートＮＯＲ６１の出力を反転してセルフオートリフレ
ッシュモードフラグ信号ＩＲＦを出力するインバータＩ
ＮＶ６１と、から構成されている。
【００２５】前記セルフオートリフレッシュモードデコ
ーダ２０−１は、図３に示したように、セルフリフレッ
シュモードデコーダ３のセルフリフレッシュフラグ信号
ＳＲＥＦを反転する第１インバータとしてのインバータ
ＩＮＶ７１と、該インバータＩＮＶ７１の出力を遅延す
る第１遅延器としての遅延器ＤＥ７１と、該遅延器ＤＥ
７１の出力を反転する第２インバータとしてのインバー
タＩＮＶ７２と、インバータＩＮＶ７１，ＩＮＶ７２の
各出力を否定論理積する第１ＮＡＮＤゲートとしてのＮ
ＡＮＤゲートＮＤ７１と、該ＮＡＮＤゲートＮＤ７１の
出力ＳＡを遅延する第２遅延器としての遅延器ＤＥ７２
と、遅延器７２の出力ＳＡＲ３と外部制御クロック信号
ＣＫＥとを否定論理積する第２ＮＡＮＤゲートとしての
ＮＡＮＤゲートＮＤ７２と、遅延器ＤＥ７２の出力ＳＡ
Ｒ３と外部制御クロック信号ＣＫＥとを否定論理和する
ＮＯＲゲートＮＯＲ７１と、該ＮＯＲゲートＮＯＲ７１
の出力を反転する第３インバータとしてのインバータＩ
ＮＶ７３と、前記ＮＡＮＤゲートＮＤ７２の出力ＥＲＢ
がリセット入力端に入力し、前記インバータＩＮＶ７３
の出力ＥＳＢがセット入力端にそれぞれ印加し、セルフ
オートリフレッシュモード信号ＳＡＲＥＦを出力するＲ
ＳフリップフロップＲＳＦＦ７１と、から構成されてい
る。
ーダ２０−１は、図３に示したように、セルフリフレッ
シュモードデコーダ３のセルフリフレッシュフラグ信号
ＳＲＥＦを反転する第１インバータとしてのインバータ
ＩＮＶ７１と、該インバータＩＮＶ７１の出力を遅延す
る第１遅延器としての遅延器ＤＥ７１と、該遅延器ＤＥ
７１の出力を反転する第２インバータとしてのインバー
タＩＮＶ７２と、インバータＩＮＶ７１，ＩＮＶ７２の
各出力を否定論理積する第１ＮＡＮＤゲートとしてのＮ
ＡＮＤゲートＮＤ７１と、該ＮＡＮＤゲートＮＤ７１の
出力ＳＡを遅延する第２遅延器としての遅延器ＤＥ７２
と、遅延器７２の出力ＳＡＲ３と外部制御クロック信号
ＣＫＥとを否定論理積する第２ＮＡＮＤゲートとしての
ＮＡＮＤゲートＮＤ７２と、遅延器ＤＥ７２の出力ＳＡ
Ｒ３と外部制御クロック信号ＣＫＥとを否定論理和する
ＮＯＲゲートＮＯＲ７１と、該ＮＯＲゲートＮＯＲ７１
の出力を反転する第３インバータとしてのインバータＩ
ＮＶ７３と、前記ＮＡＮＤゲートＮＤ７２の出力ＥＲＢ
がリセット入力端に入力し、前記インバータＩＮＶ７３
の出力ＥＳＢがセット入力端にそれぞれ印加し、セルフ
オートリフレッシュモード信号ＳＡＲＥＦを出力するＲ
ＳフリップフロップＲＳＦＦ７１と、から構成されてい
る。
【００２６】また、前記オートリフレッシュ周期感知回
路２０−２は、図４に示したように、前記セルフオート
リフレッシュモードデコーダ２０−１のセルフオートリ
フレッシュモード信号ＳＡＲＥＦと外部クロック信号Ｃ
ＬＫとを否定論理積するＮＡＮＤゲートＮＤ８１と、該
ＮＡＮＤゲートＮＤ８１の出力を反転して内部クロック
信号ＩＣＫ２を出力するインバータＩＮＶ８１と、を備
えた入力部ＩＮと、前記セルフオートリフレッシュモー
ドデコーダ２０−１のセルフオートリフレッシュモード
信号ＳＡＲＥＦとクリア制御信号ＣＲとを否定論理積す
るＮＡＮＤゲートＮＤ８２と、ＮＡＮＤゲートＮＤ８２
の出力を反転してクリア信号ＣＬＲを出力するインバー
タＩＮＶ８２と、を備えたクリア信号発生部ＣＬと、前
記入力部ＩＮからの内部クロック信号ＩＣＫ２により同
期され、前記クリア信号発生部ＣＬからのクリア信号Ｃ
ＬＲによりクリアされ、前段の出力が後段に入力される
ように直列連結された各ＤフリップフロップＤＦＦ８１
〜ＤＦＦ８５を備え、最終段のＤフリップフロップＤＦ
Ｆ８５の反転出力Ｑ４Ｂが初段のＤフリップフロップＤ
ＦＦ８１のデータ入力端Ｄの入力としてフィードバック
されるカウンタ部ＣＴと、該カウンタ部ＣＴの各Ｄフリ
ップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ０〜Ｑ４
及びそれらの反転出力Ｑ０Ｂ〜Ｑ４Ｂを論理演算して出
力する各調整部ＳＵＭ１〜ＳＵＭ３と、それら調整部Ｓ
ＵＭ１〜ＳＵＭ３の各出力ＴＲＣ１〜ＴＲＣ３とコラム
アドレスストローブ信号待機時間設定回路１０からの各
待機時間設定信号ＣＬ１〜ＣＬ３とにより、クリア制御
信号ＣＲを出力する各クリア制御部ＣＲＣ１〜ＣＲＣ３
と、前記待機時間設定信号ＣＬ１〜ＣＬ３の反転信号に
より、前記各調整部ＳＵＭ１〜ＳＵＭ３の出力ＴＲＣ１
〜ＴＲＣ３を選択して出力する各バッファーＢＵＦ８１
〜ＢＵＦ８３と、それらバッファーＢＵＦ８１〜ＢＵＦ
８３の出力と前記セルフオートリフレッシュモードデコ
ーダ２０−１のセルフオートリフレッシュモード信号Ｓ
ＡＲＥＦとを否定論理積するＮＡＮＤゲートＮＤ８６
と、該ＮＡＮＤゲートＮＤ８６の出力を反転して信号Ａ
ＣＴＲＣを出力するインバータＩＮＶ８６と、を備えた
出力部ＯＵＴと、から構成されている。
路２０−２は、図４に示したように、前記セルフオート
リフレッシュモードデコーダ２０−１のセルフオートリ
フレッシュモード信号ＳＡＲＥＦと外部クロック信号Ｃ
ＬＫとを否定論理積するＮＡＮＤゲートＮＤ８１と、該
ＮＡＮＤゲートＮＤ８１の出力を反転して内部クロック
信号ＩＣＫ２を出力するインバータＩＮＶ８１と、を備
えた入力部ＩＮと、前記セルフオートリフレッシュモー
ドデコーダ２０−１のセルフオートリフレッシュモード
信号ＳＡＲＥＦとクリア制御信号ＣＲとを否定論理積す
るＮＡＮＤゲートＮＤ８２と、ＮＡＮＤゲートＮＤ８２
の出力を反転してクリア信号ＣＬＲを出力するインバー
タＩＮＶ８２と、を備えたクリア信号発生部ＣＬと、前
記入力部ＩＮからの内部クロック信号ＩＣＫ２により同
期され、前記クリア信号発生部ＣＬからのクリア信号Ｃ
ＬＲによりクリアされ、前段の出力が後段に入力される
ように直列連結された各ＤフリップフロップＤＦＦ８１
〜ＤＦＦ８５を備え、最終段のＤフリップフロップＤＦ
Ｆ８５の反転出力Ｑ４Ｂが初段のＤフリップフロップＤ
ＦＦ８１のデータ入力端Ｄの入力としてフィードバック
されるカウンタ部ＣＴと、該カウンタ部ＣＴの各Ｄフリ
ップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ０〜Ｑ４
及びそれらの反転出力Ｑ０Ｂ〜Ｑ４Ｂを論理演算して出
力する各調整部ＳＵＭ１〜ＳＵＭ３と、それら調整部Ｓ
ＵＭ１〜ＳＵＭ３の各出力ＴＲＣ１〜ＴＲＣ３とコラム
アドレスストローブ信号待機時間設定回路１０からの各
待機時間設定信号ＣＬ１〜ＣＬ３とにより、クリア制御
信号ＣＲを出力する各クリア制御部ＣＲＣ１〜ＣＲＣ３
と、前記待機時間設定信号ＣＬ１〜ＣＬ３の反転信号に
より、前記各調整部ＳＵＭ１〜ＳＵＭ３の出力ＴＲＣ１
〜ＴＲＣ３を選択して出力する各バッファーＢＵＦ８１
〜ＢＵＦ８３と、それらバッファーＢＵＦ８１〜ＢＵＦ
８３の出力と前記セルフオートリフレッシュモードデコ
ーダ２０−１のセルフオートリフレッシュモード信号Ｓ
ＡＲＥＦとを否定論理積するＮＡＮＤゲートＮＤ８６
と、該ＮＡＮＤゲートＮＤ８６の出力を反転して信号Ａ
ＣＴＲＣを出力するインバータＩＮＶ８６と、を備えた
出力部ＯＵＴと、から構成されている。
【００２７】前記調整部ＳＵＭ１は、前記カウンタ部Ｃ
Ｔの各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５の出
力Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４を否定論理積するＮＡ
ＮＤゲートＮＤ８３と、該ＮＡＮＤゲートＮＤ８３の出
力を反転するインバータＩＮＶ８３と、を備える。他の
各調整部ＳＵＭ２，ＳＵＭ３も調整部ＳＵＭ１と同様に
構成されているが、調整部ＳＵＭ２のＮＡＮＤゲートＮ
Ｄ８４には、各フリップフロップＤＦＦ８１〜ＤＦＦ８
５の反転出力Ｑ０Ｂ及び出力Ｑ１，Ｑ２，Ｑ３，Ｑ４が
入力され、調整部ＳＵＭ３のＮＡＮＤゲートＮＤ８５に
は、各フリップフロップＤＦＦ８１〜ＤＦＦ８５の出力
Ｑ４及び反転出力Ｑ０Ｂ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂが入
力される。
Ｔの各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５の出
力Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４を否定論理積するＮＡ
ＮＤゲートＮＤ８３と、該ＮＡＮＤゲートＮＤ８３の出
力を反転するインバータＩＮＶ８３と、を備える。他の
各調整部ＳＵＭ２，ＳＵＭ３も調整部ＳＵＭ１と同様に
構成されているが、調整部ＳＵＭ２のＮＡＮＤゲートＮ
Ｄ８４には、各フリップフロップＤＦＦ８１〜ＤＦＦ８
５の反転出力Ｑ０Ｂ及び出力Ｑ１，Ｑ２，Ｑ３，Ｑ４が
入力され、調整部ＳＵＭ３のＮＡＮＤゲートＮＤ８５に
は、各フリップフロップＤＦＦ８１〜ＤＦＦ８５の出力
Ｑ４及び反転出力Ｑ０Ｂ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂが入
力される。
【００２８】また、前記クリア制御部ＣＲＣ１は、前記
調整部ＳＵＭ１の出力ＴＲＣ１と前記コラムアドレスス
トローブ信号待機時間設定回路１０からの待機時間設定
信号ＣＬ１とを否定論理積するＮＡＮＤゲートＮＤ８７
と、該ＮＡＮＤゲートＮＤ８７の出力が入力して外部ク
ロック信号ＣＬＫにより同期されて出力を発生するＤフ
リップフロップＤＦＦ８６と、コラムアドレスストロー
ブ信号待機時間設定回路１０からの待機時間設定信号Ｃ
Ｌ１を反転させるインバータＩＮＶ８７と、前記インバ
ータＩＮＶ８７からの待機時間設定信号ＣＬ１の反転信
号により制御され、前記ＤフリップフロップＤＦＦ８６
の出力に基づいてクリア制御信号ＣＲを生成する出力バ
ッファーＢＵＦ８４と、を備える。他のクリア制御部Ｃ
ＲＣ２，ＣＲＣ３も、クリア制御部ＣＲＣ１と同様に構
成されている。
調整部ＳＵＭ１の出力ＴＲＣ１と前記コラムアドレスス
トローブ信号待機時間設定回路１０からの待機時間設定
信号ＣＬ１とを否定論理積するＮＡＮＤゲートＮＤ８７
と、該ＮＡＮＤゲートＮＤ８７の出力が入力して外部ク
ロック信号ＣＬＫにより同期されて出力を発生するＤフ
リップフロップＤＦＦ８６と、コラムアドレスストロー
ブ信号待機時間設定回路１０からの待機時間設定信号Ｃ
Ｌ１を反転させるインバータＩＮＶ８７と、前記インバ
ータＩＮＶ８７からの待機時間設定信号ＣＬ１の反転信
号により制御され、前記ＤフリップフロップＤＦＦ８６
の出力に基づいてクリア制御信号ＣＲを生成する出力バ
ッファーＢＵＦ８４と、を備える。他のクリア制御部Ｃ
ＲＣ２，ＣＲＣ３も、クリア制御部ＣＲＣ１と同様に構
成されている。
【００２９】尚、前記リフレッシュモード設定回路２０
及びコラムアドレスストローブ信号待機時間設定回路１
０を除いた他の構成は従来と同様に構成されている。以
下、このように構成された本発明に係るリフレッシュ制
御回路の第１実施形態の動作を、図面を用いて説明す
る。
及びコラムアドレスストローブ信号待機時間設定回路１
０を除いた他の構成は従来と同様に構成されている。以
下、このように構成された本発明に係るリフレッシュ制
御回路の第１実施形態の動作を、図面を用いて説明す
る。
【００３０】メモリセルのリフレッシュ動作では、セル
フリフレッシュ動作を行った後、オートリフレッシュ動
作を行う。従って、セルフリフレッシュ動作の終了後で
あってオートリフレッシュ動作の開始前に、外部制御ク
ロック信号ＣＫＥがハイレベルからローレベルに遷移す
ると、メモリセルアレイ７内の全メモリセルをオートリ
フレッシュ動作させるために、例えば、４Ｋｂｙｔｅｓ
のメモリチップの場合は４０９６回をオートリフレッシ
ュ周期ｔＲＣのリフレッシュサイクル数としてオートリ
フレッシュ動作が行われる。
フリフレッシュ動作を行った後、オートリフレッシュ動
作を行う。従って、セルフリフレッシュ動作の終了後で
あってオートリフレッシュ動作の開始前に、外部制御ク
ロック信号ＣＫＥがハイレベルからローレベルに遷移す
ると、メモリセルアレイ７内の全メモリセルをオートリ
フレッシュ動作させるために、例えば、４Ｋｂｙｔｅｓ
のメモリチップの場合は４０９６回をオートリフレッシ
ュ周期ｔＲＣのリフレッシュサイクル数としてオートリ
フレッシュ動作が行われる。
【００３１】本第１実施形態においては、図６（Ｂ）に
示したように、外部のメモリ駆動制御回路（図示せず）
から出力される外部制御クロック信号ＣＫＥがハイレベ
ルからローレベルに遷移されるとセルフリフレッシュ動
作が開始され、該ローレベルの外部制御クロック信号Ｃ
ＫＥが再びハイレベルに遷移されるとセルフリフレッシ
ュ動作が終了される。
示したように、外部のメモリ駆動制御回路（図示せず）
から出力される外部制御クロック信号ＣＫＥがハイレベ
ルからローレベルに遷移されるとセルフリフレッシュ動
作が開始され、該ローレベルの外部制御クロック信号Ｃ
ＫＥが再びハイレベルに遷移されるとセルフリフレッシ
ュ動作が終了される。
【００３２】この後、再び外部クロック制御信号ＣＫＥ
がローレベルに遷移されて、リフレッシュモード設定回
路２０内でセルフオートリフレッシュモード信号ＳＡＲ
ＥＦがハイレベルになると、セルフオートリフレッシュ
モードが開始されて自動的なオートリフレッシュ動作で
あるセルフオートリフレッシュ動作が行われる。この
後、外部制御クロック信号ＣＫＥがローレベルからハイ
レベルに遷移されると、セルフオートリフレッシュモー
ドが終了して、セルフオートリフレッシュ動作が終了す
る。
がローレベルに遷移されて、リフレッシュモード設定回
路２０内でセルフオートリフレッシュモード信号ＳＡＲ
ＥＦがハイレベルになると、セルフオートリフレッシュ
モードが開始されて自動的なオートリフレッシュ動作で
あるセルフオートリフレッシュ動作が行われる。この
後、外部制御クロック信号ＣＫＥがローレベルからハイ
レベルに遷移されると、セルフオートリフレッシュモー
ドが終了して、セルフオートリフレッシュ動作が終了す
る。
【００３３】ここで、セルフオートリフレッシュモード
の開始から終了までの時間は、通常のオートリフレッシ
ュ周期ｔＲＣがリフレッシュサイクル数だけ継続した時
間である。
の開始から終了までの時間は、通常のオートリフレッシ
ュ周期ｔＲＣがリフレッシュサイクル数だけ継続した時
間である。
【００３４】具体的には、図６（Ｃ）〜図６（Ｆ）に示
すように、チップセレクト信号ＣＳ，ローアドレススト
ローブ信号ＲＡＳ及びコラムアドレスストローブ信号Ｃ
ＡＳがローレベルで、ライトイネーブル信号ＷＥがハイ
レベルのとき、図６（Ｂ）に示す外部制御クロック信号
ＣＫＥがハイレベルからローレベルに遷移されると、図
３のセルフオートリフレッシュモードデコーダ２０−１
から出力されるセルフオートリフレッシュモード信号Ｓ
ＡＲＥＦが図７（Ｌ）に示すようにハイレベルとなり、
図４のオートリフレッシュ周期感知回路２０−２に出力
される。図４のオートリフレッシュ周期感知回路２０−
２では、セルフオートリフレッシュモード信号ＳＡＲＥ
Ｆと外部クロック信号ＣＬＫとが論理演算されて内部ク
ロック信号ＩＣＫ２が生成され、該内部クロック信号Ｉ
ＣＫ２が主クロック信号として使用されて、図７（Ｍ）
に示すように出力ＡＣＴＲＣがハイレベルとなる。これ
により、リフレッシュモード設定回路２０ではセルフオ
ートリフレッシュモードフラグ信号ＩＲＦが生成され、
セルフオートリフレッシュ動作が行われる。
すように、チップセレクト信号ＣＳ，ローアドレススト
ローブ信号ＲＡＳ及びコラムアドレスストローブ信号Ｃ
ＡＳがローレベルで、ライトイネーブル信号ＷＥがハイ
レベルのとき、図６（Ｂ）に示す外部制御クロック信号
ＣＫＥがハイレベルからローレベルに遷移されると、図
３のセルフオートリフレッシュモードデコーダ２０−１
から出力されるセルフオートリフレッシュモード信号Ｓ
ＡＲＥＦが図７（Ｌ）に示すようにハイレベルとなり、
図４のオートリフレッシュ周期感知回路２０−２に出力
される。図４のオートリフレッシュ周期感知回路２０−
２では、セルフオートリフレッシュモード信号ＳＡＲＥ
Ｆと外部クロック信号ＣＬＫとが論理演算されて内部ク
ロック信号ＩＣＫ２が生成され、該内部クロック信号Ｉ
ＣＫ２が主クロック信号として使用されて、図７（Ｍ）
に示すように出力ＡＣＴＲＣがハイレベルとなる。これ
により、リフレッシュモード設定回路２０ではセルフオ
ートリフレッシュモードフラグ信号ＩＲＦが生成され、
セルフオートリフレッシュ動作が行われる。
【００３５】次いで、チップセレクト信号ＣＳがローレ
ベルで、ローアドレスストローブ信号ＲＡＳ，コラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥがハイレベルのとき、又は、チップセレクト信号Ｃ
Ｓがハイレベルで、ローアドレスストローブ信号ＲＡ
Ｓ，コラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥがローレベルのとき、外部制御クロッ
ク信号ＣＫＥがローレベルからハイレベルに遷移される
と、図７（Ｌ）に示すセルフオートリフレッシュモード
信号ＳＡＲＥＦがローレベルになるため、オートリフレ
ッシュ周期感知回路２０−２のカウント数がクリアさ
れ、図７（Ｍ）に示すオートリフレッシュ周期感知回路
２０−２の出力ＡＣＴＲＣがローレベルになって、セル
フオートリフレッシュモードが終了される。
ベルで、ローアドレスストローブ信号ＲＡＳ，コラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥがハイレベルのとき、又は、チップセレクト信号Ｃ
Ｓがハイレベルで、ローアドレスストローブ信号ＲＡ
Ｓ，コラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥがローレベルのとき、外部制御クロッ
ク信号ＣＫＥがローレベルからハイレベルに遷移される
と、図７（Ｌ）に示すセルフオートリフレッシュモード
信号ＳＡＲＥＦがローレベルになるため、オートリフレ
ッシュ周期感知回路２０−２のカウント数がクリアさ
れ、図７（Ｍ）に示すオートリフレッシュ周期感知回路
２０−２の出力ＡＣＴＲＣがローレベルになって、セル
フオートリフレッシュモードが終了される。
【００３６】この場合、オートリフレッシュ周期感知回
路２０−２では、コラムアドレスストローブ信号ＣＡＳ
の待機時間に応じてオートリフレッシュ周期ｔＲＣのカ
ウント数が変換されるように、待機時間設定信号ＣＬ１
〜ＣＬ３が所定の論理レベルで入力される。具体的に
は、図５（Ｃ）に示したように、第３待機時間設定信号
ＣＬ３のみがハイレベルで入力すると９クロックを感知
し、図５（Ｂ）に示したように、第２待機時間設定信号
ＣＬ２のみがハイレベルで入力すると６クロックを感知
し、図５（Ａ）に示したように、第１待機時間設定信号
ＣＬ１のみがハイレベルで入力すると３クロックを感知
して、信号ＡＣＴＲＣが発生される。
路２０−２では、コラムアドレスストローブ信号ＣＡＳ
の待機時間に応じてオートリフレッシュ周期ｔＲＣのカ
ウント数が変換されるように、待機時間設定信号ＣＬ１
〜ＣＬ３が所定の論理レベルで入力される。具体的に
は、図５（Ｃ）に示したように、第３待機時間設定信号
ＣＬ３のみがハイレベルで入力すると９クロックを感知
し、図５（Ｂ）に示したように、第２待機時間設定信号
ＣＬ２のみがハイレベルで入力すると６クロックを感知
し、図５（Ａ）に示したように、第１待機時間設定信号
ＣＬ１のみがハイレベルで入力すると３クロックを感知
して、信号ＡＣＴＲＣが発生される。
【００３７】また、本発明に係るリフレッシュ制御回路
の第２実施形態として、図８に示したように、セルフリ
フレッシュモードデコーダ３′のＮＯＲゲートＮＯＲ１
３３に、図９（Ｇ）に示すような、セルフオートリフレ
ッシュモードを開始するためのアドレス制御信号Ａ１０
の反転信号Ａ１０Ｂが追加して入力されるようにし、そ
の他の構成は第１実施形態と同様にすることもできる。
の第２実施形態として、図８に示したように、セルフリ
フレッシュモードデコーダ３′のＮＯＲゲートＮＯＲ１
３３に、図９（Ｇ）に示すような、セルフオートリフレ
ッシュモードを開始するためのアドレス制御信号Ａ１０
の反転信号Ａ１０Ｂが追加して入力されるようにし、そ
の他の構成は第１実施形態と同様にすることもできる。
【００３８】このように構成された第２実施形態におい
ては、図８に示すセルフリフレッシュ開始回路ＥＮ´に
入力される制御クロック信号ＣＫＥがハイレベルからロ
ーレベルに遷移すると、信号ＳＡＲ２がハイレベルにな
る。従って、セルフオートリフレッシュモード信号ＳＡ
ＲＥＦがハイレベルになってオートリフレッシュモード
が開始される。これにより、セルフオートリフレッシュ
動作が終了すると、セルフオートリフレッシュモードに
よるセルフオートリフレッシュ動作が行われる。
ては、図８に示すセルフリフレッシュ開始回路ＥＮ´に
入力される制御クロック信号ＣＫＥがハイレベルからロ
ーレベルに遷移すると、信号ＳＡＲ２がハイレベルにな
る。従って、セルフオートリフレッシュモード信号ＳＡ
ＲＥＦがハイレベルになってオートリフレッシュモード
が開始される。これにより、セルフオートリフレッシュ
動作が終了すると、セルフオートリフレッシュモードに
よるセルフオートリフレッシュ動作が行われる。
【００３９】また、上述した本第１実施形態における各
信号の論理レベル状態と同様の場合に、セルフオートリ
フレッシュモードが終了される。尚、図６及び図９の斜
線部分は、信号の論理レベルが考慮されない部分、いわ
ゆるドントケア（Don't care）部分を示す。
信号の論理レベル状態と同様の場合に、セルフオートリ
フレッシュモードが終了される。尚、図６及び図９の斜
線部分は、信号の論理レベルが考慮されない部分、いわ
ゆるドントケア（Don't care）部分を示す。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
セルフリフレッシュ動作を行った後、外部からの各制御
信号を解析ぜすに、セルフオートリフレッシュ動作を行
うので、消耗電力を節減し得る効果がある。
セルフリフレッシュ動作を行った後、外部からの各制御
信号を解析ぜすに、セルフオートリフレッシュ動作を行
うので、消耗電力を節減し得る効果がある。
【００４１】また、セルフオートリフレッシュ動作を行
うための周期を任意に設定して、セルフオートリフレッ
シュ動作を行い得るという効果がある。
うための周期を任意に設定して、セルフオートリフレッ
シュ動作を行い得るという効果がある。
【図１】本発明に係るリフレッシュ制御回路の第１実施
形態のブロック図である。
形態のブロック図である。
【図２】図１のリフレッシュモード設定回路の構成図で
ある。
ある。
【図３】図２のセルフオートリフレッシュモードデコー
ダの構成図である。
ダの構成図である。
【図４】図２のオートリフレッシュ周期感知回路の構成
図である。
図である。
【図５】図４のオートリフレッシュ周期感知回路の動作
タイミング図である。
タイミング図である。
【図６】図１のリフレッシュ制御回路の動作タイミング
図である。
図である。
【図７】図２のリフレッシュモード設定回路の動作タイ
ミング図である。
ミング図である。
【図８】本発明に係るリフレッシュ制御回路の第２実施
形態のセルフリフレッシュモードデコーダの構成図であ
る。
形態のセルフリフレッシュモードデコーダの構成図であ
る。
【図９】図７の第２実施形態の動作タイミング図であ
る。
る。
【図１０】従来のリフレッシュ制御回路のブロック図で
ある。
ある。
【図１１】図９のオートリフレッシュモードデコーダの
構成図である。
構成図である。
【図１２】図９のセルフリフレッシュモードデコーダの
構成図である。
構成図である。
【図１３】従来のリフレッシュ制御回路の動作タイミン
グ図である。
グ図である。
１ ローアドレス入力バッファー ２ オートリフレッシュモードデコーダ ３，３′ セルフリフレッシュモードデコーダ ４ オートリフレッシュカウンタ ６ ローデコーダ ７ メモリセルアレイ １０ ローアドレスストローブ信号待機時間設定回路 ２０ リフレッシュモード設定回路 ２０−１ セルフオートリフレッシュモードデコーダ ２０−２ オートリフレッシュ周期感知回路 ＮＯＲ６１，ＮＯＲ７１，ＮＯＲ１３１〜ＮＯＲ１３３
ＮＯＲゲート ＩＮＶ６１，ＩＮＶ７１〜ＩＮＶ７３，ＩＮＶ８１〜Ｉ
ＮＶ８９，ＩＮＶ１３１〜ＩＮＶ１３８ インバータ ＮＤ７１，ＮＤ７２，ＮＤ８１〜ＮＤ８９，ＮＤ１３
１，ＮＤ１３２ ＮＡＮＤゲート ＤＥ７１，ＤＥ７２，ＤＥ１３１〜ＤＥ１３３ 遅延
器 ＲＳＦＦ７１，ＲＳＦＦ１３１ ＲＳフリップフロッ
プ ＤＦＦ８１〜ＤＦＦ８５，ＤＦＦ１３１〜ＤＦＦ１３３
Ｄフリップフロップ ＢＵＦ８１〜ＢＵＦ８６ バッファー
ＮＯＲゲート ＩＮＶ６１，ＩＮＶ７１〜ＩＮＶ７３，ＩＮＶ８１〜Ｉ
ＮＶ８９，ＩＮＶ１３１〜ＩＮＶ１３８ インバータ ＮＤ７１，ＮＤ７２，ＮＤ８１〜ＮＤ８９，ＮＤ１３
１，ＮＤ１３２ ＮＡＮＤゲート ＤＥ７１，ＤＥ７２，ＤＥ１３１〜ＤＥ１３３ 遅延
器 ＲＳＦＦ７１，ＲＳＦＦ１３１ ＲＳフリップフロッ
プ ＤＦＦ８１〜ＤＦＦ８５，ＤＦＦ１３１〜ＤＦＦ１３３
Ｄフリップフロップ ＢＵＦ８１〜ＢＵＦ８６ バッファー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジ−ブム キム 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−ク、カキョウン− ドン、22
Claims (11)
- 【請求項１】外部から入力するローアドレス信号を整形
するローアドレス入力バッファーと、 外部から入力する各制御信号により、オートリフレッシ
ュ動作時のワードラインのアドレスを順次増加するため
のオートリフレッシュフラグ信号を生成するオートリフ
レッシュモードデコーダと、 外部から入力する各制御信号により、セルフリフレッシ
ュ動作時のワードラインのアドレスを制御するためのセ
ルフリフレッシュフラグ信号を生成するセルフリフレッ
シュモードデコーダと、 前記オートリフレッシュモードデコーダからのオートリ
フレッシュフラグ信号に基づいて、オートリフレッシュ
モード時に全てのメモリセルに接続するワードラインを
順次活性化するためのアドレス制御信号を発生するオー
トリフレッシュカウンタと、 前記セルフリフレッシュモードデコーダからのセルフリ
フレッシュフラグ信号に基づいて、セルフリフレッシュ
モード時にセルフリフレッシュ対象のメモリセルに接続
するワードラインを活性化するためのアドレス制御信号
を発生するセルフリフレッシュカウンタと、 前記ローアドレス入力バッファーからの外部ローアドレ
ス信号を、前記オートリフレッシュカウンタ又はセルフ
リフレッシュカウンタからの各アドレス制御信号に基づ
いてデコーディングして出力し、ワードラインを活性化
させるローデコーダと、を備えたリフレッシュ制御回路
において、 コラムアドレスストローブ信号の待機時間を設定するた
めの待機時間設定信号を複数出力するコラムアドレスス
トローブ信号待機時間設定回路と、 前記コラムアドレスストローブ信号待機時間設定回路か
らの待機時間設定信号に応じて、前記オートリフレッシ
ュモードデコーダのオートリフレッシュフラグ信号とセ
ルフリフレッシュモードデコーダのセルフリフレッシュ
フラグ信号とにより、セルフオートリフレッシュモード
を設定するためのセルフオートリフレッシュモードフラ
グ信号を生成して前記オートリフレッシュカウンタに出
力するリフレッシュモード設定回路と、を含むことを特
徴とするリフレッシュ制御回路。 - 【請求項２】前記リフレッシュモード設定回路は、 前記セルフリフレッシュモードデコーダのセルフリフレ
ッシュフラグ信号及び外部制御クロック信号によりオー
トリフレッシュモードを感知する信号を出力するセルフ
オートリフレッシュモードデコーダと、 該セルフオートリフレッシュモードデコーダの出力及び
前記コラムアドレスストローブ信号待機時間設定回路か
らの待機時間設定信号により、前記オートリフレッシュ
動作の周期を感知して出力するオートリフレッシュ周期
感知回路と、 該オートリフレッシュ周期感知回路の出力と前記オート
リフレッシュモードデコーダのオートリフレッシュモー
ドフラグ信号とを否定論理和するＮＯＲゲートと、 該ＮＯＲゲートの出力を反転するインバータと、から構
成されたことを特徴とする請求項１記載のリフレッシュ
制御回路。 - 【請求項３】前記セルフオートリフレッシュモードデコ
ーダは、 前記セルフリフレッシュモードデコーダのセルフリフレ
ッシュフラグ信号を反転する第１インバータと、 該第１インバータの出力を遅延する第１遅延器と、 該第１遅延器の出力を反転する第２インバータと、 前記第１，第２インバータの各出力を否定論理積する第
１ＮＡＮＤゲートと、 該第１ＮＡＮＤゲートの出力を遅延する第２遅延器と、 該第２遅延器の出力と外部制御クロック信号とを否定論
理積する第２ＮＡＮＤゲートと、 前記第２遅延器の出力と外部制御クロック信号とを否定
論理和するＮＯＲゲートと、 前記ＮＯＲゲートの出力を反転する第３インバータと、 前記第２ＮＡＮＤゲートの出力がリセット入力端に入力
し、前記第３インバータの出力がセット入力端にそれぞ
れ入力するＲＳフリップフロップと、 から構成されたことを特徴とする請求項２記載のリフレ
ッシュ制御回路。 - 【請求項４】前記オートリフレッシュ周期感知回路は、 前記セルフオートリフレッシュモードデコーダの出力及
び外部クロック信号を論理演算して内部クロック信号を
生成する入力部と、 前記セルフオートリフレッシュモードデコーダの出力及
びクリア制御信号を論理演算してクリア信号を出力する
クリア信号発生部と、 前記入力部からの内部クロック信号が入力されて前記ク
リア信号発生部からのクリア信号によりクリアされるフ
リップフロップを複数備えたカウンタ部と、 該カウンタ部の各フリップフロップの出力を論理演算し
て出力する複数の調整部と、 それら調整部の各出力と前記制御信号待機時間設定回路
からの各待機時間設定信号とにより、前記クリア制御信
号を出力する複数のクリア制御部と、 前記制御信号待機時間設定回路からの待機時間設定信号
に基づいて選択された各調整部の出力と前記セルフオー
トリフレッシュモードデコーダの出力とを論理演算して
出力する出力部と、から構成されたことを特徴とする請
求項２又は請求項３記載のリフレッシュ制御回路。 - 【請求項５】前記入力部は、 前記セルフオートリフレッシュモードデコーダの出力と
外部クロック信号とを否定論理積するＮＡＮＤゲート
と、 該ＮＡＮＤゲートの出力を反転して前記内部クロック信
号を出力するインバータと、を備えたことを特徴とする
請求項４記載のリフレッシュ制御回路。 - 【請求項６】前記クリア信号発生部は、 前記セルフオートリフレッシュモードデコーダの出力と
前記クリア制御信号とを否定論理積するＮＡＮＤゲート
と、 該ＮＡＮＤゲートの出力を反転して前記クリア信号を出
力するインバータと、を備えたことを特徴とする請求項
４又は請求項５記載のリフレッシュ制御回路。 - 【請求項７】前記カウンタ部は、 前記入力部からの内部クロック信号により同期され、前
記クリア信号発生部からのクリア信号によりクリアさ
れ、前段の出力が後段に入力されるように直列連結され
た複数のＤフリップフロップにより構成され、 最終段のＤフリップフロップの反転出力が初段のＤフリ
ップフロップの入力としてフィードバックされることを
特徴とする請求項４〜請求項６のいずれか１つに記載の
リフレッシュ制御回路。 - 【請求項８】前記調整部は、 前記カウンタ部の各フリップフロップの出力を否定論理
積する各ＮＡＮＤゲートと、 それらＮＡＮＤゲートの出力を反転する各インバータ
と、を備え、前記コラムアドレスストローブ信号待機時
間設定信号の数に応じて設けられることを特徴とする請
求項４〜請求項７のいずれか１つに記載のリフレッシュ
制御回路。 - 【請求項９】前記クリア制御部は、 前記調整部の出力と前記コラムアドレスストローブ信号
待機時間設定回路からの待機時間設定信号とを否定論理
積するＮＡＮＤゲートと、 前記外部クロック信号に同期され、前記ＮＡＮＤゲート
の出力を受けて出力を発生するＤフリップフロップと、 前記コラムアドレスストローブ信号待機時間設定回路か
らの待機時間設定信号を反転させるインバータと、 前記インバータからの待機時間設定信号の反転信号によ
り制御され、前記Ｄフリップフロップの出力に基づいて
クリア制御信号を生成する出力バッファーと、から構成
されたことを特徴とする請求項４〜請求項８のいずれか
１つに記載のリフレッシュ制御回路。 - 【請求項１０】前記出力部は、 前記各調整部の出力を前記待機時間設定信号の反転信号
により選択して出力する各バッファーと、 それらバッファーの出力と前記セルフオートリフレッシ
ュモードデコーダの出力とを否定論理積するＮＡＮＤゲ
ートと、 該ＮＡＮＤゲートの出力を反転して出力するインバータ
と、から構成されたことを特徴とする請求項４〜請求項
９のいずれか１つに記載のリフレッシュ制御回路。 - 【請求項１１】前記セルフリフレッシュモードデコーダ
には、前記セルフオートリフレッシュモードを開始する
ためのアドレス制御信号が入力されることを特徴とする
請求項１〜請求項１０のいずれか１つに記載のリフレッ
シュ制御回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR5294/1998 | 1998-02-20 | ||
| KR1019980005294A KR100253410B1 (ko) | 1998-02-20 | 1998-02-20 | 오토 리프레시 제어회로 |
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| Publication Number | Publication Date |
|---|---|
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| JP4217848B2 JP4217848B2 (ja) | 2009-02-04 |
Family
ID=19533439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04388799A Expired - Fee Related JP4217848B2 (ja) | 1998-02-20 | 1999-02-22 | リフレッシュ制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6141279A (ja) |
| JP (1) | JP4217848B2 (ja) |
| KR (1) | KR100253410B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692992B2 (en) | 2006-12-13 | 2010-04-06 | Elpida Memory, Inc. | Semiconductor storage device in which inactive word line potential is set |
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|---|---|---|---|---|
| KR100328833B1 (ko) * | 1999-09-07 | 2002-03-14 | 박종섭 | 반도체 메모리의 센스앰프 제어신호 발생회로 |
| JP4339995B2 (ja) * | 1999-11-16 | 2009-10-07 | パナソニック株式会社 | 半導体記憶装置 |
| JP3745185B2 (ja) * | 2000-03-13 | 2006-02-15 | 沖電気工業株式会社 | ダイナミックランダムアクセスメモリ |
| KR100363481B1 (ko) * | 2000-06-23 | 2002-11-30 | 주식회사 하이닉스반도체 | 입력 버퍼 제어 장치 |
| JP2002216472A (ja) * | 2001-01-22 | 2002-08-02 | Nec Corp | 半導体記憶装置 |
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| KR100424178B1 (ko) * | 2001-09-20 | 2004-03-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부어드레스 발생회로 |
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| KR100803358B1 (ko) * | 2006-08-11 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 회로 |
| KR102050474B1 (ko) | 2012-09-26 | 2019-11-29 | 삼성전자주식회사 | 휘발성 메모리 장치 및 메모리 컨트롤러 |
| CN115295040B (zh) * | 2022-10-08 | 2023-06-02 | 睿力集成电路有限公司 | 控制电路、控制方法以及半导体存储器 |
| CN117636942B (zh) * | 2024-01-26 | 2024-05-03 | 长鑫存储技术(西安)有限公司 | 刷新控制结构、刷新控制方法及存储器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087995B2 (ja) * | 1985-08-16 | 1996-01-29 | 富士通株式会社 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
| JP3225533B2 (ja) * | 1991-04-11 | 2001-11-05 | 日本電気株式会社 | ダイナミック型半導体メモリ装置 |
| US5365487A (en) * | 1992-03-24 | 1994-11-15 | Texas Instruments Incorporated | DRAM power management with self-refresh |
| US5999481A (en) * | 1997-08-22 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals |
-
1998
- 1998-02-20 KR KR1019980005294A patent/KR100253410B1/ko not_active IP Right Cessation
-
1999
- 1999-02-16 US US09/249,786 patent/US6141279A/en not_active Expired - Lifetime
- 1999-02-22 JP JP04388799A patent/JP4217848B2/ja not_active Expired - Fee Related
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| KR100253410B1 (ko) | 2000-05-01 |
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