JP2006092640A - メモリ - Google Patents

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Abstract

【課題】消費電流を増大させることなく、データの消失を抑制することが可能なメモリを提供する。
【解決手段】このメモリは、データを記憶する複数のメモリセル２０と、通常アクセス動作を行う際に外部から入力されるメモリセル２０に対応する外部アドレス信号を、３クロック分遅延させて出力する遅延回路２２と、データのリフレッシュ動作を行うメモリセル２０に対応するリフレッシュアドレス信号を出力するリフレッシュ制御回路５と、遅延回路２２から出力される外部アドレス信号と、リフレッシュ制御回路５から出力されるリフレッシュアドレス信号とを切り替えて出力する切替回路２３とを備えている。
【選択図】図２

Description

本発明は、メモリに関し、特に、メモリセルに記憶されたデータのリフレッシュ動作を行うメモリに関する。
従来、メモリセルに記憶されたデータのリフレッシュ動作を行うメモリの一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている（たとえば、特許文献１参照）。この特許文献１に開示された従来のＤＲＡＭでは、所定の周期を有する第１クロック信号に同期させて通常アクセス動作（読み出し動作または書き込み動作）を行うとともに、第１クロック信号の所定の周期よりも短い周期を有する高速な第２クロック信号に同期させてリフレッシュ動作を行うことにより、通常アクセス動作間に存在する空き時間にリフレッシュ動作を行うようにしている。また、近年、メモリセルに記憶されたデータのリフレッシュ動作を行うメモリの他の例として、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用する強誘電体メモリが知られている。この強誘電体メモリでは、強誘電体キャパシタを含むメモリセルに対する読み出し動作後の再書き込み動作および書き込み動作の際、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、強誘電体キャパシタの分極量が減少することによりデータが消失するディスターブが知られている。このようなディスターブを抑制するために、従来の強誘電体メモリでは、メモリセルに記憶されたデータのリフレッシュ動作を行う。
特開２００１−２２９６７４号公報
しかしながら、上記特許文献１に開示されたＤＲＡＭでは、通常アクセス動作に用いる第１クロック信号の周期よりも短い周期を有する高速な第２クロック信号を用いてリフレッシュ動作を行っているので、消費電流が増大するという問題点がある。また、上記特許文献１に開示されたＤＲＡＭのリフレッシュ動作に関する技術を強誘電体メモリのリフレッシュ動作に適用したとしても、消費電流が増大するという同様の問題点が生じる。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流を増大させることなく、リフレッシュ動作を行うことが可能なメモリを提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の一の局面におけるメモリは、データを記憶する複数のメモリセルと、通常アクセス動作を行う際に外部から入力されるメモリセルに対応する第１アドレス信号を、所定の期間遅延させて出力する遅延回路と、データのリフレッシュ動作を行うメモリセルに対応する第２アドレス信号を出力するリフレッシュ制御回路と、遅延回路から出力される第１アドレス信号と、リフレッシュ制御回路から出力される第２アドレス信号とを切り替えて出力する切替回路とを備えている。
この一の局面によるメモリでは、上記のように、通常アクセス動作を行う際に外部から入力されるメモリセルに対応する第１アドレス信号を、所定の期間遅延させて出力する遅延回路と、データのリフレッシュ動作を行うメモリセルに対応する第２アドレス信号を出力するリフレッシュ制御回路と、遅延回路から出力される第１アドレス信号と、リフレッシュ制御回路から出力される第２アドレス信号とを切り替えて出力する切替回路とを設けることによって、遅延回路により第１アドレス信号が遅延された所定の期間に、切替回路から第２アドレス信号を出力させるとともに、その出力された第２アドレス信号に対応するメモリセルにリフレッシュ動作を行うようにすれば、遅延回路により高速なクロック信号を用いることなく通常アクセス動作のない空き時間を発生させることができるとともに、その空き時間にリフレッシュ制御回路および切替回路を用いてリフレッシュ動作を行うことができる。これにより、消費電流を増大させることなく、リフレッシュ動作を行うことができる。
上記一の局面によるメモリにおいて、好ましくは、遅延回路によって第１アドレス信号が遅延される所定の期間内に、切替回路から第２アドレス信号が出力されるとともに、第２アドレス信号に対応するメモリセルに対してリフレッシュ動作が行われる。このように構成すれば、容易に、遅延回路により第１アドレス信号が遅延された所定の期間内に、リフレッシュ動作を行うことができる。
この場合において、好ましくは、互いに交差するように配置された複数のワード線および複数のビット線をさらに備え、メモリセルは、複数のワード線と複数のビット線とが交差する位置にそれぞれ設けられ、遅延回路によって第１アドレス信号が遅延される所定の期間内に、第２アドレス信号に対応する１本のワード線に繋がる全てのメモリセルにリフレッシュ動作が行われる。このように構成すれば、リフレッシュ動作を行う空き時間を発生させるために、第１アドレス信号を遅延させる場合に、１本のワード線に繋がる全てのメモリセルにリフレッシュ動作を行う時間の分だけ、第１アドレス信号を遅延させればよいので、第１アドレス信号に対応するメモリセルへの通常アクセス動作が大幅に遅延するのを抑制することができる。
さらに、この場合において、好ましくは、リフレッシュ動作は、全てのワード線に対して、通常アクセス動作毎にワード線１本ずつ順次行われる。このように構成すれば、通常アクセス動作毎に各ワード線に繋がるメモリセルに対して順番にリフレッシュ動作を行うことができるので、容易に、全てのワード線に繋がる全てのメモリセルに対してリフレッシュ動作を行うことができる。
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ制御回路は、メモリセルに対するアクセス回数を検出するアクセス回数検出回路を含み、アクセス回数検出回路によってアクセス回数の合計が所定の回数に達したことが検出されたことに基づいて、切替回路から第１アドレス信号の代わりに第２アドレス信号が出力されたことに応答して、第２アドレス信号に対応するメモリセルにリフレッシュ動作が行われる。このように構成すれば、上記の所定の回数を、データの消失を回避するためにリフレッシュ動作を行う必要のある所定のアクセス回数に設定すれば、データの消失が生じる所定のアクセス回数に達する前に、リフレッシュ動作を開始させることができるので、確実に、メモリセルのデータの消失を抑制することができる。
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ制御回路は、メモリセルに対するアクセス時間を計測するアクセス時間計測回路を含み、アクセス時間計測回路によって計測されたアクセス時間の合計が所定の時間に達したことに基づいて、切替回路から第１アドレス信号の代わりに第２アドレス信号が出力されたことに応答して、第２アドレス信号に対応するメモリセルにリフレッシュ動作が行われる。このように構成すれば、上記の所定の時間を、データの消失を回避するためにリフレッシュ動作を行う必要のある所定のアクセス時間に設定すれば、データの消失が生じる所定のアクセス時間に達する前に、リフレッシュ動作を開始させることができるので、確実に、メモリセルのデータの消失を抑制することができる。
上記一の局面によるメモリにおいて、好ましくは、通常アクセス動作を行うメモリセルに対応する第１アドレス信号を保持するアドレス保持回路をさらに備え、遅延回路は、アドレス保持回路により保持された第１アドレス信号を遅延させて出力する。このように構成すれば、アドレス保持回路によりリフレッシュ動作が開始される前に入力された第１アドレス信号をリフレッシュ動作の期間中保持することができるので、確実に、遅延回路により、リフレッシュ動作前に入力された第１アドレス信号をリフレッシュ動作後に出力することができる。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例として、ワード線とビット線とが交差する位置に配置された１つの強誘電体キャパシタのみからメモリセルが構成されるクロスポイント型の強誘電体メモリについて説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型の強誘電体メモリの全体構成を示したブロック図である。図２は、図１に示した第１実施形態によるクロスポイント型の強誘電体メモリのリフレッシュ制御回路、クロック生成回路およびロウアドレスバッファの構成を説明するためのブロック図である。図３は、図２に示した第１実施形態によるリフレッシュ制御回路、クロック生成回路およびロウアドレスバッファの回路構成を説明するための回路図である。まず、図１〜図３を参照して、本発明の第１実施形態によるクロスポイント型の強誘電体メモリの構成について説明する。
第１実施形態によるクロスポイント型の強誘電体メモリは、図１に示すように、メモリセルアレイ１と、ロウデコーダ２と、カウンタ３およびアドレス用カウンタ４を含むリフレッシュ制御回路５と、ロウアドレスバッファ６と、ステートマシン回路７を含むクロック生成回路８と、カラムアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、カラムデコーダ１４と、ワード線ソースドライバ１５と、電圧生成回路１６と、センスアンプ１７と、ビット線ソースドライバ１８とを備えている。なお、カウンタ３は、本発明の「アクセス回数検出回路」の一例である。
メモリセルアレイ１には、複数のワード線ＷＬと複数のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に単一の強誘電体キャパシタ１９のみからなるメモリセル２０が配置されている。また、強誘電体キャパシタ１９は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とを含んでいる。また、ワード線ＷＬには、ロウデコーダ２が接続されている。また、ロウデコーダ２には、ロウアドレスバッファ６が接続されている。
ここで、第１実施形態では、リフレッシュ制御回路５は、メモリセル２０に対するデータのリフレッシュ動作を制御するために設けられている。また、リフレッシュ制御回路５のカウンタ３は、メモリセルアレイ１に含まれる全てのメモリセル２０に対するアクセス回数を検出するために設けられている。具体的には、カウンタ３は、メモリセルアレイ１に含まれる全てのメモリセル２０に対する通常アクセス動作またはリフレッシュ動作が行われる毎に＋１だけカウントアップするように構成されている。また、リフレッシュ制御回路５は、カウンタ３によりアクセス回数の合計が所定の回数に達したことが検出されたことに応答して、リフレッシュ動作を行うメモリセル２０が繋がるワード線ＷＬのロウアドレスであるリフレッシュアドレス信号と、Ｈレベルのリフレッシュ要求信号ＲＥＦＥと、Ｌレベルの反転リフレッシュ要求信号／ＲＥＦＥとを後述するロウアドレスバッファ６の切替回路２３へ出力するように構成されている。また、リフレッシュ制御回路５のアドレス用カウンタ４は、ワード線ＷＬ毎のリフレッシュ動作の回数を検出するために設けられている。すなわち、アドレス用カウンタ４は、所定のワード線ＷＬを介してリフレッシュ動作が行われる毎に、その所定のワード線ＷＬに対応するリフレッシュ動作の回数を＋１だけカウントアップするように構成されている。
また、ロウアドレスバッファ６は、ロウデコーダ２に所定のロウアドレス信号を供給するために設けられている。ロウデコーダ２は、通常アクセス動作およびリフレッシュ動作において、ロウアドレスバッファ６から供給される所定のロウアドレス信号に対応するワード線ＷＬを活性化させるように構成されている。また、ロウアドレスバッファ６は、図２に示すように、アドレスラッチ回路２１と、遅延回路２２と、切替回路２３とからなる。なお、このアドレスラッチ回路２１は、本発明の「アドレス保持回路」の一例である。また、アドレスラッチ回路２１は、通常アクセス動作を行う際に外部から外部アドレス信号が入力されるとともに、その入力された外部アドレス信号を保持するように構成されている。また、アドレスラッチ回路２１は、図３に示すように、１つのＤＦＦ（ディレイフリップフロップ）回路２１ａからなる。このアドレスラッチ回路２１のＤＦＦ回路２１ａには、クロック生成回路８から内部クロック信号が入力される。
また、第１実施形態では、遅延回路２２は、アドレスラッチ回路２１に接続されているとともに、アドレスラッチ回路２１により保持された外部アドレス信号（通常アクセス動作を行うワード線ＷＬのロウアドレス）が入力される。また、遅延回路２２は、直列に接続された３段のＤＦＦ回路２２ａ〜２２ｃによって構成されている。この各段のＤＦＦ回路２２ａ〜２２ｃには、それぞれ、クロック信号ＣＬＫが入力されている。また、各段のＤＦＦ回路２２ａ〜２２ｃは、それぞれ１クロック分、外部アドレス信号を遅延させる機能を有している。これにより、遅延回路２２は、アドレスラッチ回路２１から入力された外部アドレス信号を３段のＤＦＦ回路２２ａ〜２２ｃにより３クロック分遅延させて出力するように構成されている。
また、切替回路２３は、２つのトランスファゲートトランジスタ２３ａおよび２３ｂによって構成されている。このトランスファゲートトランジスタ２３ａおよび２３ｂは、それぞれ、ソース／ドレインが互いに接続されたｐチャネルトランジスタおよびｎチャネルトランジスタからなる。また、切替回路２３の一方のトランスファゲートトランジスタ２３ａのソース／ドレインの一方には、遅延回路２２から外部アドレス信号が入力されるとともに、他方のトランスファゲートトランジスタ２３ｂのソース／ドレインの一方には、リフレッシュ動作を行うメモリセル２０が繋がるワード線ＷＬのロウアドレスであるリフレッシュアドレス信号がリフレッシュ制御回路５から入力される。また、トランスファゲートトランジスタ２３ａのソース／ドレインの他方は、トランスファゲートトランジスタ２３ｂのソース／ドレインの他方と接続されている。また、トランスファゲートトランジスタ２３ａのｎチャネルトランジスタのゲートには、アクセス要求信号ＡＣＣＥが入力されるとともに、トランスファゲートトランジスタ２３ａのｐチャネルトランジスタのゲートには、反転アクセス要求信号／ＡＣＣＥが入力される。また、トランスファゲートトランジスタ２３ｂのｎチャネルトランジスタのゲートには、リフレッシュ要求信号ＲＥＦＥが入力されるとともに、ｐチャネルトランジスタのゲートには、反転リフレッシュ要求信号／ＲＥＦＥが入力される。
また、トランスファゲートトランジスタ２３ａのソース／ドレインの一方と、トランスファゲートトランジスタ２３ｂのソース／ドレインの一方とのいずれか一方から、外部アドレス信号またはリフレッシュアドレス信号のいずれか一方がロウデコーダ２へ内部ロウアドレス信号として出力される。すなわち、切替回路２３は、トランスファゲートトランジスタ２３ａをオン状態にするとともに、トランスファゲートトランジスタ２３ｂをオフ状態にした場合には、外部アドレス信号をトランスファゲートトランジスタ２３ａを介して出力する一方、トランスファゲートトランジスタ２３ｂをオン状態にするとともに、トランスファゲートトランジスタ２３ａをオフ状態にした場合には、リフレッシュアドレス信号をトランスファゲートトランジスタ２３ｂを介して出力するように構成されている。これにより、切替回路２３は、通常アクセス動作を行う際に外部から入力される外部アドレス信号と、リフレッシュ動作を行うメモリセル２０に対応するリフレッシュアドレス信号とを切り替えて出力することが可能なように構成されている。
また、クロック生成回路８は、インバータ回路８ａおよび８ｂと、ＮＡＮＤ回路８ｃとを含んでいる。インバータ回路８ａには、ロウアドレスストローブ信号ＲＡＳが入力される。また、ＮＡＮＤ回路８ｃには、クロック信号ＣＬＫと、インバータ回路８ａの出力とが入力される。また、インバータ回路８ｂには、ＮＡＮＤ回路８ｃの出力が入力される。そして、インバータ回路８ｂからは、内部クロック信号がアドレスラッチ回路２１へ出力される。また、クロック生成回路８は、図１に示すように、リフレッシュ制御回路５、カラムアドレスバッファ９、ライトアンプ１０およびリードアンプ１１に接続されている。また、ライトアンプ１０およびリードアンプ１１には、それぞれ、入力バッファ１２および出力バッファ１３が接続されている。また、カラムアドレスバッファ９は、カラムデコーダ１４に接続されている。また、ロウデコーダ２には、ワード線ソースドライバ１５が接続されるとともに、ワード線ソースドライバ１５には、電圧生成回路１６およびクロック生成回路８のステートマシン回路７が接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１７を介してカラムデコーダ１４が接続されている。また、センスアンプ１７には、ライトアンプ１０、リードアンプ１１およびビット線ソースドライバ１８が接続されるとともに、ビット線ソースドライバ１８には、電圧生成回路１６およびステートマシン回路７が接続されている。
図４は、本発明の第１実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図１〜図４を参照して、本発明の第１実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。なお、この第１実施形態によるクロスポイント型の強誘電体メモリの動作は、外部から入力される１つのクロック信号ＣＬＫに同期して行われる。
まず、図４に示すように、クロック生成回路８（図３参照）のインバータ回路８ａに入力されるロウアドレスストローブ信号ＲＡＳをＨレベルからＬレベルに立ち下げる。これにより、インバータ回路８ａからＨレベルの信号が出力されるとともに、そのＨレベルの信号はＮＡＮＤ回路８ｃに入力される。なお、ロウアドレスストローブ信号ＲＡＳをＬレベルに立ち下げるのに応じて、リフレッシュ制御回路４（図１参照）のカウンタ３は、＋１だけカウントアップする。これにより、カウンタ３によりアクセス回数が検出される。この後、クロック生成回路８（図３参照）のＮＡＮＤ回路８ｃに入力されるクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、ＮＡＮＤ回路８ｃからＬレベルの信号が出力される。なお、このロウアドレスストローブ信号ＲＡＳがＬレベルのときにクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がるタイミングを、アクセス動作開始タイミングとする。そして、ＮＡＮＤ回路８ｃから出力されたＬレベルの信号がインバータ回路８ｂに入力されることにより、インバータ回路８ｂから、Ｈレベルの内部クロック信号が出力される。このＨレベルの内部クロック信号は、アドレスラッチ回路２１のＤＦＦ回路２１ａに入力される。これにより、アドレスラッチ回路２１は、その時外部から入力されていた外部アドレス信号ＸＡを保持する。
この後、アドレスラッチ回路２１により保持された外部アドレス信号ＸＡは、遅延回路２２の１段目のＤＦＦ回路２２ａに入力される。そして、外部アドレス信号ＸＡは、３段のＤＦＦ回路２２ａ〜２２ｃによりそれぞれ１クロック分ずつ遅延されて出力される。これにより、３段目のＤＦＦ回路２２ｃから外部アドレス信号ＸＡがアクセス動作開始タイミングから３クロック分遅延されて出力される。ＤＦＦ回路２２ｃから３クロック分遅延されて出力された外部アドレス信号ＸＡは、切替回路２３のトランスファゲートトランジスタ２３ａのソース／ドレインの一方に入力される。この際、トランスファゲートトランジスタ２３ａのｎチャネルトランジスタのゲートに入力されるアクセスイネーブル信号ＡＣＣＥをＨレベルに立ち上げるとともに、トランスファゲートトランジスタ２３ａのｐチャネルトランジスタのゲートに入力される反転アクセスイネーブル信号／ＡＣＣＥをＬレベルに立ち下げる。これにより、トランスファゲートトランジスタ２３ａはオン状態になるので、遅延回路２２から出力された外部アドレス信号ＸＡは、トランスファゲートトランジスタ２３ａを介して出力される。このため、切替回路２３から、外部アドレス信号ＸＡに対応する内部ロウアドレス信号ＸＡがロウデコーダ２（図１参照）へ入力される。
そして、ロウデコーダ２により、内部ロウアドレス信号ＸＡに対応するワード線ＷＬが活性化されるとともに、その活性化されたワード線ＷＬに繋がるメモリセル２０にビット線ＢＬを介して通常アクセス動作（読み出し動作および書き込み動作）が行われる。通常アクセス動作の読み出し動作では、活性化されたワード線ＷＬに繋がる全てのメモリセル２０に記憶されたデータをビット線ＢＬを介して一括して読み出す。なお、この読み出し動作では、データの破壊されるメモリセル２０が生じるので、読み出し動作の後、再書き込み動作を行う。この再書き込み動作では、読み出したデータの電圧をセンスアンプ１７で増幅した後、増幅した電圧をビット線ＢＬを介してデータが読み出された元のメモリセル２０の強誘電体キャパシタ１９に印加することにより、データの再書き込みを行う。また、通常アクセス動作の書き込み動作では、活性化されたワード線ＷＬに繋がる全てのメモリセル２０にビット線ＢＬを介して一括してデータを書き込む。
なお、トランスファゲートトランジスタ２３ａから外部アドレス信号ＸＡが出力される際、切替回路２３のもう一方のトランスファゲートトランジスタ２３ｂのｎチャネルトランジスタのゲートに入力されるリフレッシュ要求信号ＲＥＦＥを、Ｌレベルに立ち下げるとともに、トランスファゲートトランジスタ２３ｂのｐチャネルトランジスタのゲートに入力される反転リフレッシュ要求信号／ＲＥＦＥを、Ｈレベルに立ち上げる。これにより、トランスファゲートトランジスタ２３ｂはオフ状態になる。したがって、切替回路２３の一方のトランスファゲートトランジスタ２３ａから外部アドレス信号ＸＡが出力される際には、他方のトランスファゲートトランジスタ２３ｂからリフレッシュアドレス信号は出力されない。
また、外部アドレス信号ＸＡが３クロック分遅延されている期間には、トランスファゲートトランジスタ２３ａのｎチャネルトランジスタのゲートに入力されるアクセスイネーブル信号ＡＣＣＥはＬレベルに保持されているとともに、トランスファゲートトランジスタ２３ａのｐチャネルトランジスタのゲートに入力される反転アクセスイネーブル信号／ＡＣＣＥはＨレベルに保持されている。これにより、トランスファゲートトランジスタ２３ａはオフ状態に保持されるので、外部アドレス信号ＸＡが３クロック分遅延されている期間には、切替回路２３のトランスファゲートトランジスタ２３ａからロウデコーダ２へ内部ロウアドレス信号が入力されない。また、この期間には、外部アドレス信号ＸＡに対応する内部カラムアドレス信号がカラムアドレスバッファ９（図１参照）からカラムデコーダ１４へ入力されるのが待機される。このため、この期間には、通常アクセス動作が行われない空き時間が発生する。
第１実施形態では、上記の外部アドレス信号ＸＡを３クロック分遅延させることにより発生させた空き時間を利用して、メモリセル２０に対するリフレッシュ動作を行う。なお、リフレッシュ動作は、アクセス回数の合計が所定の回数に達した時に行う。具体的には、リフレッシュ制御回路５のカウンタ３によりアクセス回数の合計が所定の回数に達したことが検出されたときには、アクセス動作開始タイミングにおいて、リフレッシュ制御回路５からリフレシュ動作を行うメモリセル２０に対応するリフレッシュアドレス信号ＲＡと、Ｈレベルのリフレッシュ要求信号ＲＥＦＥと、Ｌレベルの反転リフレッシュ要求信号／ＲＥＦＥとが出力される。なお、この際、リフレッシュ制御回路５のカウンタ３によりカウントされたアクセス回数の合計は、「０」にリセットされる。そして、Ｈレベルのリフレッシュ要求信号ＲＥＦＥがゲートに入力される切替回路２３のトランスファゲートトランジスタ２３ｂのｎチャネルトランジスタはオン状態になる。また、Ｌレベルの反転リフレッシュ要求信号／ＲＥＦＥがゲートに入力される切替回路２３のトランスファゲートトランジスタ２３ｂのｐチャネルトランジスタはオン状態になる。このため、リフレッシュアドレス信号ＲＡがトランスファゲートトランジスタ２３ｂを介して出力されるので、切替回路２３からロウデコーダ２には、リフレッシュアドレス信号ＲＡに対応する内部ロウアドレス信号ＲＡが入力される。これにより、ロウデコーダ２により、内部ロウアドレス信号ＲＡに対応する１本のワード線ＷＬが活性化されるとともに、その活性化された１本のワード線ＷＬに繋がる全てのメモリセル２０に対して、ビット線ＢＬを介してリフレッシュ動作が行われる。
なお、リフレッシュ動作は、通常アクセス動作における読み出し動作および再書き込み動作と同様に行う。すなわち、活性化された１本のワード線ＷＬに繋がる全てのメモリセル２０に記憶されたデータをビット線ＢＬを介して一括して読み出すとともに、読み出したデータの電圧をセンスアンプ１７で増幅する。そして、増幅した電圧をビット線ＢＬを介してデータが読み出された元のメモリセル２０の強誘電体キャパシタ１９に印加することにより、データの再書き込みを行う。これにより、メモリセル２０に記憶されたデータがリフレッシュされる。このリフレッシュ動作は、通常アクセス動作毎に発生する空き時間にそれぞれ行われるとともに、メモリセルアレイ１に含まれるワードＷＬ線の本数分、ワード線ＷＬ毎に順番に行われる。そして、リフレッシュ動作が行われる毎に、リフレッシュ制御回路５のカウンタ３によりアクセス回数が＋１だけカウントアップされるとともに、リフレッシュ制御回路５のアドレス用カウンタ４により、リフレッシュ動作が行われたワード線ＷＬに対応するリフレシュ動作の回数が＋１だけカウントアップされる。そして、メモリセルアレイ１に含まれる全てのワード線ＷＬに繋がる全てのメモリセル２０に対してリフレッシュ動作が行われる。そして、全てのワード線ＷＬに繋がる全てのメモリセル２０に対してリフレッシュ動作が行われた後に、リフレッシュ制御回路５のアドレス用カウンタ４が「０」にリセットされる。この後、再び、通常アクセス動作が繰り返し行われる。リフレッシュ制御回路５のカウンタ３は、上記のリフレッシュ動作の回数と、再び行われる通常アクセス動作の回数とを合算してカウントする。この後、リフレッシュ制御回路５のカウンタ３によりカウントされるリフレッシュ動作および通常アクセス動作の回数の合計が所定の回数に達するまでは、リフレッシュ動作を行うことなく、通常アクセス動作が行われる。
第１実施形態では、上記のように、通常アクセス動作を行う際に外部から入力される外部アドレス信号ＸＡを遅延させて出力する遅延回路２２と、データのリフレッシュ動作を行うメモリセル２０に対応するリフレッシュアドレス信号ＲＡを出力するリフレッシュ制御回路５と、遅延回路２２から出力される外部アドレス信号ＸＡと、リフレッシュ制御回路５から出力されるリフレッシュアドレス信号ＲＡとを適宜切り替えて出力する切替回路２３とを設けるとともに、遅延回路２２により外部アドレス信号ＸＡが３クロック分遅延された期間に、切替回路２３から出力させたリフレッシュアドレス信号ＲＡ（内部アドレス信号ＲＡ）に対応するメモリセル２０にリフレッシュ動作を行うことによって、遅延回路２２により高速なクロック信号を用いることなく、通常アクセス動作のない空き時間を発生させることができるとともに、その空き時間にリフレッシュ制御回路５および切替回路２３を用いてリフレッシュ動作を行うことができる。これにより、消費電流を増大させることなく、リフレッシュ動作を行うことができる。
また、第１実施形態では、カウンタ３によってアクセス回数の合計が所定の回数に達したことが検出されたことに基づいて、切替回路２３から外部アドレス信号ＸＡの代わりにリフレッシュアドレス信号ＲＡを出力させるとともに、そのリフレッシュアドレス信号ＲＡに対応するワード線ＷＬに繋がるメモリセル２０にリフレッシュ動作を行うことによって、上記の所定の回数を、データの消失を回避するためにリフレッシュ動作を行う必要のある所定のアクセス回数に設定すれば、データの消失が生じる所定のアクセス回数に達する前に、リフレッシュ動作を開始させることができる。これにより、確実に、メモリセル２０のデータの消失を抑制することができる。
（第２実施形態）
図５は、本発明の第２実施形態によるクロスポイント型の強誘電体メモリの全体構成を示したブロック図である。次に、図５を参照して、本発明の第２実施形態によるクロスポイント型の強誘電体メモリの構成について説明する。
この第２実施形態によるクロスポイント型の強誘電体メモリは、図５に示すように、上記第１実施形態によるクロスポイント型の強誘電体メモリと異なり、リフレッシュ制御回路５内に第１実施形態によるカウンタ３（図１参照）の代わりにタイマー３３が設けられている。なお、このタイマー３３は、本発明の「アクセス時間計測回路」の一例である。また、タイマー３３は、メモリセル１９に対するアクセス時間を計測するために設けられている。また、リフレッシュ制御回路５は、タイマー３３により計測されたアクセス時間が所定の時間に達したことに基づいて、リフレッシュアドレス信号ＲＡと、Ｈレベルのリフレッシュ要求信号ＲＥＦＥと、Ｌレベルの反転リフレッシュ要求信号／ＲＥＦＥとをロウデコーダ２へ出力するように構成されている。第２実施形態によるクロスポイント型の強誘電体メモリの上記以外の構成は、上記第１実施形態によるクロスポイント型の強誘電体メモリの構成と同様である。
次に、図３〜図５を参照して、本発明の第２実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。この第２実施形態によるクロスポイント型の強誘電体メモリでは、上記第１実施形態と異なり、リフレッシュ制御回路５のタイマー３３によりリフレッシュ動作を実施するタイミングを検出する。すなわち、タイマー３３は、アクセス時間を計測するとともに、その計測した時間を積算する。タイマー３３により計測されたアクセス時間の合計が所定のアクセス時間に達したときには、図４に示した第１実施形態の場合と同様、アクセス動作開始タイミングにおいて、リフレッシュ制御回路５からリフレシュ動作を行うメモリセル２０に対応するリフレッシュアドレス信号ＲＡと、Ｈレベルのリフレッシュ要求信号ＲＥＦＥと、Ｌレベルの反転リフレッシュ要求信号／ＲＥＦＥとが出力される。これにより、図３に示した第１実施形態と同様、切替回路２３のトランスファゲートトランジスタ２３ｂはオン状態になるので、リフレッシュアドレス信号ＲＡ（内部ロウアドレス信号ＲＡ）がトランスファゲートトランジスタ２３ｂを介してロウデコーダ２（図５参照）へ出力される。このため、ロウデコーダ２により、内部ロウアドレス信号ＲＡに対応する１本のワード線ＷＬが活性化されるとともに、その活性化された１本のワード線ＷＬに繋がる全てのメモリセル２０に対して、ビット線ＢＬを介してリフレッシュ動作が行われる。また、タイマー３３により計測されたアクセス時間の合計が所定の時間に達したときに、タイマー３３により計測されたアクセス時間の合計は「０」にリセットされる。その後、タイマー３３は、リフレッシュ動作の時間と、全てのメモリセル２０に対するリフレッシュ動作後に再び行われる通常アクセス動作の時間とを合算して計測する。そして、タイマー３３により計測されたリフレッシュ動作および通常アクセス動作の時間の合計が所定のアクセス時間に達したときには、再びリフレッシュ動作が行われる。
第２実施形態によるクロスポイント型の強誘電体メモリの上記以外の動作は、上記第１実施形態によるクロスポイント型の強誘電体メモリの動作と同様である。
第２実施形態では、上記のように、タイマー３３によって計測されたアクセス時間の合計が所定の時間に達したことに基づいて、切替回路２３から外部アドレス信号の代わりにリフレッシュアドレス信号ＲＡを出力させるとともに、そのリフレッシュアドレス信号ＲＡに対応するメモリセル２０にリフレッシュ動作を行うことによって、上記の所定の時間を、データの消失を回避するためにリフレッシュ動作を行う必要のある所定のアクセス時間に設定すれば、データの消失が生じる所定のアクセス時間に達する前に、リフレッシュ動作を開始させることができる。これにより、確実に、メモリセル２０のデータの消失を抑制することができる。
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、本発明によるメモリの一例として強誘電体メモリを例にとって説明したが、本発明はこれに限らず、強誘電体メモリ以外のメモリについても本発明を適用することができる。たとえば、図６に示すようなＤＲＡＭにも本発明を適用することができる。この図６に示したＤＲＡＭでは、上記第２実施形態と異なり、メモリセルアレイ４１を構成する複数のメモリセル６０は、それぞれ、キャパシタ５９ａと、ｎチャネルトランジスタ５９ｂとからなる。キャパシタ５９ａの一方電極は、ｎチャネルトランジスタ５９ｂのソース／ドレインの一方に接続されているとともに、他方電極は、接地されている。また、ｎチャネルトランジスタ５９ｂのソース／ドレインの他方は、ビット線ＢＬに接続されているとともに、ｎチャネルトランジスタ５９ｂのゲートは、ワード線ＷＬに接続されている。図６に示したＤＲＡＭの上記以外の構成は、上記第２実施形態による強誘電体メモリの構成と同様である。
また、上記第１実施形態では、通常アクセス動作を行う際に入力される外部アドレス信号を３クロック分遅延させる例について説明したが、本発明はこれに限らず、外部アドレス信号を３クロック分以外のクロック数分遅延させてもよい。
また、上記第１実施形態では、リフレッシュ制御回路のカウンタにより、リフレッシュ動作の回数と、通常アクセス動作の回数とを合算してカウントするように構成したが、本発明はこれに限らず、リフレッシュ制御回路のカウンタにより、リフレッシュ動作の回数をカウントしないとともに、通常アクセス動作の回数のみをカウントするように構成してもよい。
また、上記第１実施形態では、リフレッシュ制御回路のタイマーにより、リフレッシュ動作の時間と、通常アクセス動作の時間とを合算して計測するように構成したが、本発明はこれに限らず、リフレッシュ制御回路のカウンタにより、リフレッシュ動作の時間を計測しないとともに、通常アクセス動作の時間のみを計測するように構成してもよい。
本発明の第１実施形態によるクロスポイント型の強誘電体メモリの全体構成を示したブロック図である。 図１に示した第１実施形態によるクロスポイント型の強誘電体メモリのリフレッシュ制御回路、クロック生成回路およびロウアドレスバッファの構成を説明するためのブロック図である。 図２に示した第１実施形態によるリフレッシュ制御回路、クロック生成回路およびロウアドレスバッファの回路構成を説明するための回路図である。 本発明の第１実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。 本発明の第２実施形態によるクロスポイント型の強誘電体メモリの全体構成を示したブロック図である。 本発明の第２実施形態の変形例によるＤＲＡＭの全体構成を示したブロック図である。
符号の説明
３ カウンタ（アクセス回数検出回路）
５ リフレッシュ制御回路
２０、６０ メモリセル
２１ アドレスラッチ回路（アドレス保持回路）
２２ 遅延回路
２３ 切替回路
３３ タイマー（アクセス時間計測回路）
ＷＬ ワード線
ＢＬ ビット線

Claims (7)

  1. データを記憶する複数のメモリセルと、
    通常アクセス動作を行う際に外部から入力される前記メモリセルに対応する第１アドレス信号を、所定の期間遅延させて出力する遅延回路と、
    前記データのリフレッシュ動作を行う前記メモリセルに対応する第２アドレス信号を出力するリフレッシュ制御回路と、
    前記遅延回路から出力される前記第１アドレス信号と、前記リフレッシュ制御回路から出力される前記第２アドレス信号とを切り替えて出力する切替回路とを備えた、メモリ。
  2. 前記遅延回路によって前記第１アドレス信号が遅延される前記所定の期間内に、前記切替回路から前記第２アドレス信号が出力されるとともに、前記第２アドレス信号に対応する前記メモリセルに対して前記リフレッシュ動作が行われる、請求項１に記載のメモリ。
  3. 互いに交差するように配置された複数のワード線および複数のビット線をさらに備え、
    前記メモリセルは、前記複数のワード線と前記複数のビット線とが交差する位置にそれぞれ設けられ、
    前記遅延回路によって前記第１アドレス信号が遅延される前記所定の期間内に、前記第２アドレス信号に対応する１本の前記ワード線に繋がる全ての前記メモリセルに前記リフレッシュ動作が行われる、請求項２に記載のメモリ。
  4. 前記リフレッシュ動作は、全ての前記ワード線に対して、前記通常アクセス動作毎に前記ワード線１本ずつ順次行われる、請求項３に記載のメモリ。
  5. 前記リフレッシュ制御回路は、前記メモリセルに対するアクセス回数を検出するアクセス回数検出回路を含み、
    前記アクセス回数検出回路によって前記アクセス回数の合計が所定の回数に達したことが検出されたことに基づいて、前記切替回路から前記第１アドレス信号の代わりに前記第２アドレス信号が出力されたことに応答して、前記第２アドレス信号に対応する前記メモリセルに前記リフレッシュ動作が行われる、請求項１〜４のいずれか１項に記載のメモリ。
  6. 前記リフレッシュ制御回路は、前記メモリセルに対するアクセス時間を計測するアクセス時間計測回路を含み、
    前記アクセス時間計測回路によって計測された前記アクセス時間の合計が所定の時間に達したことに基づいて、前記切替回路から前記第１アドレス信号の代わりに前記第２アドレス信号が出力されたことに応答して、前記第２アドレス信号に対応する前記メモリセルに前記リフレッシュ動作が行われる、請求項１〜４のいずれか１項に記載のメモリ。
  7. 前記通常アクセス動作を行う前記メモリセルに対応する前記第１アドレス信号を保持するアドレス保持回路をさらに備え、
    前記遅延回路は、前記アドレス保持回路により保持された前記第１アドレス信号を遅延させて出力する、請求項１〜６のいずれか１項に記載のメモリ。
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