CN100461298C - 存储器 - Google Patents

存储器 Download PDF

Info

Publication number
CN100461298C
CN100461298C CNB2005101063598A CN200510106359A CN100461298C CN 100461298 C CN100461298 C CN 100461298C CN B2005101063598 A CNB2005101063598 A CN B2005101063598A CN 200510106359 A CN200510106359 A CN 200510106359A CN 100461298 C CN100461298 C CN 100461298C
Authority
CN
China
Prior art keywords
address signal
circuit
memory cell
new element
storer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005101063598A
Other languages
English (en)
Other versions
CN1770321A (zh
Inventor
宫本英明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1770321A publication Critical patent/CN1770321A/zh
Application granted granted Critical
Publication of CN100461298C publication Critical patent/CN100461298C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本发明提供一种能够进行更新动作，而不会增加消耗电流的存储器。该存储器具备：存储数据的多个存储器单元；将在进行通常存取动作时从外部所输入的对应于上述存储器单元的第1地址信号，延迟给定的期间并输出的延迟电路；输出与进行数据的更新动作的存储器单元相对应的第2地址信号的更新控制电路；以及切换延迟电路所输出的第1地址信号，与更新控制电路所输出的第2地址信号并输出的切换电路。

Description

存储器
技术领域
本发明涉及一种存储器，特别是抑制进行存储器单元中所保存的数据的更新的存储器。
背景技术
以前，作为进行存储器单元中所保存的数据的更新动作的存储器之一例，DRAM(Dynamic Random Access Memory：动态随机存取存储器)是公知的。该固体摄像装置，例如特开2001—229674号公报中所公布的装置。该特开2001—229674号公报中所公布的以往的DRAM中，与具有给定的周期的第1时钟信号同步，进行通常存取动作(读出动作或写入动作)，同时，与周期比第1时钟信号的给定周期短的高速第2时钟信号同步，进行更新动作，通过这样，在通常的存取动作间所存在的空闲时间中进行更新动作。另外，近年来，作为进行存储器单元中所保存的数据的更新动作的存储器之另一例，有一种将强电介质的极化方向所引起的仿真电容变化，用作存储器元件的强电介质存储器。该强电介质存储器中，在对具有强电介质电容器的存储器单元进行读出动作之后的重写动作以及写入动作时，由于给与所选择的字线以外的字线相连接的存储器单元施加给定的电压，而引起强电介质电容器的极化量减少，导致数据消失的这种干扰是公知的。为了抑制这样的干扰，以往的强电介质存储器中，进行存储器单元中所保存的数据的更新动作。
但是，上述特开2001—229674号公报中所公布的DRAM中，由于使用周期比进行通常存取动作时所使用的第1时钟信号短的高速的第2时钟信号，来进行更新动作，因此存在消耗电流增加这一问题。另外，即使将上述专利文献1中所公布的DRAM的更新动作的相关技术，用于强电介质存储器的更新动作，也会产生消耗电流增加这一同样的问题。
发明内容
本发明为了解决上述以往的问题，目的之一在于提供一种能够进行更新动作，而不会增加消耗电流的存储器。
为了实现上述目的，本发明的第1方面的存储器，具备：存储数据的多个存储器单元；延迟电路，其将在进行通常存取动作时从外部所输入的对应于所述存储器单元的第1地址信号，延迟给定的期间并输出；更新控制电路，其输出与进行所述数据的更新动作的所述存储器单元相对应的第2地址信号；以及切换电路，其切换从所述延迟电路所输出的所述第1地址信号，与从所述更新控制电路所输出的所述第2地址信号并输出，在通过所述延迟电路延迟所述第1地址信号的所述给定的期间内，从所述切换电路输出所述第2地址信号，同时，对与所述第2地址信号相对应的所述存储器单元进行所述更新动作，所述更新控制电路，包括检测出对所述存储器单元的存取次数的存取次数检测电路，所述更新控制电路，包括测量对所述存储器单元的存取时间的存取时间测量电路。
该第1方面的存储器，如上所述，通过设置将在进行通常存取动作时从外部所输入的对应于存储器单元的第1地址信号，延迟给定的期间并输出的延迟电路、输出与进行数据的更新动作的存储器单元相对应的第2地址信号的更新控制电路、以及切换从延迟电路输出的第1地址信号，与从更新控制电路输出的第2地址信号并输出的切换电路，如果在通过延迟电路延迟第1地址信号的给定期间内，从切换电路输出第2地址信号，同时，在与该所输出的第2地址信号相对应的存储器单元中进行更新动作，便能够由延迟电路产生没有通常存取动作的空闲时间，而不使用高速的时钟信号，同时，在该空闲时间中使用更新控制电路以及切换电路，进行更新动作。通过这样，能够进行更新动作，而不会增大消耗电流。
作为优选方式，上述第1方面的存储器中，在通过延迟电路延迟第1地址信号的给定的期间内，从切换电路输出第2地址信号，同时，对与第2地址信号相对应的存储器单元进行更新动作。如果采用这样的构成，便能够容易地在通过延迟电路延迟第1地址信号的给定期间内，进行更新动作。
这种情况下，最好还具备互相交叉配置的多根字线以及多根位线；存储器单元，分别设置在多根字线与多根位线相交叉的位置上；在通过延迟电路延迟第1地址信号的给定的期间内，对与第2地址信号相对应的1根字线相连接的所有存储器单元进行更新动作。如果采用这样的构成，在为了产生进行更新动作的空闲时间，而延迟第1地址信号的情况下，只要让第1地址信号，延迟在与1根字线相连接的所有存储器单元中进行更新动作的时间量就可以，因此，能够抑制对与第1地址信号相对应的存储器单元的通常存取动作被大幅延迟。
另外，这种情况下，最好让更新动作，对所有的字线，在每一次通常存取动作时对每1根字线依次进行。如果采用这样的构成，由于能够在每一次通常存取动作时，对与各个字线相连接的存储器单元依次进行更新动作，因此，能够容易地对和所有的字线相连接的所有的存储器单元，进行更新动作。
作为优选方式，上述第1方面的存储器中，更新控制电路，包括检测出对存储器单元的存取次数的存取次数检测电路；根据由存取次数检测电路检测出存取次数的合计达到给定的次数这一事项，从切换电路输出第2地址信号来代替第1地址信号，对其进行响应，在与第2地址信号相对应的存储器单元中进行更新动作。采用这样的构成，如果将上述给定的次数，设定为用来避免数据的消失而进行更新动作所需要的给定的存取次数，则能够在到达产生数据的消失的给定存取次数之前，开始重写动作，因此能够可靠地抑制存储器单元的数据的消失。
作为优选方式，上述第1方面的存储器中，更新控制电路，包括测量对存储器单元的存取时间的存取时间测量电路；根据由存取时间测量电路所测量的存取时间的合计达到给定的时间这一事项，从切换电路输出第2地址信号来代替第1地址信号，对其进行响应，在与第2地址信号相对应的存储器单元中进行更新动作。采用这样的构成，如果将上述给定的时间，设定为用来避免数据的消失而进行更新动作所需要的给定的存取时间，便能够在到达产生数据的消失的给定存取时间之前，开始更新动作，因此能够可靠地抑制存储器单元的数据的消失。
作为优选方式，上述第1方面的存储器中，还具有保持与进行通常存取动作的存储器单元相对应的第1地址信号的地址保持电路；延迟电路，将地址保持电路所保持的第1地址信号延迟并输出。如果采用这样的构成，由于能够通过地址保持电路将在开始更新动作之前所输入的第1地址信号，在更新动作的期间中进行保持，因此能够可靠地通过延迟电路，将更新动作开始前所输入的第1地址信号，在更新动作之后输出。
作为优选方式，上述第1方面的存储器中，延迟电路，包括串联连接的多个延迟电路部；多个延迟电路部分别让第1地址信号每次延迟1个时钟量并输出，通过这样，通过延迟电路将第1地址信号延迟给定的期间并输出。如果采用这样的构成，便能够容易地由延迟电路将第1地址信号延迟给定的期间并输出。
作为优选方式，上述第1方面的存储器中，切换电路，包括被输入来自延迟电路的第1地址信号的第1晶体管，以及来自更新控制电路的第2地址信号的第2晶体管；在通常存取动作时，第1晶体管变为导通状态，同时，第2晶体管变为截止状态，通过这样，经第1晶体管输出第1地址信号；在更新动作时，第1晶体管变为截止状态，同时，第2晶体管变为导通状态，通过这样，经第2晶体管输出第2地址信号。如果采用这样的构成，便能够通过切换电路，容易地在通常存取动作时以及更新动作时，切换输出第1地址信号与第2地址信号。
作为优选方式，上述第1方面的存储器中，还具有互相交叉配置的多根字线以及多根位线；存储器单元，分别配置在对应于多根字线以及多根位线的交叉点的位置上，同时，具有与对应的字线以及对应的位线相连接，存储数据的强电介质电容器。如果采用这样的构成，便能够构成在多根字线与多根位线的交点上，设有分别具有强电介质电容器的存储器单元的交叉点型强电介质存储器。通过这样，在交叉点型强电介质存储器中，由于能够在延迟电路所产生的空闲时间内进行更新动作，因此能够在交叉点型强电介质存储器中进行更新动作，而不增大消耗电流。
作为优选方式，上述第1方面的存储器中，还具备互相交叉配置的多根字线以及多根位线；存储器单元，分别配置在对应于多根字线以及多根位线的交叉点的位置上，且具有栅极与对应的字线相连接，同时，源极/漏极中的一方与对应的位线相连接的晶体管，以及一方电极与晶体管的源极/漏极中的另一方相连接，同时另一方电极接地，存储数据的电容器。如果采用这样的构成，便能够构成具有包括存储数据的电容器，以及用来选择该电容器的晶体管的存储器单元的DRAM。通过这样，在DRAM中，由于能够在延迟电路所产生的空闲时间内进行更新动作，因此能够在DRAM中进行更新动作，而不增大消耗电流。
本发明的第2方面的存储器，具有：互相交叉配置的多根字线以及多根位线；存储器单元，其分别配置在对应于多根字线以及多根位线的交叉点的位置上，同时，具有与对应的字线以及对应的位线相连接，存储数据的强电介质电容器；延迟电路，其将在进行通常存取动作时从外部所输入的对应于存储器单元的第1地址信号，延迟给定的期间并输出；更新控制电路，其输出与进行数据的更新动作的存储器单元相对应的第2地址信号；以及切换电路，其切换从延迟电路输出的第1地址信号，与从更新控制电路输出的第2地址信号并输出，在通过所述延迟电路延迟所述第1地址信号的所述给定的期间内，从所述切换电路输出所述第2地址信号，同时，对与所述第2地址信号相对应的所述存储器单元进行所述更新动作，所述更新控制电路，包括检测出对所述存储器单元的存取次数的存取次数检测电路，所述更新控制电路，包括测量对所述存储器单元的存取时间的存取时间测量电路。
该第2方面的存储器，如上所述，通过在多根字线与多根位线的交叉点上，设有分别具有强电介质电容器的存储器单元的交叉点型强电介质存储器中，设置将在进行通常存取动作时从外部所输入的对应于存储器单元的第1地址信号，延迟给定的期间并输出的延迟电路、输出与进行数据的更新动作的存储器单元相对应的第2地址信号的更新控制电路、以及切换从延迟电路输出的第1地址信号，与从更新控制电路输出的第2地址信号并输出的切换电路，如果在通过延迟电路延迟第1地址信号的给定期间内，从切换电路输出第2地址信号，同时，在与该所输出的第2地址信号相对应的存储器单元中进行更新动作，便能够由延迟电路产生没有通常存取动作的空闲时间，而不使用高速的时钟信号，同时，在该空闲时间中使用更新控制电路以及切换电路，进行更新动作。通过这样，能够在交叉点型强电介质存储器中进行更新动作，而不会增大消耗电流。
作为优选方式，上述第2方面的存储器中，在通过延迟电路延迟第1地址信号的给定的期间内，从切换电路输出第2地址信号，同时，对与第2地址信号相对应的存储器单元进行更新动作。如果采用这样的构成，便能够容易地在通过延迟电路延迟第1地址信号的给定期间内，进行更新动作。
这种情况下，最好在通过延迟电路延迟第1地址信号的给定的期间内，对与第2地址信号相对应的1根字线相连接的所有存储器单元进行更新动作。如果采用这样的构成，在为了产生进行更新动作的空闲时间，而延迟第1地址信号的情况下，只要让第1地址信号，延迟在与1根字线相连接的所有存储器单元中进行更新动作的时间就可以，因此，能够抑制对与第1地址信号相对应的存储器单元的通常存取动作被大幅延迟。
另外，这种情况下，最好让更新动作，对所有的字线，在每一次通常存取动作时对每1根字线依次进行。如果采用这样的构成，由于能够在每一次通常存取动作时，对与各个字线相连接的存储器单元依次进行更新动作，因此，能够容易地对和所有的字线相连接的所有的存储器单元，进行更新动作。
作为优选方式，上述第2方面的存储器中，更新控制电路，包括检测出对存储器单元的存取次数的存取次数检测电路；根据由存取次数检测电路检测出存取次数的合计达到给定的次数这一事项，从切换电路输出第2地址信号来代替第1地址信号，对其进行响应，在与第2地址信号相对应的存储器单元中进行更新动作。采用这样的构成，如果将上述给定的次数，设定为用来避免数据的消失而进行更新动作所需要的给定的存取次数，便能够在到达产生数据的消失的给定存取次数之前，开始重写动作，因此能够可靠地抑制存储器单元的数据的消失。
作为优选方式，上述第2方面的存储器中，更新控制电路，包括测量对存储器单元的存取时间的存取时间测量电路；根据由存取时间测量电路所测量出的存取时间的合计达到给定的时间这一事项，从切换电路输出第2地址信号来代替第1地址信号，对其进行响应，在与第2地址信号相对应的存储器单元中进行更新动作。采用这样的构成，如果将上述给定的时间，设定为用来避免数据的消失而进行更新动作所需要的给定的存取时间，便能够在到达产生数据的消失的给定存取时间之前，开始更新动作，因此能够可靠地抑制存储器单元的数据的消失。
作为优选方式，上述第2方面的存储器中，还具有保持与进行通常存取动作的存储器单元相对应的第1地址信号的地址保持电路；延迟电路，将地址保持电路所保持的第1地址信号延迟并输出。如果采用这样的构成，由于能够通过地址保持电路将在开始更新动作之前所输入的第1地址信号，在更新动作的期间中进行保持，因此能够可靠地通过延迟电路，将更新动作开始前所输入的第1地址信号，在更新动作之后输出。
作为优选方式，上述第2方面的存储器中，延迟电路包括串联连接的多个延迟电路部；多个延迟电路部分别让第1地址信号依次延迟1个时钟量并输出，通过这样，通过延迟电路将第1地址信号延迟给定的期间并输出。如果采用这样的构成，便能够容易地由延迟电路将第1地址信号延迟给定的期间并输出。
作为优选方式，上述第2方面的存储器中，切换电路，包括被输入来自延迟电路的第1地址信号的第1晶体管，以及来自更新控制电路的第2地址信号的第2晶体管；在通常存取动作时，第1晶体管变为导通状态，同时，第2晶体管变为截止状态，通过这样，经第1晶体管输出第1地址信号；在更新动作时，第1晶体管变为截止状态，同时，第2晶体管变为导通状态，通过这样，经第2晶体管输出第2地址信号。如果采用这样的构成，便能够通过切换电路，容易地在通常存取动作时以及更新动作时，切换输出第1地址信号与第2地址信号。
附图说明
图1为表示本发明的第1实施方式的交叉点型强电介质存储器的全体构成的框图。
图2为用于说明图1中所示第1实施方式的交叉点型强电介质存储器的更新控制电路、时钟生成电路以及行地址缓存的构成的框图。
图3为说明图2中所示第1实施方式的更新控制电路、时钟生成电路以及行地址缓存的电路结构的电路图。
图4为说明本发明的第1实施方式的交叉点型强电介质存储器的动作的电压波形图。
图5为表示本发明的第2实施方式的交叉点型强电介质存储器的整体构成的框图。
图6为说明本发明的第2实施方式的变形例的DRAM的整体构成的框图。
具体实施方式
下面对照附图对本发明的实施方式进行说明。另外，以下的实施方式的说明中，对本发明的存储器之一例，仅仅对由设置在字线与位线相交叉的位置上的1个强电介质电容器构成存储器单元的交叉点型强电介质存储器进行说明。
(第1实施方式)
首先，参照图1～图3，对本发明的第1实施方式的交叉点型强电介质存储器的构成进行说明。
第1实施方式的交叉点型强电介质存储器，如图1所示，具备存储器单元阵列1、行解码器2、包括计数器3以及地址用计数器4的更新控制电路5、行地址缓存6、包括状态机电路7的时钟生成电路8、列地址缓存9、写入放大器10、读出放大器(read amplifier)11、输入缓存12、输出缓存13、列解码器14、字线源驱动器15、电压生成电路16、检测放大器(sense amplifier)17、以及位线源驱动器18。另外，计数器3为本发明的“存取次数检测电路”之一例。
存储器单元阵列1中，将多根字线WL与多根位线BL相交叉设置，同时，在各个交叉位置上设置仅仅由单一的强电介质电容器19所构成的存储器单元20。另外，强电介质电容器19，包含有字线WL、位线BL、以及设置在字线WL与位线BL之间的强电介质膜(图中未显示)。另外，字线WL与行解码器2相连接。另外，行解码器2与行地址缓存6相连接。
这里，第1实施方式中，更新控制电路5，用来控制对存储器单元20的数据更新动作而被设置。另外，更新控制电路5的计数器3，用来检测出对存储器单元阵列1中所包括的所有存储器单元20的存取次数而被设置。具体地说，计数器3，在每次对存储器单元阵列1中所包括的所有存储器单元20进行通常存取动作或更新动作时，便进行+1的计数。另外，更新控制电路5，对检测出计数器3的存取次数的合计达到给定次数这一事项进行响应，将作为与进行更新动作的存储器单元20相连接的字线WL的行地址的更新地址信号、H电平的更新请求信号REFE、L电平的反转更新请求信号/REFE，输出给后述的行地址缓存6的切换电路23。另外，更新控制电路5的地址用计数器4，用来检测字线WL每一次的更新动作的次数而被设置。也即，地址用计数器4，每次经给定的字线WL进行更新动作时，将对应于该给定的字线WL的更新动作的次数+1进行计数。
另外，行地址缓存6，用来向行解码器2提供给定的行地址信号而被设置。行解码器2，在通常存取动作以及更新动作中，用来将行地址缓存6所提供的给定行地址信号的对应字线WL激活。另外，行地址缓存6，如图2所示，由地址锁存电路21、延迟电路22以及切换电路23构成。另外，该地址锁存电路21为本发明的“地址保持电路”之一例。另外，地址锁存电路21，在进行通常的存取动作时，从外部向其输入外部地址信号，同时保持该所输入的外部地址信号。另外，地址锁存电路21，如图3所示，由1个DFF(延迟触发器)电路21a构成。该地址锁存电路21的DFF电路21a中，被从时钟生成电路8输入内部时钟信号。
另外，第1实施方式中，延迟电路22与地址锁存电路21相连接，同时被输入由地址锁存电路21所保持的外部地址信号(进行通常存取动作的字线WL的行地址)。另外，延迟电路22，由串联连接的3段DFF电路22a～22c构成。另外，该DFF电路22a～22c，为本发明的“延迟电路部”之一例。另外，各段DFF电路22a～22c中，分别被输入时钟信号CLK。另外，各段DFF电路22a～22c分别具有让外部地址信号延迟1个时钟量的功能。通过这样，延迟电路22，将从地址锁存电路21所输入的外部地址信号，通过3段DFF电路22a～22c来延迟3个时钟量并输出。
另外，切换电路23，由两个传输门晶体管23a以及23b构成。另外，传输门晶体管23a为本发明的“第1晶体管”之一例，另外，传输门晶体管23b为本发明的“第2晶体管”之一例。另外，传输门晶体管23a以及23b，分别由源极/漏极互相连接的p沟道晶体管以及n沟道晶体管构成。另外，切换电路23的一方传输门晶体管23a的源极/漏极中的一方，被延迟电路22输入外部地址信号，同时，另一方传输门晶体管23b的源极/漏极中的一方，被从更新控制电路5，输入作为与进行更新动作的存储器单元20相连接的字线WL的行地址的更新地址信号。另外，传输门晶体管23a的源极/漏极中的另一方，与传输门晶体管23b的源极/漏极中的另一方相连接。另外，传输门晶体管23a的n沟道晶体管的栅极，被输入存取请求信号ACCE，同时，传输门晶体管23a的p沟道晶体管的栅极，被输入反转存取请求信号/ACCE。另外，传输门晶体管23b的n沟道晶体管的栅极，被输入更新请求信号REFE，同时，p沟道晶体管的栅极，被输入反转更新请求信号/REFE。
另外，从传输门晶体管23a的源极/漏极中的一方，与传输门晶体管23b的源极/漏极中的一方中的任一方，将外部地址信号或更新地址信号的任一方，作为内部行地址信号输出给行解码器2。也即，切换电路23，在让传输门晶体管23a处于导通状态，同时，让传输门晶体管23b处于截止状态的情况下，经传输门晶体管23a输出外部地址信号，另外，在让传输门晶体管23b处于导通状态，同时，让传输门晶体管23a处于截止状态的情况下，经传输门晶体管23b输出更新地址信号。通过这样，切换电路23，能够切换在进行通常存取动作时从外部所输入的外部地址信号，与进行更新动作的存储器单元20的对应更新地址信号，进行输出。
另外，时钟生成电路8，包括反相器电路8a与8b，以及NAND电路8c。反相器电路8a被输入行地址选通信号RAS。另外，NAND电路8c被输入时钟信号CLK以及反相器电路8a的输出。另外，反相器电路8b被输入NAND电路8c的输出。这样，从反相器电路8b向地址锁存电路21输出内部时钟信号。另外，时钟生成电路8如图1所示，与更新控制电路5、列地址缓存9、写入放大器10以及读出放大器11相连接。另外，写入放大器10以及读出放大器11，分别与输入缓存12以及输出缓存13相连接。另外，列地址缓存9，与列解码器14相连接。另外，行解码器2与字线源驱动器15相连接，同时，字线源驱动器15，与电压生成电路16以及时钟生成电路8的状态机电路7相连接。另外，存储器单元阵列1的位线BL，经检测放大器17与列解码器14相连接。另外，检测放大器17，与写入放大器10、读出放大器11以及位线源驱动器18相连接，同时，位线源驱动器18，与电压生成电路16以及状态机电路7相连接。
接下来，对照图1～图4，对本发明的第1实施方式的交叉点型强电介质存储器的动作进行说明。另外，该第1实施方式的交叉点型强电介质存储器的动作，与从外部所输入的1个时钟信号CLK同步进行。
首先，如图4所示，向时钟生成电路8(参照图3)的反相器电路8a所输入的行地址选通信号RAS，从H电平下降到L电平。通过这样，从反相器电路8a输出H电平的信号，同时，将该H电平的信号输入给NAND电路8c。另外，对应于行地址选通信号RAS下降到L电平，更新控制电路5(参照图1)的计数器3，进行+1计数。通过这样，由计数器3检测出存取次数。之后，一旦输入给时钟生成电路8(参照图3)的NAND电路8c的时钟信号CLK从L电平上升到H电平，便从NAND电路8c输出L电平的信号。另外，让在该行地址选通信号RAS为L电平时，时钟信号CLK从L电平向H电平上升的时刻，为存取动作开始时刻。之后，通过将从NAND电路8c所输出的L电平的信号，输入给反相器电路8b，来从反相器电路8b输出H电平的内部时钟信号。该H电平的内部时钟信号，输入给地址锁存电路21的DFF电路21a。通过这样，地址锁存电路21，保持此时从外部所输入的外部地址信号XA。
之后，由地址锁存电路21所保持的外部地址信号XA，输入给延迟电路22的第1段DFF电路22a。外部地址信号XA，被3段DFF电路22a～22c分别延迟1个时钟并输出。通过这样，由第3段DFF电路22c，将外部地址信号XA从存取动作开始时刻延迟3个时钟并输出。被DFF电路22延迟3个时钟并输出的外部地址信号XA，被输入到切换电路23的传输门晶体管23a的源极/漏极中的一方。此时，让输入给传输门晶体管23a的n沟道晶体管的栅极的存取使能信号ACCE，上升到H电平，同时，让输入给传输门晶体管23a的p沟道晶体管的栅极的反转存取使能信号/ACCE，下降到L电平。通过这样，由于传输门晶体管23a为导通状态，因此，从延迟电路22所输出的外部地址信号XA，经传输门晶体管23a输出。因此，从切换电路23，将对应于外部地址信号XA的内部行地址信号XA输入给行解码器2(参照图1)。
之后，通过行解码器2，激活对应于内部行地址信号XA的字线WL，同时，经位线BL在与该激活了的字线WL相连接的存储器单元20中进行通常存取动作(读出动作以及写入动作)。通常存取动作的读出动作中，将与激活了的字线WL相连接的所有存储器单元20中所存储的数据，经位线BL一并读出。另外，该读出动作中，由于产生了数据被破坏的存储器单元20，因此在读出动作之后，进行重写动作。该重写动作中，通过检测放大器17放大了所读出的数据的电压之后，经位线BL将所放大的电压施加给数据被读出的原存储器单元20的强电介质电容器19，通过这样来进行数据的重写。另外，通常存取动作的写入动作中，经位线BL在与激活了的字线WL相连接的所有存储器单元20中一并写入数据。
另外，在从传输门晶体管23a输出外部地址信号XA时，让输入给切换电路23的另一方传输门晶体管23b的n沟道晶体管的栅极的更新请求信号REFE，下降到L电平，同时，让输入给传输门晶体管23b的p沟道晶体管的栅极的反转更新请求信号/REFE，上升到H电平。通过这样，传输门晶体管23b变为截止状态。因此，在从切换电路23的一方传输门晶体管23a输出外部地址信号XA时，不会从另一方传输门晶体管23b输出更新地址信号。
另外，在外部地址信号XA延迟3个时钟的期间，输入给传输门晶体管23a的n沟道晶体管的栅极的存取使能信号ACCE保持为L电平，同时，输入给传输门晶体管23a的p沟道晶体管的栅极的反转存取使能信号/ACCE保持为H电平。通过这样，由于传输门晶体管23a保持截止状态，因此在外部地址信号XA延迟3个时钟的期间内，不会从切换电路23的传输门晶体管23a向行解码器2输入内部行地址信号。另外，该期间中，等待对应于外部地址信号XA的内部列地址信号，从列地址缓存9(参照图1)输入给列解码器14。因此，在该期间中，产生了不进行通常存取动作的空闲时间。
第1实施方式中，利用让上述外部地址信号XA延迟3个时钟所产生的空闲时间，进行对存储器单元20的更新动作。另外，更新动作在存取次数的合计达到给定次数时进行。具体地说，在通过更新控制电路5的计数器3检测出存取次数的合计达到给定的次数时，在存取动作开始时刻，从更新控制电路5输出与进行更新动作的存储器单元20相对应的更新地址信号RA、H电平的更新请求信号REFE、L电平的反转更新请求信号/REFE。另外，此时，将更新控制电路5的计数器3所计数的存取次数的合计，复位为“0”。这样，栅极被输入H电平的更新请求信号REFE的切换电路23的传输门晶体管23b的n沟道晶体管变为导通状态。另外，栅极被输入了L电平的反转重写请求信号/REFE的切换电路23的传输门晶体管23b的p沟道晶体管变为导通状态。因此，由于更新地址信号RA经传输门晶体管23b输出，因此从切换电路23向行解码器2，输入对应于更新地址信号RA的内部行地址信号RA。通过这样，由行解码器2将对应于内部行地址信号RA的1根字线WL激活，同时对与该激活了的1根字线WL相连接的所有存储器单元20，经位线BL进行更新。
另外，更新动作与通常存取动作中的读出动作以及重写动作一样进行。也即，将与激活了的1根字线WL相连接的所有存储器单元20中所存储的数据，经位线BL一并读出，同时，通过检测放大器17放大所读出的数据的电压。之后，经位线BL将所放大的电压施加给数据被读出的原存储器单元20的强电介质电容器19，通过这样来进行数据的重写。这样来更新存储器单元20中所保存的数据。该更新动作，通常在每一个存取动作所产生的空闲时间中分别进行，同时，对存储器单元阵列1中所包括的字线WL的根数量的每1根字线WL依次进行。另外，在每次进行更新动作时，通过更新控制电路5的计数器3将存取次数+1来进行计数，同时，通过更新控制电路5的地址用计数器4，将进行了更新动作的字线WL所对应的更新动作的次数+1来进行计数。之后，对存储器单元阵列1中所包括的与所有的字线WL相连接所有的存储器单元20进行更新动作。之后，对与所有的字线WL相连接的所有的存储器单元20进行了更新动作之后，将更新控制电路5的地址用计数器4复位为“0”。之后，再次重复进行通常存取动作。更新控制电路5的计数器3，将上述更新动作的次数，与再次进行通常存取动作的次数相加进行计算。之后，进行通常存取动作而不进行更新动作，直到由更新控制电路5的计数器3所计数的更新动作以及通常存取动作的次数合计达到给定的次数。
第1实施方式中，如上所述，设有：在进行通常存取动作时，将从外部所输入的外部地址信号XA延迟并输出的延迟电路22、输出与进行数据的更新动作的存储器单元20相对应的重写地址信号RA的更新控制电路5、适当切换从延迟电路22所输出的外部地址信号XA与从更新控制电路5所输出的更新地址信号RA并输出的切换电路23；同时，在通过延迟电路22将外部地址信号XA延迟3个时钟的期间内，通过在与从切换电路23所输出的更新地址信号RA(内部地址信号RA)相对应的存储器单元20中进行更新动作，能够由延迟电路22，不使用高速的时钟信号，而产生没有通常存取动作的空闲时间，同时在该空闲时间中使用更新控制电路5以及切换电路23，进行更新动作。通过这样，能够进行更新动作，而不会增大消耗电流。
另外，第1实施方式中，根据由计数器3检测出存取次数的合计达到给定的次数，从切换电路23输出更新地址信号RA来代替外部地址信号XA，同时，在与该更新地址信号RA所对应的字线WL相连接的存储器单元20中进行更新动作，通过这样，如果将上述给定的次数，设定为用来避免数据的消失而进行更新动作所需要的给定的存取次数，则能够在到达产生数据的消失的给定存取次数之前，开始更新动作。通过这样，能够可靠地抑制存储器单元20的数据的消失。
(第2实施方式)
接下来，参照图5，对本发明的第2实施方式的交叉点型强电介质存储器的构成进行说明。
该第2实施方式的交叉点型强电介质存储器，如图5所示，与上述第1实施方式的交叉点型强电介质存储器不同，在更新控制电路5内使用计时器33来代替第1实施方式的计数器3(参照图1)。另外，该计时器33为本发明的“存取时间测量电路”之一例。另外，计时器33用来测量对存储器单元19的存取时间。另外，更新控制电路5，根据由计时器33所测量的存取时间到达给定的时间，将更新地址信号RA、H电平的更新请求信号REFE、L电平的反转更新请求信号/REFE，输出给行解码器2。第2实施方式的交叉点型强电介质存储器的上述之外的构成，与上述第1实施方式的交叉点型强电介质存储器的构成相同。
接下来，对照图3～图5，对本发明的第2实施方式的交叉点型强电介质存储器的动作进行说明。该第2实施方式的交叉点型强电介质存储器中，与上述第1实施方式不同，通过更新控制电路5的计时器33，检测出执行更新动作的时刻。也即，计时器33测量存取时间，并累计该所测量的时间。在通过计时器33所测量的存取时间的合计达到给定的存取时间时，与图4中所示的第1实施方式的情况相同，在存取动作开始时刻，从更新控制电路5输出与进行更新动作的存储器单元20相对应的更新地址信号RA、H电平的更新请求信号REFE、L电平的反转更新请求信号/REFE。通过这样，与图3中所示的第1实施方式一样，由于切换电路23的传输门晶体管23b变为导通状态，因此更新地址信号RA(内部行地址信号RA)经传输门晶体管23b输出给行解码器2(参照图5)。因此，通过行解码器2，激活对应于内部行地址信号RA的1根字线WL，同时，经位线BL，对与该激活了的1根字线WL相连接的所有存储器单元20进行更新动作。另外，在通过计时器33所测量的存取时间的合计到达给定的时间时，将通过计时器33所测量的存取时间的合计，复位为“0”。之后，计时器33，将更新动作的时间，与对所有的存储器单元20进行更新动作之后再次进行通常存取动作的时间相加进行计算。之后，在由计时器33所测量的更新动作以及通常存取动作的时间合计达到给定的存取时间时，再次进行更新动作。
第2实施方式的交叉点型强电介质存储器的上述以外的动作，与上述第1实施方式的交叉点型强电介质存储器的动作相同。
第2实施方式中，如上所述，根据由计时器33所测量的存取时间的合计到达给定的时间，从切换电路23输出更新地址信号RA来代替外部地址信号，同时，对与该更新地址信号RA相对应的存储器单元20进行更新操作，通过这样，如果将上述给定的时间，设定为用来避免数据的消失而进行更新动作所需要的给定的存取时间，则能够在到达产生数据的消失的给定存取时间之前，开始重写动作。通过这样，能够可靠地抑制存储器单元20的数据的消失。
第2实施方式的除此之外的效果，与上述第1实施方式的效果相同。
另外，本次所公布的实施方式，均为示例而不能够对本发明进行限制。本发明的范围，通过权利要求的范围而不是上述实施方式的说明进行公布，并且还包括与权利要求的范围等同的意味以及范围内的所有变更。
例如，上述实施方式中，以强电介质存储器作为本发明的存储器之一例进行了说明，但本发明并不仅限于此，对于强电介质存储器以外的存储器也能够适用本发明。例如，在图6中所示的DRAM中也能够适用本发明。该图6所示的DRAM中，与上述第2实施方式不同，构成存储器单元阵列41的多个存储器单元60，分别由电容器59a以及n沟道晶体管59b构成。另外，n沟道晶体管59b为本发明的“晶体管”之一例。另外，电容器59a的一方电极，与n沟道晶体管59b的源极/漏极中的一方相连接，同时，另一方电极接地。另外，n沟道晶体管59b的源极/漏极中的另一方，与位线BL相连接，同时，n沟道晶体管59b的栅极，与字线WL相连接。图6中所示的DRAM的上述以外的构成，与上述第2实施方式的强电介质存储器的构成相同。
另外，上述第1实施方式中，对将进行通常存取动作时所输入的外部地址信号延迟3个时钟的例子进行了说明，但本发明并不仅限于此，还可以让外部地址信号延迟3个时钟以外的时钟数。
另外，上述第1实施方式中，通过更新控制电路的计数器，将更新动作的次数与通常存取动作的次数相加进行计数，但本发明并不仅限于此，还可以通过更新控制电路的计数器，只计数通常存取动作的次数，而不计数更新动作的次数。
另外，上述第1实施方式中，通过更新控制电路的计时器，将更新动作的时间与通常存取动作的时间相加进行测量，但本发明并不仅限于此，还可以通过更新控制电路的计时器，只测量通常存取动作的时间，而不测量更新动作的时间。

Claims (17)

1.一种存储器，其特征在于，具备：
存储数据的多个存储器单元；
延迟电路，其将在进行通常存取动作时从外部所输入的对应于所述存储器单元的第1地址信号，延迟给定的期间并输出；
更新控制电路，其输出与进行所述数据的更新动作的所述存储器单元相对应的第2地址信号；以及
切换电路，其切换从所述延迟电路所输出的所述第1地址信号，与从所述更新控制电路所输出的所述第2地址信号并输出，
在通过所述延迟电路延迟所述第1地址信号的所述给定的期间内，从所述切换电路输出所述第2地址信号，同时，对与所述第2地址信号相对应的所述存储器单元进行所述更新动作，
所述更新控制电路，包括检测出对所述存储器单元的存取次数的存取次数检测电路，
所述更新控制电路，包括测量对所述存储器单元的存取时间的存取时间测量电路。
2.如权利要求1所述的存储器，其特征在于：
还具备互相交叉配置的多根字线以及多根位线；
所述存储器单元，分别设置在多根所述字线与多根所述位线相交叉的位置上；
在通过所述延迟电路延迟所述第1地址信号的所述给定的期间内，对与所述第2地址信号相对应的1根所述字线相连接的所有所述存储器单元进行所述更新动作。
3.如权利要求2所述的存储器，其特征在于：
所述更新动作，对所有的所述字线，在每一次所述通常存取动作时对每根所述字线依次进行。
4.如权利要求1所述的存储器，其特征在于：
根据由所述存取次数检测电路检测出所述存取次数的合计达到给定的次数这一事项，从所述切换电路输出所述第2地址信号来代替所述第1地址信号，对其进行响应，在与所述第2地址信号相对应的所述存储器单元中进行所述更新动作。
5.如权利要求1所述的存储器，其特征在于：
根据由所述存取时间测量电路所测量的所述存取时间的合计达到给定的时间这一事项，从所述切换电路输出所述第2地址信号来代替所述第1地址信号，对其进行响应，在与所述第2地址信号相对应的所述存储器单元中进行所述更新动作。
6.如权利要求1所述的存储器，其特征在于：
还具备地址保持电路，其保持与进行所述通常存取动作的所述存储器单元相对应的所述第1地址信号。
7.如权利要求1所述的存储器，其特征在于：
所述延迟电路，包括串联连接的多个延迟电路部；
所述多个延迟电路部分别让所述第1地址信号每次延迟1个时钟量并输出，通过这样，由所述延迟电路将所述第1地址信号延迟所述给定的期间并输出。
8.如权利要求1所述的存储器，其特征在于：
所述切换电路，包括被输入来自所述延迟电路的所述第1地址信号的第1晶体管，以及来自所述更新控制电路的所述第2地址信号的第2晶体管；
在所述通常存取动作时，所述第1晶体管变为导通状态，同时，所述第2晶体管变为截止状态，通过这样，经所述第1晶体管输出所述第1地址信号；
在所述更新动作时，所述第1晶体管变为截止状态，同时，所述第2晶体管变为导通状态，通过这样，经所述第2晶体管输出所述第2地址信号。
9.如权利要求1所述的存储器，其特征在于：
还具有互相交叉配置的多根字线以及多根位线；
所述存储器单元，分别配置在对应于多根所述字线以及多根所述位线的交叉点的位置上，且具有：栅极与对应的所述字线相连接，同时，源极/漏极中的一方与对应的所述位线相连接的晶体管；以及一方电极与所述晶体管的源极/漏极中的另一方相连接，同时另一方电极接地，存储所述数据的电容器。
10.一种存储器，其特征在于，具备：
互相交叉配置的多根字线以及多根位线；
多个存储器单元，其分别配置在对应于多根所述字线以及多根所述位线的交叉点的位置上，同时，包括与对应的所述字线以及对应的所述位线相连接，存储数据的强电介质电容器；
延迟电路，其将在进行通常存取动作时从外部所输入的对应于所述存储器单元的第1地址信号，延迟给定的期间并输出；
更新控制电路，其输出与进行所述数据的更新动作的所述存储器单元相对应的第2地址信号；以及
切换电路，其切换从所述延迟电路输出的所述第1地址信号，与从所述更新控制电路输出的所述第2地址信号并输出，
在通过所述延迟电路延迟所述第1地址信号的所述给定的期间内，从所述切换电路输出所述第2地址信号，同时，对与所述第2地址信号相对应的所述存储器单元进行所述更新动作，
所述更新控制电路，包括检测出对所述存储器单元的存取次数的存取次数检测电路，
所述更新控制电路，包括测量对所述存储器单元的存取时间的存取时间测量电路。
11.如权利要求10所述的存储器，其特征在于：
在通过所述延迟电路延迟所述第1地址信号的所述给定的期间内，对与所述第2地址信号相对应的1根所述字线相连接的所有所述存储器单元进行所述更新动作。
12.如权利要求11所述的存储器，其特征在于：
所述更新动作，对所有的所述字线，在每一次所述通常存取动作时对每根所述字线依次进行。
13.如权利要求10所述的存储器，其特征在于：
所述更新控制电路，包括检测出对所述存储器单元的存取次数的存取次数检测电路；
根据由所述存取次数检测电路检测出所述存取次数的合计达到给定的次数这一事项，从所述切换电路输出所述第2地址信号来代替所述第1地址信号，对其进行响应，在与所述第2地址信号相对应的所述存储器单元中进行所述更新动作。.
14.如权利要求10所述的存储器，其特征在于：
所述更新控制电路，包括测量对所述存储器单元的存取时间的存取时间测量电路；
根据由所述存取时间测量电路所测量的所述存取时间的合计达到给定的时间这一事项，从所述切换电路输出所述第2地址信号来代替所述第1地址信号，对其进行响应，在与所述第2地址信号相对应的所述存储器单元中进行所述更新动作。
15.如权利要求10所述的存储器，其特征在于：
还具备地址保持电路，其保持与进行所述通常存取动作的所述存储器单元相对应的所述第1地址信号。
16.如权利要求10所述的存储器，其特征在于：
所述延迟电路，包括串联连接的多个延迟电路部；
所述多个延迟电路部分别让所述第1地址信号每次延迟1个时钟量并输出，通过这样，由所述延迟电路将所述第1地址信号延迟所述给定的期间并输出。
17.如权利要求10所述的存储器，其特征在于：
所述切换电路，包括被输入来自所述延迟电路的所述第1地址信号的第1晶体管，以及来自所述更新控制电路的所述第2地址信号的第2晶体管；
在所述通常存取动作时，所述第1晶体管变为导通状态，同时，所述第2晶体管变为截止状态，通过这样，经所述第1晶体管输出所述第1地址信号；
在所述更新动作时，所述第1晶体管变为截止状态，同时，所述第2晶体管变为导通状态，通过这样，经所述第2晶体管输出所述第2地址信号。
CNB2005101063598A 2004-09-24 2005-09-22 存储器 Active CN100461298C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004276461 2004-09-24
JP2004276461A JP2006092640A (ja) 2004-09-24 2004-09-24 メモリ

Publications (2)

Publication Number Publication Date
CN1770321A CN1770321A (zh) 2006-05-10
CN100461298C true CN100461298C (zh) 2009-02-11

Family

ID=36098873

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101063598A Active CN100461298C (zh) 2004-09-24 2005-09-22 存储器

Country Status (4)

Country Link
US (1) US7245545B2 (zh)
JP (1) JP2006092640A (zh)
KR (1) KR100682436B1 (zh)
CN (1) CN100461298C (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964950B2 (en) * 2001-07-25 2005-11-15 Isis Pharmaceuticals, Inc. Antisense modulation of C-reactive protein expression
JP4608235B2 (ja) * 2004-04-14 2011-01-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶システム
KR100567064B1 (ko) * 2004-04-28 2006-04-04 주식회사 하이닉스반도체 메모리 장치용 입력 회로
JP4714590B2 (ja) 2006-01-23 2011-06-29 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4272227B2 (ja) 2006-06-16 2009-06-03 三洋電機株式会社 メモリおよび制御装置
JP4195899B2 (ja) 2006-06-16 2008-12-17 三洋電機株式会社 強誘電体メモリ
CN101089992B (zh) * 2006-06-16 2012-09-05 帕特兰尼拉财富有限公司 存储器
JP2008108417A (ja) * 2006-10-23 2008-05-08 Hynix Semiconductor Inc 低電力ｄｒａｍ及びその駆動方法
JP2009271991A (ja) * 2008-05-07 2009-11-19 Toshiba Corp 半導体記憶装置
CN105448321B (zh) * 2014-08-20 2018-12-18 华邦电子股份有限公司 存储器的存取方法
CN110390976B (zh) * 2018-04-19 2021-06-08 华邦电子股份有限公司 存储器装置及其数据更新方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644184A (en) * 1982-11-11 1987-02-17 Tokyo Shibaura Denki Kabushiki Kaisha Memory clock pulse generating circuit with reduced peak current requirements
US4809233A (en) * 1986-12-19 1989-02-28 Fujitsu Limited Pseudo-static memory device having internal self-refresh circuit
CN1140311A (zh) * 1996-03-23 1997-01-15 索尼公司 字幕数据编码/解码的方法和装置及其记录介质
JP2002074944A (ja) * 1999-12-03 2002-03-15 Nec Corp 半導体記憶装置及びそのテスト方法
CN1402873A (zh) * 1999-12-03 2003-03-12 日本电气株式会社 半导体存储装置及其测试方法
CN1422430A (zh) * 2000-04-11 2003-06-04 日本电气株式会社 半导体存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253410B1 (ko) * 1998-02-20 2000-05-01 김영환 오토 리프레시 제어회로
KR100286346B1 (ko) * 1999-03-22 2001-03-15 김영환 에스디램의 리프레쉬 회로
JP4111304B2 (ja) 1999-12-08 2008-07-02 株式会社ルネサステクノロジ 半導体装置
JP2002208274A (ja) 2000-11-10 2002-07-26 Hitachi Ltd 半導体記憶装置
JP2003007051A (ja) 2001-06-27 2003-01-10 Sanyo Electric Co Ltd メモリおよびその動作方法
JP4459495B2 (ja) 2001-12-13 2010-04-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置
JP4236903B2 (ja) * 2002-10-29 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644184A (en) * 1982-11-11 1987-02-17 Tokyo Shibaura Denki Kabushiki Kaisha Memory clock pulse generating circuit with reduced peak current requirements
US4809233A (en) * 1986-12-19 1989-02-28 Fujitsu Limited Pseudo-static memory device having internal self-refresh circuit
CN1140311A (zh) * 1996-03-23 1997-01-15 索尼公司 字幕数据编码/解码的方法和装置及其记录介质
JP2002074944A (ja) * 1999-12-03 2002-03-15 Nec Corp 半導体記憶装置及びそのテスト方法
CN1402873A (zh) * 1999-12-03 2003-03-12 日本电气株式会社 半导体存储装置及其测试方法
CN1422430A (zh) * 2000-04-11 2003-06-04 日本电气株式会社 半导体存储装置

Also Published As

Publication number Publication date
JP2006092640A (ja) 2006-04-06
KR100682436B1 (ko) 2007-02-15
CN1770321A (zh) 2006-05-10
US20060067151A1 (en) 2006-03-30
US7245545B2 (en) 2007-07-17
KR20060051561A (ko) 2006-05-19

Similar Documents

Publication Publication Date Title
CN100461298C (zh) 存储器
CN112997251B (zh) 具有行锤击地址锁存机构的设备
US6834020B2 (en) Semiconductor storage device
CN101329904B (zh) 开放式位线dram和用于降低在dram中的读操作中的噪声的方法
US6751144B2 (en) Semiconductor storage and method for testing the same
KR101367063B1 (ko) 집적 회로의 동작 파라미터를 조정하기 위한 장치 및 방법
US7460425B2 (en) Memory having count detection circuitry for detecting access frequency
CN111383681A (zh) 具有部分阵列刷新的存储器
WO2019079157A1 (en) APPARATUS AND METHODS FOR REFRESHING MEMORY
CN101356586A (zh) 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
TWI378449B (en) Semiconductor memory and operating method of same
CN102655023A (zh) 用于半导体存储器件的刷新控制电路及方法
CN1877739A (zh) 具有较低初始延时的随机存取存储器
US7349289B2 (en) Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
TW200300940A (en) Semiconductor memory device and method of testing the same as well as test circuit
CN1502109B (zh) 半导体存储器及其更新方法
TWI733282B (zh) 具有相移順序讀取的高密度高頻寬靜態隨機存取記憶體
KR20060071435A (ko) 디램의 부분 리프레시 방법 및 장치
JP2003059261A (ja) メモリシステム及び半導体集積回路
US4500974A (en) Memory circuit
US7042777B2 (en) Memory device with non-variable write latency
JP2006500711A (ja) メモリ・アレイを有するｉｃ用更新制御回路
KR20020018099A (ko) 반도체 기억 장치
JP3606233B2 (ja) 半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器
EP1563510B1 (en) 2t2c signal margin test mode using a defined charge exchange between bl and /bl

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PATE LANNILA FORTUNE CO., LTD.

Free format text: FORMER OWNER: SANYO ELECTRIC CO., LTD.

Effective date: 20101223

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: OSAKA PREFECTURE, JAPAN TO: DELAWARE, USA

TR01 Transfer of patent right

Effective date of registration: 20101223

Address after: Delaware

Patentee after: Sanyo Electric Co.

Address before: Japan Osaka

Patentee before: Sanyo Electric Co., Ltd.