CN1877739A - 具有较低初始延时的随机存取存储器 - Google Patents

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Abstract

一种随机存取存储器，包括存储单元阵列和控制器。控制器被配置成如此存取存储单元阵列：响应读取命令采用双倍数据速率预取模式，并且在第一双倍数据速率存取完成之后采用单倍数据速率模式。

Description

具有较低初始延时的随机存取存储器
技术领域
本发明涉及一种随机存取存储器。该随机存取存储器包括存储单元阵列和控制器。
背景技术
本领域公知的存储器类型之一是动态随机存取存储器(DRAM)。DRAM的类型之一是单数据速率(SDR)同步DRAM(SDRAM)。在SDR SDRAM中，读取和写入操作与系统时钟同步。系统时钟由包括SDR SDRAM的主机系统提供。在系统时钟的上升沿执行操作。SDR SDRAM使用单数据速率结构。单数据速率结构具有接口，其被设计成在数据输入/输出(I/O)缓冲器或引脚(DQ)处每个时钟周期传送一个数据字。对SDR SDRAM的单次读取或写入访问有效地包括内部存储器阵列处的单个n位宽、一个时钟周期的数据传送以及在DQ处的相应的n位宽、一个时钟周期的数据传送。
DRAM的另一种类型是双倍数据速率(DDR)SDRAM。在DDR SDRAM中，读取和写入操作与系统时钟同步。系统时钟由包括DDR SDRAM的主机系统提供。在系统时钟的上升和下降沿都执行操作。DDR SDRAM使用双倍数据速率结构以实现高速操作。双倍数据速率结构实质上是具有如下设计的接口的2n预取结构，该接口被设计成在DQ处每个时钟周期传送两个数据字。对DDR SDRAM的单次读取或写入访问有效地包括内部存储器阵列处的单个2n位宽、一个时钟周期的数据传送以及在DQ处的两个相应的n位宽、半个时钟周期的数据传送。
SDR SDRAM和DDR SDRAM的读取和写入访问是突发定向的(burstoriented)。在所选择的位置开始访问并且按照编程的顺序对编程数目个位置继续。访问从激活命令的注册开始，该激活命令之后是读取或写入命令。与激活命令同时注册的地址位用于选择将要访问的存储体和行。与读取或写入命令同时注册的地址位用于选择存储体和成组访问的开始列位置。
列地址选通(CAS)信号用于锁存所选存储单元的列地址并且在读取或写入操作期间启动列访问。激活命令和第一读取命令之间的延迟被称为RAS到CAS的延迟(tRCD)。在突发期间CAS脉冲之间的延迟被称为CAS到CAS的延迟(tCCD)。在SDR SDRAM和DDR SDRAM中，tRCD和tCCD不能比最短时间短，该最短时间由存储电路的处理速度来限定。如果tRCD和tCCD比最短时间短，则存储电路可能会出故障。
DRAM的另一种类型是伪静态随机存取存储器(PSRAM)。PSRAM是具有用于无线应用的静态随机存取存储器(SRAM)接口的低功率DRAM。PSRAM不具有单独的激活命令。通过读取或写入命令自动执行PSRAM中的激活命令。通常，对PSRAM的存储器阵列的第一访问是异步的。读取命令通常被异步解码并且在读取命令被异步解码之后异步地发出初始CAS脉冲。在初始CAS脉冲之后，与时钟同步发出用于突发式访问的后续CAS脉冲。可以根据下一个同步CAS脉冲改变初始异步CAS脉冲的位置。从存储器阵列读出数据所需的时间一般比时钟周期长。该延迟被称为初始延时，它是所发出的读取命令与在DQ提供的第一数据之间的延迟。
PSRAM中，如同在SDR SDRAM和DDR SDRAM中一样，tCCD需要比最短时间长，否则PSRAM会出故障。由于异步发出初始CAS脉冲，所以初始CAS脉冲和下一个同步CAS脉冲可能移动得非常靠近，违反了最小tCCD的要求，这取决于时钟周期和异步命令解码的速度。由于典型的PSRAM以较高的时钟速度操作，可能需要更长的初始延时以维持最小的tRCD和tCCD要求以防存储器故障。
发明内容
本发明的一个实施例提供了一种随机存取存储器。该随机存取存储器包括存储单元阵列和控制器。控制器被配置成响应于读取命令以双倍数据速率预取模式访问存储单元阵列，并且在完成第一双倍数据速率访问之后以单倍数据速率模式访问存储单元阵列。
附图说明
参考以下的附图可以更好地理解本发明的实施例。附图的各元素彼此不必成比例。相同的参考数字表示相应的类似部分。
图1是说明根据本发明的随机存取存储器的一个实施例的框图。
图2是说明存储单元的一个实施例的简图。
图3是说明用于预取随机存取存储器中的初始数据的电路的一个实施例的框图。
图4是说明用于预取随机存取存储器中的初始数据的电路的信号的时序的一个实施例的时序图。
具体实施方式
图1是说明随机存取存储器10的一个实施例的框图。在一个实施例中，随机存取存储器10是一个伪静态随机存取存储器(PSRAM)。PSRAM的一种类型是CellularRAM，它适宜无线应用。CellularRAM是静态随机存取存储器(SRAM)的插入替代(drop in replacement)并且基于单个晶体管DRAM单元对六晶体管SRAM单元。
PSRAM10包括存储器控制器20以及至少一个存储体30。存储体30包括存储单元阵列32、行解码器40、列解码器44、读出放大器42、以及数据输入/输出电路46。列解码器44、读出放大器42、行解码器40、以及存储器阵列32在这里共同被称为存储块108。存储器控制器20通过通信链路22电连接到存储体30。
PSRAM10被配置成响应于读取命令首先使用双倍数据速率预取模式访问存储器阵列32，该读取命令被异步解码。解码最初的读取命令并且发出最初的异步列地址选通(CAS)脉冲，该脉冲启动从存储器阵列32中的2n个数据位(两个数据字)的检索，其中n等于数据输入/输出(I/O)触垫或引脚(DQ)的数量。初始延时之后，在系统时钟的第一个上升沿输出第一个数据字并且在下一个、系统时钟的第二个上升沿输出第二个数据字。响应于系统时钟的第二个上升沿开始发布随后的同步CAS脉冲以便以单倍数据速率模式从存储器阵列32检索数据。同步CAS脉冲启动从存储器阵列32中每CAS脉冲n个数据位(一个数据字)的检索。响应于系统时钟的上升沿输出响应于每个同步CAS脉冲检索出的n个数据位。
导电字线34，称为行选择线，在x-方向延伸穿过存储单元阵列32。导电位线36在y-方向延伸穿过存储单元阵列32。存储单元38位于字线34和位线36的每个交叉点。每个字线34电连接到行解码器40，而每个位线36电连接到读出放大器42。读出放大器42通过导电列解码器线45电连接到列解码器44并且通过数据线47连接到数据输入输出电路46。
数据输入/输出电路46包括多个锁存器和数据输入/输出(I/O)触垫或引脚(DQ)，以便在存储体30和外部设备之间传送数据。待写入到存储体30的数据被表示为外部设备的DQ上的电压。该电压被转换成适当的信号并且存储到所选择的存储单元38。由DQ上的存储体30提供的从存储体30读出的数据，以供外部设备进行检索。一旦访问完成并且启动了输出，从所选择的存储单元38读出的数据就呈现在DQ上。在其他时间，DQ处于高阻抗状态。
存储器控制器20控制从存储体30读取数据以及向存储体30写入数据。在读取操作期间，存储器控制器20将所选的一个或一些存储单元38的行地址传送到行解码器40。行解码器40激活所选择的字线34。由于所选择的字线34被激活，所以存储在连接到所选择的字线34的每个存储单元38中的值被传送到相应的位线36。由电连接到相应的位线36的读出放大器42读取每个存储单元38的值。存储器控制器20将所选择的一个或多个存储单元38的列地址传送到列解码器44。列解码器44选择哪个读出放大器42将数据传送到数据输入/输出电路46，以供外部设备进行检索。
在写操作期间，待存储到阵列32中的数据被外部设备放入到数据输入/输出电路46中。存储器控制器20将数据待存储于其中的所选择的一个或多个存储单元38的行地址传送到行解码器40。行解码器40激活所选择的字线34。存储器控制器20将数据待存储于其中的所选择的一个或多个存储单元38的列地址传送到列解码器44。列解码器44选择哪个读出放大器42从数据输入/输出电路46传送数据。读出放大器42通过位线36将数据写到所选择的一个或多个存储单元38。
图2是说明存储单元阵列32中一个存储单元38的一个实施例的简图。存储单元38包括晶体管48和电容器器50。晶体管48的栅极电连接到字线34。晶体管48的漏源通道电连接到位线36和电容器50。电容器50被充电成表示逻辑“0”或逻辑“1”。在读取操作期间，字线34被激活以导通晶体管48，并且通过位线36和晶体管48由相应的读出放大器42读取存储在电容器50中的值。在写操作期间，字线34被激活以导通晶体管48，并且通过位线36和晶体管48由相应的读出放大器42写入存储在电容器50中的值。
存储单元38上的读取操作是破坏性的读取操作。在每次读取操作之后，用刚刚读取的值给电容器50再次充电。此外，即使没有读取操作，电容器50的电荷也要随着时间的逝去而放电。为了保留所存储的值，通过读取或写入存储单元38而周期性地刷新存储单元38。存储单元阵列32中的所有存储单元38被周期性地刷新以便保存它们的值。
图3是说明用于预取PSRAM10中的初始数据的电路100的一个实施例的框图。电路100包括命令块106、存储块108、数据输出控制块A 118、数据输出控制块B 120、以及多路复用器126。在一个实施例中，命令块106是存储器控制器20的一部分。在本发明的一种形式中，数据输出控制块A118、数据输出控制块B 120、以及多路复用器126是数据输入/输出电路46的一部分。
命令块106接收CMD信号通道102上的命令(CMD)信号以及CLK信号通道104上的时钟(CLK)信号。命令块106通过CAS信号通道112电连接到存储块108的输入并且通过遗漏第二CAS(MISSING2NDCAS)信号通道110电连接到多路复用器126的控制输入。存储块108的输出端通过数据线47电连接到数据输出控制块A 118的输入以及数据输出控制块B 120的输入。数据输出控制块A 118和数据输出控制块B 120的时钟输入端接收CLK信号通道104上的CLK信号。数据输出控制块A 118的输出通过数据线122电连接到多路复用器126的第一数据输入。数据输出控制块B 120的输出通过数据线124电连接到多路复用器126的第二数据输入。多路复用器126在DATA线128上提供数据(DATA)信号。
命令块106接收CMD信号通道102上的CMD信号，并且在CAS信号通道112上提供CAS信号以及在MISSING2NDCAS信号通道110上提供MISSING2NDCAS信号。响应于CMD信号通道102上的读取命令，命令块106异步地解码读取命令并且在RAS到CAS延迟(tRCD)之后，用与双倍数据速率同步动态随机存取存储器(DDR SDRAM)相似的方式在CAS信号通道112上将初始CAS脉冲发布到存储块108，以便预取2n个数据位，其中n是DQ的数量。在一个实施例中，命令块106将初始CAS脉冲发布到存储块108以便预取32个数据位。
在初始CAS脉冲之后，命令块106响应于CLK信号的第一上升沿将MISSING2NDCAS信号发送到多路复用器126。响应于CLK信号每个随后的上升沿，命令块106将后续的同步CAS脉冲发送到存储块108，直到突发长度。在一个实施例中，后续的CAS脉冲被提供到存储块108，以便采用与单倍数据速率(SDR)SDRAM相似的方式检索数据。在另一个实施例中，后续的CAS脉冲被提供到存储块108，以便采用与DDR SDRAM相似的方式检索数据，但是附加的n个数据位被忽略。在另一个实施例中，后续的CAS脉冲被提供到存储块108，以便采用与DDR SDRAM相似的方式检索数据，但是每个其他的CAS脉冲被跳过且MISSING2NDCAS信号被固定以便将正确的数据位传送到DATA线128。在一个实施例中，命令块106响应于每个后续的CLK信号的上升沿发布后续的CAS脉冲，以便每CLK周期检索16个数据位。
存储块108接收CAS信号通道112上的CAS脉冲并且在数据线47上提供数据。响应于初始CAS脉冲，存储块108从存储器阵列32读取2n个数据位并且在数据线47上提供该2n个数据位。在一个实施例中，存储块108响应于初始CAS脉冲读取32个数据位并且在数据线47上提供该32个数据位。响应于后续的CAS脉冲，存储块108从存储器阵列32读取n个数据位并且在数据线47的下半部上提供该n个数据位。在一个实施例中，存储块108响应于后续的CAS脉冲从存储器阵列32读取16个数据位并且在数据线47的下半部上提供该16个数据位。在另一个实施例中，存储块108响应于后续的CAS脉冲从存储器阵列32读取2n个数据位，然而，数据线47上提供的上(upper)n个位被忽略。在另一个实施例中，以DDR SDRAM模式发布后续的CAS脉冲且跳过每个其它的CAS脉冲，存储块108响应于后续的CAS脉冲从存储器阵列32读取2n个数据位，并且根据MISSING2NDCAS信号在数据线47上提供所有2n个数据位。
数据输出控制块A 118在数据线47上从存储块108接收下(lower)n个数据位并且通过数据线122将该下n个数据位传送到多路复用器126。在一个实施例中，数据输出控制块A 118在数据线47上从存储器块108接收该下(lower)16个数据位并且通过数据线122将该下16个数据位传送到多路复用器126。数据输出控制块A 118响应于CLK信号通道104上的CLK信号的上升沿将下n个数据位传送到多路复用器126。
数据输出控制块B 120在数据线47上从存储块108接收上n个数据位，并且通过数据线124将该上(upper)n个数据位传送到多路复用器126。在一个实施例中，数据输出控制块B 120在数据线47上从存储块108接收上16个数据位，并且通过数据线124将该上16个数据位传送到多路复用器126。数据输出控制块B 120响应于CLK信号通道104上的CLK信号的上升沿将该上n个数据位传送到多路复用器126。
多路复用器126通过数据线122从数据输出控制块A 118接收下n个数据位，并且通过数据线124从数据输出控制块B接收上n个数据位。多路复用器126也通过MISSING2NDCAS信号通道110从命令块106接收MISSING2NDCAS信号。在一个实施例中，多路复用器126响应于逻辑低MISSING2NDCAS信号将下n个数据位传送到DATA线128。多路复用器126响应于逻辑高MISSING2NDCAS信号将上n个数据位传送到DATA线128。在一个实施例中，多路复用器126响应于逻辑低MISSING2NDCAS信号将下16个数据位传送到DATA线128并且响应于逻辑高MISSING2NDCAS信号将上16个数据位传送到DATA线128。
运行时，命令块106接收并且异步地解码读取命令。响应于该读取命令，命令块106发布初始CAS脉冲。存储块108接收初始CAS脉冲并且预取2n个数据位。数据输出控制块A 118接收下n个数据位且数据输出控制块B 120接收上n个数据位。多路复用器126响应于逻辑低MISSING2NDCAS信号将数据线122上的下n个数据位传送到DATA线128。然后命令块106将MISSING2NDCAS信号转换为逻辑高。响应于该逻辑高MISSING2NDCAS信号，多路复用器126将数据线124上的上n个数据位传送到DATA线128。然后命令块106将后续的同步CAS脉冲发布到存储块108并且将MISSING2NDCAS信号转换为逻辑低。存储块108接收该后续的CAS脉冲并且每CAS脉冲输出n个数据位。数据输出控制块A 118接收该n个数据位。在MISSING2NDCAS信号逻辑低的情况下，多路复用器126从数据输出控制块A 118将该n个数据位传送到DATA线128。命令块106继续发布后续的CAS脉冲直到想要的突发长度。调整MISSING2NDCAS信号的时序，使得在指定数据窗口期间从存储块108输出的相应数据是有效的。
图4是说明电路100的信号的时序的时序图200。时序图200包括CMD信号通道102上的CMD信号202、CLK信号通道104上的CLK信号204、CAS信号通道112上的CAS信号206、MISSING2NDCAS信号通道110上的MISSING2NDCAS信号210、以及DATA线128上的DATA信号208。用224表示一个时钟周期(tCLK)的长度。
响应于CMD信号202的读取命令212，命令块106异步地解码读取命令212并且在读取命令212之后经过tRCD216，发布初始异步CAS脉冲214。响应于该初始CAS脉冲214，存储块108在数据线47上提供2n个数据位(两个数据字)。数据输出控制块A 118接收数据线47上的下n个数据位(第一个数据字)，且数据输出控制块B 120接收数据线47上的上n个数据位(第二个数据字)。数据输出控制块A 118响应于CLK信号204的上升沿240将下n个数据位传送到多路复用器126。在MISSING2NDCAS信号210逻辑低的情况下，多路复用器126将该下n个数据位传送到DATA线128，正如DATA信号208的D0数据218所表示的。在CLK信号204的上升沿之前，初始CAS脉冲214发生CAS到CLK时间(tCC)222以便确保响应于CLK信号204的上升沿240可以利用D0数据218。用238表示读取命令212与D0数据218的输出之间的初始延时。
同样响应于CLK信号204的上升沿240，命令块106提供MISSING2NDCAS信号210的脉冲236。响应于CLK信号204的上升沿226，数据输出控制块B 120将上n个数据位传送到多路复用器126。在MISSING2NDCAS信号210逻辑高的情况下，多路复用器126将该上n个数据位传送到DATA线128，正如DATA信号208的D1数据220所表示的。响应于异步CAS脉冲214的数据输出包括D0数据218和D1数据220，正如232所表示的。
同样响应于CLK信号204的上升沿226，命令块106同步地提供CAS信号206的CAS脉冲228。在一个实施例中，响应于CAS信号206的CAS脉冲228，存储块108在数据线47上提供n个数据位(一个数据字)。数据输出控制块A 118接收数据线47上的n个数据位。数据输出控制块A 118将该n个数据位传送到多路复用器126。在MISSING2NDCAS信号210逻辑低的情况下，多路复用器126将该n个数据位传送到DATA线128，正如DATA信号208的D2数据230所表示的。该突发继续，命令块106响应于CLK信号204的上升沿242发布后续的同步CAS脉冲244。响应于同步CAS脉冲的数据输出包括D2-D5数据，正如234所表示的。
在另一个实施例中，响应于CAS信号206的CAS脉冲228，存储块108在数据线47上提供2n个数据位(两个数据字)。数据输出控制块A 118接收下n个数据位而数据输出控制块B 120接收数据线47上的上n个数据位。数据输出控制块A 118将该下n个数据位传送到多路复用器126，而数据输出控制块B 120将该上n个数据位传送到多路复用器126。在MISSING2NDCAS信号210逻辑低的情况下，多路复用器126将该下n个数据位传送到DATA线128，正如DATA信号208的D2数据230所表示的。上n个数据位被忽略。该突发继续，命令块106响应于CLK信号204的上升沿242发布后续的同步CAS脉冲244。
本发明的实施例提供了用于降低PSRAM或CellularRAM中的异步解码读取命令的初始延时的系统和方法。通过使用DDR SDRAM预取模式检索初始的两个数据字，随后用SDR SDRAM模式检索的突发式访问的剩下的数据字，可以减少PSRAM的初始延时而不违反最小tCCD时间。由于在初始异步CAS脉冲之后大于一个时钟周期，发布第一个同步CAS脉冲，所以不违反最小tCCD。
虽然这里图解和描述了具体的实施例，本领域的普通技术人员将理解的是，在不脱离本发明的范围的情况下，各种变换和/或等同的实施可以替代所示和描述的具体实施例。该申请用于覆盖这里讨论的具体实施例的任何修改或变化。因此，意图是，本发明仅由权利要求和它的等效物来限定。

Claims (25)

1、一种随机存取存储器，包括：
存储单元阵列；以及
控制器，其配置成响应于读取命令以双倍数据速率预取模式并在第一双倍数据速率存取完成之后以单倍数据速率模式存取存储单元阵列。
2、根据权利要求1的随机存取存储器，其中控制器被配置成响应于读取命令预取2n个数据位。
3、根据权利要求2的随机存取存储器，其中n等于16。
4、根据权利要求1的随机存取存储器，其中控制器被配置成提供：初始异步列地址选通脉冲，以便采用双倍数据速率预取模式存取存储单元阵列；以及同步列地址选通脉冲，以便采用单倍数据速率模式存取存储单元阵列。
5、一种伪静态随机存取存储器，包括：
存储单元阵列；以及
存储器控制器，被配置成：
响应于读取命令从存储单元阵列中异步预取第一数据字和第二数据字；以及
在异步预取第一和第二数据字之后从存储单元阵列中同步检索第三数据字。
6、根据权利要求5的伪静态随机存取存储器，其中的存储器控制器被配置成：提供异步列地址选通脉冲以便启动第一数据字和第二数据字的异步预取；并且提供同步列地址选通脉冲以便启动第三数据字的同步检索。
7、权利要求5的伪静态随机存取存储器，进一步包括：
数据输入/输出电路，配置成响应于时钟信号的第一个上升沿输出第一数据字，响应于时钟信号的第二个上升沿输出第二数据字，并且响应于时钟信号的第三个上升沿输出第三数据字。
8、一种用于蜂窝电话的伪静态随机存取存储器，包括存储块；
第一数据输出控制块，配置成响应于第一信号和第三信号从存储块接收下n个数据位；
第二数据输出控制块，配置成响应于第一信号从存储块接收上n个数据位；
多路复用器，配置成根据第二信号选择性输出该下n个数据位和该上n个数据位之一；以及
命令块，配置成响应于读取命令提供第一信号，在第一信号之后响应于时钟信号的第一个上升沿提供第二信号，以及在第一信号之后响应于时钟信号的第二个上升沿提供第三信号。
9、根据权利要求8的伪静态随机存取存储器，其中第一信号包括异步列地址选通信号。
10、根据权利要求8的伪静态随机存取存储器，其中第二信号包括遗漏第二列地址选通信号。
11、根据权利要求8的伪静态随机存取存储器，其中第三信号包括同步列地址选通信号。
12、根据权利要求8的伪静态随机存取存储器，其中存储块包括动态随机存取存储单元阵列。
13、一种伪静态随机存取存储器，包括：
用于接收读取命令的装置；
用于响应于读取命令发布异步列地址选通脉冲的装置；
用于响应于异步列地址选通脉冲从存储器阵列预取第一数据字和第二数据字的装置；
用于在异步列地址选通脉冲之后发布同步列地址选通脉冲的装置；以及
用于响应于同步列地址选通脉冲从存储器阵列检索第三数据字的装置。
14、根据权利要求13的伪静态随机存取存储器，进一步包括：
用于在异步列地址选通脉冲之后响应于时钟信号的第一个上升沿输出第一数据字的装置；
用于在异步列地址选通脉冲之后响应于时钟信号的第二个上升沿输出第二数据字的装置；以及
用于在异步列地址选通脉冲之后响应于时钟信号的第三个上升沿输出第三数据字的装置。
15、一种用于存取存储器的方法，该方法包括：
接收读取命令；
响应于读取命令发布异步列地址选通脉冲；
响应于异步列地址选通脉冲从存储器阵列中预取第一数据字和第二数据字；
在发布异步列地址选通脉冲之后发布同步列地址选通脉冲；以及
响应于同步列地址选通脉冲从存储器阵列检索第三数据字。
16、根据权利要求15的方法，进一步包括：
在异步列地址选通脉冲之后响应于时钟信号的第一个上升沿输出第一数据字；
在异步列地址选通脉冲之后响应于时钟信号的第二个上升沿输出第二数据字；以及
在异步列地址选通脉冲之后响应于时钟信号的第三个上升沿输出第三数据字。
17、根据权利要求15的方法，其中发布同步列地址选通脉冲包括：在发布异步列地址选通脉冲之后大于一个时钟周期，发布同步列地址选通脉冲。
18、根据权利要求15的方法，其中从存储器阵列预取第一数据字和第二数据字包括从存储器阵列预取第一16位数据字和第二16位数据字。
19、根据权利要求15的方法，其中从存储器阵列检索第三数据字包括从存储器阵列检索第三1 6位数据字。
20、一种用于读取伪静态随机存取存储器的方法，该方法包括：
接收读取命令；
响应于读取命令采用双倍数据速率模式从存储器阵列预取第一数据字和第二数据字；
响应于时钟信号的第一个上升沿输出第一数据字；
响应于时钟信号的第二个上升沿输出第二数据字；
响应于时钟信号的第二个上升沿采用单倍数据速率模式从存储器阵列检索第三数据字；以及
响应于时钟信号的第三个上升沿输出第三数据字。
21、根据权利要求20的方法，进一步包括：
异步地解码读取命令。
22、根据权利要求20的方法，进一步包括：
响应于读取命令发布异步列地址选通脉冲；且其中从存储器阵列预取第一数据字和第二数据字包括响应于异步列地址选通脉冲从存储器阵列预取第一数据字和第二数据字。
23、根据权利要求22的方法，进一步包括：
响应于时钟信号的第二个上升沿发布同步列地址选通脉冲；且其中从存储器阵列检索第三数据字包括响应于同步列地址选通脉冲从存储器阵列检索第三数据字。
24、一种用于读取CellularRAM的方法，该方法包括：
接收读取命令；
响应于读取命令发布异步列地址选通信号；
响应于异步列地址选通脉冲从存储器阵列并行读取第一数据字和第二数据字；
响应于时钟信号的第一个上升沿输出第一数据字；
响应于时钟信号的第二个上升沿输出第二数据字；
响应于时钟信号的第二个上升沿发布同步列地址选通脉冲；
响应于同步列地址选通脉冲从存储器阵列读取第三数据字；以及
响应于时钟信号的第三个上升沿输出第三数据字。
25、根据权利要求24的方法，其中发布同步列地址选通脉冲包括：在发布异步列地址选通脉冲之后大于一个时钟周期，发布同步列地址选通脉冲。
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