KR100351446B1 - 동기식 디램 - Google Patents

Abstract

본 발명은 동기식 디램(SDRAM)에 관한 것으로서, 외부로부터 인가된 뱅크어드레스를 저장하는 뱅크어드레스버퍼; 그 뱅크어드레스버퍼와 연결되어 내부 뱅크어드레스를 발생하는 뱅크어드레스발생기; 상기 뱅크어드레스버퍼 및 뱅크어드레스발생기로부터의 뱅크어드레스를 해석하는 뱅크디코더; 상기 로우어드레스버퍼, 컬럼어드레스버퍼 그리고 뱅크어드레스버퍼와 연결되며 메모리 동작에 관한 모드데이타를 저장하는 모드레지스터; 및 상기 명령버퍼 및 모드레지스터로부터의 데이터를 해석하여 상기의 각 회로들의 동작을 제어하기 위한 신호를 발생하는 명령어해석/발생장치;를 구비한다. 본 발명은 주소입력 선을 로우와 컬럼으로 다중화하지 않고 각각 별도로 동시에 받아들여서 뱅크방향으로의 버스트동작이 이루어질 수 있도록 하여, SDRAM의 성능을 한 단계 더 높이고 소비전력을 크게 낮출 수 있는 3차원 방식의 데이터버스트를 가능하게 한다.

Description

동기식 디램 { Synchronous DRAM }

본 발명은 동기식 디램(Synchronous DRAM, 이하 SDRAM이라 칭한다)에 관한 것으로, 특히 행과 열방향 외에 뱅크방향으로의 버스트(burst) 동작을 수행할 수 있고 그 버스터 동작의 방향을 자유롭게 바꿀 수 있도록 함으로써, 메모리소자의 성능을 향상시킨 SDRAM에 관한 것이다.

일반적으로 DRAM 반도체에서는 단위기억소자(이하, 셀이라 칭한다)를 2차원으로 배열하고, 이를 행과 열로 구분하여 주소를 부여하며, 그 주소를 각각 로우(row)어드레스와 컬럼(column)어드레스라고 부른다. DRAM을 사용할 경우 로우어드레스와 컬럼어드레스를 차례로 인가하여 원하는 셀을 지정함으로써 읽거나 쓰는 동작을 수행하게 된다.

이러한 동작을 좀더 상세히 설명하면, 로우어드레스를 먼저 인가하여 하나의 행, 즉 워드라인에 연결되어 있는 모든 셀의 데이터를 내부에서 증폭하여 컬럼어드레스가 입력될 때까지 내부에 보관하여 둔다. 여기까지의 과정을 일반적으로 행 활성화 동작 또는 로우 액티베이션(row activation)이라 부르고 하나의 워드라인에 연결되어 있는 셀들을 페이지라 부른다. 그 후, 컬럼어드레스가 입력될 때 이와 함께 지정되는 동작명령, 예를 들어 읽기 또는 쓰기명령을 입력받아서 그 동작을 컬럼어드세스에 의해 선택된 셀에 대하여 수행하는 방식으로 동작한다.

따라서, 하나의 행이 일단 선택되어 활성화되면 그 행, 즉 동일한 페이지에있는 셀들의 데이터를 읽어내는 시간은 짧지만, 활성화되지 않은 행, 즉 다른 페이지에 연결되어 있는 셀의 데이터를 읽어내려면 먼저 활성화시키는 동작이 필요하므로 상대적으로 긴 시간이 요구된다.

이러한 동작시간의 차이로 인한 단점을 극복하기 위하여, 연속해서 써야하는 일련의 데이터를 하나의 행에 써 두고 컬럼어드레스만을 반복적으로 바꾸어 짧은 시간에 많은 데이터를 읽고 쓸 수 있도록 한 패스트 페이지 모드(fast page mode) 동작을 수행하는 DRAM이 개발되었다.

한편, 패스트 페이지 모드용 DRAM을 더욱 발전시켜서, 연속된 주소는 외부에서 별도로 입력할 필요없이 내부에서 알아서 사용하도록 하고, DRAM의 모든 입/출력 동작을 외부의 클럭에 맞추어 동기화시킨 것이 SDRAM이다. SDRAM의 경우, 미리 정해진 개수, 즉 버스트(burst) 길이의 연속된 데이터를 외부클럭의 주기마다 읽어 내거나 써넣을 수 있다. 이러한 동작을 버스트 동작이라 한다. 그러므로, 외부의 클럭주파수를 빠르게 하고 이에 맞추어 데이터를 읽고 쓸 수 있게 하면, 버스트 동작에 의해 메모리 성능의 밴드폭은 비약적으로 늘어날 수 있다.

그리고, 동일한 페이지내의 연속된 데이터를 매 클럭마다 읽고 쓰는 버스트동작 외에도, DRAM의 셀의 배열을 여러 개의 큰 덩어리, 즉 뱅크(bank)로 나누어 각각의 뱅크를 별도의 DRAM처럼 따로 동작시킴으로써, DRAM 동작의 고속화를 구현하는 방식도 사용되고 있다. 이러한 방식을 일반적으로 뱅크 인터리빙(interleaving) 동작이라 부른다. 이 방식은 기존의 버스트 동작을 수행하는 단일뱅크 SDRAM에 비하여 버스트로 읽고 쓸 수 있는 축이 하나 늘어난 것과 같은 효과를 내게 되어, 뱅크의 수를 여러 개로 나누는 다중뱅크 DRAM으로 구성하면 2차원으로 버스트동작이 일어나는 것과 같게 된다. 따라서 메모리의 성능을 더욱 높일 수 있게 된다.

시스템의 성능과 집적도가 높아지고 사용자의 요구에 의해 점점 더 빠른 속도의 메모리가 요구되고 있다. 특히, 화상처리를 위한 응용분야에서는 현재 수준보다 훨씬 높은 DRAM의 밴드폭을 요구하는 경우가 많다. 또한, ASIC 기술과 SOC(System On a Chip) 기술이 발전함에 따라 MML 혹은 임베디드(Embedded) DRAM처럼, DRAM이 다른 시스템과 함께 집적시키는 것이 요구되고 있다. DRAM의 경우에도 하나의 기판위에DRAM 및 다른 시스템을 집적시키는 것이 칩의 개수를 줄이고, 그 집적소자를 저전력으로써 동작시킬 수 있는 등의 장점들을 제공할 수 있다. 이러한 장점들 중에서 가장 큰 장점은 메모리와 로직회로사이의 입출력을 위한 핀의 개수에 관한 제한이 감소하여, 메모리의 밴드 폭을 크게 늘릴 수 있는 것이다. 이에 따라 시스템의 성능개선 요구에도 부응할 수 있게 된다.

그러나, 상기와 같이 로직회로와 함께 집적되는 DRAM은 그 구조와 동작 방식에 있어서 DRAM을 하나의 부품으로 만들 때와 거의 유사하고, 입/출력 데이터선의 개수만을 증가시켜 사용하는 경우가 많다.

기존의 DRAM은 전통적으로, 로우 어드레스 및 컬럼 어드레스를 각각 순차적으로 입력받아도 상관없고, 칩의 핀 수를 줄이려는 목적으로 하나의 주소 입력 핀으로 로우 어드레스와 컬럼 어드레스를 순차적으로 받아 이를 동작 순서에 따라 로우 어드레스인지 컬럼어드레스인지를 구분하여 내부에서 사용하는 어드레스 다중화방식(address multiplexing)을 사용해 왔다.

상기와 같은 종래의 DRAM은 어드레스 다중화방식을 이용하여 원하는 메모리셀들을 선택하기 때문에, 그 동작속도를 향상시키는 데는 한계가 있고 또한 전류소모도 많은 단점이 있었다. 또한, 다중뱅크를 동작을 수행하는 종래의 SDRAM에서는 뱅크의 주소를 외부에서 공급하는 뱅크 건너뛰기(bank interleave) 방식이 이용되므로 그 동작속도를 향상시키는 데에 한계가 있었다.

따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 주소입력 선을 로우와 컬럼으로 다중화하지 않고 각각 별도로 동시에 받아들여서 뱅크방향으로의 버스트동작이 이루어질 수 있도록 하여, SDRAM의 성능을 한 단계 더 높이고 소비전력을 크게 낮출 수 있는 3차원 버스트방식의 동기식 디램을 제공하는 데 그 목적이 있다.

도 1은 본 발명에 따른 동기식 디램의 구성을 보인 블록도.

도 2는 도 1의 모드 레지스터의 구체적인 예시도.

도 3은 도 1의 메모리셀 어레이의 상세 구성도.

도 4는 본 발명에 따른 동기식 디램의 버스트 방향 선택표.

도 5a는 종래의 동기식 디램의 주소에 의한 성능을 표시한 그래프.

도 5b는 본 발명에 따른 동기식 디램의 주소에 의한 성능을 표시한 그래프.

*도면의 주요 부분에 대한 부호의 설명*

10:로우어드레스 버퍼 11:컬럼어드레스 버퍼

12:뱅크어드레스버퍼 13:명령버퍼

14:로우/리프레쉬 어드레스발생기 15:컬럼어드레스 발생기

16:뱅크어드레스 발생기 17:모드레지스터

18:뱅크디코더 19:메모리셀 어레이

19a:로우디코더 및 구동기 19b:비트라인 센스앰프

20:데이타패스회로 21:데이타 입/출력버퍼

22:명령어해석 및 발생장치

이와 같은 목적을 달성하기 위한 본 발명은 로우어드레스를 저장하는 로우어드레스버퍼, 컬럼어드레스를 저장하는 컬럼어드레스버퍼, 명령버퍼, 로우/리프레쉬 어드레스발생기, 메모리셀어레이, 로우디코더및구동기, 비트라인센스앰프, 데이터패스회로 그리고 데이터입/출력버퍼를 구비한 SDRAM에 있어서, 외부로부터 인가된 뱅크어드레스를 저장하는 뱅크어드레스버퍼; 그 뱅크어드레스버퍼와 연결되어 내부뱅크어드레스를 발생하는 뱅크어드레스발생기; 상기 뱅크어드레스버퍼 및 뱅크어드레스발생기로부터의 뱅크어드레스를 해석하는 뱅크디코더; 상기 로우어드레스버퍼, 컬럼어드레스버퍼 그리고 뱅크어드레스버퍼와 연결되며 메모리 동작에 관한 모드데이타를 저장하는 모드레지스터; 및 상기 명령버퍼 및 모드레지스터로부터의 데이터를 해석하여 상기의 각 회로들의 동작을 제어하기 위한 신호를 발생하는 명령어해석/발생장치;를 더 포함하여 구성됨을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.

먼저, 본 발명은 아래와 같이 크게 3가지의 특징을 갖는다.

첫째, 행과 열의 주소를 동시에 받음으로써 DRAM의 셀배열에서 같은 행 내의 모든 셀을 활성화하는 것이 아니고, 버스트 동작이 이루어져야 하는 셀, 즉 이미 설정되어 있는 버스트 길이에 해당되는 만큼만을 활성화시키는 것이 가능해진다. 이렇게 되면 DRAM의 읽어내기 시간의 상당 부분을 차지하는 행 활성화 회로의 부하를 크게 줄일 수 있게되므로 행의 활성화 시간을 감소시킬 수 있고, 큰 부하를 구동하는데 소요되는 전력을 줄일 수 있다. 이러한 특징을 부분 행 활성화(partial word line activation)라고 부르겠다.

두 번째, 입력된 행 주소에 해당하는 하나의 행만을 활성화시키는 기존의 방식과는 달리 본 발명에서는 입력된 행주소에 해당하는 행으로부터 시작되는 일정 수의 행을 동시에 활성화시킨다. 일단 활성화된 셀은 고속의 버스트동작이 가능하므로, 이렇게 되면 기존 방식에서는 불가능했던 행방향의 버스트동작이 수행될 수있다. 이러한 방법을 다중 행 활성화(multi word line activation)이라 부르겠다.

여러 개의 행을 한꺼번에 활성화시켜 행 방향과 열 방향의 두 가지 방향으로의 버스트동작이 가능하게 되므로 고속동작이 가능한 영역이 행과 열의 2차원 평면으로 바뀐다. 또한, 행방향의 버스트동작이 수행되려면 행 방향 버스트동작의 수를 미리 지정해 둘 수 있어야 하는데, 동작모드를 미리 설정하여 기록해 두는 모드레지스터(mode register)에 함께 저장해 두는 방법을 사용할 수 있다.

행방향의 버스트동작을 위해서는 또한 행주소를 내부에서 자동으로 만들어내는 것도 필요한데, 기존의 SDRAM에서는 이미 내부에 스스로 셀 데이터를 재생하는 동작(auto refresh and self refresh)을 위한 내부 행주소 발생장치를 포함하고 있는 경우가 많다. 그러므로, 기존의 내부 행주소 발생장치에 버스트동작이 이루어질 내부어드레스를 임시로 저장해 두는 레지스터를 두면, 기존과 동일한 역할을 하면서 동시에 본 발명에서의 행방향 버스트동작을 위한 내부 행주소 발생기로서의 역할도 할 수 있게 된다. 이는 DRAM에서 셀 데이터 재생동작과 정상적인 읽기와 쓰기동작이 병행하여 수행되지 않기 때문이다, 따라서 추가적으로 소요되는 회로의 양도 미미하다.

세 번째, 기존의 다중뱅크동작을 응용하여, 활성화되는 다중의 행을 가지는 2차원 평면인 버스트 동작 가능영역에서 여러개의 뱅크를 동시에 활성화시키면 행과 열방향외에 뱅크방향으로의 버스트동작도 가능하게 된다. 그러므로, 세 가지 방향으로의 자유로운 버스트동작, 즉 3차원 방식의 버스트동작이 구현될 수 있다. 종래의 SDRAM에서도 동시에 여러 뱅크를 활성화시키기는 했지만 뱅크의 주소는 외부에서 별도로 공급되어야 했기 때문에, 이처럼 뱅크를 바꾸면서 동작시키는 것은 버스트동작이라 부르지 않고 뱅크 건너뛰기(bank interleave) 동작이라 불려진다. 반면에, 본 발명에서는 여러개의 뱅크를 사용하여 진정한 의미의 버스트동작을 수행하기 위하여, 내부적으로 뱅크의 주소를 만들어 낼 수 있는 뱅크주소 발생장치를 구비하고, 내부적으로 뱅크의 주소를 자동적으로 증가시킴으로써 뱅크방향으로의 버스트동작을 수행할 수 있도록 한다.

도 1에 도시된 바와 같이, 본 발명에 따른 SDRAM은 외부로부터 공급된 로우어드레스와 컬럼어드레스, 뱅크어드레스 그리고 명령을 각각 저장하는 로우어드레스버퍼(10), 컬럼어드레스버퍼(11), 뱅크어드레스버퍼(12) 그리고 명령버퍼(13)를 구비한다.

또한, 본 발명에 따른 SDRAM은 로우어드레스버퍼(10)와 연결되어 내부 로우어드레스 및 리프레쉬(refresh)어드레스를 발생하는 로우/리프레쉬 어드레스발생기(14)와, 컬럼어드레스발생기(15)와 연결되어 내부 컬럼어드레스를 발생하는 컬럼어드레스발생기(15)와, 뱅크어드레스버퍼(12)와 연결되어 내부 뱅크어드레스를 발생하는 뱅크어드레스발생기(16)를 구비한다. 메모리셀어레이(19)에는 로우디코더및구동기(19a)가 연결되는데, 이는 로우/리프레쉬 어드레스발생기(14)로부터의 로우어드레스를 해석하여 그 외부로부터 입력된 어드레스에 해당 워드라인을 활성화한다. 또한, 메모리셀어레이(19)과 연결된 비트라인센서앰프(19b)는 선택된 셀의 데이터를 감지하여 증폭시킨다.

또한, 본 발명에 따른 SDRAM은 상기 로우어드레스버퍼(10), 컬럼어드레스버퍼(11) 그리고 뱅크어드레스버퍼(12)와 연결되며 메모리 동작에 관한 모드데이타를 저장하는 모드레지스터(17)와, 뱅크어드레스버퍼(12) 및 뱅크어드레스발생기(16)로부터의 뱅크어드레스를 해석하는 뱅크디코더(18)와, 명령버퍼(13) 및 모드레지스터(17)로부터의 데이터를 해석하여 상기의 각 회로들의 동작을 제어하기 위한 신호를 발생하는 명령어해석/발생장치(22)를 구비한다.

비트라인센서앰프(19b)를 통하여 메모리셀어레이(19)에서 읽혀진 데이터는 데이터패스(path)회로 및 데이터입/출력버퍼(21)를 통하여 외부로 출력되고, 그 반대의 과정을 거쳐 데이터가 메모리셀어레이(19)에 저장된다.

상기 모드레지스터(17)는 도 2에 도시된 바와 같은 모드데이타를 저장하고 있다. 도 2에서는 16개의 뱅크와 256개의 행, 64개의 열, 데이터 입/출력이 64개인 64Mega(256??64??256??16뱅크)의 3차원 버스트 SDRAM의 예를 든 것이다.

모드레지스터(17)에 저장되는 모드데이타는 로우버스트길이(RBL : Row Burst Length), 컬럼버스트길이(CBL : Column Burst Length), 뱅크버스트길이(BBL : Bank Burst Lenth), 읽기지연시간(RL : Read Latency) 그리고 버스트형태(BT : Burst Type)의 필드들(field)로 이루어진다. 여기서, 로우버스트길이(RBL)는 로우어드레스버퍼(10)로부터의 로우어드레스 중에서 3비트(RA0~RA2)로 이루어지는 필드이고, 컬럼버스트길이(CBL)는 컬럼어드레스버퍼(11)로부터의 컬럼어드레스 중에서 3비트(CA0~CA2)로 이루어지는 필드이며, 뱅크버스트길이(BBL)는 뱅크어드레스버퍼(12)로부터의 뱅크어드레스 중에서 3비트(BA0~BA2)로 이루어지는 필드이다. 또한, 읽기지연시간(RL)은 컬럼어드레스의 상위 3비트(CA3~CA5)로 이루어지는 필드이고, 버스트형태(BT)는 로우어드레스의 상위 1비트(RA3)로 이루어지는 필드이다.

읽기지연시간(RL)은 기존의 SDRAM의 CL(Column Access Strobe Latency)와 동일한 것으로서, 읽기 명령이 명령버퍼(13)를 통하여 입력된 후 몇 클럭이 지난 다음 데이터를 읽어낼 수 있는가 하는 정보이다. 예를 들어, 읽기지연시간(RL)이 "001"로 설정되어 있으면 한 클럭, "010"으로 설정되어 있으면 두 클럭이 지난 다음 원하는 데이터를 읽어낼 수 있다.

또한, 버스트형태(BT)로는 예를 들어, 순차적(sequential) 버스트와 건너뛰기(interleave) 버스트의 두 가지 모드가 있다. 여기서, 나머지 쓰이지 않는 비트들(RES),(reserved)은 사용자가 임의로 정할 수 없는 필드이다.

도 3은 도 1에 도시된 메모리셀 어레이(19)의 상세 구성도로서, 복수개의 뱅크들로 나누어져 있다. 그 뱅크들 중에서 하나가 선택되는데, 그 뱅크들 중에서 하나를 확대해서 보면 메모리셀 어레이(19)의 바로 위의 그림과 같이 구성된다. 그리고 하나의 뱅크는 여러개의 작은 조각(segment)로 나누어지는데, 이러한 각각의 조각은 행들 중에서 활성화될 수 있는 범위에 의해 결정된다. 도 3에서는 확대표시된 뱅크의 왼쪽에서 네 번째 조각(191)이 활성화되었다고 가정한 것이다. 이 활성화된 조각(191)에서는 연속된 주소를 가지는 다수의 행이 동시에 활성화된다.

어떤 행이 활성화되었다는 것은, 도 3의 상단에 도시된 바와 같은 셀(192)에 있어서 워드라인(WL)의 전위가 높아져서 셀 트랜지스터(NM)가 턴온되고 이에 따라 셀(192)와 비트라인(BL)이 연결됨을 의미한다. 이렇게 활성화된 셀(192)의 데이터,즉 커패시터(C)에 충전된 전하는 비트라인(BL)과 연결된 도 1의 비트라인센스앰프(19b)에 의해서 감지증폭됨으로써 데이터 판독이 이루어진다. 이와 반대로, 외부로부터 공급된 데이터를 셀(192)에 써넣을 경우 비트라인(BL)과 연결된 쓰기구동장치, 즉 도 1의 로우디코더 및 구동기(19a)에 의하여 데이터 기록이 이루어진다.

상기와 같이 구성되는 본 발명에 따른 SDRAM에 있어서, 3차원 방식의 버스트 동작이 이루어지는 과정을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 모드레지스터(17)에는 도 2와 같은 적절한 모드가 미리 설정되어 있다고 가정한다. 이와 같이 메모리 동작에 관한 모드가 설정된 상태에서, 로우어드레스와 컬럼어드레스와 읽기명령을 로우어드레스버퍼(10), 컬럼어드레스버퍼(11) 그리고 명령버퍼(13)에 동시에 인가한다. 명령어해석/발생장치(22)는 명령버퍼(13)를 통하여 입력된 읽기명령을 해석하여 적당한 적당한 제어신호로 바꾸어 각 회로에 전달한다. 또한, 로우어드레스버퍼(10)와 컬럼어드레스버퍼(11)는 입력된 로우어드레스와 컬럼어드레스를 각각 저장하고, 로우/리프레쉬 어드레스발생기(14)와 컬럼어드레스발생기(15)로 전달하며, 아울러 로우디코더및구동기(19a)와 컬럼디코더(미도시)로도 보낸다.

읽기명령에 의한 제어신호와 읽을 주소를 입력받은 각 주소해석장치들은 실제의 메모리셀 배열에 따라서 적당한 행을 활성화시킨다. 뱅크디코더(18)는 외부에서 입력받은 뱅크어드레스에 맞는 뱅크를 활성화시키고, 뱅크어드레스발생기(16)로 현재의 뱅크어드레스를 보낸다. 뱅크어드레스발생기(16)는 현재의 뱅크어드레스로부터 앞으로 버스트동작이 수행되어야 할 뱅크들을 모두 활성화시킬 수 있도록 내부뱅크어드레스를 이를 다시 뱅크디코더(18)로 보낸다. 이러한 내부 뱅크어드레스를 이용하여 뱅크디코더(18)는 뱅크동작이 수행되어야 할 뱅크들을 모두 활성화시킨다.

로우/리프레쉬 어드레스발생기(14) 및 로우/리프레쉬 어드레스발생기(14), 컬럼어드레스발생기(15) 및 컬럼디코더는 전술한 뱅크어드레스발생기(16) 및 뱅크디코더(18)와 동일한 방식으로 동작하여, 버스트동작이 수행되어야하는 3차원의 셀들을 모두 활성화시킨다. 이와 같이, 원하는 셀들이 활성화되고 나면 그 셀에 읽고 쓰는 동작이 수행될 준비는 모두 끝난 것이다.

버스트동작이 수행되어야 하는 셀들이 모두 활성화된 후에 컬럼어드레스에 의해 선택된 셀들의 데이터가 비트라인 센스앰프(19b)에 의해 증폭되어 저장되어 있다가 데이터패스회로(20) 및 데이터입/출력버퍼(21)를 통하여 외부로 전달된다. 이어서, 내부에서 생성된 다음 컬럼어드레스의 데이터가 순차적으로 출력된다. 모드레지스터(17)에 기설정된 컬럼버스트길이 만큼의 데이터가 연속적으로 출력된 후에는 로우어드레스가 하나 증가한다. 전술한 방식으로 또 다시 컬럼어드레스를 증가시키면서 그 해당 로우의 마지막 컬럼까지 데이터를 연속적으로 출력한다. 이와 같은 연속동작을 계속 반복하여 하나의 뱅크에서 로우버스트길이 만큼의 데이터가 모두 출력된 후에는, 다음 뱅크의 활성화된 행의 첫 번째 열로 이동하고 그 행에서 버스트출력동작을 수행한다.

이러한 방식의 버스트동작을 편의상 보통버스트동작(normal burstoperation)이라 부르겠다. 보통 버스트동작에 있어서 컬럼어드레스는 매 클럭신호에 동기되어 증가하게 되고, 컬럼어드레스의 증가속도는 클럭신호의 주파수를 컬럼버스트길이로 나눈 것이 된다. 그리고, 뱅크어드레스의 증가속도는 클럭신호의 주파수를 로우버스트길이와 컬럼버스트길이로 나눈 것이 된다.

상기와 같은 보통버스트동작 이외에, 본 발명은 행과 열 및 뱅크방향으로의 버스트속도를 높이기 위하여 네 개의 또다른 입력신호를 이용한다. 즉, 명령버퍼(13)는 각종 명령외에 도 4와 같은 행방향 지시신호(RS)와 열방향지시신호(COS)와 뱅크방향 지시신호(BS)와 버스트방향 지시신호(BD)를 입력받는다. 행방향 지시신호(RS)는 클럭신호마다 행방향으로의 버스트증가와 감소를 나타내고, 열방향지시신호(COS)는 열방향으로의 버스트증가와 감소를 나타내며, 뱅크방향 지시신호(BS)는 뱅크방향으로의 버스트증가와 감소를 나타낸다. 또한, 이러한 버스트동작을 위한 신호들(RS),(COS),(BS),(BD)과 이들을 조합한 14가지의 버스트동작신호가 사용자의 선택에 따라 명령어해석/발생장치(22)에 인가되고, 명령어해석/발생장치(22)는 신호들(RS),(COS),(BS),(BD) 및 그 조합신호에 해당하는 제어신호를 발생하여 각 회로에 공급한다. 결과적으로, 도 4에 도시된 16가지의 버스트동작 중에서 하나가 선택되어 수행된다.

본 발명의 가장 중요한 효과는 3차원 방식으로 고속의 읽기동작인 버스트동작을 가능하게 하는 것이다. 즉, 기존의 SDRAM에서는 한 가지방향으로만 버스트동작이 가능했었지만, 본 발명에서는 버스트동작의 방향을 자유자재로 바꿀 수 있을뿐만아니라 각 방향으로의 버스트속도 또한 SDRAM의 가장 빠른 동작주파수에 맞도록 동작한다. 이러한 장점은 DRAM의 공정기술이나 생산기술과는 무관하게 오직 설계의 변경만으로 가능하게된다.

도 5a는 기존의 PC100 SDRAM의 주소에 의한 성능을 표현한 그래프이고, 도 5b는 본 발명에 의한 3차원 버스트방식의 SDRAM의 주소에 의한 성능을 표현한 그래프이다. 그래프의 오른쪽으로 가는 화살표는 컬럼방향의 버스트동작속도를 나타내고, 위쪽으로 올라가는 화살표는 뱅크방향으로의 버스트동작속도를 나타낸다. 그리고, 그래프의 뒤쪽으로 진행하는 화살표는 로우방향으로의 버스트동작을 의미한다. 모든 방향의 단위는 주파수 단위인 MHz를 사용하였다.

도 5a 및 도 5b의 그래프는 기존의 SDRAM의 예시로서 컬럼방향의 버스트동작속도가 100MHz인 SDRAM을 기준으로 하였다. 도 5a의 경우 컬럼방향의 버스트동작속도는 100MHz이지만, 로우방향으로는 활성화된 행을 닫을 시간(SDRAM의 스팩에서는 "tRP"로 표시된다)과 다른 행을 활성화시키는 시간(tRCD), 그리고 읽기 명령을 받아 데이터가 나올 때까지의 시간(CL: CAS Latency)을 위하여 최소한 6개의 클럭이 필요하게 된다. 결과적으로, 로우방향으로는 15MHz를 넘지 못하는 속도를 낸다. 또한, 뱅크방향으로는 100MHz로 표시되었지만, 실제로는 이보다 동작속도가 더 느리다. 즉, 기존의 SDRAM에서 뱅크를 건너뛰며 읽기 동작을 수행하려면 각각의 뱅크마다 그 활성화를 따로 지시해야 하므로, 실제의 뱅크방향으로의 버스트동작속도는 느려지게 되는 것이다.

반면에, 본 발명에 따른 3차원 버스트방식의 SDRAM의 경우에는, 도 5b에 도시된 바와 같이, 행과 열 그리고 뱅크방향으로의 버스트동작속도가 기존의 SDRAM과 같은 공정과 생산기술을 사용하더라도 100MHz로 균일하게 동작시키는 것이 가능하다. 또한, 뱅크와 행방향으로도 내부에서 자동으로 생성하여 활성화를 자동으로 수행하므로 실제의 동작성능은 더 높게 된다.

본 발명의 또 다른 장점은 버스트 동작의 방향선택에 자유도를 부여한 점이다. 즉, 버스트동작의 수행시에 다음에 읽어낼 셀의 위치를 마음대로 선택할 수 있게 되므로, 버스트동작을 사용하는 응용프로그램에 훨씬 뛰어난 자유도를 주게 될 뿐만 아니라 새로운 응용도 가능하게 된 점이다.

본 발명은 또한 부분행 활성화방식을 사용하기 때문에, SDRAM의 전력소비를 감소시킬 수 있을 뿐만아니라 읽기명령을 받고나서 첫 번째 데이터를 내보내는 데 필요한 시간인 지연시간(CL)도 감소킬 수 있다.

Claims (6)

1. 로우어드레스를 저장하는 로우어드레스버퍼, 컬럼어드레스를 저장하는 컬럼어드레스버퍼, 명령버퍼, 로우/리프레쉬 어드레스발생기, 메모리셀어레이, 로우디코더및구동기, 비트라인센스앰프, 데이터패스회로 그리고 데이터입/출력버퍼를 구비한 SDRAM에 있어서,

   외부로부터 인가된 뱅크어드레스를 저장하는 뱅크어드레스버퍼;

   그 뱅크어드레스버퍼와 연결되어 내부 뱅크어드레스를 발생하는 뱅크어드레스발생기;

   상기 뱅크어드레스버퍼 및 뱅크어드레스발생기로부터의 뱅크어드레스를 해석하는 뱅크디코더;

   상기 로우어드레스버퍼, 컬럼어드레스버퍼 그리고 뱅크어드레스버퍼와 연결되며 메모리 동작에 관한 모드데이타를 저장하는 모드레지스터; 및

   상기 명령버퍼 및 모드레지스터로부터의 데이터를 해석하여 상기의 각 회로들의 동작을 제어하기 위한 신호를 발생하는 명령어해석/발생장치;를 더 포함하여 구성되는 동기식 디램.
2. 제1항에 있어서, 상기 모드레지스터에 저장되는 모드데이타는

   로우버스트길이, 컬럼버스트길이, 뱅크버스트길이, 읽기지연시간 그리고 버스트형태에 관한 필드들로 구성되는 것을 특징으로 하는 동기식 디램.
3. 제1항에 있어서, 상기 명령버퍼는

   행방향 지시신호, 열방향지시신호, 뱅크방향 지시신호, 버스트방향 지시신호 그리고 그들의 조합신호를 사용자의 선택에 따라 입력받는 것을 특징으로 하는 동기식 디램.
4. 제1항에 있어서, 상기 메모리셀어레이의 행들 중에서, 상기 모드레지스터에 설정된 로우버스트길이에 해당하는 행들이 내부 로우어드레스에 의하여 동시에 활성화되는 것을 특징으로 하는 동기식 디램.
5. 제1항에 있어서, 상기 메모리셀어레이의 선택된 하나의 행에 연결된 셀들 중에서, 상기 모드레지스터에 설정된 컬럼버스트길이에 해당하는 셀들만이 내부 컬럼어드레스에 의하여 활성화된 것을 특징으로 하는 동기식 디램.
6. 제1항에 있어서, 상기 메모리셀어레이의 뱅크들 중에서, 상기 모드레지스터에 설정된 뱅크버스트길이에 해당하는 뱅크들이 상기 내부 뱅크어드레스에 의하여 동시에 활성화된 것을 특징으로 하는 동기식 디램.