KR100237621B1 - 반도체 메모리소자의 리프레시 제어회로 - Google Patents
반도체 메모리소자의 리프레시 제어회로 Download PDFInfo
- Publication number
- KR100237621B1 KR100237621B1 KR1019960035726A KR19960035726A KR100237621B1 KR 100237621 B1 KR100237621 B1 KR 100237621B1 KR 1019960035726 A KR1019960035726 A KR 1019960035726A KR 19960035726 A KR19960035726 A KR 19960035726A KR 100237621 B1 KR100237621 B1 KR 100237621B1
- Authority
- KR
- South Korea
- Prior art keywords
- refresh
- bank
- banks
- memory device
- semiconductor memory
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명의 반도체 메모리소자의 리프레시 제어회로는, 한 개의 칩내에 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 상기 다수개의 뱅크 중 한 뱅크만 프리차지 시킨 후 그 뱅크만 리프레시 되도록 함으로써 리프레시 수행중에도 다른 뱅크들은 엑세스 할 수 있으며, 리프레시가 끝난 후 다시 액티브 시키는데 걸리는 시간을 최소화하여 리프레시 오버헤드를 감소시킴으로써 초고집적 메모리 소자의 수율을 개선할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리소자에 관한 것으로, 특히 반도체 메모리소자의 리프레시(refresh) 효율을 높일 수 있는 반도체 메모리소자의 리프레시 제어회로에 관한 것이다.
반도체 메모리소자는, 1970년대 디램(DRAM)의 개발이후 집적도의 향상과 대용량화가 급속히 추진되어 최근에는 256메가 이상의 디램에 대한 연구가 활발히 진행중이다.
그리고 집적도의 증가와 함께 실제 사용되는 시간에 대한 리프레시 동작시간의 오버헤드(overhead)가 증가되지 않도록 전체 리프레시 주기를 증가시켜 왔는데, 예를들어 16메가 디램의 경우는 32msec동안 2K 리프레시 주기를 수행하거나 64 msec 동안 4K 리프레시 주기를 수행하며, 일부 저전력소자의 경우에는 128msec동안 리프레시 주기를 수행하도록 하였다.
이렇게 집적도가 증가할수록 리프레시 주기가 길어지는 경향을 볼 때 256메가 이상급에서는 리프레시 주기가 256msec 이상이 요구될 것을 예측할 수 있으나, 실제 셀의 경우 누설전류의 영향등으로 인해 리프레시 주기가 128msec 보다 커지면 수율이 저하되므로 리프레시 효율을 향상시키는 것은 매우 중요하다.
제1도는 하나의 칩(chip) 내에 여러개의 뱅크(bank)가 독립적으로 구성되는 에스디램(Synchronous DRAM)에서 사용되는 종래의 리프레시 제어파형을 도시한 것으로, 리프레시를 위해서는 액티브(active) 상태의 뱅크를 모두 프리차지(precharge) 시킨 후 내부에서 다음과 같은 리프레시 동작을 수행하도록 되어 있다.
예를들어 한 칩 내에 뱅크0, 뱅크1, 뱅크2, 뱅크3의 모두 4개의 뱅크가 있는 경우, 뱅크는 뱅크0, 뱅크1, 뱅크2, 뱅크3을 동시에 프리차지 시킨 후 뱅크0의 하위비트로부터 순차적으로 리프레시된다.
그러나 이러한 종래의 방식은, 상기한 바와 같이 리프레시를 위해 상기 모든 뱅크가 프리차지 된 후 순차적으로 리프레시 될때 어떠한 뱅크도 엑세스 할 수 없으므로 한 칩내에 복수개의 뱅크가 있더라도 뱅크 하나만으로 구성된 디램과 같은 리프레시 오버헤드를 갖게 되는 문제점이 있었다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위하여 복수개의 각 뱅크를 담당하는 복수개의 리프레시 어드레시 발생회로부를 구비하며, 한 뱅크만 선택하여 프리차지 시킨 후 상기 리프레시 어드레스 발생회로부 중 프리차지된 뱅크만 리프레시시킴과 아울러 그 뱅크를 담당하는 해당 리프레시 어드레스 발생회로부를 통해 리프레시 어드레스를 증가시키는 반도체 메모리소자의 리프레시 제어회로를 제공하는 것이다.
본 발명의 다른 목적은, 하나의 리프레시 어드레스 발생회로부를 구비하며, 외부로부터 리프레시를 위한 뱅크 어드레스가 매번 순차적으로 바꾸어 인가되도록 함과 아울러 상기 하나의 리프레시 뱅크 어드레스에 대해 각 뱅크가 모두 리프레시가 수행된 후에 다음 리프레시 어드레스로 바뀌는 반도체 메모리소자의 리프레시 제어회로를 제공하는 것이다.
본 발명의 또다른 목적은, 하나의 리프레시 어드레스 발생회로부를 구비하며, 리프레시 수행시 프리차지 시키는 뱅크 어드레스는 매번 순차적으로 바꾸어 인가하되 하나의 리프레시 어드레스에 대해 각 뱅크가 모두 리프레시 되면 다음 리프레시 어드레스를 발생시키는 반도체 메모리소자의 리프레시 제어회로를 제공하는 것이다.
제1도는 종래의 기술에 의한 반도체 메모리소자의 리프레시 동작을 도시한 파형도.
제2도는 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 제1실시예를 도시한 회로도.
제3도는 제2도의 리프레시 어드레스 발생회로부를 도시한 회로도.
제4도는 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 제2실시예를 도시한 회로도.
제5도는 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 제3실시예를 도시한 회로도.
제6도는 본 발명의 반도체 메모리소자의 리프레시 동작을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
10,40,70 : 뱅크선택회로부 20,30,60 : 리프레시 어드레스 발생 회로부
50,80 : 리프레시 어드레스 조절 회로부
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리소자의 리프레시 제어회로는, 제1실시예의 경우 제2도에 도시한 바와 같이 리프레시 명령이 인가되었음을 알려주는 신호(REF_CLK)와, 뱅크선택신호인 뱅크 어드레스(BKi)를 입력으로 하며, 리프레시 어드레스를 증가시키는 클럭신호(INCHX_BKi)와 리프레시 어드레스(HXBKi)를 출력으로 하여 상기 뱅크 어드레스 신호에 해당하는 리프레시 어드레스 발생회로부를 동작시키기 위한 뱅크선택회로부(10)와, 다수개의 뱅크에 대해 각각 일대일 대응되도록 연결되어 다수개의 뱅크를 각각 리프레시 시킬 어드레스 신호를 인가하기 위한 복수개의 리프레시 어드레스 발생회로부(20, 20′…)를 포함하여 구성되며, 리프레시 명령시 인가된 뱅크 어드레스에 해당하는 뱅크의 리프레시 어드레스만 증가시키면서 리프레시를 수행한다.
여기서 상기 리프레시 어드레스 발생 회로부(20)는, 제3도에 도시된 바와 같이 출력(COUT,CPOUT)이 인접 상위 비트로 입력(CIN,CPIN)되도록 연결된 각 비트별 플립플롭(21-28)으로 구성되며, 최하위비트를 처리하기 위한 플립플롭(21)의 입력(CIN,CPIN)은 전원전압(VCC)측에 연결된다.
또한 본 발명의 제2실시예는, 제4도에 도시한 바와 같이 다수개의 뱅크에 대해 하나의 리프레시 어드레스 발생회로부(30)를 연결하고, 상기 리프레시 어드레스 발생회로부(30)의 동작을 조절하기 위한 리프레시 어드레스 조절회로부(50)를 추가로 연결하여 상기 리프레시 어드레스 발생회로부(30)에서 발생된 하나의 리프레시 어드레스 신호에 대한 모든 뱅크의 리프레시가 완료되면 상기 리프레시 어드레스 발생회로부(30)를 동작시켜 다음 리프레시 어드레스 신호를 발생하도록 한다.
즉, 제2실시예에서는 외부에서 리프레시 명령을 인가할 때 뱅크 선택신호를 매번 순차적으로 바꿔서 인가하고 칩내부에서는 하나의 리프레시 어드레스에 대해 각 뱅크가 모두 리프레시가 수행된 후에야 그 다음 리프레시 어드레스로 바꾸어 리프레시를 수행한다.
또한 본 발명의 제3실시예는, 상기 제2실시예가 많은 장점에도 불구하고 기존의 반도체 메모리장치가 리프레시 동작시 모든 뱅크를 프리차지 시키고 리프레시 명령 인가시 뱅크 어드레스를 인가하지 않는등의 차이로 호환이 불가능하기 때문에 기존의 표준으로 구성한 시스템에서는 동작할 수 없는 단점을 보완한 것으로, 제5도에 도시한 바와 같이 리프레시 명령을 인가할 때 그 뱅크의 어드레스도 같이 인가하지 않도록 상기 뱅크 선택회로부(70)에 리셋단자를 두어 시스템의 파워온시 뱅크 선택회로부(70)를 초기화한다.
상기 제3실시예에 의하면 제2실시예의 방식으로 동작하는 시스템에서도 동일하게 한뱅크만 리프레시를 수행할 수 있으며, 종래의 방식으로 동작하는 시스템에서는 리프레시를 수행할 때 모든 뱅크를 프리차지 시키고 리프레시 명령만 인가하므로 종래와 같이 리프레시 오버헤드를 갖도록 할 수 있다.
제6도는 이러한 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 리프레시 동작을 도시한 것으로, (b)와 같이 뱅크 0를 리프레시 시킬 때 뱅크0만 프리차지 시키고 (C)의 뱅크 1은 그대로 액티브 상태를 유지하도록 함으로써 엑세스가 가능하다.
이상에서와 같이 본 발명에 의하면, 리프레시 수행시 한 뱅크만 프리차지 되도록함으로써 리프레시 동작 중에도 다른 뱅크를 계속 엑세스 할 수 있으며, 이에따라 리프레시 동작 효율이 증가되어 리프레시 오버헤드를 줄임으로써 초고집적 반도체 메모리 소자의 수율을 개선할 수 있는 효과가 있다.
Claims (3)
- 한 개의 칩내의 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 상기 다수개의 뱅크 중 외부에서 선택한 뱅크를 리프레시 하도록 내부회로에 뱅크에 대한 선택신호를 인가하기 위한 뱅크선택회로부와, 상기 다수개의 뱅크에 일대일 대응되도록 연결되어 상기 선택신호에 의해 선택된 뱅크를 리프레시 시킬 리프레시 어드레스 신호를 인가하기 위한 복수개의 리프레시 어드레스 발생회로부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 리프레시 제어회로.
- 한 개의 칩내에 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 상기 다수개의 뱅크 중 외부에서 선택한 뱅크를 리프레시 하도록 내부회로에 뱅크에 대한 선택신호를 인가하기 위한 뱅크선택회로부와, 상기 선택신호에 의해 선택된 뱅크로부터 모든 뱅크의 동일 어드레스를 순차적으로 리프레시 시킬 하나의 리프레시 어드레스 신호를 인가하기 위한 리프레시 어드레스 발생회로부와, 상기 하나의 리프레시 어드레스 신호에 대한 모든 뱅크의 리프레시가 완료되면 상기 리프레시 어드레스 발생회로부를 동작시켜 다음 리프레시 어드레스 신호를 발생하도록 하는 리프레시 어드레스 조절회로부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 리프레시 제어회로.
- 제2항에 있어서, 상기 뱅크선택회로부는 리셋단자를 구비하여 파워인가시 초기화되게 구성된 것을 특징으로 하는 반도체 메모리소자의 리프레시 제어회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035726A KR100237621B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 메모리소자의 리프레시 제어회로 |
| JP9231023A JPH1083669A (ja) | 1996-08-27 | 1997-08-27 | 半導体メモリ素子のリフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035726A KR100237621B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 메모리소자의 리프레시 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980016197A KR19980016197A (ko) | 1998-05-25 |
| KR100237621B1 true KR100237621B1 (ko) | 2000-01-15 |
Family
ID=19470912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960035726A KR100237621B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 메모리소자의 리프레시 제어회로 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1083669A (ko) |
| KR (1) | KR100237621B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455372B1 (ko) * | 1997-11-03 | 2004-12-17 | 삼성전자주식회사 | 자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램 |
| KR100492795B1 (ko) * | 1997-12-31 | 2005-08-12 | 주식회사 하이닉스반도체 | 뱅크선택회로 |
| US6529433B2 (en) * | 2001-04-03 | 2003-03-04 | Hynix Semiconductor, Inc. | Refresh mechanism in dynamic memories |
| KR100481923B1 (ko) * | 2002-07-15 | 2005-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
| US7617356B2 (en) * | 2002-12-31 | 2009-11-10 | Intel Corporation | Refresh port for a dynamic memory |
| US7079440B2 (en) * | 2004-05-27 | 2006-07-18 | Qualcomm Incorporated | Method and system for providing directed bank refresh for volatile memories |
| JP4559318B2 (ja) * | 2004-07-21 | 2010-10-06 | 三星電子株式会社 | 同期式メモリ装置及びその動作方法並びにメモリシステム |
| KR100843708B1 (ko) * | 2006-06-01 | 2008-07-04 | 삼성전자주식회사 | 동적 반도체 메모리 장치, 이 장치의 오토 리프레쉬 방법,및 이 장치를 구비한 시스템 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380493A (ja) * | 1989-08-22 | 1991-04-05 | Yokogawa Electric Corp | メモリ・リフレッシュ回路 |
-
1996
- 1996-08-27 KR KR1019960035726A patent/KR100237621B1/ko not_active IP Right Cessation
-
1997
- 1997-08-27 JP JP9231023A patent/JPH1083669A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380493A (ja) * | 1989-08-22 | 1991-04-05 | Yokogawa Electric Corp | メモリ・リフレッシュ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980016197A (ko) | 1998-05-25 |
| JPH1083669A (ja) | 1998-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7200062B2 (en) | Method and system for reducing the peak current in refreshing dynamic random access memory devices | |
| US4347587A (en) | Semiconductor integrated circuit memory device with both serial and random access arrays | |
| US4321695A (en) | High speed serial access semiconductor memory with fault tolerant feature | |
| US4330852A (en) | Semiconductor read/write memory array having serial access | |
| US4498155A (en) | Semiconductor integrated circuit memory device with both serial and random access arrays | |
| KR100621619B1 (ko) | 리플레쉬 동작을 수행하는 반도체 메모리 장치 | |
| US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
| KR100200922B1 (ko) | 반도체 메모리장치의 펌핑전압발생기 | |
| US6636450B2 (en) | Fuse read sequence for auto refresh power reduction | |
| KR930024012A (ko) | 반도체 기억장치 | |
| KR20000032290A (ko) | 멀티-뱅크 구조를 가지는 반도체 메모리 장치 | |
| KR100799946B1 (ko) | 반도체 메모리 및 그 제어 방법 | |
| US5311478A (en) | Integrated circuit memory with asymmetric row access topology | |
| KR100237621B1 (ko) | 반도체 메모리소자의 리프레시 제어회로 | |
| US4656613A (en) | Semiconductor dynamic memory device with decoded active loads | |
| KR100294965B1 (ko) | 입/출력장치의구성방법및그회로 | |
| US4354259A (en) | Semiconductor memory device having improved column selection structure | |
| JPH05198172A (ja) | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 | |
| KR100269618B1 (ko) | 셀프-리프레쉬 제어 회로 | |
| KR20010077080A (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 | |
| KR20000008363A (ko) | 레이아웃 면적이 감소되도록 효율적으로 구성되는 승압전압 발생기를 구비하는 반도체 메모리장치 | |
| KR100280493B1 (ko) | 반도체 메모리 회로 | |
| KR100351446B1 (ko) | 동기식 디램 | |
| KR100361862B1 (ko) | 반도체 메모리장치 및 이의 센싱전류 감소방법 | |
| US6744690B1 (en) | Asynchronous input data path technique for increasing speed and reducing latency in integrated circuit devices incorporating dynamic random access memory (DRAM) arrays and embedded DRAM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081006 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |