KR100799946B1

KR100799946B1 - 반도체 메모리 및 그 제어 방법

Info

Publication number: KR100799946B1
Application number: KR1020010061445A
Authority: KR
Inventors: 도미타히로요시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-10-05
Filing date: 2001-10-05
Publication date: 2008-02-01
Also published as: US6667933B2; US20020041536A1; KR20020027270A; JP2002184182A; JP5034149B2

Abstract

본 발명은 반도체 메모리에 관한 것으로, 소비 전력을 저감하는 것을 목적으로 한다.

복수의 명령어를 순차적으로 받아, 이들 명령어의 조합에 따라, 메모리 셀에 데이터를 기록 및 판독 할 때, 메모리 셀의 선택 스위치를 제어하는 워드선은, 2번째 또는 그 이후의 명령어를 받은 후에 활성화된다. 이 때문에, 워드선을 활성화하기 위한 제어 회로를 종래보다 낮은 주파수로 동작시킬 수 있어, 소비 전력을 작게 할 수 있다. 또한, 워드선은 최초의 명령어와 함께 공급되는 어드레스 신호와, 2번째 또는 그 이후의 명령어와 함께 공급되는 어드레스 신호의 일부를 토대로 활성화된다. 이 때문에, 이들 어드레스 신호에 의해 선택되는 메모리 영역을 작게 할 수 있어, 소비 전력을 작게 할 수 있다.

Description

반도체 메모리 및 그 제어 방법{SEMICONDUCTOR MEMORY AND METHOD OF OPERATING THE SAME}

도 1은 본 발명의 제1 실시예를 도시하는 블럭도.

도 2는 제1 실시예에 있어서의 판독 동작을 도시하는 타이밍도.

도 3은 제1 실시예에 있어서의 판독 동작을 도시하는 다른 타이밍도.

도 4는 본 발명의 제2 실시예에 있어서의 리프레시 제어 회로를 도시하는 회로도.

도 5는 제2 실시예에 있어서의 판독 동작을 도시하는 타이밍도.

도 6은 제2 실시예에 있어서의 판독 동작을 도시하는 다른 타이밍도.

도 7은 본 발명의 제3 실시예에 있어서의 리프레시 제어 회로를 도시하는 회로도.

도 8은 제3 실시예에 있어서의 판독 동작을 도시하는 타이밍도.

도 9는 제3 실시예에 있어서의 판독 동작을 도시하는 다른 타이밍도.

도 10은 제3 실시예에 있어서의 판독 동작을 도시하는 다른 타이밍도.

도 11은 본 발명의 제4 실시예에 있어서의 리프레시 제어 회로를 도시하는 회로도.

도 12는 제4 실시예에 있어서의 판독 동작을 도시하는 타이밍도.

도 13은 제4 실시예에 있어서의 판독 동작을 도시하는 다른 타이밍도.

도 14는 본 발명의 제5 실시예에 있어서의 리프레시 제어 회로를 도시하는 회로도.

도 15는 본 발명의 제6 실시예를 도시하는 블럭도.

도 16은 도 15에 도시한 메모리 어레이를 상세히 나타내는 블럭도.

도 17은 도 16에 도시한 메모리 블록을 상세히 도시하는 블럭도.

도 18은 SDRAM 내에서의 어드레스 신호의 용도를 나타내는 설명도.

도 19는 도 17에 도시한 서브 워드 디코더 및 감지 증폭기를 상세히 도시하는 회로도.

도 20은 제6 실시예에 있어서의 판독 동작을 도시하는 타이밍도.

도 21은 제6 실시예에 있어서의 판독 동작을 도시하는 다른 타이밍도.

도 22는 본 발명의 제7 실시예를 도시하는 블럭도.

도 23은 제7 실시예에 있어서의 SDRAM의 동작을 도시하는 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

10 : SDRAM

12 : 리프레시 제어 회로

14 : 리프레시 카운터

16, 18 : 래치

20, 22 : 어드레스 선택기

24 : 타이밍 발생기

26: 타이밍 발생기

28 : 행 프리디코더

30 : 세그먼트 선택기

32 : 열 프리디코더

34, 34A : 메모리 코어

36 : 행 메인 디코더

38 : 열 메인 디코더

40 : 리프레시 제어 회로

42, 44, 46, 48, 50 : 플립플롭

52, 54, 56, 68: 지연 회로

58, 60 : 펄스 발생 회로

62 : 리프레시 제어 회로

64, 66 : 토글 플립플롭

70 : 리프레시 제어 회로

72, 74 : 래치

76 : 래치

78 : 지연 회로

80 : OR 게이트

82 : 리프레시 제어 회로

86 : 어드레스 래치

88, 90, 92 : 타이밍 발생기

94, 96 : 행 프리디코더

98 : 세그먼트 선택기

99e, 99f : 비트선 선택 스위치

100 : 명령어 디코더

102 : 리프레시 어드레스 래치

104 : RAS 발생기

106 : CAS 발생기

108 : 래치

110 : BRAS 발생기

112 : PRE 발생기

114 : 타이밍 발생기

116, 118, 120 : 래치

122 : 스위치

124 : 행 프리디코더

126 : 스위치

128 : SA 발생기

130 : 행 프리디코더

130a : 래치

130b : 스위치

132, 134 : 열 프리디코더

134a : 래치

134b : 스위치

ACT : 액티브 명령어

ACTV : 액티브 명령어 신호

ACTC : 동작 제어 신호

ACTD : 지연 액티브 신호

ACTL : 액티브 래치 신호

AD : 어드레스 신호

BK : 뱅크

BL, /BL : 비트선쌍

BRASZ : 기준 타이밍 신호

CAD : 열 어드레스 신호

CLK : 클록 신호

ICAD : 내부 열 어드레스 신호

IRAD : 내부 행 어드레스 신호

IRAS : 내부 행 어드레스 스트로브 신호

IREF : 내부 리프레시 신호

IPRE : 내부 프리챠지 신호

MA : 메모리 어레이

MBLK : 메모리 블록

MWL : 메인 워드선

POR : 파워온 리셋 신호

PREA : 오토 프리챠지 신호

PREC : 프리챠지 신호

PRED : 지연 프리챠지 신호

PRER : 리프레시 프리챠지 신호

RAD : 행 어드레스 신호

RD : 판독 명령어

RWC : 동작 제어 신호

REFAD : 리프레시 어드레스

REFL : 리프레시 래치 신호

REFP : 리프레시 펄스

REFRQ : 리프레시 요구 신호

REG1, REG2 : 레지스터

REQ1, REQ2 : 요구 신호

RW : 기록 및 판독 명령어 신호

S : 세그먼트

SA : 감지 증폭기

SEL1, /SEL1, SEL2, /SEL2 : 선택 신호

SWD : 서브 워드 디코더

SWL : 서브 워드선

SWLL : 서브 워드 래치 신호

WR : 기록 명령어

본 발명은 반도체 메모리의 저소비 전력 기술 및 고속화 기술에 관한 것이다.

또, 본 발명은 커패시터로 이루어지는 메모리 셀을 갖는 반도체 메모리에 관한 것으로, 특히, 메모리 셀의 리프레시를 내부에서 자동적으로 실행하는 기술에 관한 것이다.

일반적으로, DRAM 등의 반도체 메모리는 공통의 어드레스 단자를 사용하여 어드레스 신호를 행 어드레스와 열 어드레스로 나눠 받아, 판독 동작 또는 기록 동작 등을 실행하고 있다. 예컨대, I/O가 8비트인 64M 비트 DRAM(어드레스 공간; 8M 비트)의 DRAM은 2라인의 뱅크 어드레스 단자와 12라인의 어드레스 단자를 사용하여, 12비트의 행 어드레스 신호와, 9비트의 열 어드레스 신호를 받고 있다. 이 DRAM에서는 예컨대, 최초의 클록 신호에 동기하여 액티브 명령어 및 행 어드레스 신호(상위 어드레스)를 받고, 다음의 클록 신호에 동기하여 판독 명령어 및 열 어드레스 신호(하위 어드레스)를 받는다. 이 때 행 어드레스 신호에 대응하는 모든 워드선이 활성화되어, 메모리 셀에 유지되어 있는 데이터가 비트선에 판독된다. 판독된 데이터는 감지 증폭기에서 증폭된다. 이 예에서는, 워드선의 활성화에 의해 16k개의 메모리 영역 중 하나가 선택되어, 4k개의 메모리 셀의 데이터가 재기록된다. 이 후, 열 어드레스 신호에 의해, 데이터를 기록 및 판독하는 메모리 셀이 선택되어, 판독 동작 또는 기록 동작이 실행된다.

그런데, 행 어드레스 신호의 비트수가 많을수록, 한번에 선택되는 메모리 영역의 크기가 작아지고, 동시에 활성화되는 워드선의 수가 적어진다. 판독 및 기록 동작시의 소비 전력은 활성화되는 워드선의 수 및 워드선의 활성화에 따라서 동작하는 감지 증폭기의 수에 의존한다. 이 때문에, 행 어드레스 신호의 비트수가 많을수록, 동작시의 소비 전력은 작아진다.

예컨대, 상술한 DRAM이 2라인의 뱅크 어드레스 단자와, 13라인의 어드레스 단자를 지니고, 13비트의 행 어드레스 신호 및 8비트의 열 어드레스 신호를 받는 경우, 한번에 활성화되는 워드선의 수는 반감되어, 소비 전력은 감소한다.

그러나, 행 어드레스 신호의 비트수가 증가하면, 패키지의 단자수가 증가하기 때문에, 패키지의 외형 크기가 커져 버린다. 그 결과, DRAM을 탑재하는 시스템 기판에 있어서, 부품의 설치 밀도가 저하되어 버린다. 부품의 설치 밀도는 어드레스 버스의 라인수가 증가하여, 시스템 기판 상의 패턴 배선 영역이 증가함에 의해서도 저하된다. 어드레스 단자의 수를 늘리는 것은 칩 면적의 증대로도 이어진다.

한편, DRAM은 범용 컴퓨터, 퍼스널 컴퓨터뿐만 아니라, 생활 기기에도 다량 으로 사용되고 있다. 일반적으로, 생활 기기에 탑재되는 DRAM은 수십 MHz로 동작하면 대부분의 경우 충분하다. 그러나, 종래의 DRAM은 생활 기기 전용으로 개발되어 있지 않다. 이 때문에, 생활 기기에 DRAM을 탑재하는 경우에도, 컴퓨터용의 고속의 DRAM을 채용하지 않으면 안되었다. 이 종류의 DRAM은 고속 동작을 목적으로 개발되어 있기 때문에, 소비 전력이 큰 경우가 있다. 휴대 전화, 전자 카메라 등과 같이 배터리로 동작하는 생활 기기 분야에서는 소비 전력이 낮은 DRAM이 요망되고 있다.

DRAM(1)의 메모리 셀은 커패시터에 전하를 충전함으로써 정보를 기억한다. 이 때문에, DRAM을 탑재하는 시스템은 소정 주기로 메모리 셀을 리프레시하여, 메모리 셀에 기록된 정보를 유지할 필요가 있다. 메모리 셀의 판독 동작 및 기록 동작은 리프레시 동작 중에 실행할 수 없다. 이 때문에, 상기 시스템에서는 I/O의 버스 점유율이 저하하는 경향이 있다. 특히, 생활 기기 등의 분야에서 요망되고 있는 낮은 주파수로 동작하는 DRAM(1)에 있어서, 그 리프레시 동작을 최적화하여, I/O의 버스 점유율을 향상하는 제안은 이루어지지 않고 있다.

본 발명의 목적은 반도체 메모리의 소비 전력을 저감하는 데에 있다.

본 발명의 다른 목적은 낮은 주파수로 동작하는 DRAM에 있어서, 메모리 셀의 리프레시 동작을 최적화하여, I/O의 버스 점유율을 향상시키는 데에 있다.

본 발명의 또 다른 목적은 낮은 주파수로 동작하는 반도체 메모리에 있어서, 명령어의 공급에서부터 판독 동작 및 기록 동작의 완료까지의 시간을 단축하는 데에 있다.

본 발명의 반도체 메모리 및 본 발명의 반도체 메모리의 제어 방법에서는, 반도체 메모리는 복수의 명령어를 순차적으로 받아, 이들 명령어의 조합에 따라, 메모리 셀에 데이터를 기록 및 판독하는 메모리 동작을 실행한다. 이 때, 메모리 셀의 선택 스위치를 제어하는 워드선은 최초의 명령어가 아니라, 2번째 또는 그 이후의 명령어를 받은 후에 활성화된다. 이 때문에, 워드선을 활성화하기 위한 제어 회로를 종래보다 낮은 주파수로 동작시킬 수 있어, 소비 전력을 작게 할 수 있다.

최초의 명령어가 공급된 후, 워드선이 활성화될 때까지의 기간은 충분하기 때문에, 이 기간을 이용하여, 외부에서 인식되는 일없이 내부 회로를 동작할 수 있다. 내부 회로로서, 예컨대, 메모리 셀의 리프레시 동작을 자동적으로 실행하는 리프레시 제어 회로, 또는 회로의 기능을 체크하는 설프 테스팅 회로 등이 있다.

본 발명의 반도체 메모리 및 본 발명의 반도체 메모리의 제어 방법에서는, 동작시키는 메모리 셀을 특정하기 위한 어드레스 신호가, 명령어와 함께 공급된다. 워드선은 최초의 명령어와 함께 공급되는 어드레스 신호와, 2번째 또는 그 이후의 명령어와 함께 공급되는 어드레스 신호의 일부를 토대로 하여 활성화된다. 종래보다 많은 어드레스 신호를 사용하여 워드선을 활성화함으로써, 동시에 활성화되는 워드선의 수를 적게 할 수 있다. 바꾸어 말하면, 이들 어드레스 신호에 의해 선택되는 메모리 영역은 작아진다. 이 때문에, 메모리 동작을 위해 동작하는 회로의 규모를 작게 할 수 있어, 소비 전력을 작게 할 수 있다.

본 발명의 반도체 메모리에서는, 워드선은 메인 워드선과, 이 메인 워드선에서 분기되는 복수의 서브 워드선을 갖고 있다. 서브 워드선은 메모리 셀의 선택 스위치에 접속되어 있다. 메인 워드선은 예컨대, 상위 어드레스에 대응하고 있고, 복수회의 메모리 동작 동안 활성화되어 있다. 서브 워드선은 예컨대, 하위 어드레스에 대응하고 있고, 1회의 메모리 동작마다 활성화된다. 복수의 서브 워드선을 순차적으로 활성화함으로써, 활성화된 메인 워드선에 의해 선택 가능한 모든 메모리 셀을 동작시킬 수 있다. 즉, 일반적으로 페이지 동작이라 불리는 연속 액세스를 넓은 메모리 영역에서 행할 수 있다.

본 발명의 반도체 메모리에서는, 워드선은 메인 워드선과, 이 메인 워드선에서 분기되어 메모리 셀의 선택 스위치에 접속된 복수의 서브 워드선을 갖고 있다. 메인 워드선은 최초의 명령어와 함께 공급되는 어드레스 신호를 토대로 활성화된다. 서브 워드선은 2번째 또는 그 이후의 명령어와 함께 공급되는 어드레스 신호를 토대로 활성화된다. 메인 워드선을 미리 활성화해 둠으로써, 2번째의 명령어가 공급되고 나서 서브 워드선이 활성화될 때까지의 기간을 짧게 할 수 있다. 이 결과, 페이지 동작을 고속으로 실행할 수 있다. 또, 메모리 셀 등을 구제하는 용장 회로를 갖는 경우, 구제 판정을 고속으로 실행할 수 있다. 혹은, 메인 워드선 단위로 용장을 하는 경우, 구제 판정을 액티브 명령어에서 메인 워드선의 기동 사이에 실행함으로써, 용장 회로에 의한 판정 시간을 다른 회로의 동작 시간에 포함시킬 수 있다. 즉, 용장 회로의 동작이 크리티컬하게 되는 것을 방지할 수 있다.

본 발명의 반도체 메모리에서는, 메모리 셀을 갖는 복수의 메모리 블록 중 어느 하나의 블록이 최초의 명령어와 함께 공급되는 어드레스 신호에 따라서 선택된다. 메모리 동작이 빠른 시기에 메모리 블록을 선택함으로써, 2번째 이후의 명령어에 응답하여 동작을 시작하는 회로를 적게 할 수 있다. 이 결과, 최초의 명령어가 공급되고 나서 판독 동작 및 기록 동작이 완료될 때까지의 시간을 단축할 수 있다. 즉, 저소비 전력의 특성을 유지한 채로, 고속화를 실현할 수 있다.

본 발명의 반도체 메모리에서는, 메모리 블록은 복수의 세그먼트로 구성되어 있다. 복수의 비트선은 서브 워드선에 접속된 복수의 메모리 셀에 접속되어 있다. 복수의 감지 증폭기는 한 쌍의 메모리 블록에 공통으로 형성되어 있어, 이들 메모리 블록 내의 비트선 상의 데이터를 증폭한다. 즉, 감지 증폭기는 하나의 메모리 블록으로 공급되어 있다. 복수의 비트선 선택 스위치는 각 메모리 블록의 비트선과 감지 증폭기를 각각 접속한다. 비트선 선택 스위치는 최초의 명령어와 함께 공급되는 어드레스 신호에 따라서, 세그먼트마다 선택된다. 이 때문에, 메모리 동작이 빠른 시기에, 동작시키는 메모리 블록의 비트선과 감지 증폭기를 접속할 수 있다. 또는, 동작시키지 않는 메모리 블록의 비트선과 감지 증폭기와의 접속을 해제할 수 있다. 이 결과, 최초의 명령어가 공급되고 나서 판독 동작 및 기록 동작이 완료될 때까지의 시간을 단축할 수 있다.

또, 비트선과 감지 증폭기를 세그먼트마다 접속하기 때문에, 판독 동작 및 기록 동작시에 동작하는 회로를 줄일 수 있어, 동작시의 소비 전력을 삭감할 수 있다.

본 발명의 반도체 메모리에서는, 휘발성의 메모리 셀에 유지되어 있는 데이터를 재기록하는 리프레시 동작은 복수의 세그먼트의 비트선 선택 스위치를 동시에 선택하여 실행된다. 리프레시할 때에 동작시키는 세그먼트를, 판독 동작 및 기록 동작시에 동작시키는 세그먼트보다 늘림으로써, 모든 메모리 셀을 리프레시하기 위해 필요한 리프레시 횟수를 줄일 수 있다. 따라서, 리프레시 간격을 늘릴 수 있어서, 소정 기간 내에, 판독 동작 및 기록 동작의 비율을 높게 할 수 있다. 즉, I/O의 버스 점유율(데이터 전송 레이트)을 향상시킬 수 있다.

본 발명의 반도체 메모리에서는, 디코더는 어드레스 신호에 따라서 서브 워드선을 선택하기 위한 디코드 신호를 생성한다. 활성화 제어 회로는 2번째의 명령어에만 응답하여 디코더를 활성화한다. 활성화 제어 회로는 3번째 이후의 명령어에는 응답하지 않는다. 이 때문에, 2번째의 명령어에 응답하여 선택된 서브 워드선은 3번째 이후의 명령어에 대하여도 유효하게 된다. 3번째 이후의 명령어와 함께 공급되는 어드레스 신호 중, 서브 워드선을 선택하기 위한 어드레스 신호는 무시된다. 이 때문에, 워드선의 다중 선택 등의 반도체 메모리의 오동작을 확실하게 방지할 수 있다. 디코더는 3번째 이후의 명령어에 응답하여 동작하지 않기 때문에, 소비 전력을 삭감할 수 있다.

본 발명의 반도체 메모리에서는, 휘발성의 메모리 셀에 대한 리프레시 동작시에, 메인 워드선 및 서브 워드선은 최초의 명령어에 대응하는 어드레스 신호에 따라서 선택된다. 이 때문에, 최초의 명령어에 응답하여 리프레시 동작을 시작할 수 있어, 리프레시 동작을 판독 동작 및 기록 동작에 비하여 고속으로 실행할 수 있다. 따라서, 소정 기간 내에, 판독 동작 및 기록 동작의 비율을 높게 할 수 있어서, I/O의 버스 점유율(데이터 전송 레이트)을 향상시킬 수 있다.

본 발명의 반도체 메모리는 리프레시 발생 회로, 버퍼 및 리프레시 제어 회로를 구비하고 있다. 리프레시 발생 회로는 메모리 셀을 리프레시하기 위한 리프레시 요구를 소정 간격으로 발생한다. 버퍼는 리프레시 요구를 유지한다. 리프레시 제어 회로는 메모리 동작이 실행되고 있지 않을 때에, 버퍼에 유지된 리프레시 요구를 토대로 리프레시 동작을 실행한다. 이 반도체 메모리는 메모리 동작을 완료한 후, 다음 메모리 동작을 위해 워드선을 활성화할 때까지의 기간이 충분히 있다. 버퍼에 유지되고 있는 리프레시 요구를 토대로 이 기간에 리프레시 동작을 실행함으로써, 리프레시 동작을 외부에서 인식되는 일없이 실행할 수 있다. 즉, 메모리 셀의 리프레시를 내부에서 자동적으로 실행할 수 있다.

본 발명의 반도체 메모리는 리프레시 요구를 교대로 유지하는 복수의 버퍼를 갖추고 있다. 페이지 동작중에는 리프레시 요구가 발생하더라도 리프레시 동작을 실행할 수 없다. 이 때문에, 페이지 동작의 최대 횟수는 리프레시 요구의 발생 간격인 리프레시 주기에 따라서 제한된다. 버퍼의 수만큼 리프레시 요구를 유지할 수 있기 때문에, 페이지 동작의 최대 횟수를 늘릴 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제1 실시예를 나타내고 있다. 이 실시예는 청구항 1 내지 청구항 4, 청구항 10, 청구항 12, 청구항 13, 청구항 14 내지 청구항 18에 대응하고 있다.

이 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 64M 비트의 SDAM (Synchronous DRAM)(10)으로서 형성되어 있다. 이 SDRAM(10)은 주로 생활 기 기 대상으로 설계되어 있고, 최대 클록 주파수는 40 MHz(최고속의 SDRAM의 반 이하)이다. SDRAM(10)은 사용성을 향상시키기 위해서, 메모리 셀의 리프레시를 내부에서 자동적으로 실행하는 기능을 갖고 있다. 이 때문에, 사용자는 리프레시를 전혀 고려하지 않고, SDRAM을 탑재하는 시스템 기판을 설계할 수 있다.

SDRAM(10)의 단자의 구성은 일반의 64M 비트 SDRAM과 동일하다. 즉, SDRAM(10)은 12비트의 행 어드레스 신호와 9비트의 열 어드레스 신호를 받는 12라인의 어드레스 단자, 2라인의 뱅크 선택 단자 및 8라인의 데이터 입출력 단자를 갖고 있다.

도 1에 도시한 바와 같이, SDRAM(10)은 리프레시 제어 회로(12), 리프레시 카운터(14), 래치(16, 18), 어드레스 선택기(20, 22), 타이밍 발생기(24) 및 4개의 뱅크(BK)를 갖고 있다.

뱅크(BK)는 타이밍 발생기(26), 행 프리디코더(28), 세그먼트 선택기(30), 열 프리디코더(32) 및 메모리 코어(34)를 갖고 있다. 메모리 코어(34)는 종횡으로 배치된 복수의 세그먼트(S)로 구성된 메모리 어레이(MA)를 갖고 있다. 이 예에서는 하나의 세그먼트(S)는 256k개의 메모리 셀로 구성되어 있다. 메모리 어레이(MA)의 주위에는 행 메인 디코더(36), 열 메인 디코더(38) 및 도시하지 않는 감지 증폭기, 데이터의 입출력 스위치 등이 배치되어 있다. 행 메인 디코더(36)는 메인 워드선(MWL)에 의해 도면의 세로 방향으로 늘어선 세그먼트(S)를 선택하고, 열 메인 디코더(38)는 도시하지 않는 열 스위치 등에 의해 도면의 가로 방향으로 나란히 늘어선 세그먼트(S)를 선택한다. 메인 워드선(MWL)은 트랜지스터 등의 스위치를 통 해 복수의 서브 워드선(SWL)에 접속되어 있다. 서브 워드선(SWL)은 메모리 셀의 전송 트랜지스터의 게이트에 접속되어 있다.

리프레시 제어 회로(12)는 내부 리프레시 신호(IREF), 내부 행 어드레스 스트로브 신호(IRAS) 등의 제어 신호를 각 회로에 공급하여, 메모리 셀의 리프레시 동작을 제어한다. 보다 상세하게는 도시하지 않는 리프레시 발생 회로(발진 회로)에 의해 일정 시간마다 리프레시 요구가 발생한다. 리프레시 요구는 리프레시 제어 회로(12) 내의 버퍼(도시하지 않음)에서 일단 유지되어, 메모리 코어(34)의 비동작시에 내부 리프레시 신호(IREF)로서 출력된다. 내부 행 어드레스 스트로브 신호(IRAS)는 메모리 코어(34)를 동작시킬 때(메인 워드선(MWL)을 선택할 때)에 활성화된다.

이 실시예에서는, 1번의 리프레시 동작으로, 16k개의 메모리 셀(하나의 뱅크당 4k개)이 리프레시되도록 메모리 코어(34)가 설계되어 있다. 이 때문에, 약 15.6 μs 마다 리프레시 요구를 발생시키면, 모든 메모리 셀의 데이터를 유지할 수 있다[16k개×(64 ms/15.6 μs)=64M개].

리프레시 요구가 등간격으로 발생하기 때문에, tRAS(/RAS active time)의 최대 시간(타이밍 사양)은 15.6 μs로 설정되어 있다. tRAS는 액티브 명령어(ACT)의 접수후, 프리챠지 명령어(PRE)를 접수할 때까지의 시간이며, 워드선을 선택한 상태에서 연속하여 기록 및 판독 동작이 가능한 시간이다.

리프레시 카운터(14)는 리프레시 어드레스(REFAD)를 생성한다. 래치(16)는 어드레스 단자를 통해 공급되는 어드레스 신호(AD)를, 액티브 명령어 신호(ACTV)에 동기하여 행 어드레스 신호(RAD)로서 받아들인다. 액티브 명령어 신호(ACTV)는 메모리 코어(34)를 활성화시키는 액티브 명령어(ACT)를 받았을 때에 활성화된다. 래치(18)는 기록 및 판독 명령어 신호(RW)에 동기하여, 어드레스 신호(AD)를 열 어드레스 신호(CAD)로서 받아들인다. 기록 및 판독 명령어 신호(RW)는 판독 동작을 실행하는 판독 명령어(RD) 및 기록 동작을 실행하는 기록 명령어(WR)를 받았을 때에 활성화된다.

어드레스 선택기(20)는 통상 동작시(IREF; 로우 레벨)에, 행 어드레스 신호(RAD)를 내부 행 어드레스 신호(IRAD)로서 전달하고, 리프레시 동작시(IREF; 하이 레벨)에, 리프레시 어드레스(REFAD)(상위 어드레스)를 내부 행 어드레스 신호(IRAD)로서 전달한다. 어드레스 선택기(22)는 통상 동작시에, 열 어드레스 신호(CAD)를 내부 열 어드레스 신호(ICAD)로서 전달하고, 리프레시 동작시에, 리프레시 어드레스(REFAD)(하위 어드레스)를 내부 행 어드레스 신호(IRAD)로서 전달한다. 타이밍 발생기(24)는 기록 및 판독 신호(RW) 및 리프레시 신호(IREF)를 받아, 열 프리디코더를 동작시키는 타이밍 신호 및 세그먼트 선택기(30)를 동작시키는 타이밍 신호를 생성하고 있다.

타이밍 발생기(26)는 내부 행 어드레스 스트로브 신호(IRAS)를 받아, 행 프리디코더(28)를 동작시키는 타이밍 신호를 생성하고 있다. 행 프리디코더(28)는 내부 행 어드레스 신호(IRAD)를 디코드하여, 디코드한 신호를 행 메인 디코더(36)에 출력하고 있다. 세그먼트 선택기(30)는 내부 열 어드레스 신호(ICAD)를 디코드하여, 세그먼트(S) 및 그 세그먼트(S) 내의 서브 워드선(SWL)을 선택하고 있다. 열 프리디코더(32)는 열 어드레스 신호(CAD)를 디코드하여, 디코드한 신호를 열 메인 디코더(38)에 출력하고 있다.

도 2는 리프레시 요구가 발생하지 않을 때의 통상의 판독 동작의 타이밍을 나타내고 있다.

우선, 클록 신호(CLK)의 상승 엣지에 동기하여, 액티브 명령어(ACT) 및 어드레스 신호(AD; RAD1)가 공급된다[도 2(a)]. 도 1에 도시한 래치(16)는 액티브 명령어 신호(ACTV)의 상승 엣지에 동기하여, 어드레스 신호(AD)를 받아들여, 받아들인 신호를 행 어드레스 신호(RAD)로서 출력한다.

어드레스 선택기(20)는 로우 레벨의 리프레시 신호(IREF)는 받아, 행 어드레스 신호(RAD)를 내부 행 어드레스 신호(IRAD)로서 전달한다[도 2(b)]. 이 후, 행 프리디코더(28) 및 행 메인 디코더(36)가 소정 타이밍으로 동작하여, 메인 워드선(MWL)이 활성화된다[도 2(c)]. 여기서, 행 프리디코더(28)는 종래보다 느린 타이밍에 활성화되고, 메인 워드선(MWL)은 종래(파선)에 비하여 늦게 활성화된다. 동작 주파수가 40 MHz이기 때문에, 메인 워드선(MWL)의 활성화 타이밍이 느리더라도, 그 후의 판독 동작은 정확하게 실행된다. 메인 워드선(MWL)을 활성화하기 위한 제어 회로는 종래보다 낮은 주파수로 동작하기 때문에, 이들 제어 회로의 소비 전력은 작아진다.

종래(파선)와 달리, 이 시점에서 서브 워드선(SWL)은 비활성화되어 있다. 즉, 메인 워드선(MWL)은 최초의 액티브 명령어(ACT)와 함께 공급되는 어드레스 신호(AD)를 토대로 활성화된다. 메인 워드선(MWL)을 액티브 명령어(ACT)를 토대로하 여 활성화하기 때문에, 메모리 셀 등을 구제하는 용장 회로를 갖는 경우, 구제 판정을 고속으로 실행할 수 있다. 메인 워드선(MWL)과 서브 워드선(SWL)이 동시에 활성화되지 않기 때문에, 워드선의 활성화에 따라 발생하는 전류의 피크 값이 작아진다.

다음 클록 신호(CLK)의 상승에 동기하여, 판독 명령어(RD) 및 어드레스 신호(AD; CAD1)가 공급된다[도 2(d)]. 래치(18)는 기록 및 판독 신호(RW)의 상승 엣지에 동기하여, 어드레스 신호(AD)를 받아들여, 받아들인 신호를 열 어드레스 신호(CAD)로서 출력한다. 어드레스 선택기(22)는 로우 레벨의 리프레시 신호(IREF)를 받아, 열 어드레스 신호(CAD)를 내부 열 어드레스 신호(ICAD)로서 전달한다[도 2(e)]. 세그먼트 선택기(30)는 내부 열 어드레스 신호(ICAD)에 따른 세그먼트(S)를 선택하여, 그 세그먼트(S) 내의 복수의 서브 워드선(SWL; 1)을 활성화한다[도 2(f)]. 즉, 서브 워드선(SWL)은 2번째의 명령어[판독 명령어(RD)]와 함께 공급되는 어드레스 신호(AD)를 토대로 활성화된다. 이 후, 열 프리디코더(32) 및 열 메인 디코더(38)가 동작하여, 판독 데이터가 출력된다[도 2(g)].

종래, 행 어드레스 신호(RAD)에 대응하는 서브 워드선(SWL)의 전부가 활성화되어 있었다. 이 실시예에서는 서브 워드선(SWL)은 행 어드레스 신호(RAD)뿐만 아니라, 열 어드레스 신호(CAD)도 사용하여 활성화된다. 이 때문에, 판독 동작시에 활성화되는 서브 워드선(SWL)의 수를 적게 할 수 있다. 이 결과, 워드선의 기동에 드는 전력이 줄어, 동작하는 감지 증폭기의 수가 저감되기 때문에, 판독 동작시의 소비 전력이 저감된다. 워드선을 승압하는 SDRAM에서는 승압 회로의 능력을 종래에 비하여 낮게 할 수 있기 때문에, 특히, 소비 전력의 저감 효과는 크다. 기록 동작에 있어서도 마찬가지로 소비 전력이 저감된다.

다음 클록 신호(CLK)의 상승 엣지에 동기하여, 판독 명령어(RD) 및 어드레스 신호(AD; CAD2)가 공급된다[도 2(h)]. 세그먼트 선택기(30)는 내부 열 어드레스 신호(ICAD)에 따른 세그먼트(S)를 선택하여, 그 세그먼트(S) 내의 서브 워드선(SWL)을 활성화한다. 그리고, 연속하여 공급되는 판독 명령어(RD)를 토대로 판독 동작(페이지 동작)이 실행된다. 이 때, 메인 워드선(MWL)은 활성화 상태를 유지하고 있기 때문에, 도 1의 세로 방향으로 늘어서는 세그먼트(S)에서 데이터를 판독할 수 있다. 즉, 메모리 어레이(MA)는 넓은 영역의 판독 동작을 실행할 수 있다. 또한, 메인 워드선(MWL)이 미리 활성화되어 있기 때문에, 판독 명령어(RD)가 공급되고 나서 서브 워드선(SWL)이 활성화될 때까지의 기간은 줄어든다. 이 결과, 페이지 동작을 고속으로 실행할 수 있다. 메인 워드선(MWL)은 프리챠지 명령어(PRE)를 접수한 후에 비활성화된다[도 2(i)].

도 3은 액티브 명령어(ACT)를 접수하기 직전에, 내부에서 리프레시 요구가 발생했을 때의 판독 동작의 타이밍을 나타내고 있다.

우선, 도 1에 도시한 리프레시 제어 회로(12)는 리프레시 요구를 받아 리프레시 신호(IREF)를 활성화한다[도 3(a)]. 이 후, 클록 신호(CLK)의 상승에 동기하여, 액티브 명령어(ACT) 및 어드레스 신호(AD; RAD2)가 공급된다[도 3(b)]. 래치(16)는 액티브 명령어 신호(ACTV)의 상승 엣지에 동기하여, 어드레스 신호(AD)를 받아들인다. 리프레시 제어 회로(12)는 리프레시 신호(IREF)의 활성화에서 조금 지연되어 내부 행 어드레스 스트로브 신호(IRAS)를 활성화한다.

어드레스 선택기(20, 22)는 하이 레벨의 리프레시 신호(IREF)를 받아, 리프레시 어드레스(REFAD)를 각각 내부 행 어드레스 신호(IRAD)(상위 어드레스), 내부 열 어드레스 신호(ICAD)(하위 어드레스)로서 출력한다[도 3(c)].

타이밍 발생기(24, 26)는 리프레시 신호(IREF) 및 내부 행 어드레스 스트로브 신호(IRAS)를 받아, 행 프리디코더(28) 및 세그먼트 선택기(30)에 타이밍 신호를 출력한다. 행 프리디코더(28) 및 세그먼트 선택기(30)는 리프레시 어드레스(REFAD1)에 대응하는 메인 워드선(MWL) 및 서브 워드선(SWL)을 활성화하여, 리프레시 동작을 실행한다[도 3(d)].

즉, 이 SDRAM(10)는 전회의 메모리 동작의 완료 후, 다음 메모리 동작을 위해 워드선(MWL, SWL)을 활성화할 때까지의 기간을 이용하여, 리프레시 동작을 실행한다. 이 결과, 리프레시 동작은 외부에 전혀 인식되지 않고서 자동적으로 실행된다. 따라서, SDRAM을 사용하는 사용자는 리프레시 동작을 고려하지 않고 SDRAM을 탑재하는 시스템을 설계할 수 있다.

리프레시 동작의 완료후, 리프레시 제어 회로(12)는 리프레시 신호(IREF) 및 내부 행 어드레스 스트로브 신호(IRAS)를 비활성화한다[도 3(e)]. 메인 워드선(MWL) 및 서브 워드선(SWL)은 이 비활성화에 응답하여 비활성화된다[도 3(f)].

어드레스 선택기(20)는 리프레시 신호(IREF)의 비활성화를 받아, 어드레스 신호(AD; RAD2)를 내부 행 어드레스 신호(IRAD)로서 출력한다[도 3(g)]. 리프레시 제어 회로(12)는 내부 행 어드레스 스트로브 신호(IRAS)를 다시 활성화한다. 행 프리디코더(28) 및 행 메인 디코더(36)는 도 2와 거의 동일한 타이밍에 동작하여, 메인 워드선(MWL)이 활성화된다[도 3(h)]. 그리고, 도 2와 같이, 판독 명령어(RD) 및 어드레스 신호(AD; CAD3, CAD4)가 순차적으로 공급되어, 판독 동작이 실행된다.

또한, 메모리 코어(34)의 동작 중에 리프레시 요구가 발생한 경우, 리프레시 제어 회로(12)는 메모리 코어(34)의 동작이 완료한 후, 리프레시 신호(IREF)를 활성화한다.

이상, 본 실시예의 반도체 메모리에서는 메인 워드선(MWL)의 활성화 타이밍을 종래보다 느리게 했다. 또, 메모리 셀의 선택 트랜지스터를 제어하는 서브 워드선(SWL)을, 액티브 명령어(ACT)가 아니라, 2번째로 공급되는 판독 명령어(RD)를 받은 후에 활성화했다. 이 때문에, 워드선(MWL, SWL)을 활성화하기 위한 제어 회로를 종래보다 낮은 주파수로 동작시킬 수 있어, 소비 전력을 작게 할 수 있다.

종래보다 많은 어드레스 신호를 사용함으로써, 동시에 활성화되는 워드선(SWL)의 수를 적게 했다. 이 때문에, 메모리 동작을 위해 동작하는 회로의 규모를 작게 할 수 있어, 소비 전력을 작게 할 수 있다.

메인 워드선(MWL)을, 복수회의 메모리 동작 동안 활성화를 계속했기 때문에, 페이지 동작을 넓은 메모리 영역에서 행할 수 있다.

서브 워드선(SWL)의 활성화에 앞서서 메인 워드선(MWL)을 활성화했기 때문에, 판독 명령어(RD)가 공급되고 나서 서브 워드선(SWL)이 활성화될 때까지의 기간을 짧게 할 수 있다. 이 결과, 페이지 동작을 고속으로 실행할 수 있다.

메인 워드선(MWL)을 미리 활성화했기 때문에, 메모리 셀 등을 구제하는 용장 회로를 갖는 경우, 구제 판정을 고속으로 실행할 수 있다.

액티브 명령어(ACT)가 공급된 후, 메인 워드선(MWL)이 활성화될 때까지의 기간이 충분하기 때문에, 이 기간을 이용하여, 외부에서 인식되는 일없이 리프레시 동작을 실행할 수 있다. 즉, 메모리 셀의 리프레시를 내부에서 자동적으로 실행할 수 있다.

리프레시 요구를 유지하는 버퍼를 형성했기 때문에, 메모리 동작을 완료한 후, 다음 메모리 동작을 위해 워드선을 활성화할 때까지의 기간에, 확실하게 리프레시 동작을 실행할 수 있다.

도 4는 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 1 내지 청구항 4, 청구항 10, 청구항 12, 청구항 13, 청구항 14 내지 청구항 18 에 대응하고 있다. 제1 실시예에서 설명한 신호와 동일한 신호에 관하여는 동일한 부호를 붙이고 있다.

이 실시예에서는 리프레시 제어 회로(40)가, 제1 실시예의 리프레시 제어 회로(12)와 다르다. 그 밖의 구성은 제1 실시예와 동일하다. 즉, 서브 워드선(SWL)는 행 어드레스 신호뿐만 아니라, 판독 명령어(RD)(또는 기록 명령어)와 함께 공급되는 열 어드레스 신호를 사용하여 활성화된다. 이 SDRAM은 최대 클록 주파수가 40 MHz이며, 메모리 셀의 리프레시를 내부에서 자동적으로 실행하는 기능을 갖고 있다.

리프레시 제어 회로(40)는 플립플롭(42, 44, 46, 48, 50), 지연 회로(52, 54, 56), 펄스 발생 회로(58, 60), 복수의 논리 게이트 및 도시하지 않는 리프레시 발생 회로를 갖고 있다.

플립플롭(42)은 리프레시 요구 신호(REFRQ)의 활성화에 따라서 셋트되어, 리프레시 래치 신호(REFL)를 하이 레벨로 만들고, 리프레시 프리챠지 신호(PRER)의 활성화에 따라 리셋되어, 리프레시 래치 신호(REFL)를 로우 레벨로 만든다. 플립플롭(42)은 리프레시 요구 신호(REFRQ)를 유지하는 버퍼로서 동작한다. 리프레시 프리챠지 신호(PRER)는 리프레시 동작의 완료 후에 프리챠지 동작을 실행하기 위해서 자동적으로 생성되는 신호이다.

플립플롭(44)은 액티브 명령어 신호(ACTV)의 활성화에 따라 셋트되어, 액티브 래치 신호(ACTL)를 하이 레벨로 만들고, 지연 프리챠지 신호(PRED)의 활성화에 따라 리셋되어, 액티브 래치 신호(ACTL)를 로우 레벨로 만든다. 지연 프리챠지 신호(PRED)는 외부로부터의 프리챠지 명령어(PRE)에 따라서 활성화되는 프리챠지 신호(PREC) 또는 오토 프리챠지 동작시에 활성화되는 오토 프리챠지 신호(PREA)에 의해 발생한다. 지연 회로(52)는 프리챠지 신호(PREC) 또는 오토 프리챠지 신호(PREA)가 활성화된 후, 지연 프리챠지 신호(PRED)가 활성화될 때기까지의 타이밍을 (tRP; /RAS Precharge time)만큼 늦춤으로써, 프리챠지 중에 리프레시 요구가 접수되는 것을 금지한다. tRP는 PRE 명령어를 접수한 후, 다음 ACTV 명령어를 접수할 때까지의 시간이며, 프리챠지 동작에 필요한 시간이다.

플립플롭(46)은 리프레시 래치 신호(REFL)의 활성화에 따라서 출력 노드를 리셋하고, 액티브 래치 신호(ACTL)의 활성화에 따라서 출력 노드를 셋트한다. 펄스 발생 회로(58)는 리프레시 래치 신호(REFL)가 활성화되어, 플립플롭(46)의 출력 노드가 로우 레벨로 변화되었을 때에, 하이 레벨의 리프레시 펄스(REFP)를 발생한다.

플립플롭(48)은 리프레시 펄스(REFP)의 발생 또는 지연 액티브 신호(ACTD)의 활성화에 따라서 셋트되어, 내부 행 어드레스 스트로브 신호(IRAS)를 활성화한다. 플립플롭(48)은 리프레시 프리챠지 신호(PRER)의 활성화 또는 내부 프리챠지 신호(IPRE)의 활성화에 따라 리셋되어, 내부 행 어드레스 스트로브 신호(IRAS)를 비활성화한다.

지연 액티브 신호(ACTD)는 액티브 명령어 신호(ACTV)의 활성화 후, 지연 회로(54)의 지연 시간만큼 지연되어 활성화된다. 지연 회로(54)의 지연 시간은 1회의 리프레시 동작 및 그 후의 프리챠지 동작에 필요한 값으로 설정되어 있다. 이 때문에, 액티브 명령어(ACT)의 접수 후, 내부 행 어드레스 스트로브 신호(IRAS)가 활성화될 때까지의 기간에, 리프레시 사이클을 삽입할 수 있다. 내부 프리챠지 신호(IPRE)는 프리챠지 신호(PREC) 또는 오토 프리챠지 신호(PREA)의 활성화에 응답하여 활성화된다.

플립플롭(50)은 리프레시 펄스(REFP)의 발생에 따라 셋트되어, 내부 리프레시 신호(IREF)를 활성화하고, 리프레시 프리챠지 신호(PRER)의 활성화에 따라서 리셋되어, 내부 리프레시 신호(IREF)를 비활성화한다.

펄스 발생 회로(60)는 지연 회로(56)로부터 출력되는 신호가 하이 레벨로 변화되었을 때에, 리프레시 프리챠지 신호(PRER)(하이 레벨의 펄스)를 생성한다.

리프레시 프리챠지 신호(PRER)는 리프레시 동작시에, 플립플롭(48)이 셋트된 후, 지연 회로(56)의 지연 시간만큼 지연되어 생성된다. 지연 회로(56)의 지연 시간은 1회의 리프레시 동작에 필요한 시간으로 설정되어 있다. 이 때문에, 리프레시 동작이 확실하게 실행된 후에, 프리챠지 동작이 실행된다.

도 5는 판독 동작에 있어서, 액티브 명령어(ACT)를 접수하기 직전에, 내부에서 리프레시 요구가 발생한 경우의 리프레시 제어 회로(40)의 동작 타이밍을 나타내고 있다.

우선, 리프레시 요구의 발생에 따라, 리프레시 요구 신호(REFRQ)가 활성화된다[도 5(a)]. 도 4에 도시한 플립플롭(42)은 리프레시 요구 신호(REFRQ)의 상승 엣지에 동기하여, 리프레시 래치 신호(REFL)를 활성화한다[도 5(b)]. 즉, 리프레시 요구는 플립플롭(42)에 의해 유지된다. 이 때, 액티브 명령어(ACT)는 공급되고 있지 않고, 액티브 래치 신호(ACTL)는 로우 레벨이다. 이 때문에, 플립플롭(46)은 리프레시 래치 신호(REFL)의 활성화를 따라 리셋된다. 펄스 발생 회로(58)는 리프레시 펄스(REFP)를 출력한다[도 5(c)].

플립플롭(48)은 리프레시 펄스 신호(REFP)에 따라서 셋트되어, 내부 행 어드레스 스트로브 신호(IRAS)를 활성화한다[도 5(d)]. 플립플롭(50)은 리프레시 펄스 신호(REFP)에 따라 셋트되어, 내부 리프레시 신호(IREF)를 활성화한다[도 5(e)]. 그리고, 내부 행 어드레스 스트로브 신호(IRAS) 및 내부 리프레시 신호(IREF)의 활성화 기간에 리프레시 동작이 실행된다. 내부 리프레시 신호(IREF)는 지연 회로(56) 및 펄스 발생 회로(60)에 전달되어, 리프레시 동작의 완료에 맞춰 리프레시 프리챠지 신호(PRER)가 활성화된다[도 5(f)]. 리프레시 프리챠지 신호(PRER)의 활성화에 의해, 프리챠지 동작이 실행된다.

플립플롭(42, 48, 50)은 리프레시 프리챠지 신호(PRER)의 활성화에 따라 리셋되어, 리프레시 래치 신호(REFL), 내부 행 어드레스 스트로브 신호(IRAS), 내부 리프레시 신호(IREF)를 비활성화한다[도 5(g, h, i)].

한편, 액티브 명령어(ACT)의 공급에 의해, 액티브 명령어 신호(ACTV)가 활성화된다[도 5(j)]. 플립플롭(44)은 액티브 명령어 신호(ACTV)의 활성화에 따라 셋트되어, 액티브 래치 신호(ACTL)를 활성화한다[도 5(k)]. 지연 회로(54)는 액티브 명령어 신호(ACTV)의 활성화에 따라서, 지연 액티브 신호(ACTD)를 활성화한다[도 5(l)].

플립플롭(48)은 지연 액티브 신호(ACTD)의 활성화에 따라 셋트되어, 내부 행 어드레스 스트로브 신호(IRAS)를 다시 활성화한다[도 5(m)]. 다음에, 판독 명령어(RD)가 공급되어, 판독 동작이 실행된다. 또, 이 실시예에 있어서도, 활성화되는 서브 워드선의 수는 종래보다 적어져, 소비 전력이 저감된다.

이 후, 프리챠지 명령어(PRE)의 공급에 의해, 프리챠지 신호(PREC)가 활성화된다[도 5(n)]. 플립플롭(48)은 프리챠지 신호(PREC)의 활성화에 따라 리셋되어, 내부 행 어드레스 스트로브 신호(IRAS)를 비활성화한다[도 5(o)]. 지연 회로(52)는 내부 프리챠지 신호(IPRE)를 지연시켜, 지연 프리챠지 신호(PRED)로서 출력한다[도 5(p)]. 플립플롭(44)은 지연 프리챠지 신호(PRED)의 활성화를 받아 리셋되어, 액티브 래치 신호(ACTL)를 비활성화한다[도 5(q)]. 그리고, 프리챠지 동작이 완료된다.

리프레시 동작은 전회의 메모리 동작의 완료 후, 다음 메모리 동작을 위해 워드선(MWL, SWL)을 활성화할 때까지의 기간을 이용하여 실행된다. 이 결과, 제1 실시예와 마찬가지로, 리프레시 동작은 외부에서 전혀 인식되지 않고서 자동적으로 실행된다.

도 6은 액티브 명령어(ACT)를 접수한 후에, 내부에서 리프레시 요구가 발생한 경우의 리프레시 제어 회로(40)의 동작 타이밍을 나타내고 있다.

우선, 액티브 명령어(ACT)가 공급되어, 액티브 명령어 신호(ACTV)가 활성화된다[도 6(a)]. 플립플롭(44) 및 지연 회로(54)는 도 5와 같이, 액티브 래치 신호(ACTL) 및 지연 액티브 신호(ACTD)를 각각 활성화한다[도 6(b, c)].

플립플롭(48)은 지연 액티브 신호(ACTD)의 활성화에 따라 셋트되어, 내부 행 어드레스 스트로브 신호(IRAS)를 활성화한다[도 6(d)]. 이 후, 판독 명령어(RD)가 공급되어, 소정의 워드선이 선택되어, 판독 동작이 실행된다. 이 때, 리프레시 동작은 실행되고 있지 않다.

액티브 명령어(ACT)의 접수 후, 리프레시 요구가 발생하여, 리프레시 요구 신호(REFRQ)가 활성화된다[도 6(e)]. 플립플롭(42)은 리프레시 요구 신호(REFRQ)의 활성화에 따라서 셋트되어, 리프레시 래치 신호(REFL)를 활성화한다[도 6(f)]. 즉, 리프레시 요구가 유지된다. 그러나, 플립플롭(46)은 리프레시 래치 신호(REFL)의 활성화보다 전에 액티브 래치 신호(ACTL)의 활성화를 받고 있기 때문에, 리셋되지 않고 셋트 상태를 유지한다.

판독 동작의 실행 후, 프리챠지 명령어(PRE)가 공급되어, 프리챠지 신호(PREC)가 활성화된다[도 6(g)]. 플립플롭(48)은 프리챠지 신호(PREC)의 활성화 에 따라 리셋되어, 내부 행 어드레스 스트로브 신호(IRAS)를 비활성화한다[도 6(h)]. 지연 회로(52)는 내부 프리챠지 신호(IPRE)를 지연시켜, 지연 프리챠지 신호(PRED)로서 출력한다[도 6(i)]. 플립플롭(44)은 지연 프리챠지 신호(PRED)의 활성화에 따라 리셋되어, 액티브 래치 신호(ACTL)를 비활성화한다[도 6(j)].

플립플롭(46)은 액티브 래치 신호(ACTL)의 비활성화에 따라 리셋되어, 출력 노드를 로우 레벨로 만든다. 펄스 발생 회로(58)는 플립플롭(46)의 리셋에 따라 리프레시 펄스(REFP)를 출력한다[도 6(k)].

이 후, 도 5와 같이, 내부 프리챠지 신호(IPRE)가 다시 활성화되고[도 6(l)], 내부 리프레시 신호(IREF)가 활성화되어[도 6(m)], 리프레시 동작이 실행된다. 또한 리프레시 프리챠지 신호(PRER)가 활성화되고 프리챠지 동작이 실행되어[도 6(n)], 리프레시 래치 신호(REFL) 및 내부 리프레시 신호(IREF)가 비활성화된다[도 6(o, p)].

프리챠지 동작은 다음 명령어[예컨대, 액티브 명령어(ACT)]의 공급 직후에 실행된다. 이 때문에, 판독 동작 후에 리프레시 동작을 실행하더라도, 이 리프레시 동작은 다음 명령어에 의한 메모리 동작에 영향을 주지 않는다. 즉, 리프레시 동작은 외부에서 전혀 인식되지 않고서 자동적으로 실행된다. 또한, 리프레시 요구의 최악의 타이밍은 액티브 명령어(ACT)를 접수하기 직전에, 내부에서 리프레시 요구가 발생한 경우(도 5)가 된다.

이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다.

도 7은 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제3 실시예를 나타내고 있다. 이 실시예는 청구항 1 내지 청구항 4, 청구항 5, 청구항 10 내지 청구항 13, 청구항 14 내지 청구항 18 에 대응하고 있다. 제2 실시예에서 설명한 회로·신호와 동일한 회로·신호에 관하여는 동일한 부호를 붙이며, 이들 회로·신호에 관한 상세한 설명은 생략한다.

이 실시예에서는 리프레시 제어 회로(62)가 제1 실시예의 리프레시 제어 회로(12)와 다르다. 그 밖의 구성은 제1 실시예와 동일하다. 즉, 이 실시예의 SDRAM은 메인 워드선을, 행 어드레스 신호뿐만 아니라, 판독 명령어(RD)(또는 기록 명령어)와 함께 공급되는 열 어드레스 신호를 사용하여 활성화한다. SDRAM은 최대 클록 주파수가 40 MHz이며, 메모리 셀의 리프레시를 내부에서 자동적으로 실행하는 기능을 갖고 있다.

리프레시 제어 회로(62)는 플립플롭으로 이루어지는 레지스터(REG1, REG2), 토글 플립플롭(64, 66), 지연 회로(68)와, 제2 실시예와 동일한 플립플롭(44, 46, 48, 50), 지연 회로(52, 54, 56), 펄스 발생 회로(58, 60)와, 복수의 논리 게이트로 구성되어 있다. 지연 회로(68)는 지연 회로(52)와 동일하다. 즉, 지연 회로(68)는 리프레시 프리챠지 신호(PRER)를 tRP만큼 지연시킨다.

토글 플립플롭(64)은 리프레시 요구 신호(REFRQ)의 하강 엣지에 동기하여 선택 신호(SEL1, /SEL1)의 레벨을 반전한다. 토글 플립플롭(66)은 리프레시 래치 신호(REFL)의 하강 엣지에 동기하여 선택 신호(SEL2, /SEL2)의 레벨을 반전한다. 토글 플립플롭(64, 66)은 전원이 온일 때에 활성화되는 파워온 리셋 신호(POR)에 의해 리셋된다.

레지스터(REG1)는 선택 신호(SEL1)가 하이 레벨일 때에 셋트 기능을 유효하게 하고, 선택 신호(SEL2)가 하이 레벨일 때에 리셋 기능을 유효하게 한다. 즉, 레지스터(REG1)는 선택 신호(SEL1)가 하이 레벨일 때에, 리프레시 요구 신호(REFRQ)의 상승 엣지에 따라서 요구 신호(REQ1)를 활성화하고, 선택 신호(SEL2)가 하이 레벨일 때, 리프레시 프리챠지 신호(PRER)의 지연 신호의 상승 엣지에 따라서 요구 신호(REQ1)를 비활성화한다.

마찬가지로, 레지스터(REG2)는 선택 신호(/SEL1)가 하이 레벨일 때에, 리프레시 요구 신호(REFRQ)의 상승 엣지에 따라 요구 신호(REQ2)를 활성화하고, 선택 신호(/SEL2)가 하이 레벨일 때에, 리프레시 프리챠지 신호(PRER)의 지연 신호의 상승 엣지에 따라서 요구 신호(REQ2)를 비활성화한다. 선택 신호(SEL1, /SEL1) 및 선택 신호(SEL2, /SEL2)는 상보의 신호이기 때문에, 레지스터(REG1, REG2)는 교대로 리프레시 요구 신호(REFRQ)를 유지하는 버퍼로서 동작한다. 즉, 본 실시예에서는 리프레시 제어 회로(62)는 내부에서 발생하는 리프레시 요구를 2회분 유지할 수 있다.

요구 신호(REQ1, REQ2)는 선택 신호(SEL2, /SEL2)가 하이 레벨일 때에 리프레시 래치 신호(REFL)로서, 플립플롭(46) 및 토글 플립플롭(66)에 전달된다.

플립플롭(44, 46, 48, 50), 지연 회로(52, 54, 56), 펄스 발생 회로(58, 60) 및 논리 게이트의 접속 관계는 제2 실시예와 동일하다.

도 8은 판독 동작에 있어서, 액티브 명령어(ACT)를 접수하기 직전에, 내부에서 리프레시 요구가 발생한 경우의 리프레시 제어 회로(62)의 동작 타이밍을 나타 내고 있다. 선택 신호(SEL1, SEL2), 요구 신호(REQ1, REQ2)를 제외한 신호의 타이밍은 전술한 도 5와 동일하다. 이 예는 타이밍도의 시작에 있어서, 선택 신호(SEL1, SEL2)가 함께 하이 레벨로 되고 있고, 레지스터(REG1)가 유효, 레지스터(REG2)가 무효로 되고 있다.

우선, 리프레시 요구 신호(REFRQ)의 상승 엣지에 동기하여, 도 7에 도시한 레지스터(REG1)가 셋트되어, 요구 신호(REQ1)가 하이 레벨이 된다[도 8(a)]. 토글 플립플롭(64)은 리프레시 요구 신호(REFRQ)의 하강 엣지에 동기하여 선택 신호(SEL1)를 로우 레벨로 한다[도 8(b)]. 선택 신호(SEL1)의 변화에 의해, 레지스터(REG1)는 리프레시 요구의 접수를 금지하고, 레지스터(REG2)는 리프레시 요구의 접수를 가능하게 한다.

요구 신호(REQ1)의 하이 레벨에 의해, 리프레시 래치 신호(REFL)는 하이 레벨로 변화된다[도 8(c)]. 이 후, 리프레시 제어 회로(62)는 도 5와 같이 동작하여, 리프레시 동작 및 리프레시 후의 프리챠지 동작이 실행된다.

레지스터(REG1)는 리프레시 동작 후에 활성화되는 리프레시 프리챠지 신호(PRER)에 따라서 요구 신호(REQ1)를 로우 레벨로 한다[도 8(d)]. 리프레시 래치 신호(REFL)는 요구 신호(REQ1)의 변화에 따라서 로우 레벨이 된다[도 8(e)]. 토글 플립플롭(66)은 리프레시 래치 신호(REFL)의 하강 엣지에 동기하여 선택 신호(SEL2)를 로우 레벨로 만든다[도 8(f)]. 이 후 발생하는 리프레시 요구는 레지스터(REG2)에 유지된다.

다음에, 판독 명령어(RD) 및 프리챠지 명령어(PRE)가 순차적으로 공급되어, 판독 동작 및 프리챠지 동작이 실행된다. 즉, 이 실시예에 있어서도 리프레시 동작은 외부에서 전혀 인식되지 않고서 자동적으로 실행된다.

도 9는 액티브 명령어(ACT)를 접수한 후에, 내부에서 리프레시 요구가 발생한 경우의 리프레시 제어 회로(62)의 동작 타이밍을 나타내고 있다. 선택 신호(SEL1, SEL2), 요구 신호(REQ1, REQ2)를 제외한 신호의 타이밍은 상술한 도 6과 동일하다. 이 예에서는, 타이밍도의 시작에 있어서, 선택 신호(SEL1, SEL2)가 함께 하이 레벨로 되고 있고, 레지스터(REG1)가 유효, 레지스터(REG2)가 무효로 되고 있다.

우선, 액티브 명령어(ACT) 및 판독 명령어(RD)가 순차적으로 공급되어, 도 6과 같이 판독 동작이 실행된다.

액티브 명령어(ACT)의 공급 후에 리프레시 요구가 발생하면, 요구 신호(REQ1)는 리프레시 요구 신호(REFRQ)의 상승 엣지에 동기하여 하이 레벨이 된다[도 9(a)]. 선택 신호(SEL1)는 리프레시 요구 신호(REFRQ)의 하강 엣지에 동기하여 로우 레벨이 된다[도 9(b)]. 이 후 발생하는 리프레시 요구는 레지스터(REG2)에 유지된다. 리프레시 래치 신호(REFL)는 요구 신호(REQ1)의 하이 레벨에 따라서 하이 레벨로 변화된다[도 9(c)].

다음에, 도 6과 같이, 판독 동작 및 프리챠지 동작이 실행된다. 프리챠지 동작이 실행된 후, 리프레시 동작 및 리프레시 후의 프리챠지 동작이 실행된다. 이 후, 도 8과 같이, 요구 신호(REQ1)는 리프레시 프리챠지 신호(PRER)의 상승에 따라서 로우 레벨이 된다[도 9(d)]. 리프레시 래치 신호(REFL)는 요구 신호(REQ1)의 변 화에 따라서 로우 레벨이 된다[도 9(e)]. 선택 신호(SEL2)는 리프레시 래치 신호(REFL)의 하강 엣지에 동기하여 로우 레벨이 된다[도 9(f)].

이 예에 있어서도 도 6과 같이, 리프레시 동작은 외부에서 전혀 인식되지 않고 자동적으로 실행된다.

도 10은 판독 동작에 있어서, 액티브 명령어(ACT)를 접수한 후의 판독 동작(페이지 동작) 중에, 내부에서 리프레시 요구가 2회 발생한 경우의 리프레시 제어 회로(62)의 동작 타이밍을 나타내고 있다. 이 예에 있어서도 타이밍도의 시작에 있어서, 선택 신호(SEL1, SEL2)가 함께 하이 레벨로 되고 있고, 레지스터(REG1)가 유효, 레지스터(REG2)가 무효로 되고 있다.

액티브 명령어(ACT)를 접수한 후, 최초의 리프레시 요구를 접수하여, 판독 동작을 실행할 때까지의 타이밍은 전술한 도 9와 동일하기 때문에, 설명을 생략한다.

페이지 동작 후, 프리챠지 명령어(PRE)를 접수하기 전에, 2번째의 리프레시 요구가 발생하여, 리프레시 요구 신호(REFRQ)가 하이 레벨이 된다[도 10(a)]. 2번째의 리프레시 요구는 이 타이밍에 한정되지 않고, 예컨대, 페이지 동작의 도중에 발생하더라도 좋다. 이 때, 선택 신호(SEL1, /SEL1)는 각각 로우 레벨, 하이 레벨이다. 이 때문에, 리프레시 요구는 레지스터(REG2)에 의해 유지된다.

리프레시 요구를 소정 기간에 발생시키는 경우, 페이지 동작의 기간이 리프레시 요구의 발생 간격(리프레시 주기)보다 길면, 일부의 메모리 셀에서는 리프레시 시간과 일치하지 않아, 데이터가 파괴되어 버린다. 이 때문에, 페이지 동작의 최대 횟수는 리프레시 주기에 따라 제한된다. 이 실시예에서는 리프레시 제어 회로(62)는 리프레시 요구를 2회분 유지할 수 있다. 이 때문에, 페이지 동작의 최대 횟수를 제2 실시예의 약 2배로 할 수 있다.

레지스터(REG2)는 리프레시 요구 신호(REFRQ)의 상승 엣지에 동기하여 요구 신호(REQ2)를 하이 레벨로 만든다. 토글 플립플롭(64)은 리프레시 요구 신호(REFRQ)의 하강 엣지에 동기하여, 선택 신호(/SEL1)를 로우 레벨로 만들고, 선택 신호(SEL1)를 하이 레벨로 만든다[도 10(b)]. 즉, 레지스터(REG2)가 리프레시 요구를 접수한 후, 레지스터(REG1)는 다시 리프레시 요구의 접수를 가능하게 하고, 레지스터(REG2)는 리프레시 요구의 접수를 금지한다.

이 후, 프리챠지 명령어(PRE)가 공급되어, 프리챠지 동작이 실행되고, 도 9와 같은 식으로, 최초의 리프레시 동작이 실행된다. 리프레시 동작 후, 리프레시 래치 신호(REFL)가 비활성화되고, 선택 신호(SEL2, /SEL2)가 각각 로우 레벨, 하이 레벨로 변화된다[도 10(c)]. 이 때, 레지스터(REG2)는 2번째의 리프레시 요구를 유지하고 있어, 하이 레벨의 요구 신호(REQ2)를 출력하고 있다. 이 때문에, 리프레시 래치 신호(REFL)는 선택 신호(SEL2, /SEL2)의 변화에 따라서 다시 활성화된다[도 10(d)].

이 예에서는 프리챠지 명령어(PRE) 후, 놉 명령어(NOP)가 공급된다. 액티브 래치 신호(ACTL)는 로우 레벨이기 때문에, 플립플롭(46)은 리프레시 래치 신호(REFL)의 상승 엣지에 동기하여 리셋된다. 그리고, 리프레시 펄스(REFP)가 생성되어[도 10(e)], 최초의 리프레시 동작과 마찬가지로, 2번째의 리프레시 동작이 실행된다.

리프레시 동작 후의 리프레시 프리챠지 신호(PRER)의 활성화에 의해 레지스터(REG2)는 리셋되어, 요구 신호(REQ2)는 로우 레벨로 변화된다[도 10(f)]. 리프레시 래치 신호(REFL)는 요구 신호(REQ2)의 변화에 따라서 비활성화되고[도 10(g)], 선택 신호(SEL2, /SEL2)는 각각 하이 레벨, 로우 레벨로 변화된다[도 10(h)]. 즉, 레지스터(REG1, REG2)의 상태는 액티브 명령어(ACT)를 접수하기 전의 상태로 되돌아간다.

또한, 프리챠지 명령어(PRE)후, 액티브 명령어(ACT)가 공급된 경우, 2번째의 리프레시 동작은 도 9와 같은 식으로 메모리 동작 후 실행된다.

이 실시예에 있어서도 전술한 제1 실시예와 같은 효과를 얻을 수 있다. 또한, 이 실시예에서는 레지스터(REG1, REG2)에 의해 리프레시 요구를 2회분 유지할 수 있기 때문에, 1회의 페이지 동작으로 액세스할 수 있는 횟수를 늘릴 수 있다.

도 11은 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제4 실시예를 나타내고 있다. 이 실시예는 청구항 1 내지 청구항 4, 청구항 10, 청구항 12, 청구항 13, 청구항 14 내지 청구항 18 에 대응하고 있다. 제2 실시예에서 설명한 회로·신호와 동일한 회로·신호에 관하여는 동일한 부호를 붙여, 이들 회로·신호에 관한 상세한 설명은 생략한다.

이 실시예에서는 리프레시 제어 회로(70)가 제1 실시예의 리프레시 제어 회로(12)와 다르다. 그 밖의 구성은 제1 실시예와 동일하다.

리프레시 제어 회로(70)는 클록 신호(CLK)의 상승 엣지에 동기하여 액티브 명령어 신호(ACTV) 및 프리챠지 신호(PREC)를 래치하는 래치(72, 74)와, 제2 실시예와 동일한 플립플롭(42, 44, 48, 50), 지연 회로(52, 54, 56), 펄스 발생 회로(60)와, 복수의 논리 게이트와, 제2 실시예의 플립플롭(46) 대신에 래치(76), 지연 회로(78), OR 게이트(80)를 갖고 있다.

래치(72)의 출력은 플립플롭(44)의 셋트 단자에 접속되어 있다. 래치(74)의 출력은 내부 리프레시 신호(IREF)를 생성하는 OR 게이트의 입력에 접속되어 있다. 래치(76)는 클록 신호(CLK)의 상승 엣지에 동기하여 리프레시 래치 신호(REFL)를 받아들이고, 받아들인 신호를 리프레시 펄스(REFP)로서 출력한다. 리프레시 펄스(REFP)는 지연 회로(78) 및 OR 게이트(80)를 통해 래치(76)의 리셋 단자(R)로 귀환된다. 또, 래치(76)의 리셋 단자(R)에는 OR 게이트(80)를 통해 액티브 래치 신호(ACTL)가 공급되고 있다.

플립플롭(42, 44, 48, 50), 지연 회로(52, 54, 56), 펄스 발생 회로(60) 및 논리 게이트의 접속 관계는 제2 실시예와 동일하다.

도 12는 판독 동작에 있어서, 액티브 명령어(ACT)를 접수하기 직전에, 내부에서 리프레시 요구가 발생한 경우의 리프레시 제어 회로(70)의 동작 타이밍을 나타내고 있다. 이 예에서는, 클록 신호(CLK)에 동기하여 리프레시 동작이 실행되는 것을 제외하고, 각 신호의 타이밍은 전술한 도 5와 거의 동일하다.

우선, 리프레시 요구를 받으면, 리프레시 래치 신호(REFL)는 하이 레벨로 변화된다[도 12(a)]. 클록 신호(CLK)의 상승에 동기하여 액티브 명령어(ACT)가 공급된다. 이 때, 액티브 래치 신호(ACTL) 및 리프레시 펄스(REFP)는 로우 레벨(비리셋 상태)이며, 래치(76)는 동작하고 있다. 래치(76)는 클록 신호(CLK)의 상승 엣지에 동기하여 하이 레벨의 리프레시 래치 신호(REFL)을 받아들여, 리프레시 펄스(REFP)를 하이 레벨로 만든다. 래치(76)는 지연 회로(78) 및 OR 게이트(80)를 통해 귀환되는 리프레시 펄스(REFP)에 의해 리셋된다. 이 결과, 펄스형의 리프레시 펄스(REFP)가 생성된다[도 12(b)]. 이 후, 리프레시 제어 회로(70)는 도 5와 같은 식으로 동작하여, 리프레시 동작 및 판독 동작, 프리챠지 동작이 순차로 실행된다.

도 13은 판독 동작에 있어서, 액티브 명령어(ACT)를 접수한 후에, 내부에서 리프레시 요구가 발생한 경우의 리프레시 제어 회로(70)의 동작 타이밍을 나타내고 있다. 이 예에서는 클록 신호(CLK)에 동기하여 리프레시 동작이 실행되는 것을 제외하고, 각 신호의 타이밍은 전술한 도 6과 거의 동일하다.

래치(76)는 액티브 래치 신호(ACTL)가 하이 레벨인 기간에 리셋되고 있어, 리프레시 래치 신호(REFL)를 받아들일 수 없다[도 13(a, b)]. 이 때문에, 래치(76)는 액티브 래치 신호(ACTL)가 비활성화한 후의 클록 신호(CLK)의 상승에 동기하여, 리프레시 펄스(REFP)를 생성한다[도 13(c)]. 이 때, 클록 신호(CLK)에 동기하여, 예컨대 DESL 명령어, NOP 명령어 또는 액티브 명령어(ACT)가 공급된다. 이 후, 리프레시 동작이 실행된다. 리프레시 펄스(REFP)는 클록 신호(CLK)의 상승에서부터 소정 타이밍에 활성화하기 때문에, 리프레시 동작은 전술한 도 12와 동일한 타이밍에 실행된다.

이 실시예에서도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 클록 신호에 동기하여 공급된다. 리프레시 제어 회로는 클 록 신호에 동기하여 리프레시 동작을 실행했기 때문에, 리프레시의 제어에 필요한 회로의 타이밍 설계를 용이하게 할 수 있다.

도 14는 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제5 실시예를 나타내고 있다. 이 실시예는 청구항 1 내지 청구항 4, 청구항 11 내지 청구항 13, 청구항 14 내지 청구항 18 에 대응하고 있다. 제3 및 제4 실시예에서 설명한 회로·신호와 동일한 회로·신호에 관하여는 동일한 부호를 붙여, 이들 회로·신호에 관한 상세한 설명은 생략한다.

이 실시예에서는 리프레시 제어 회로(82)가 제1 실시예의 리프레시 제어 회로(12)와 다르다. 그 밖의 구성은, 제1 실시예와 동일하다.

리프레시 제어 회로(82)는 제4 실시예와 동일한 래치(72, 74, 76), 지연 회로(78), OR 게이트(80)와, 제3 실시예와 동일한 레지스터(REG1, REG2), 플립플롭(44, 48, 50), 지연 회로(52, 54, 56, 68), 펄스 발생 회로(60)와, 복수의 논리 게이트를 갖고 있다.

레지스터(REG1, REG2), 플립플롭(44, 48, 50), 지연 회로(52, 54, 56, 68), 펄스 발생 회로(60) 및 복수의 논리 게이트의 접속 관계는 제3 실시예와 동일하다. 래치(72, 74, 76), 지연 회로(78) 및 OR 게이트(80)의 접속 관계는 제4 실시예와 동일하다.

이 실시예에서는 제3 실시예와 마찬가지로, 2회분의 리프레시 요구가, 각각 레지스터(REG1, REG2)에 유지된다. 제4 실시예와 마찬가지로, 리프레시 펄스(REFP)가 클록 신호(CLK)의 상승 엣지에 동기하여 생성된다. 그리고, 전술한 도 8 내지 도 10에 도시한 타이밍과 거의 동일한 타이밍에 메모리 동작이 실행된다.

이 실시예에 있어서도 전술한 제3 및 제4 실시예와 동일한 효과를 얻을 수 있다.

도 15는 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제6 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 4 내지 청구항 9, 청구항 12, 청구항 13, 청구항 14 내지 청구항 18 에 대응하고 있다. 제1 실시예에서 설명한 회로·신호와 동일한 회로·신호에 관하여는 동일한 부호를 붙여, 이들 회로·신호에 관한 상세한 설명은 생략한다.

이 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 64M 비트의 SDRAM(84)으로서 형성되어 있다. SDRAM(84)은 사용성을 향상시키기 위해서, 메모리 셀의 리프레시를 내부에서 자동적으로 실행하는 기능을 갖고 있다. 이 때문에, 사용자는 리프레시를 전혀 고려하지 않고, SDRAM을 탑재하는 시스템 기판을 설계할 수 있다.

SDRAM(84)의 단자 구성은 일반의 64M 비트 SDRAM과 동일하다. 즉, SDRAM(84)은 12비트의 행 어드레스 신호와 8비트의 열 어드레스 신호를 받는 12라인의 어드레스 단자, 2라인의 뱅크 선택 단자 및 16라인의 데이터 입출력 단자를 갖고 있다.

SDRAM(84)는 리프레시 제어 회로(12), 리프레시 카운터(14), 래치(16, 18) 및 4개의 뱅크(BK)를 갖고 있다. 뱅크(BK)는 어드레스 선택기(20), 어드레스 래치(86), 타이밍 발생기(88, 90, 92), 행 프리디코더(94, 96), 세그먼트 선택기(98), 열 프리디코더(32) 및 메모리 코어(34A)를 갖고 있다. 리프레시 제어 회로(12), 리프레시 카운터(14), 래치(16, 18), 어드레스 선택기(20) 및 열 프리디코더(32)는 제1 실시예와 동일하다. 메모리 코어(34A)는 행 메인 디코더(36), 열 메인 디코더(38) 및 종횡으로 배치된 복수의 세그먼트(S)로 구성된 메모리 어레이(MA)를 갖고 있다. 이 예에서는 하나의 세그먼트(S)는 512k개의 메모리 셀로 구성되어 있다. 메인 워드선(MWL)은 트랜지스터를 통해 복수의 서브 워드선(SWL)에 전기적으로 접속되어 있다. 서브 워드선(SWL)은 메모리 셀의 전송 트랜지스터의 게이트에 접속되어 있다.

어드레스 래치(86)는 래치(18)로부터 출력되는 열 어드레스 신호(CAD)를 내부 리프레시 신호(IREF)의 비활성시에 받아들이고, 받아들인 신호를 내부 열 어드레스 신호(ICSAD)로서 출력한다.

타이밍 발생기(88)는 기록 및 판독 명령어 신호(RW) 및 내부 리프레시 신호(IREF)를 받아, 열 프리디코더(32)를 동작시키는 타이밍 신호 및 행 프리디코더(96)를 동작시키는 타이밍 신호를 생성한다. 즉, 판독 명령어(RD), 기록 명령어(WR) 및 리프레시 명령어(내부에서 발생하는 리프레시 요구)가 공급되었을 때, 행 프리디코더(96) 및 열 프리디코더(32)가 동작한다.

타이밍 발생기(90)는 액티브 명령어 신호(ACTV)를 받아, 행 프리디코더(94) 및 세그먼트 선택기(98)를 동작시키는 타이밍 신호를 생성한다. 즉, 액티브 명령어(ACT)가 공급되었을 때, 행 프리디코더(94) 및 세그먼트 선택기(98)가 동작한다.

타이밍 발생기(92)는 내부 행 어드레스 스트로브 신호(IRAS)를 받아, 행 프 리디코더(94, 96)를 동작시키는 타이밍 신호를 생성한다. 즉, 후술하는 바와 같이, 리프레시 요구가 발생했을 때, 행 프리디코더(94, 96)가 동작한다.

행 프리디코더(94)는 액티브 명령어(ACT)의 공급시에 내부 행 어드레스 신호(IRAD)(후술하는 도 18에 도시하는 IRADO-9)를 디코드하고, 리프레시 요구 발생시에 내부 행 어드레스 신호(IRAD)(도 18에 도시하는 IRADO-8)를 디코드하여, 디코드 신호를 행 메인 디코더(36)에 출력한다. 행 프리디코더(96)는 리프레시 동작시에 내부 행 어드레스 신호(IRAD)(도 18에 도시하는 IRAD9-11)를 디코드하고, 판독 동작시 및 기록 동작시에 내부 열 어드레스 신호(ICAD)(도 18에 도시하는 ICAD5-7)를 디코드하여, 디코드 신호를 메모리 어레이(MA)에 출력한다.

세그먼트 선택기(98)는 액티브 명령어(ACT)의 공급시에, 내부 행 어드레스 신호(IRAD)(도 18에 도시하는 RA10-11)를 디코드여, 세그먼트(S)를 선택한다. 또한, 세그먼트 선택기(98)는 리프레시 요구의 발생시에, 내부 행 어드레스 신호(IRAD)에 관계없이 도면의 세로 방향으로 늘어서는 모든 세그먼트를 선택한다. 열 프리디코더(32)는 판독 동작시 및 기록 동작시에, 내부 열 어드레스 신호(ICSAD)(도 18에 도시하는 CA0-4)를 디코드하여, 디코드한 신호를 열 메인 디코더(38)에 출력한다.

도 16은 도 15에 도시한 메모리 어레이(MA)를 상세히 나타내고 있다. 각 뱅크(BK)의 메모리 어레이(MA)는 8개의 메모리 블록(MBLK) 및 복수의 감지 증폭기(SA)로 이루어지는 4개의 감지 증폭기 열을 갖고 있다. 감지 증폭기 열은 양측의 2개의 메모리 블록(MBLK)에 의해 공유되어 있다.

도면의 좌측 위의 뱅크(BK)에 도시한 바와 같이, 하나의 메모리 블록(MBLK)은 도면의 가로 방향으로 늘어서는 1024라인의 워드선(WL) 및 도면의 세로 방향으로 늘어서는 2048조의 비트선 쌍을 갖고 있다. 워드선(WL)은 128라인의 메인 워드선(MWL)과, 각 메인 워드선(MWL)에서 분기되는 8라인의 서브 워드선(SWL)으로 구성되어 있다.

도면의 우측 위의 뱅크(BK)에 도시한 바와 같이, 각 메모리 어레이(MA)에 있어서, 내부 행 어드레스 신호(IRAD7-8)[도 18의 행 블록 어드레스(BRAA)]에 의해, 하나의 메모리 블록(MBLK)을 사이에 둔 2개의 메모리 블록(MBLK)이 선택된다. 즉, 도면에 망으로 나타낸 바와 같이, 감지 증폭기 열에 대하여 동일한 측(예컨대, 도면의 좌측)에 위치하는 2개의 메모리 블록(MBLK)이 선택된다. 또, 선택된 각 메모리 블록(MBLK)에 있어서, 내부 행 어드레스 신호(IRAD0-6)에 의해, 메인 워드선(MWL)이 1라인 선택된다.

내부 행 어드레스 신호(IRAD7-8)에 의해 선택된 2개의 메모리 블록(MBLK)은 또한 내부 행 어드레스 신호(IRAD9)[도 18의 행 블록 어드레스(BRAB)]에 의해 그 어느 하나가 선택된다. 내부 행 어드레스 신호(IRAD0-9)에 의한 메모리 블록(MBLK)의 선택 및 메인 워드선(MWL)의 선택은 도 15에 도시한 행 프리디코더(94)에 의해 행해진다. 또한, 리프레시 동작시에, 행 프리디코더(94)는 내부 행 어드레스 신호(IRAD9)를 무시한다. 이 때문에, 리프레시 동작은 도면에 망으로 나타낸 2개의 메모리 블록(MBLK) 내의 2라인의 메인 워드선(MWL)에 대하여 실행된다.

또, 판독 동작 및 기록 동작시에, 선택된 하나의 메모리 블록(MBLK)에 있어 서, 내부 행 어드레스 신호(IRAD10-11)[도 18의 열 블록 어드레스(BCAA)]에 의해, 4분의 1의 영역이 선택된다. 즉, 내부 행 어드레스 신호(IRAD10-11)에 의해, 메모리 블록(MBLK) 내의 4분의 1의 영역에서, 비트선의 프리챠지 동작이 해제되어, 감지 증폭기(SA)가 활성화된다.

도 17은 도 16에 도시한 메모리 블록(MBLK)을 상세히 나타내고 있다. 메모리 블록(MBLK)에는 128라인의 메인 워드선(MWL0-127)과 1024라인의 서브 워드선 (SWL0-1023)이, 도면의 세로 방향으로 배선되고, 2048조의 상보의 비트선 쌍(BL, /BL)이 도면의 가로 방향으로 배선되어 있다. 그리고, 서브 워드선(SWL)과 비트선(BL)(또는 /BL)의 교차 부분에 메모리 셀(도면에서 둥근 표시)이 형성되어 있다. 예컨대, 판독 동작에 있어서, 서브 워드선(SWL)이 활성화되어 메모리 셀이 선택되었을 때, 비트선 쌍(BL, /BL)의 한쪽에 데이터가 판독되고, 비트선 쌍(BL, /BL)의 다른 쪽은 데이터를 증폭하기 위한 리퍼런스로서 작용한다.

하나의 메인 워드선(MWL)은 메모리 블록(MBLK)의 양측(도면의 상하)에 각각 4개씩 배치된 서브 워드 디코더(SWD)에 배선되어 있다. 그리고, 메인 워드선(MWL)은 서브 워드 디코더(SWD)를 통해 8라인의 서브 워드선(SWL)으로 분기하고 있다. 메인 워드선(MWL)은 전술한 바와 같이, 내부 행 어드레스 신호(IRAD0-6)[행 어드레스(RAA, RAB, RAC)]에 의해 선택된다. 서브 워드선(SWL)은 내부 열 어드레스 신호(ICAD5-7)[서브 워드 셀렉트(SWLS)]에 의해 선택된다.

감지 증폭기(SA)는 도면의 좌우 양측의 메모리 블록(MBLK)의 비트선 쌍(BL, /BL)에 접속되어 있다. 감지 증폭기(SA)와 양측의 비트선 쌍(BL, /BL)과의 접속 및 감지 증폭기(SA)의 활성화는 전술한 바와 같이, 내부 행 어드레스 신호(IRAD10-11)에 의해, 메모리 블록(MBLK)의 4분의 1의 영역인 세그먼트(S)마다 제어된다. 내부 행 어드레스 신호(IRAD10-11)에 의해 활성화되는 512개의 비트선 쌍(BL, /BL) 및 512개의 감지 증폭기(SA) 중 각각 16개가, 내부 열 어드레스(CA0-4)[열 어드레스(CAA, CAB)]에 의해 선택된다. 즉, 16개의 데이터 입출력 단자에 대응하는 데이터가 메모리 셀에 입출력된다.

도 18은 SDRAM 내에서의 어드레스 신호의 용도를 나타내고 있다. SDRAM은 뱅크 선택 단자를 통해 뱅크 어드레스 신호(BA0-1)를 받아, 어드레스 단자를 통해 행 어드레스 신호(RAD0-11)[내부 행 어드레스 신호(IRAD0-11)] 및 열 어드레스 신호(CAD0-7)[내부 열 어드레스 신호(ICAD0-7)]를 받아, 판독 동작 및 기록 동작을 실행한다. 또한, SDRAM은 도 15에 도시한 리프레시 카운터(14)가 생성하는 리프레시 어드레스(REFAD)[내부 행 어드레스 신호(IRAD0-11)]에 의해, 리프레시 동작을 실행한다.

액티브 명령어(ACT)와 함께 공급되는 행 어드레스 신호(RAD0-11)[내부 행 어드레스 신호(IRAD0-11)]는 IRAD0-6(MWDEC), IRAD7-9(RBLKS), IRAD10-11(CBLKS)로 구성되어 있다. IRAD0-6(MWDEC) 및 IRAD7-9(RBLKS)는 도 15에 도시한 행 프리디코더(94)에 공급되고, IRAD10-11(CBLKS)는 세그먼트 선택기(98)에 공급된다.

전술한 바와 같이, 내부 행 어드레스 신호(IRAD0-6; MWDEC)는 메모리 블록(MBLK) 내의 128라인의 메인 워드선(MWL)의 하나를 선택한다. 내부 행 어드레스 신호(IRAD7-8; RBLKS의 BRAA)는 8개의 메모리 블록(MBLK) 중 2개를 선택한다. 내부 행 어드레스 신호(IRAD9; RBLKS의 BRAB)는 선택된 2개의 메모리 블록(MBLK) 중, 또 하나를 선택한다. 내부 행 어드레스 신호(IRAD10-11; CBLKS)는 선택된 메모리 블록(MBLK)의 4분의 1의 영역인 세그먼트(S)를 선택한다.

판독 명령어(RD) 또는 기록 명령어(WR)와 함께 공급되는 열 어드레스 신호(CAD0-7)[내부 열 어드레스 신호(ICAD0-7)]는 내부 열 어드레스 신호(ICAD0-4; CDEC) 및 내부 열 어드레스 신호(ICAD5-7; SWLS)로 구성되어 있다. 내부 열 어드레스 신호(ICAD0-4; CDEC)는 도 15에 도시한 열 프리디코더(32)에 공급되고, 내부 열 어드레스 신호(ICAD5-7; SWLS)는 행 프리디코더(96)에 공급된다.

전술한 바와 같이, 내부 열 어드레스 신호(ICAD0-4)(CDEC)는 선택된 세그먼트(S) 내의 512개의 비트선 쌍(BL, /BL) 및 감지 증폭기(SA) 중의 16개를 선택한다. 내부 열 어드레스 신호(ICAD5-7; SWLS)는 선택된 메인 워드선(MWL)에 대응하는 8라인의 서브 워드선(SWL) 중 하나를 선택한다.

이 실시예에서는 액티브 명령어(ACT)와 함께 공급되는 행 어드레스 신호(RAD)에 의해 세그먼트(S)가 선택되어, 판독 명령어(RD)[또는 기록 명령어(WR)]와 함께 공급되는 열 어드레스 신호(CAD)에 의해 서브 워드선(SWL)이 선택되는 것을 특징으로 한다. 특히, 세그먼트(S)를 행 어드레스 신호(RAD)에 응답하여 선택함으로써, 사용하지 않는 비트선 쌍(BL, /BL)과 감지 증폭기(SA)와의 접속의 해제 동작 및 비트선 쌍(BL, /BL)의 프리챠지의 해제 동작을, 판독 명령어(RD)[또는 기록 명령어(WR)]가 공급되기 전에 개시할 수 있다. 이 결과, 판독 동작 및 기록 동작을 제1 실시예보다 고속으로 실행할 수 있다.

도 19는 도 17에 도시한 서브 워드 디코더(SWD), 감지 증폭기(SA) 및 그 주위의 회로를 상세히 나타내고 있다. 서브 워드 디코더(SWD; SWD0, 1)는 병렬로 접속된 2개의 nMOS 트랜지스터 및 이들 nMOS 트랜지스터에 직렬로 접속된 pMOS 트랜지스터를 갖고 있다. 한쪽의 nMOS 트랜지스터의 게이트 및 pMOS 트랜지스터의 게이트는 메인 워드선(MWL)에 접속되어 있다. 다른 쪽의 nMOS 트랜지스터의 게이트 및 pMOS 트랜지스터의 소스는 디코드 회로(98a)에 의해 생성되는 내부 열 어드레스 신호(ICAD5-7)[이 예에서는 부논리의 내부 열 어드레스 신호(/ICAD5-7)]의 디코드 신호(CDEC0, 1)를 받고 있다. 디코드회로(98a)는 내부 행 어드레스 신호(IRAD10-11)의 디코드 회로(96a)에 의해 생성되는 디코드 신호가 하이 레벨일 때에 활성화된다. nMOS 트랜지스터의 소스는 접지선에 접속되어 있다. nMOS 트랜지스터와 pMOS 트랜지스터와의 접속 노드가 서브 워드선(SWL; SWL0, 1)에 접속되어 있다.

전술한 서브 워드 디코더(SWD)에서는 메인 워드선(MML)이 선택되어 로우 레벨로 변화되면, pMOS 트랜지스터가 온으로 되어, 한쪽의 nMOS 트랜지스터가 오프된다. 그리고, 디코드 회로(98a)에서 출력되는 하이 레벨의 디코드 신호(CDEC0)(또는 CDEC1)가, 서브 워드선(SWL0)(또는 SWL1)에 전달된다. 즉, 열 어드레스 신호(CAD)에 의해, 서브 워드선(SWL)이 선택된다. 서브 워드선(SWL)의 선택에 의해, 메모리 셀(MC)의 전송 트랜지스터가 온으로 되어, 커패시터에 유지하고 있는 전하가 비트선(BL)(또는 /BL) 상에 전달된다.

감지 증폭기(SA)는 래치(99a), 비트선 제어 회로(99b), nMOS 트랜지스터(99c, 99d), 비트선 선택 스위치(99e, 99f)를 갖고 있다. 래치(99a)는 2 개의 CMOS 인버터의 입력과 출력을 서로 접속하여, 활성화 신호(PSA, NSA)에 따라서 활성화된다. 비트선 제어 회로(99b)는 감지 증폭기(SA) 내의 비트선 쌍을 등화(equalize)하거나, 혹은 프리챠지 전압(VPR)을 공급하기 위한 3개의 nMOS 트랜지스터로 구성되어 있다. nMOS 트랜지스터(99c)는 도면의 좌측의 메모리 블록(MBLK)의 비트선 쌍(BL, /BL)을 등화한다. nMOS 트랜지스터(99d)는 도면의 우측의 메모리 블록(MBLK)의 비트선 쌍 (BL, /BL)을 등화한다. 비트선 선택 스위치(99e)는 도면의 좌측의 메모리 블록(MBLK)의 비트선 쌍(BL, /BL)을 래치(99a)에 접속하는 2개의 nMOS 트랜지스터로 구성되어 있다. 비트선 선택 스위치(99f)는 도면의 우측의 메모리 블록(MBLK)의 비트선 쌍(BL, /BL)을 래치(99a)에 접속하는 2개의 nMOS 트랜지스터로 구성되어 있다.

비트선 제어 회로(99b)는 서브 비트선 리셋 신호(SBRSC)의 하이 레벨시에 비트선 쌍(BL, /BL)을 프리챠지 전압(VPR)으로 설정한다. 서브 비트선 리셋 신호(SBRSC)는 로우 레벨의 메인 비트선 리셋 신호(MBRSC)에 따라서 하이 레벨로 변화되어, 비트선 쌍(BL, /BL)을 프리챠지한다.

nMOS 트랜지스터(99c)는 서브 비트선 리셋 신호(SBRSL)의 하이 레벨시에 비트선 쌍(BL, /BL)을 등화한다. 서브 비트선 리셋 신호(SBRSL)는 로우 레벨의 메인 비트선 리셋 신호(MBRSL)에 따라서 하이 레벨로 변화되어, 비트선 쌍(BL, /BL)을 등화한다.

마찬가지로, nMOS 트랜지스터(99d)는 서브 비트선 리셋 신호(SBRSR)의 하이 레벨시에 비트선 쌍(BL, /BL)을 등화한다. 서브 비트선 리셋 신호(SBRSR)는 로우 레벨의 메인 비트선 리셋 신호(MBRSR)에 따라서 하이 레벨로 변화되어, 비트선 쌍(BL, /BL)을 등화한다.

비트선 선택 스위치(99e)는 서브 비트선 트랜스퍼 신호(SBTL)의 활성화(하이 레벨)에 따라서 온으로 하여, 비트선 쌍(BL, /BL)과 래치(99a)를 접속한다. 서브 비트선 트랜스퍼 신호(SBTL)는 로우 레벨의 메인 비트선 트랜스퍼 신호(MBTL)에 따라서 하이 레벨로 변화되어, 비트선 선택 스위치(99e)를 온으로 한다.

마찬가지로, 비트선 선택 스위치(99f)는 서브 비트선 트랜스퍼 신호(SBTR)의 활성화(하이 레벨)에 따라서 온으로 되어, 비트선 쌍(BL, /BL)과 래치(99a)를 접속한다. 서브 비트선 트랜스퍼 신호(SBTR)는 로우 레벨의 메인 비트선 트랜스퍼 신호(MBTR)에 따라서 하이 레벨로 변화되어, 비트선 선택 스위치(99f)를 온으로 한다.

메인 비트선 리셋 신호(MBRSC)는 행 어드레스 신호(RAD7-8)에 따라서 활성화된다. 메인 비트선 리셋 신호(MBRSL, MBRSR) 및 메인 비트선 트랜스퍼 신호(MBTL, MBTR)는 행 어드레스 신호(RAD7-9)에 따라서 활성화된다. 보다 상세하게 말하면, 동작하는 메모리 블록(MBLK)에 대응하는 메인 비트선 리셋 신호(MBRSC) 및 메인 비트선 리셋 신호(MBRSL)(또는 MBRSR)가 활성화되면, 비트선(BL, /BL)의 등화가 해제되어, 감지 증폭기(SA)를 사이에 둔 한 쌍의 메모리 블록(MBLK) 중, 동작하지 않는 메모리 블록(MBLK)에 대응하는 메인 비트선 트랜스퍼 신호(MBTL)(또는 MBTR)가 활성화되어, 비트선(BL, /BL)과 래치(99a)와의 접속이 해제된다.

서브 비트선 리셋 신호(SBRSC, SBRSL, SBRSR) 및 서브 비트선 트랜스퍼 신호(SBTL, SBTR)는 행 어드레스 신호(IRAD10-11)에 따라 선택된다. 즉, 이들 신호의 신호선은 메모리 블록(MBLK) 내의 4분의 1의 영역인 세그먼트(S) 마다 배선되어 있다. 또, 내부 행 어드레스 신호(IRAD10-11)의 디코드 회로(96a)에 의해 생성되는 디코드 신호는 리프레시 동작시에 전부 하이 레벨로 변화된다. 이 때문에, 리프레시 동작시에, 메모리 블록(MBLK)의 모든 세그먼트(S)가 선택된다. 이 때문에, 적은 리프레시 요구로 모든 메모리 셀을 리프레시할 수 있다.

도 20은 클록 주파수가 낮은 경우의 판독 동작을 나타내고 있다. 이 예에서는 액티브 명령어(ACT)후, 판독 명령어(RD)가 2회 연속하여 공급되고, 또한 프리챠지 명령어(PRE)가 공급된다. 전술한 도 2와 동일한 동작에 관하여는 상세한 설명을 생략한다.

우선, 클록 신호(CLK)의 상승 엣지에 동기하여, 액티브 명령어(ACT) 및 행 어드레스 신호(RAD; 1)가 공급된다[도 20(a)]. 내부 행 어드레스 신호(IRAD0-9)에 따라서, 메인 워드선(MWL)이 선택되어(로우 레벨로 변화), 메인 비트선 트랜스퍼 신호(MBT; MBTL, MBTR) 및 메인 비트선 리셋 신호(MBRS; MBRSC, MBRSL, MBRSR)가 로우 레벨로 변화된다[도 20(b)].

또, 이 실시예에서는 내부 행 어드레스 신호(IRAD10-11)에 따라서, 서브 비트선 트랜스퍼 신호(SBT; SBTL, SBTR) 및 서브 비트선 리셋 신호(SBRS; SBRSC, SBRSL, SBRSR)가 선택된다[도 20(c)]. 이 때문에, 도 19에 도시한 비트선 제어 회로(99b), nMOS 트랜지스터(99c, 99d), 비트선 선택 스위치(99e, 99f)는 종래보다 빠르게, 판독 명령어(RD)를 수신하기 전에 동작을 시작한다. 즉, 판독 동작(또는 기록 동작)을 실행하지 않은 메모리 블록(MBLK)과 감지 증폭기(SA)와의 접속이 해제된다.

다음 클록 신호(CLK)의 상승에 동기하여, 판독 명령어(RD) 및 열 어드레스 신호(CAD; 1)가 공급된다[도 20(d)]. 내부 열 어드레스 신호(ICAD5-7)에 따라서, 서브 워드선(SWL)이 선택된다[도 20(e)]. 즉, 이 실시예에 있어서도 서브 워드선(SWL)은 행 어드레스 신호(MD)뿐만 아니라, 열 어드레스 신호(CAD)도 사용하여 활성화된다. 이 후, 내부 행 어드레스 신호(IRAD7-11)에 의해 선택된 세그먼트(S) 내의 활성화 신호(PSA, NSA)가 활성화되어, 감지 증폭기(SA)가 활성화된다[도 20(f)].

서브 워드선(SWL)의 선택에 의해 메모리 셀(MC)에서 비트선(BL)(또는 /BL)에 데이터가 판독되어, 감지 증폭기(SA)에서 증폭된다. 또한, 내부 열 어드레스(ICAD0-4)에 따라서, 칼럼선 선택 신호(CL)가 선택되고[도 20(g)], 칼럼 선택 스위치(도시하지 않음)가 온으로 되어, 16개의 비트선 쌍(BL, /BL)과 공통 데이터 버스선(16비트)이 접속된다. 그리고, 판독 데이터가 외부로 출력된다[도 20(h)].

다음 클록 신호(CLK)의 상승 엣지에 동기하여, 판독 명령어(RD) 및 열 어드레스 신호[CAD(2)]가 공급된다[도 20(i)]. 내부 열 어드레스 신호(ICAD5-7)에 따라서, 서브 워드선(SWL)이 선택된다[도 20(j)]. 그리고, 전술한 것과 같은 식으로, 소위 페이지 판독 동작이 실행된다. 페이지 동작은 활성화되어 있는 512개의 감지 증폭기(SA)에서 증폭된 데이터 중 16비트를, 열 어드레스 신호(CAD0-4)에 의해 선 택함으로써 실행된다.

다음 클록 신호(CLK)의 상승 엣지에 동기하여 프리챠지 명령어(PRE)가 공급된다[도 20(k)]. 프리챠지 명령어(PRE)에 의해, 메인 워드선(MWL), 서브 워드선(SWL), 메인 비트선 트랜스퍼 신호(MBT), 메인 비트선 리셋 신호(MBRS), 서브 비트선 트랜스퍼 신호(SBT), 서브 비트선 리셋 신호(SBRS) 및 감지 증폭기(SA)의 활성화 신호(PSA, NSA)가 비활성화되어, 비트선(BL, /BL)이 프리챠지된다.

기록 동작에 대해서는 특별히 도시하지 않지만, 판독 동작과 동일한 타이밍에 메인 워드선(MWL), 서브 워드선(SWL)이 선택되어, 비트선 트랜스퍼 신호(MBT, SBT), 비트선 리셋 신호(MBRS, SBRS)가 선택된다.

또, 리프레시 동작에서는, 4개의 뱅크(BK)에서, 각각 2개의 메모리 블록(MBLK)의 2개의 메인 워드선(MWL)이 활성화되고, 그것에 대응하는 8개의 세그먼트(S)의 서브 워드선(SWL)이 동시에 활성화된다. 즉, 16k비트(512비트×8세그먼트×4뱅크)의 메모리 셀(MC)이 한번에 리프레시된다. 또, 리프레시 동작시의 피크 전류를 삭감하고, 또한 모든 메모리 셀을 리프레시하기 위해서 필요한 기간[일반적으로는 리프레시 시간(tREF)]을 만족하는 경우에는 리프레시를 세그먼트마다 실행하더라도 좋고, 혹은 뱅크(BK)마다 실행하더라도 좋다.

도 21은 클록 주파수가 높은 경우의 판독 동작을 나타내고 있다. 이 예에서는 액티브 명령어(ACT)후, 판독 명령어(RD) 및 프리챠지 명령어(PRE)가 순차적으로 공급되어, 1클록 띄어 다시 액티브 명령어(ACT)가 공급된다.

도 21의 기본적인 동작 타이밍은 도 20과 동일하다. 즉, 액티브 명령어(ACT) 와 함께 공급되는 행 어드레스 신호(RAD)에 따라서, 비트선 트랜스퍼 신호(MBT, SBT) 및 비트선 리셋 신호(MBRS, SRBS)가 선택된다[도 21(a), (b)]. 판독 명령어(RD)와 함께 공급되는 열 어드레스 신호(CAD)에 따라서, 서브 워드선(SWL)이 선택된다[도 21(c)].

클록 주파수가 높은 경우, 상대적으로 내부 회로의 동작이 늦기 때문에, 판독 명령어(RD)가 공급된 클록 사이클 내에 판독 데이터를 출력할 수 없다. 이 예에서는 판독 데이터는 판독 명령어(RD)를 수신한 후, 3클록째의 클록 신호(CLK)의 상승 엣지에 동기하여 출력된다[도 21(d)].

이상, 이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 메모리 동작(판독 동작 및 기록 동작)을 제어하는 회로의 일부를, 액티브 명령어(ACT)와 함께 공급되는 행 어드레스 신호(RAD)에 따라서 동작시켰다. 이 때문에, 종래, 판독 명령어(RD) 또는 기록 명령어(WR)에 따라서 동작을 개시하고 있던 회로를, 미리 동작시킬 수 있고, 판독 동작 및 기록 동작을 고속으로 실행할 수 있다. 즉, 저소비 전력의 특성을 유지한 채로, 고속화를 실현할 수 있다.

보다 구체적으로는 메모리 동작의 최초에 공급되는 액티브 명령어(ACT)와 함께 공급되는 행 어드레스 신호(RAD7-9)에 따라서, 복수의 메모리 블록(MBLK) 중 어느 하나의 블록을 선택했다. 메모리 동작이 빠른 시기에 메모리 블록(MBLK)을 선택함으로써, 그 후의 판독 명령어(RD)[또는 기록 명령어(WR)]에 응답하여 동작을 시작하는 회로를 적게 할 수 있다. 이 결과, 액티브 명령어(ACT)가 공급되고 나서 판 독 동작(또는 기록 동작)이 완료될 때까지의 시간을 단축할 수 있다.

액티브 명령어(ACT)와 함께 공급되는 행 어드레스 신호(RAD10-11)에 따라서, 세그먼트(S)마다 비트선 선택 스위치(99e, 99f)를 선택했다. 이 때문에, 메모리 동작이 빠른 시기에, 동작시키지 않는 메모리 블록(MBLK)의 비트선(BL, /BL)과 감지 증폭기(SA)와의 접속을 해제할 수 있다. 이 결과, 최초의 명령어가 공급되고 나서 판독 동작 및 기록 동작이 완료될 때까지의 시간을 단축할 수 있다. 또한, 비트선(BL, /BL)과 감지 증폭기(SA)를 세그먼트(S)마다 접속하기 때문에, 판독 동작 및 기록 동작 시에 동작하는 회로를 줄일 수 있어, 동작시의 소비 전력을 삭감할 수 있다.

리프레시 동작시에, 메모리 블록(MBLK) 내의 모든 세그먼트(S)의 비트선 선택 스위치(99e, 99f)를 동시에 선택했다. 리프레시할 때에 동작시키는 세그먼트(S)의 수를, 판독 동작 및 기록 동작시에 동작시키는 세그먼트 보다 늘림으로써, 모든 메모리 셀(MC)을 리프레시하기 위해서 필요한 리프레시 횟수를 줄일 수 있다. 따라서, 리프레시 간격을 연장시킬 수 있어, 소정 기간 내에, 판독 동작 및 기록 동작의 비율을 높게 할 수 있다. 즉, I/O의 버스 점유율(데이터 전송 레이트)을 향상할 수 있다.

또, 리프레시 동작시에, 액티브 명령어(ACT)에 대응하는 리프레시 어드레스 (REFAD)에 따라서, 메인 워드선(MWL) 및 서브 워드선(SWL)을 선택했다. 판독 동작시 및 기록 동작시와 달리, 액티브 명령어(ACT)에 응답하여 리프레시 동작을 시작할 수 있기 때문에, 리프레시 동작을 판독 동작 및 기록 동작에 비하여 고속으로 실행할 수 있다. 따라서, 소정 기간 내에, 판독 동작 및 기록 동작의 비율을 높게 할 수 있어, I/O의 버스 점유율(데이터 전송 레이트)을 향상할 수 있다.

도 22는 본 발명의 반도체 메모리 및 반도체 메모리의 제어 방법의 제7 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 4 내지 청구항 9, 청구항 12, 청구항 13, 청구항 14 내지 청구항 18 에 대응하고 있다. 제1 및 제6 실시예에서 설명한 회로·신호와 동일한 회로·신호에 관하여는 동일한 부호를 붙여, 이들 회로·신호에 관한 상세한 설명은 생략한다.

도 22에 있어서는 메모리 코어의 기재를 생략하고 있다. 반도체 메모리는 SDRM으로 구성되어 있고, 리프레시 동작이 외부로부터의 리프레시 명령어를 토대로 실행되는 것을 제외하고, 기본적인 동작은 전술한 제6 실시예와 동일하다.

SDRAM은 메모리 코어의 주변부(칩의 외주부 또는 중앙부)에 레이아웃되는 주변 회로와 뱅크(BK)를 갖고 있다. 뱅크(BK) 내의 메모리 코어는 도시를 생략한다. 도면에서 일점 쇄선이 주변 회로와 뱅크(BK)와의 경계를 나타내고 있다.

주변 회로는 리프레시 카운터(14), 명령어 디코더(100), 리프레시 어드레스 래치(102), RAS 발생기(104), CAS 발생기(106) 및 래치(108)를 갖고 있다.

명령어 디코더(100)는 외부에서 공급되는 명령어 신호(CMD)에 따라서, 리프레시 명령어 신호(REF), 액티브 명령어 신호(ACTV), 프리챠지 명령어 신호(PRE) 및 기록 및 판독 명령어 신호(RW)를 생성한다. 리프레시 어드레스 래치(102)는 리프레시 명령어 신호(REF)에 따라서, 리프레시 카운터(14)로부터의 리프레시 어드레스를 리프레시 어드레스 신호(REFAD)로서 출력한다.

RAS 발생기(104)는 액티브 명령어 신호(ACTV)에 따라서, 행 어드레스 신호(RAD)에 대응하는 회로를 제어하는 타이밍 신호(RASZ)를 출력한다. CAS 발생기(106)는 판독 명령어(RD) 및 기록 명령어(WR)에 따라서, 판독 동작 및 기록 동작을 제어하는 기록 및 판독 타이밍 신호(RWT)를 출력한다. 래치(108)는 뱅크 신호(BANK) 및 기록 및 판독 타이밍 신호(RWT)의 앤드 논리[동작 제어 신호(RWC)]에 동기하여 열 어드레스 신호(CAD)를 받아들인다.

뱅크(BK)는 BMS 발생기(110), PRE 발생기(112), 타이밍 발생기(114), 래치(116, 118, 120), AND 게이트(121), 스위치(122), 행 프리디코더(124), 스위치(126), SA 발생기(128), 행 프리디코더(130) 및 열 프리디코더(132, 134)를 갖고 있다. 래치(118) 및 AND 게이트(121)는 액티브 명령어(ACT) 후의 최초의 판독 명령어(RD)[또는 기록 명령어(WR)]에만 응답하여 행 프리디코더(130)를 활성화하는 활성화 제어 회로로서 동작한다.

BRAS 발생기(110)는 리프레시 명령어 신호(REF) 및 기록 및 판독 명령어 신호(RW)에 따라 기준 타이밍 신호(BRASZ)를 활성화하고, 프리챠지 명령어 신호(PRE)에 따라서 기준 타이밍 신호(BRASZ)를 비활성화한다. PRE 발생기(112)는 프리챠지 명령어 신호(PRE)에 따라서, BRAS 발생기(110)에 타이밍 신호를 출력한다.

타이밍 발생기(114)는 기준 타이밍 신호(BRASZ)에 따라서 타이밍 신호(T1, T2, T3, T4)를 생성한다. 래치(116)는 뱅크 신호(BANK) 및 액티브 명령어 신호(ACTV)의 앤드 논리[동작 제어 신호(ACTC)]에 동기하여 행 어드레스 신호(RAD)를 받아들여, 내부 행 어드레스 신호(IRAD)로서 출력한다.

래치(118)는 뱅크 신호(BANK) 및 기록 및 판독 타이밍 신호(RWT)의 앤드 논리인 동작 제어 신호(RWC)의 하강 엣지에 동기하여 타이밍 신호(T4)를 받아들이고, 상보의 타이밍 신호(T5, /T5)로서 출력하여, 기준 타이밍 신호(BRASZ)의 로우 레벨시에 리셋된다. 여기서, 기준 타이밍 신호(BRASZ)는 액티브 명령어(ACT)의 공급에서부터 프리챠지 명령어(PRE)(동작 완료 명령어)의 공급까지 활성화된다. 래치(118)는 판독 명령어(RD)[또는 기록 명령어(WR)]가 공급될 때마다, 기준 타이밍 신호(BMSZ)의 레벨을 받아들인다.

래치(120)는 타이밍 신호(T2)의 상승 엣지에 동기하여 내부 행 어드레스 신호(IRAD)를 받아들여, 스위치(122)에 출력한다. 스위치(122)는 타이밍 신호(T3)의 로우 레벨시 및 하이 레벨시에, 각각 내부 행 어드레스 신호(IRAD) 및 리프레시 어드레스 신호를 선택한다. 행 프리디코더(124)는 스위치(122)로부터 전달되는 어드레스 신호를 디코드하여, 메인 워드선(MWL)을 선택하기 위한 디코드 신호(RAA0-7, RAB0-7, RAC0-1) 및 메모리 블록(MBLK)을 선택하기 위한 디코드 신호(BRAA0-3, BRAB0-1)를 출력한다. 디코드 신호(RAA0-7, RAB0-7, RAC0-1 및 BRAA0-3, BRAB0-1)는 각각 도 18에 도시한 내부 행 어드레스 신호(IRAD0-2, IRAD3-5, IRAD6, IRAD7-8, IRAD9)로부터 생성되는 신호이다.

래치(126)는 리프레시 동작시에 타이밍 신호(T1)를 선택하여, 판독 동작 및 기록 동작시에 타이밍 신호(T5)를 선택한다. SA 발생기(128)는 스위치(126)의 출력을 받아, 감지 증폭기(SA)의 활성화 신호(PSA, NSA)를 생성한다.

AND 게이트(121)는 타이밍 신호(/T5)의 하이 레벨 시에, 동작 제어 신호(RWC)를 서브 워드 래치 신호(SWLL)로서 출력한다. 즉, 동작 제어 신호(RWC)는 래치(118)의 출력[타이밍 신호(/T5)]에 의해 게이팅된다. 타이밍 신호(/T5)는 후술하는 바와 같이, 액티브 명령어(ACT) 공급 후에 있어서 최초의 판독 명령어(RD)[또는 기록 명령어(WR)]의 공급시에만 하이 레벨을 유지하고, 2번째의 판독 명령어(RD)[또는 기록 명령어(WR)]의 공급시에는 로우 레벨로 변화하고 있다.

행 프리디코더(130)는 래치(130a) 및 스위치(130b)를 갖고 있다. 래치(130a)는 서브 워드 래치 신호(SWLL)에 동기하여 내부 열 어드레스 신호(ICAD)를 받아들인다. 스위치(130b)는 타이밍 신호(T3)의 로우 레벨시에 내부 행 어드레스 신호(IRAD)를 선택하고, 타이밍 신호(T3)의 하이 레벨시에 리프레시 어드레스 신호(REFAD)를 선택하여, 선택한 신호를 도시하지 않은 디코드 회로에서 디코드하여, 디코드 신호(RAD0-7)로서 출력한다. 디코드 신호(RAD0-7)는 도 18에 도시한 ICAD5-7(판독 동작시 및 기록 동작시) 또는 IRAD9-11(리프레시 동작시)로부터 생성되는 신호이다.

열 프리디코더(132)는 내부 열 어드레스 신호(ICAD)를 디코드하여, 디코드 신호(CAA0-3, CAB0-7)를 출력한다. 디코드 신호(CAA0-3, CAB0-7)는 각각 도 18에 도시한 내부 열 어드레스(ICAD0-1, ICAD3-6)로부터 생성되는 신호이다.

열 프리디코더(134)는 래치(134a) 및 스위치(134b)를 갖고 있다. 래치(134a)는 타이밍 신호(T2)에 동기하여 내부 행 어드레스 신호(RAD)를 받아들인다. 스위치(134b)는 리프레시 동작시에 로우 레벨을 출력하여, 판독 동작시 및 기록 동작시에 내부 행 어드레스 신호(IRAD10-11)를 선택하여 선택한 신호를 도시하지 않 은 디코드회로에서 디코드하여, 디코드 신호(BCAA0-3)로서 출력한다.

도 23은 전술한 SDRAM의 판독 동작을 나타내고 있다. 이 예에서는 전술한 도 20과 같이, 액티브 명령어(ACT) 후, 판독 명령어(RD)[또는 기록 명령어(WR)]가 2회 연속하여 요구되고, 또한 프리챠지 명령어(PRE)가 공급된다. 메인 워드선(MWL), 서브 워드선(SWL), 비트선 트랜스퍼 신호(MBT, SBT) 및 비트선 리셋 신호(MBRS, SRBS)의 생성 타이밍은 도 20과 동일하기 때문에, 설명을 생략한다. 도 23에서는 메모리 코어에 공급되는 디코드 신호의 생성까지를 상세히 설명한다.

우선, 클록 신호(CLK)에 동기하여 액티브 명령어(ACT)가 공급된다[도 23(a)]. 도 22에 도시한 명령어 디코더(100)는 액티브 명령어(ACT)에 따라서 액티브 명령어 신호(ACTV)를 활성화한다[도 23(b)]. 또한, 액티브 명령어 신호(ACTV)의 활성화에 의해 동작 제어 신호(ACTC)가 활성화한다[도 23(c)]. 도 22에 도시한 래치(116)는 동작 제어 신호(ACTC)에 동기하여 행 어드레스 신호[RAD(1)]를 받아들여, 내부 행 어드레스 신호(IRAD)로서 출력한다[도 23(d)].

BRAS 발생기(110)는 액티브 명령어 신호(ACTV)에 응답하여 기준 타이밍 신호(BRASZ)를 활성화한다[도 23(e)]. 타이밍 발생기(114)는 기준 타이밍 신호(BRASZ)의 상승 엣지에 동기하여, 타이밍 신호(T2)를 활성화한다[도 23(f)]. 래치(116)는 타이밍 신호(T2)의 상승 엣지에 동기하여 내부 행 어드레스 신호(IRAD0-11)를 받아들인다. 스위치(122)는 로우 레벨의 타이밍 신호(T3)를 받아, 내부 행 어드레스 신호(IRAD0-9)를 행 프리디코더(124)에 전달한다. 행 프리디코더(124)는 내부 행 어드레스 신호(IRAD0-9)를 디코드하여, 각 디코드 신호(RAA0- 7, RAB0-7, RAC0-7, BRAA0-3, BRAB0-1) 중 어느 하나를 출력한다[도 23(g)]. 디코드 신호(RAA0-7, RAB0-7, RAC0-7, BRAA0-3, BRAB0-1)의 활성화에 의해, 제6 실시예와 같이 메인 워드선(MWL), 비트선 트랜스퍼 신호(MBTL) 및 비트선 리셋 신호(MBRS)가 선택된다.

열 프리디코더(134)는 타이밍 신호(T2)의 상승 엣지에 동기하여 행 어드레스 신호(IRAD10-11)를 받아, 받은 신호를 디코드하여, 디코드 신호(BCAA0-3)의 어느 하나를 출력한다[도 23(h)]. 디코드 신호(BCAA0-3)의 활성화에 의해, 제6 실시예와 같이 비트선 트랜스퍼 신호(SBTL) 및 비트선 리셋 신호(SBRS)가 선택된다. 즉, 액티브 명령어(ACT)와 함께 공급되는 행 어드레스 신호(RAD)에 의해, 비트선(BL, /BL)의 프리챠지가 해제되어, 메모리 블록(MBLK)과 감지 증폭기(SA)가 접속된다.

타이밍 발생기(114)는 기준 타이밍 신호(BRASZ)의 상승 엣지에서부터 소정 시간 지연되어 타이밍 신호(T4)를 활성화한다[도 23(i)]. 래치(118)는 기준 타이밍 신호(BRASZ)의 하이 레벨에 의해 리셋 상태가 해제되어, 타이밍 신호(T5, /T5)를 로우 레벨, 하이 레벨로 한다[도 23(j)].

다음 클록 신호(CLK)에 동기하여 판독 명령어(RD)[또는 기록 명령어(WR)]가 공급된다[도 23(k)]. 명령어 디코더(100)는 판독 명령어(RD)에 따라서 기록 및 판독 명령어 신호(RW)를 활성화한다. CAS 발생기(106)는 기록 및 판독 명령어 신호(RW)에 응답하여 기록 및 판독 타이밍 신호(RWT)를 활성화한다. 기록 및 판독 타이밍 신호(RWT)의 활성화에 의해 동작 제어 신호(RWC)가 소정 기간 활성화된다[도 23(l)].

래치(108)는 동작 제어 신호(RWC)의 상승 엣지에 동기하여 열 어드레스 신호(CAD)를 받아들여, 내부 열 어드레스 신호(ICADO-7)로서 출력한다(도시하지 않음). 타이밍 신호(/T5) 및 동작 제어 신호(RWC)의 하이 레벨에 의해, 서브 워드 래치 신호(SWLL)가 소정 기간 활성화된다[도 23(m)]. 행 프리디코더(130)는 서브 워드 래치 신호(SWLL)의 상승 엣지에 동기하여 내부 열 어드레스 신호(ICAD5-7)를 받아들여, 디코드 신호(RADS0-7) 중 어느 하나를 출력한다[도 23(n)]. 디코드 신호(RADSO-7)에 의해, 제6 실시예와 같이 서브 워드선(SWL)이 선택된다. 즉, 판독 명령어(RD)[또는 기록 명령어(WD)]와 함께 공급되는 열 어드레스 신호(CAD)에 의해, 서브 워드선(SWL)이 선택된다. 그리고, 메모리 셀(MC)에서 감지 증폭기(SA)로 판독 데이터가 출력된다.

래치(118)는 동작 제어 신호(RWC)의 하강 엣지에 동기하여, 타이밍 신호(T4)의 하이 레벨을 받아들여, 타이밍 신호(T5, /T5)를 각각 하이 레벨, 로우 레벨로 한다[도 23(o)]. 타이밍 신호(T4)는 액티브 기간 동안 하이 레벨을 유지한다. 이 때문에, 타이밍 신호(/T5)는 기준 타이밍 신호(BRASZ)가 로우 레벨로 변화될 때까지, 로우 레벨을 유지한다. 또한, 동작 제어 신호(RWC)의 로우 레벨에 의해, 서브 워드 래치 신호(SWLL)는 로우 레벨로 변화된다[도 23(p)]. 스위치(126)는 하이 레벨의 타이밍 신호(T5)를 LE 발생기(128)에 전달한다. LE 발생기(128)는 하이 레벨의 타이밍 신호(T5)를 받아, 활성화 신호(PSA, NSA)를 활성화한다[도 23(q)]. 그리고, 감지 증폭기(SA)가 동작하여, 비트선(BL)(또는 /BL) 상의 판독 데이터를 증폭한다. 열 프리디코더(132)는 내부 열 어드레스 신호(ICAD0-4)를 받아, 각 디코드 신호(CAA0-3, CAB0-7) 중 어느 것을 출력한다(도시하지 않음). 그리고, 판독 데이터가 출력된다.

다음 클록 신호(CLK)에 동기하여 판독 명령어(RD)[또는 기록 명령어(WR)]가 공급된다[도 23(r)]. 명령어 디코더(100)는 판독 명령어(RD)에 따라서 기록 및 판독 명령어 신호(RW)를 활성화한다. CAS 발생기(106)는 기록 및 판독 명령어 신호(RW)에 응답하여 기록 및 판독 타이밍 신호(RWT)를 활성화한다. 기록 및 판독 타이밍 신호(RWT)의 활성화에 의해 동작 제어 신호(RWC)가 소정 기간 활성화된다[도 23(s)]. 래치(108)는 동작 제어 신호(RWC)의 상승 엣지에 동기하여 열 어드레스 신호(CAD)를 받아들여, 내부 열 어드레스 신호(ICAD0-7)로서 출력한다(도시하지 않음).

서브 워드 래치 신호(SWLL)는 타이밍 신호(T5)가 로우 레벨이기 때문에, 동작 제어 신호(RWC)의 활성화를 받더라도 활성화되지 않는다. 이 때문에 행 프리디코더(130)는 동작하지 않는다. 따라서, 서브 워드선(SWL)은 액티브 명령어(ACT)의 다음에 공급된 판독 명령어(RD)[또는 기록 명령어(WR)]에 의해서만 선택된다.

다음 클록 신호(CLK)에 동기하여 프리챠지 명령어(PRE)가 공급되어, 기준 타이밍 신호(BRASZ)가 로우 레벨로 변화된다[도 23(t)]. 래치(118)는 로우 레벨의 기준 타이밍 신호(BMSZ)에 의해 리셋되어, 타이밍 신호(T5, /T5)를 함께 로우 레벨로 한다[도 23(u)]. 그리고, 디코드 신호(RAA, RAB, RAC, BRAA, BRAB, RADS, CAA, CAB, BCAA) 및 활성화 신호(PSA, NSA)가 비활성화되어, 메모리 블록(MBLK)이 아이들 상태가 된다.

또, 도 23에는 나타내고 있지 않지만, 리프레시 동작시에는 타이밍 발생기(114)는 타이밍 신호(T1, T3)를 활성화한다. 스위치(122, 126, 130b, 134b)는 타이밍 신호(T3)의 활성화에 따라서, 각각 리프레시 어드레스(REFAD0-8), 타이밍 신호(T1), 리프레시 어드레스(REFAD9-11), 접지 전압을 선택한다. 그리고, 리프레시 동작이 실행된다.

이상, 이 실시예에 있어서도 전술한 제1 및 제6 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 서브 워드선(SWL)을 선택하기 위한 디코드 신호(RADS)를 생성하는 행 프리디코더(130)를, 액티브 명령어(ACT) 후의 최초의 판독 명령어(RD)[또는 기록 명령어(WR)]만 동작시켰다. 2번째 이후의 판독 동작 RD[또는 기록 명령어(WR)]와 함께 공급되는 열 어드레스 신호(CAD) 중, 서브 워드선(SWL)을 선택하기 위한 열 어드레스 신호(CAD5-7)는 무시된다. 이 때문에, 워드선의 다중 선택 등의 SDRAM의 오동작을 확실하게 방지할 수 있다. 행 프리디코더(130)는 이후의 판독 명령어(RD)[또는 기록 명령어(WR)]에 응답하여 동작하지 않기 때문에, 소비 전력을 삭감할 수 있다.

또한, 전술한 제1 실시예에서는 서브 워드선(SWL)을 판독 명령어(RD)가 공급될 때마다 활성화하여, 메인 워드선(MWL)을 프리챠지 명령어(PRE)가 공급될 때까지, 활성화를 계속한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 메인 워드선(MWL), 서브 워드선(SWL) 모두, 프리챠지 명령어(PRE)가 공급될 때까지 활성화를 계속하더라도 좋다. 서브 워드선(SWL)을 비활성화하지 않고 페이지 동작을 함으로써, 동작시의 소비 전력을 더욱 저감할 수 있다.

전술한 실시예에서는 판독 동작에 있어서의 동작 타이밍에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 기록 동작에 관해서도, 판독 동작과 같은 타이밍에 실행할 수 있다.

전술한 실시예에서는 판독 동작이 실행되고 있지 않는 기간을 이용하여 리프레시 동작을 실행한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 이 기간을 이용하여, 칩 내부의 셀프 테스팅 등을 실행하더라도 좋다. 셀프 테스팅 결과를 토대로, 제어 신호의 타이밍을 조정하고, 또는 제어 전압을 조정함으로써, 전압 변화, 온도 변화에 따라서 최적의 타이밍에 반도체 메모리를 동작할 수 있다.

전술한 실시예에서는 본 발명을 SDRAM에 적용한 예에 관해서 설명했다. 이것에 한정하지 않고, 본 발명을 DRAM, SRAM 등의 반도체 메모리에 적용하더라도 좋다. 혹은, DRAM의 메모리 코어를 내장한 시스템 LSI에 적용하더라도 좋다.

이상의 실시예에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.

(부기 1) 복수의 명령어를 순차적으로 수신하여, 이들 명령어의 조합에 따라서, 메모리 셀에 데이터를 기록 및 판독하는 메모리 동작을 실행하는 반도체 메모리로서,

상기 메모리 셀의 선택 스위치를 제어하는 워드선은, 2번째 또는 그 이후의 상기 명령어를 받은 후에 활성화되는 것을 특징으로 하는 반도체 메모리.

(부기 2) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리는 상기 메모리 셀을 특정하기 위한 어드레스 신호를 상기 명령어와 동시에 수신하고,

상기 워드선은 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호와, 2번째 또는 그 이후의 상기 명령어와 함께 공급되는 상기 어드레스 신호의 일부를 토대로 활성화되는 것을 특징으로 하는 반도체 메모리.

(부기 3) 부기 1에 기재한 반도체 메모리에 있어서,

상기 워드선은 메인 워드선과, 이 메인 워드선에서 분기되어 상기 메모리 셀의 상기 선택 스위치에 접속된 복수의 서브 워드선을 지니고,

상기 메인 워드선은 복수회의 상기 메모리 동작 동안 활성화되고,

상기 서브 워드선은 1회의 상기 메모리 동작마다 활성화되는 것을 특징으로 하는 반도체 메모리.

(부기 4) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메인 워드선 및 상기 서브 워드선은 복수회의 상기 메모리 동작 동안 활성화되고 있는 것을 특징으로 하는 반도체 메모리.

(부기 5) 부기 1에 기재한 반도체 메모리에 있어서,

판독 동작 및 기록 동작시에,

상기 메인 워드선은 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신 호에 따라서 활성화되고,

상기 서브 워드선은 2번째 또는 그 이후의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서 활성화되는 것을 특징으로 하는 반도체 메모리.

(부기 6) 부기 5에 기재한 반도체 메모리에 있어서,

상기 서브 워드선에 접속된 복수의 상기 메모리 셀에 접속된 복수의 비트선과,

상기 비트선을 소정의 전압으로 설정하는 프리챠지 회로를 구비하고,

상기 프리챠지 회로는 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서, 상기 비트선의 일부의 프리챠지 동작을 해제하는 것을 특징으로 하는 반도체 메모리.

(부기 7) 부기 6에 기재한 반도체 메모리에 있어서,

상기 메모리 셀을 갖는 복수의 메모리 블록을 갖추고,

상기 메모리 블록은 복수의 세그먼트로 구성되고,

상기 프리챠지 회로는 상기 세그먼트마다 상기 비트선의 프리챠지 동작을 해제하는 것을 특징으로 하는 반도체 메모리.

(부기 8) 부기 5에 기재한 반도체 메모리에 있어서,

상기 메모리 셀을 갖는 복수의 메모리 블록을 갖추고,

상기 메모리 블록 중 어느 하나의 블록이 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서 선택되는 것을 특징으로 하는 반도체 메모리.

(부기 9) 부기 8에 기재한 반도체 메모리에 있어서,

한 쌍의 상기 메모리 블록에 공통으로 형성되어, 이들 메모리 블록 내의 상기 비트선 상의 데이터를 증폭하는 복수의 감지 증폭기와,

상기 각 메모리 블록의 상기 비트선과 상기 감지 증폭기를 접속하는 복수의 비트선 선택 스위치를 구비하고,

상기 메모리 블록은 복수의 세그먼트로 구성되고,

상기 비트선 선택 스위치는 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서, 상기 세그먼트마다 선택되는 것을 특징으로 하는 반도체 메모리.

(부기 10) 부기 9에 기재한 반도체 메모리에 있어서,

상기 메모리 셀은 휘발성이며,

상기 메모리 셀에 유지되어 있는 데이터를 재기록하는 리프레시 동작은 복수의 세그먼트의 상기 비트선 선택 스위치를 동시에 선택하여 실행되는 것을 특징으로 하는 반도체 메모리.

(부기 11) 부기 5에 기재한 반도체 메모리에 있어서,

상기 어드레스 신호에 따라서 상기 서브 워드선을 선택하기 위한 디코드 신호를 생성하는 디코더와,

상기 2번째의 명령어에만 응답하여 상기 디코더를 활성화하고, 3번째 이후의 명령어에는 응답하지 않은 활성화 제어 회로를 구비하는 것을 특징으로 하는 반도 체 메모리.

(부기 12) 부기 11에 기재한 반도체 메모리에 있어서,

상기 활성화 제어 회로는

상기 최초의 명령어의 공급에서부터 동작 완료 명령어의 공급까지 활성화되는 기준 타이밍 신호의 레벨을, 2번째 이후의 상기 명령어에 동기하여 받아들이는 래치와,

2번째 이후의 상기 명령어에 응답하여 활성화되는 동작 제어 신호를, 상기 래치의 출력으로 게이팅하는 논리 게이트를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 13) 부기 5에 기재한 반도체 메모리에 있어서,

상기 메모리 셀은 휘발성이며,

상기 메모리 셀에 유지되어 있는 데이터를 재기록하는 리프레시 동작시에, 상기 메인 워드선 및 상기 서브 워드선은, 최초의 상기 명령어에 대응하는 상기 어드레스 신호에 따라서 선택되는 것을 특징으로 하는 반도체 메모리.

(부기 14) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀을 리프레시하기 위한 리프레시 요구를 소정의 간격으로 발생하는 리프레시 발생 회로와,

상기 리프레시 요구를 유지하는 버퍼와,

상기 메모리 동작이 실행되고 있지 않을 때에, 상기 버퍼에 유지된 상기 리프레시 요구를 토대로 리프레시 동작을 실행하는 리프레시 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 15) 부기 14에 기재한 반도체 메모리에 있어서,

상기 리프레시 요구를 교대로 유지하는 복수의 상기 버퍼를 갖추고 있는 것을 특징으로 하는 반도체 메모리.

(부기 16) 부기 14에 기재한 반도체 메모리에 있어서,

상기 명령어는 클록 신호에 동기하여 공급되고,

상기 리프레시 제어 회로는 상기 메모리 동작이 실행되고 있지 않을 때에 공급되는 상기 클록 신호에 동기하여 리프레시 동작을 실행하는 것을 특징으로 하는 반도체 메모리.

(부기 17) 부기 16에 기재한 반도체 메모리에 있어서,

(부기 18) 부기 1에 기재한 반도체 메모리에 있어서,

외부 클록을 수신하여, 내부 회로의 동기 신호인 내부 클록을 생성하는 클록 발생 회로와,

상기 외부 클록에 동기하여, 신호를 입출력하는 입출력 인터페이스 회로를 구비하고,

판독 동작 및 기록 동작은 상기 외부 클록 및 내부 클록에 동기하여 실행되는 것을 특징으로 하는 반도체 메모리.

(부기 19) 복수의 명령어를 순차적으로 수신하여, 이들 명령어의 조합에 따라, 메모리 셀에 데이터를 기록 및 판독하는 메모리 동작을 실행하는 반도체 메모리의 제어 방법으로서,

상기 메모리 셀의 선택 스위치를 제어하는 워드선을, 2번째 또는 그 이후의 상기 명령어를 받은 후에 활성화하는 것을 특징으로 하는 반도체 메모리의 제어 방법.

(부기 20) 부기 19에 기재한 반도체 메모리의 제어 방법에 있어서,

상기 메모리 셀을 특정하기 위한 어드레스 신호를 상기 명령어와 동시에 수신하여, 상기 워드선을, 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호와, 2번째 또는 그 이후의 상기 명령어와 함께 공급되는 상기 어드레스 신호의 일부를 토대로 활성화하는 것을 특징으로 하는 반도체 메모리의 제어 방법.

부기 4의 반도체 메모리에서는 워드선은, 메인 워드선과, 이 메인 워드선에서 분기되어, 메모리 셀의 선택 스위치에 접속된 복수의 서브 워드선을 갖고 있다. 메인 워드선 및 서브 워드선은 복수회의 메모리 동작 동안 활성화되어 있다. 서브 워드선을 비활성화하는 일없이 페이지 동작을 함으로써, 서브 워드선의 제어 회로의 소비 전력을 작게 할 수 있다. 즉, 동작시의 소비 전력을 더욱 저감할 수 있다.

부기 6의 반도체 메모리에서는 복수의 비트선은, 서브 워드선에 접속된 복수의 메모리 셀에 접속되어 있다. 비트선을 소정의 전압으로 설정하는 프리챠지 회로는 최초의 명령어와 함께 공급되는 어드레스 신호에 따라서, 비트선의 일부의 프리챠지 동작을 해제한다. 이 때문에, 메모리 동작이 빠른 시기에, 프리챠지 동작을 해제함으로써, 최초의 명령어가 공급되고 나서 판독 동작 및 기록 동작이 완료할 때까지의 시간을 단축할 수 있다.

부기 7의 반도체 메모리에서는 메모리 셀을 갖는 복수의 메모리 블록은, 복수의 세그먼트로 구성되어 있다. 프리챠지 회로는 세그먼트마다 비트선의 프리챠지 동작을 해제한다. 이 때문에, 판독 동작 및 기록 동작시에 동작하는 회로를 줄일 수 있고, 동작시의 소비 전력을 삭감할 수 있다.

부기 16의 반도체 메모리에서는 명령어는, 클록 신호에 동기하여 공급된다. 리프레시 제어 회로는 메모리 동작이 실행되고 있지 않은 때에 공급되는 클록 신호에 동기하여 리프레시 동작을 실행한다. 이 때문에, 리프레시의 제어에 필요한 회로의 타이밍 설계가 용이하게 된다.

이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않은 범위에서 변형 가능한 것은 명백하다.

본 발명의 반도체 메모리 및 본 발명의 반도체 메모리의 제어 방법에서는 동작시의 소비 전력을 비교하여 저감할 수 있다. 워드선이 활성화할 때까지의 기간을 이용하여, 외부에서 인식되는 일없이 내부 회로를 동작할 수 있다.

본 발명의 반도체 메모리 및 본 발명의 반도체 메모리의 제어 방법에서는 동시에 활성화되는 워드선의 수를 적게 할 수 있기 때문에, 메모리 동작을 위해 동작하는 회로의 규모를 작게 할 수 있어, 소비 전력을 작게 할 수 있다.

본 발명의 반도체 메모리에서는 넓은 메모리 영역에서 페이지 동작을 실행할 수 있다.

본 발명의 반도체 메모리에서는 페이지 동작을 고속으로 실행할 수 있다. 메모리 셀 등을 구제하는 용장 회로를 갖는 경우, 구제 판정을 고속으로 실행할 수 있다.

본 발명의 반도체 메모리에서는 최초의 명령어가 공급되고 나서 판독 동작 및 기록 동작이 완료할 때까지의 시간을 단축할 수 있다.

본 발명의 반도체 메모리에서는 리프레시 간격을 연장시킴으로써, 소정 기간 내에, 판독 동작 및 기록 동작의 비율을 높게 할 수 있다. 즉, I/O의 버스 점유율(데이터 전송 레이트)을 향상할 수 있다.

본 발명의 반도체 메모리에서는 워드선의 다중 선택 등의 반도체 메모리의 오동작을 확실하게 방지할 수 있다. 디코더는 3번째 이후의 명령어에 응답하여 동작하지 않기 때문에, 소비 전력을 삭감할 수 있다.

본 발명의 반도체 메모리에서는 리프레시 동작을 판독 동작 및 기록 동작에 비하여 고속으로 실행할 수 있기 때문에, 소정의 기간 내에, 판독 동작 및 기록 동작의 비율을 높게 할 수 있어, I/O의 버스 점유율(데이터 전송 레이트)을 향상할 수 있다.

본 발명의 반도체 메모리에서는 메모리 셀의 리프레시를, 외부에서 인식되는 일없이 내부에서 자동적으로 실행할 수 있다.

본 발명의 반도체 메모리에서는 버퍼의 수만큼 리프레시 요구를 유지할 수 있기 때문에, 페이지 동작의 최대 횟수를 늘릴 수 있다.

Claims

복수의 명령어를 순차적으로 수신하여, 이들 명령어의 조합에 따라, 메모리 셀에 데이터를 기록 및 판독하는 메모리 동작을 실행하는 반도체 메모리로서,

상기 메모리 셀의 선택 스위치를 제어하는 워드선은 2번째 또는 그 이후의 상기 명령어를 받은 후에 활성화되며,

상기 워드선은 상기 메모리 셀의 상기 선택 스위치에 접속된 복수의 서브 워드선 중 어느 하나이고,

상기 서브 워드선은 공통의 메인 워드선에 접속되며,

상기 메인 워드선은 복수의 상기 메모리 동작 동안 활성화되고,

상기 서브 워드선은 하나의 상기 메모리 동작마다 활성화되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 메모리는 상기 메모리 셀을 특정하기 위한 어드레스 신호를 상기 명령어와 함께 수신하고, 상기 워드선은 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호와, 2번째 또는 그 이후의 상기 명령어와 함께 공급되는 상기 어드레스 신호의 일부를 토대로 활성화되는 것을 특징으로 하는 반도체 메모리.
삭제
제1항에 있어서, 상기 워드선은 메인 워드선과, 상기 메인 워드선에서 분기되어 상기 메모리 셀의 상기 선택 스위치에 접속된 복수의 서브 워드선을 지니고,

판독 동작 및 기록 동작시에,

상기 메인 워드선은 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서 활성화되고,

상기 서브 워드선은 2번째 또는 그 이후의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서 활성화되는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 메모리 셀을 갖는 복수의 메모리 블록을 갖추고,

상기 메모리 블록 중 어느 하나의 블록이 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서 선택되는 것을 특징으로 하는 반도체 메모리.
제5항에 있어서, 상기 서브 워드선에 접속된 복수의 상기 메모리 셀에 각각 접속된 복수의 비트선과,

한 쌍의 상기 메모리 블록에 공통으로 형성되어, 이들 메모리 블록 내의 상기 비트선 상의 데이터를 증폭하는 복수의 감지 증폭기와,

상기 각 메모리 블록의 상기 비트선과 상기 감지 증폭기를 각각 접속하는 복수의 비트선 선택 스위치를 구비하고,

상기 메모리 블록은 복수의 세그먼트로 구성되고,

상기 비트선 선택 스위치는 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호에 따라서, 상기 세그먼트마다 선택되는 것을 특징으로 하는 반도체 메모리.
제6항에 있어서, 상기 메모리 셀은 휘발성이며,

상기 메모리 셀에 유지되어 있는 데이터를 재기록하는 리프레시 동작은 복수의 세그먼트의 상기 비트선 선택 스위치를 동시에 선택하여 실행되는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 어드레스 신호에 따라서 상기 서브 워드선을 선택하기 위한 디코드 신호를 생성하는 디코더와,

상기 2번째의 명령어에만 응답하여 상기 디코더를 활성화하고, 3번째 이후의 명령어에는 응답하지 않는 활성화 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 메모리 셀은 휘발성이며,

상기 메모리 셀에 유지되어 있는 데이터를 재기록하는 리프레시 동작시에, 상기 메인 워드선 및 상기 서브 워드선은 최초의 상기 명령어에 대응하는 상기 어드레스 신호에 따라서 선택되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 메모리 셀을 리프레시하기 위한 리프레시 요구를 소정 간격으로 발생하는 리프레시 발생 회로와,

상기 리프레시 요구를 유지하는 버퍼와,

상기 메모리 동작이 실행되고 있지 않을 때에, 상기 버퍼에 유지된 상기 리프레시 요구를 토대로 리프레시 동작을 실행하는 리프레시 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서, 상기 리프레시 요구를 교대로 유지하는 복수의 상기 버퍼를 갖추고 있는 것을 특징으로 하는 반도체 메모리.
복수의 명령어를 순차적으로 수신하여, 이들 명령어의 조합에 따라, 메모리 셀에 데이터를 기록 및 판독하는 메모리 동작을 실행하는 반도체 메모리의 제어 방법으로서,

상기 메모리 셀의 선택 스위치를 제어하는 워드선을, 2번째 또는 그 이후의 상기 명령어를 받은 후에 활성화하며,

상기 워드선은 상기 메모리 셀의 상기 선택 스위치에 접속된 복수의 서브 워드선 중 어느 하나이고,

상기 서브 워드선은 공통의 메인 워드선에 접속되며,

상기 메인 워드선은 복수의 상기 메모리 동작 동안 활성화되고,

상기 서브 워드선은 하나의 상기 메모리 동작마다 활성화되는 것을 특징으로 하는 반도체 메모리의 제어 방법.
복수의 명령어를 순차적으로 수신하여, 이들 명령어의 조합에 따라, 메모리 셀에 데이터를 기록 및 판독하는 메모리 동작을 실행하는 반도체 메모리의 제어 방법으로서,

상기 메모리 셀의 선택 스위치를 제어하는 워드선을, 2번째 또는 그 이후의 상기 명령어를 받은 후에 활성화하며,

상기 메모리 셀을 특정하기 위한 어드레스 신호를 상기 명령어와 함께 수신하고,

상기 워드선을, 최초의 상기 명령어와 함께 공급되는 상기 어드레스 신호와, 2번째 또는 그 이후의 상기 명령어와 함께 공급되는 상기 어드레스 신호의 일부를 토대로 활성화하는 것을 특징으로 하는 반도체 메모리의 제어 방법.
제2항에 있어서, 상기 메모리는 행 어드레스 신호 및 열 어드레스 신호를 순차적으로 수신하고, 상기 워드선은 상기 행 어드레스 신호뿐만 아니라 적어도 상기 열 어드레스 신호의 일부분을 토대로 활성화되는 것을 특징으로 하는 반도체 메모리.
행 어드레스 신호 및 열 어드레스 신호를 순차적으로 수신하여 상기 행 어드레스 신호 및 열 어드레스 신호의 조합에 따라 메모리 셀에 데이터를 기록하고 상기 메모리 셀로부터 데이터를 판독하는 메모리 동작을 실행하는 반도체 메모리로서,

상기 열 어드레스 신호를 수신하는 입력 회로; 및

상기 입력 회로가 상기 열 어드레스 신호를 수신한 이후에, 상기 메모리 셀의 선택 스위치를 제어하기 위한 복수의 워드선 중의 하나의 워드선을 활성화하는 제어 회로

를 포함하는 것을 특징으로 하는 반도체 메모리.
제15항에 있어서, 상기 하나의 워드선은 상기 행 어드레스 신호 및 열 어드레스 신호에 따라 선택되는 것을 특징으로 하는 반도체 메모리.
제13항에 있어서, 행 어드레스 신호 및 열 어드레스 신호를 순차적으로 수신하는 단계와,

상기 행 어드레스 신호뿐만 아니라 적어도 상기 열 어드레스 신호의 일부분을 토대로 상기 워드선을 활성화하는 단계

를 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
행 어드레스 신호 및 열 어드레스 신호를 순차적으로 수신하여, 상기 행 어드레스 신호 및 열 어드레스 신호의 조합에 따라 메모리 셀에 데이터를 기록하고 상기 메모리 셀로부터 데이터를 판독하는 메모리 동작을 실행하는 반도체 메모리 제어 방법으로서,

상기 열 어드레스 신호의 수신 후 상기 메모리 셀의 선택 스위치를 제어하기 위한 워드선을 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.