JP4579247B2 - 半導体メモリ - Google Patents

Description

メモリセルのリフレッシュを自動的に実行する半導体メモリに関する。

セルフリフレッシュモードを有するＤＲＡＭにおいて、ＤＲＡＭ内で生成されるリフレッシュアドレスの下位ビットおよび上位ビットにそれぞれメモリブロックおよびワード線を割り当て、セルフリフレッシュモード中に、アドレスのプリデコード信号のリセット頻度を下げることで、消費電力を削減する技術が開示されている（例えば、特許文献１）。
一方、近年、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ-ＳＲＡＭ）と呼ばれる半導体メモリが開発されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。擬似ＳＲＡＭに使用されるダイナミックメモリセルは、面積が小さい。このため、ビットコストが低く、大容量の擬似ＳＲＡＭを開発できる。
特開平９−１６１４７７号公報

ＤＲＡＭでは、セルフリフレッシュモード中にアクセス要求の受け付けが禁止される。このため、セルフリフレッシュモード中に発生するメモリセルのアクセスは、リフレッシュ動作だけである。リフレッシュアドレスは、順次インクリメントまたはデクリメントされるため、次にアクセス（リフレッシュ）されるメモリセルのアドレスは、既知である。これに対して、擬似ＳＲＡＭでは、スタンバイ期間中にも、アクセス要求を受け付けるため、次にアクセスされるメモリセルのアドレスは、外部アドレスを受信するまで分からない。したがって、アクセス要求が発生しない条件で動作する上記文献に記載された技術は、擬似ＳＲＡＭに適用できない。

本発明の目的は、リフレッシュを自動的に実行する半導体メモリの消費電力を削減することにある。特に、回路の増加を最小限にして消費電力を削減することにある。

本発明の半導体メモリの一形態では、メモリブロックは、複数のメモリセルおよびメモリセルに接続された複数のワード線をそれぞれ有している。各メモリブロックでは、複数のワード線グループが所定数のワード線により構成されている。リフレッシュ要求発生回路は、メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生する。リフレッシュアドレス発生回路は、リフレッシュするメモリセルに接続されたワード線を示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成する。すなわち、半導体メモリは、リフレッシュ動作を自動的に実行する。

第１ワードデコーダは、ワード線グループに対応してそれぞれ形成されている。第１ワードデコーダは、ワード線グループ内のワード線のいずれかをリフレッシュアドレスまたは外部アドレスに応じて選択するために、ワード線選択信号線を選択する。第２ワードデコーダは、ワード線にそれぞれ対応して形成されている。第２ワードデコーダは、ワード線選択信号線の選択に応答して、ワード線グループ内のワード線のいずれかをリフレッシュアドレスまたは外部アドレスに応じて選択する。ワード制御回路は、リフレッシュアドレスに対応してメモリブロック毎に選択されたワード線選択信号線の選択状態をリフレッシュ動作後に保持する。また、ワード制御回路は、アクセス要求に応答して、このアクセス要求に対応する外部アドレスにより選択されるメモリブロックのワード線選択信号線のみを非選択する。

リフレッシュアドレス生成回路が生成するリフレッシュアドレスの最下位の少なくとも１ビットは、メモリブロックを選択するために割り当てられている。このため、リフレッシュ要求毎にリフレッシュするメモリブロックが切り替わり、リフレッシュアドレスにより選択されるワード線に対するリフレッシュ動作が実行される。各メモリブロックにおいて、一度選択されたワード線選択信号線は、次のリフレッシュアドレスに切り替わるまで、あるいはアクセス要求を受けるまで非選択されない。このため、ワード線選択信号線の非選択および選択の頻度を下げることができる。この結果、ワード線選択信号線の充放電電流を減らすことができ、半導体メモリの消費電流を削減できる。また、ワード線選択信号線は、メモリブロック毎に選択／非選択されるため、ワード線選択信号線の充放電によるピーク電流を分散できる。

本発明の半導体メモリの一形態における好ましい例では、ワード制御回路は、リセット禁止制御回路およびブロックリセット制御回路を有している。リセット禁止制御回路は、リフレッシュ要求に応答してリセット禁止信号を活性化（リセット禁止状態）し、アクセス要求に応答してリセット禁止信号を非活性化（リセット許可状態）する。ブロックリセット制御回路は、メモリブロック毎に形成され、アクセス要求に対応する外部アドレスにより選択されるメモリブロック内で選択されているワード線選択信号線を非選択するためのブロックリセット信号を、リセット禁止信号の非活性化に応答して第１ワードデコーダに出力する。すなわち、リセット禁止制御回路は、メモリブロックに共通のリセット禁止信号を生成し、ブロックリセット回路は、アドレスに応じて選択されるメモリブロック毎にブロックリセット信号を生成する。このため、アクセス要求によりアクセスされるメモリブロック内で選択されているワード線選択信号線を簡易な回路で容易に非活性化できる。

本発明の半導体メモリの一形態における好ましい例では、アクセス要求に応答してアクセス動作が実行されるメモリブロックにおいて、まず、リフレッシュのためにワード線選択信号線を選択し続けている第１ワードデコーダが、このワード線選択信号線を非選択する。この後、外部アドレスにより選択される第１ワードデコーダが、ブロックリセット信号に応答してワード線選択信号線を選択する。リフレッシュ用とアクセス用のワード線選択信号線が同時に選択されることがないため、ワード線が多重選択されることを防止できる。この結果、半導体メモリの誤動作を防止できる。また、リフレッシュ動作のために選択されているワード線グループをアクセス要求に応答して非選択するときに、選択されているワード線グループを指定する必要がないため、ワード線選択信号を非選択にする回路を簡易にできる。

本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、１回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバーストアクセス機能を有している。リセット禁止制御回路に形成される活性化マスク回路は、バーストアクセス中にリセット禁止信号の活性化をマスクする。リフレッシュ動作後にアクセス動作が続けて実行されることが予め分かっているバーストアクセス中に、リセット禁止信号の活性化を禁止することで、ワード制御回路が無駄に動作することを防止できる。したがって、ワード制御回路の消費電力を削減できる。

本発明の半導体メモリの一形態における好ましい例では、リフレッシュ動作は、リフレッシュアドレスに従って、まずメモリブロックを順次切り替えて実行され、次にワード線の選択アドレスを順次切り替えて実行され、さらにワード線グループを順次切り替えて実行される。リセット禁止制御回路は、ワード線グループが切り替わる直前にメモリブロックのリフレッシュ動作が一巡する期間中、リセット禁止信号を非活性化する。

リフレッシュ動作が繰り返し実行されると、各メモリブロックにおいて選択されるワード線選択信号線は、順次切り替わる。ワード線グループ内において最後のワード線のリフレッシュ期間にリセット禁止信号を非活性化することで、この期間中リフレッシュ動作毎にワード線選択信号線を非選択にできる。選択されるワード線選択信号線が、リフレッシュ動作が続くことで次のワード線選択信号線に切り替わるときに、選択されているワード線選択信号線を予め非選択しておくことで、２つのワード線選択信号線を同時に非選択および選択する場合に比べて切り替え制御を簡単にできる。

本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は、エントリ生成回路およびフリップフロップを有している。エントリ生成回路は、アクセス要求の非受信中に、リフレッシュ動作の開始を示すタイミング信号に同期してエントリ信号を生成する。フリップフロップは、エントリ信号に同期してリセット禁止信号を活性化し、アクセス要求に同期してリセット禁止信号を非活性化する。アクセス要求とリフレッシュ要求とは非同期に生成される。このため、エントリ信号を、リフレッシュ要求に同期して生成する場合、フリップフロップの入力にエントリ信号とアクセス要求がほぼ同時に入力される可能性がある。エントリ信号をリフレッシュ動作の開始に同期して生成することで、フリップフロップの誤動作を防止でき、リセット禁止信号を確実に活性化または非活性化できる。

本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は、半導体メモリのパワーオン時に、ワード線選択信号線を非選択するためにリセット禁止信号を非活性化する。このため、パワーオン直後に、ワード線が多重選択されることを防止でき、半導体メモリが誤動作することを防止できる。
本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は、エントリ生成回路およびフリップフロップを有している。エントリ生成回路は、リフレッシュ要求に応答するエントリ信号を複数のタイミング信号を用いて生成する。タイミング信号の一部は、互いに非同期に生成されるため、タイミングがずれるとエントリ信号のパルス幅（有効期間）が細くなる場合がある。フリップフロップは、所定の閾値電圧を有するトランジスタで構成されている。フリップフロップは、エントリ信号に同期してリセット禁止信号を活性化し、アクセス要求に同期してリセット禁止信号を非活性化する。フリップフロップ内において、エントリ信号からリセット禁止信号を活性化し、入力に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧（絶対値）は、他のトランジスタの閾値電圧（絶対値）より低く設定されている。このため、フリップフロップは、エントリ信号のパルス幅が細い場合にも自身の状態を高速に確定させることができる。したがって、フリップフロップが不安定な状態になることを防止でき、半導体メモリの誤動作を防止できる。

本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを有している。各メモリバンクは、複数のメモリブロック、複数のワード線グループ、複数の第１および第２ワードデコーダを有している。リセット禁止制御回路は、アクセス要求に応答するリセット禁止信号の非活性化をバンクアドレスに応じて選択されたメモリバンクのみに伝達する。このため、メモリバンク毎に独立してワード線選択信号線を非選択できる。アクセス要求に関与しないメモリバンクにおいて、ワード線選択信号線の不要な非選択を防止できるため、消費電力を削減できる。

本発明の半導体メモリの一形態における好ましい例では、アドレスラッチ制御回路は、各メモリブロックに形成され、リフレッシュアドレスまたは外部アドレスによるメモリブロックの選択に応答してアドレスラッチ信号を生成する。アドレスラッチ回路は、第１ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成され、対応するアドレスラッチ信号に同期してリフレッシュアドレスまたは外部アドレスをラッチし、ラッチしたアドレスを第１ワードデコーダに出力する。第１ワードデコーダがワード線選択信号線を選択するか非選択するかは、アドレスラッチ回路にラッチされたアドレスに依存して決まる。換言すれば、ワード線選択信号線の選択／非選択状態は、アドレスラッチ回路のラッチ状態が変わらない限り保持される。アクセス要求に対応して供給される外部アドレスに応じてラッチの状態が変わることで、リフレッシュ用に選択されているワード線選択信号線は非選択され、同時にアクセス用のワード線選択信号線が選択される。この結果、簡易な回路により、リフレッシュ動作後にワード線選択信号線の選択状態を保持し、メモリブロック毎にアクセス要求に応答して選択されるワード線選択信号線を切り替えることができる。回路構成が簡素になるため、回路設計時の動作検証時間を短縮できる。２つのワード線選択信号線の非選択／選択を同時に切り替えられるため、アクセス要求からアクセス動作を開始するまでの時間を短縮できる。すなわち、アクセス時間を短縮できる。

本発明の半導体メモリの一形態における好ましい例では、第１テスト制御回路は、テストモード中にアドレスラッチ制御回路に共通の第１テスト信号を出力する。各アドレスラッチ制御回路は、第１テスト信号の出力に同期してアドレスラッチ信号を生成する。このため、テストモード中に、各メモリブロックのアドレスラッチ回路を同時に動作させることができ、例えば、ワード線の多重選択テストを実施できる。

本発明の半導体メモリの一形態における好ましい例では、第２テスト制御回路は、テストモード中に第１ワードデコーダに共通の第２テスト信号を出力する。各第１ワードデコーダは、第１テスト信号の出力に同期してワード線選択信号線を選択する。このため、テストモード中に、全てのワード線選択信号線を同時に選択でき、例えば、バーンインテストのテスト時間を短縮できる。

本発明の半導体メモリの一形態における好ましい例では、各アドレスラッチ回路は、ラッチしたアドレスの高レベル電圧を昇圧電圧に変換するレベルシフタを有している。第１ワードデコーダは、昇圧電圧を高レベル電源として受け、ワード線選択信号線の高レベル電圧を昇圧電圧に設定する。第１ワードデコーダに供給されるアドレスの電圧（高レベル電圧）を全て同じ値に設定することで、第１ワードデコーダの回路構成を簡易にできる。

本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを有している。各メモリバンクは、複数のメモリブロック、複数のワード線グループ、複数の第１および第２ワードデコーダを有している。バンクアドレスに応じて選択されたメモリバンクのアドレスラッチ回路のみが、アクセス要求に対応する外部アドレスをラッチすることで、メモリバンク毎に独立してワード線選択信号線を選択／非選択できる。アクセス要求に関与しないメモリバンクにおいて、ワード線選択信号線の不要な非選択を防止できるため、消費電力を削減できる。

本発明の半導体メモリの一形態における好ましい例では、プログラム回路は、メモリブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムされる。また、プログラム回路は、リフレッシュアドレスまたは外部アドレスが不良アドレスと一致するときに冗長ヒット信号を出力する。冗長ワード線は、各メモリブロックに形成され、冗長ヒット信号に対応して選択される。各メモリブロックにおいて、第１ワードデコーダは、選択されているワード線選択信号線を冗長ヒット信号の出力に同期して非選択する。このため、冗長ワード線を有する半導体メモリにおいても、リフレッシュ動作により選択されたワード線選択信号線の選択状態を保持し、冗長ワード線へのアクセス時に対応するワード線選択信号線を非選択できる。

本発明の半導体メモリの一形態における好ましい例では、ワード線選択信号線およびワード線は、それぞれメインワード線およびサブワード線である。第１ワードデコーダは、メインワードデコーダである。第２ワードデコーダは、各メモリブロック内に分散して配置されるサブワードデコーダである。メインワード線は、分散するサブワードデコーダに接続する必要があるため、その配線長は長い。このため、メインワード線の選択／非選択により、大きな充放電電流が生じる。本発明によりメインワード線の非選択および選択の頻度を下げることで、メインワード線の充放電電流を減らすことができ、半導体メモリの消費電流を削減できる。

本発明の半導体メモリの一形態における好ましい例では、リフレッシュアドレス生成回路が生成するリフレッシュアドレスの最上位の少なくとも１ビットは、ワード線グループを選択するために割り当てられている。リフレッシュアドレスにおいてメモリブロックおよびワード線グループを選択するために割り当てられているビットを除くビットは、ワード線を選択するために割り当てられている。リフレッシュアドレスの最上位にワード線グループを割り当てることで、リフレッシュ動作が繰り返し実行される場合に、ワード線選択信号線の切り替え頻度を最も低くでき、半導体メモリの消費電流を削減できる。

本発明の半導体メモリの一形態における好ましい例では、ワード線選択信号線およびワード線は、それぞれサブワード選択信号線およびサブワード線である。第１ワードデコーダは、サブワード選択デコーダである。第２ワードデコーダは、各メモリブロック内に分散して配置されるサブワードデコーダである。サブワード選択信号線は、分散するサブワードデコーダに接続する必要があるため、その配線長は長い。このため、サブワード選択信号線の選択／非選択により、大きな充放電電流が生じる。本発明によりサブワード選択信号線の非選択および選択の頻度を下げることで、サブワード選択信号線の充放電電流を減らすことができ、半導体メモリの消費電流を削減できる。

本発明の半導体メモリの一形態における好ましい例では、リフレッシュアドレス生成回路が生成するリフレッシュアドレスの最上位の少なくとも１ビットは、ワード線を選択するために割り当てられている。リフレッシュアドレスにおいてメモリブロックおよびワード線を選択するために割り当てられているビットを除くビットは、ワード線グループを選択するために割り当てられている。リフレッシュアドレスの最上位にワード線を割り当てることで、リフレッシュ動作が繰り返し実行される場合に、ワード線選択信号線の切り替え頻度を最も低くでき、半導体メモリの消費電流を削減できる。

本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを有している。各メモリバンクは、複数のメモリブロック、複数のワード線グループ、複数の第１および第２ワードデコーダを有している。ワード制御回路は、バンクアドレスに応じて選択されたメモリバンクのみに対して、リフレッシュのために選択し続けているワード線選択信号線をアクセス要求に応答して非選択する。このため、上述と同様に、メモリバンク毎に独立してワード線選択信号線を選択／非選択できる。アクセス要求に関与しないメモリバンクにおいて、ワード線選択信号線の不要な非選択を防止できるため、消費電力を削減できる。

本発明を、メモリセルのリフレッシュを自動的に実行する半導体メモリに適用することで、半導体メモリの消費電力を削減できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”の付く信号は、負論理を示している。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。擬似ＳＲＡＭは、１回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバーストアクセス機能を有している。

擬似ＳＲＡＭは、外部コマンド入力回路１０、リフレッシュ要求発生回路１２、リフレッシュアドレス発生回路１４、アービタ／動作制御回路１６、リセット制御回路１８（リセット禁止制御回路）、リセット信号生成回路２０（リセット禁止制御回路）、外部アドレス入力回路２２、外部データ入出力回路２４、内部ロウアドレス生成回路２６、後述するロウブロックＲＢＬＫ（メモリブロック）を選択するためのプリデコーダ２８、後述するサブワード線ＳＷＬ（ワード線）を選択するためのプリデコーダ２９、後述するメインワード線ＭＷＬＸを選択するためのプリデコーダ３０、コラムアドレスＣＡＤ用のプリデコーダ３２、ヒューズ回路３４（プログラム回路）およびメモリコアＣＯＲＥを有している。リセット制御回路１８、リセット信号生成回路２０および図４に示すブロックリセット制御回路ＲＳＴＣは、リフレッシュアドレスに対応してロウブロックＲＢＬＫ毎に選択されたメインワード線ＭＷＬＸ（図４）の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に対応して供給される外部アドレスＥＡＬにより選択されるロウブロックＲＢＬＫのメインワード線ＭＷＬＸのみを非選択するワード制御回路として動作する。一般に、バーストアクセス機能を有する疑似ＳＲＡＭは、クロック端子で受ける外部クロックに同期して動作するが、この実施形態では、外部クロックの記載を省略している。

外部コマンド入力回路１０は、入力バッファを有し、コマンド端子ＣＭＤに供給されるコマンド信号ＣＭＤ（例えば、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ）を受信する。外部コマンド入力回路１０は、コマンドデコーダの機能を有しており、受信したコマンド信号ＣＭＤに応じて、読み出し動作を実行するための読み出し制御信号ＲＤＰＺ、書き込み動作を実行するための書き込み制御信号ＷＲＰＺ等を出力する。アクセス要求を示すチップイネーブル信号／ＣＥ１は、入力バッファを介して内部チップイネーブル信号ＣＥＸとして内部回路に供給される。

リフレッシュ要求発生回路１２は、メモリセルＭＣをリフレッシュするためのリフレッシュ要求ＳＲＴＺを所定の周期で発生するリフレッシュタイマ（図示せず）を有している。例えば、リフレッシュ要求ＳＲＴＺは、数μｓ毎に生成される。リフレッシュアドレス発生回路１４は、リフレッシュ要求ＳＲＴＺに同期してカウント動作し、１３ビットで構成される内部アドレス（以下、リフレッシュアドレスとも称する）ＩＡＬ０−１２Ｚを生成する。リフレッシュアドレスＩＡＬ０−１２Ｚのうち、下位の４ビットＩＡＬ０−３Ｚは、ロウブロックＲＢＬＫ０−１５を選択するために使用され、次の２ビットは、サブワード線ＳＷＬを選択するために使用され、上位の７ビットは、メインワード線ＭＷＬＸを選択するために使用される。リフレッシュアドレスＩＡＬ０−１２Ｚにより、リフレッシュするメモリセルＭＣに接続されたサブワード線ＳＷＬが特定される。リフレッシュアドレスＩＡＬ０−１２Ｚの下位ビットにロウブロックＲＢＬＫが割り当てられているため、リフレッシュ動作は、リフレッシュ要求毎に異なるロウブロックＲＢＬＫで実行される。リフレッシュアドレスＩＡＬの下位ビットおよび上位ビットをロウブロックＲＢＬＫおよびメインワード線ＭＷＬＸにそれぞれ割り当てることで、後述するように、擬似ＳＲＡＭのスタンバイ期間中にメインワード線ＭＷＬＸが非選択される頻度を下げることができる。また、リフレッシュアドレス発生回路１４は、４本のサブワード線ＳＷＬ０−３のうち、最後のサブワード線ＳＷＬ３を選択するためのリフレッシュアドレス（ビットＩＡＬ４−５Ｚがともに高レベル）を出力している間、リフレッシュカウンタ信号ＳＲＴＸＺを高レベルに保持する。

アービタ／動作制御回路１６は、擬似ＳＲＡＭの外部から供給されるアクセス要求（読み出しコマンドおよび書き込みコマンド）と擬似ＳＲＡＭの内部で生成するリフレッシュ要求との優先順を決めるアービタの機能を有している。また、アービタ／動作制御回路１６は、アクセス要求に応答してメモリコアＣＯＲＥに読み出し動作または書き込み動作を実行させ、リフレッシュ要求に応答してメモリコアＣＯＲＥにリフレッシュ動作を実行させるために、内部回路に制御信号およびタイミング信号を出力する動作制御回路の機能を有している。具体的には、アービタ／動作制御回路１６は、アクセス要求（ＲＤＰＺ、ＷＲＰＺ）の受信に同期してコマンドラッチ信号（パルス信号）ＣＭＤＬＰＺを出力し、アクセス動作（読み出し動作、書き込み動作）を実行するときにアクセス信号ＡＣＴＰＺを出力し、リフレッシュ動作を実行するときにリフレッシュ信号ＲＥＦＺ、ＲＥＦＰＺを出力し、アクセス動作およびリフレッシュ動作を実行するときに、メモリコアＣＯＲＥを動作させるための基本タイミング信号ＲＡＳＺ、ＲＡＳＤＺを出力する。基本タイミング信号ＲＡＳＤＺは、基本タイミング信号ＲＡＳＺを遅延させた信号である。基本タイミング信号ＲＡＳＺにより、例えば、ワード線ＷＬの選択期間が設定される。

リセット制御回路１８は、リフレッシュ動作の開始に同期してリセット禁止信号ＮＯＲＳＴＺを活性化し、アクセス要求の受信に同期してリセット禁止信号ＮＯＲＳＴＺを非活性化する。但し、後述するバーストアクセス動作中およびサブワード線ＳＷＬ３の選択期間中（リフレッシュカウンタ信号ＳＲＴＸＺの高レベル期間）に、リセット禁止信号ＮＯＲＳＴＺの活性化はマスクされ、リセット禁止信号ＮＯＲＳＴＺは非活性化状態を保持する。リセット信号生成回路２０は、リセット禁止信号ＮＯＲＳＴＺの非活性化中（低レベル期間）に、基本タイミング信号ＲＡＳＺをリセット信号ＲＳＴＸとして出力する。

外部アドレス入力回路２２は、入力バッファを有し、アドレス端子ＡＤに供給される外部アドレスＡＤを受信し、受信した信号を外部アドレスＥＡＬ０−１２Ｚ（ロウアドレス）およびコラムアドレスＣＡＤとして出力する。外部データ入出力回路２４は、入力バッファおよび出力バッファを有している。外部データ入出力回路２４は、読み出し動作時に、メモリコアＣＯＲＥからコモンデータバスＣＤＢを介して転送される読み出しデータを外部データ端子ＤＱに出力する。外部データ入出力回路２４は、書き込み動作時に、書き込みデータを外部データ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢを介してメモリコアＣＯＲＥに転送する。

内部ロウアドレス生成回路２６は、アクセス動作を実行するときに外部アドレスＥＡＬ０−１２ＺをロウアドレスＲＡ０−１２Ｚとして出力し、リフレッシュ動作を実行するときに内部アドレスＩＡＬ０−１２ＺをロウアドレスＲＡ０−１２Ｚとして出力する。すなわち、内部ロウアドレス生成回路２６は、外部アドレスＥＡＬと内部アドレスＩＡＬとを切り替えるセレクタとして機能する。内部ロウアドレス生成回路２６は、ロウアドレスＲＡ０−１２Ｚをラッチする機能を有している。

プリデコーダ２８は、ロウブロックＲＢＬＫ０−１５（図４）のいずかを選択するために４ビットのロウアドレスＲＡ０−３Ｚをプリデコードし、８本のプリデコード信号Ｘ０１Ｚ＜０：３＞、Ｘ２３Ｚ＜０：３＞（ロウブロックアドレス）を生成する。なお、信号名の末尾の＜０：ｎ＞は、その信号がｎ＋１ビットで構成されることを示している。プリデコード信号Ｘ０１Ｚ、Ｘ２３Ｚは、それぞれロウアドレスＲＡ０−１Ｚ、ＲＡ２−３Ｚをデコードした信号である。プリデコーダ３０は、ロウブロックＲＢＬＫ毎にメインワード線ＭＷＬＸ０−１２７（図５）のいずかを選択するために７ビットのロウアドレスＲＡ６−１２Ｚをプリデコードし、１６本のプリデコード信号Ｘ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞（メインワードアドレス）を生成する。プリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚは、それぞれロウアドレスＲＡ６−７Ｚ、ＲＡ８−９Ｚ、ＲＡ１０−１２Ｚをデコードした信号である。プリデコーダ３２は、ビット線ＢＬ、／ＢＬに接続されたコラムスイッチをデータ端子ＤＱ毎に選択するためにコラムアドレスＣＡＤをプリデコードし、生成したプリデコード信号をコラムデコーダＣＤＥＣに出力する。

ヒューズ回路３４は、ロウアドレスＲＡ６−１２Ｚの値がプログラムされたアドレス値と一致するときに、冗長ヒット信号ＲＨＩＴＸ等を出力する。ヒューズ回路３４は、不良のメインワード線ＭＷＬＸ（不良のメモリセルに対応するＭＷＬＸ）を、冗長メインワード線ＲＭＷＬＸに置換するための制御回路である。この実施形態では、ロウブロックＲＢＬＫ毎に１本のメインワード線ＭＷＬＸを救済できる。

メモリコアＣＯＲＥは、メモリアレイＡＲＹ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、センスバッファＳＢおよびライトアンプＷＡを有している。メモリアレイＡＲＹは、マトリックス状に配置された複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬ（以下、サブワード線ＳＷＬとも称す）および複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または、／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。

ワードデコーダＷＤＥＣは、後述する図４に示すようにメインワードデコーダＭＷＤ（第１ワードデコーダ）およびサブワードデコーダＳＷＤ（第２ワードデコーダ）を有している。リフレッシュ動作に伴いメインワードデコーダＭＷＤにより選択されたメインワード線ＭＷＬＸは、リセット信号ＲＳＴＸの活性化に同期して非選択される。換言すれば、各ロウブロックＲＢＬＫにおいて、リフレッシュ動作のために選択されたメインワード線ＭＷＬＸは、アクセス要求を受けるまで、あるいはその後のリフレッシュ動作により別のメインワード線ＭＷＬＸが選択されるまで非選択されない。コラムデコーダＣＤＥＣは、コラムアドレスＣＡＤに応じて、ビット線ＢＬ、／ＢＬとローカルデータバス線ＬＤＢ、／ＬＤＢとをそれぞれ接続するコラムスイッチ（図示せず）をオンさせるコラム線信号を出力する。

センスアンプＳＡは、アービタ／動作制御回路１６から出力されるセンスアンプ活性化信号の活性化中に活性化され、ビット線ＢＬ、／ＢＬ上に読み出されたデータ信号を差動増幅する。プリチャージ回路ＰＲＥは、アービタ／動作制御回路１６から出力されるプリチャージ制御信号の活性化中に活性化され、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。センスバッファＳＢは、読み出し動作時にローカルデータバス線ＬＤＢ、／ＬＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプＷＡは、書き込み動作時にコモンデータバスＣＤＢ上の書き込みデータに応じて、ローカルデータバス線ＬＤＢ、／ＬＤＢに書き込みデータを出力する。

図２は、図１に示したリセット制御回路１８の詳細を示している。リセット制御回路１８は、複数のタイミング信号ＷＬＳＰＸ、ＣＥＸ、ＲＥＦＺ、ＷＬＣＨＣＴＬＺを用いてリフレッシュ要求に応答するエントリパルス信号ＥＮＴＰＸを生成するエントリ生成回路３６、イクジットパルス信号ＥＸＩＴＰＸを生成するイクジット生成回路３８、一対のＮＡＮＤゲートで構成されるＲＳフリップフロップ４０、フィルタ回路４２、およびリセット禁止信号ＮＯＲＳＴＺを生成するリセット禁止生成回路４４を有している。

エントリ生成回路３６は、アクセス要求を受けていない期間（ＣＥＸ＝高レベル）で、かつバーストアクセス動作が実行されていない期間（バーストフラグ信号ＷＬＣＨＣＴＬＺ＝低レベル）に、リフレッシュ動作（リフレッシュ信号ＲＥＦＺ＝Ｈ）の開始を示すワード線セットタイミング信号ＷＬＳＰＸ（パルス信号）の活性化に同期してエントリパルス信号ＥＮＴＰＸを一時的に活性化する。エントリパルス信号ＥＮＴＰＸの活性化は、バーストフラグ信号ＷＬＣＨＣＴＬＺにより、バーストアクセス動作中に禁止される。このため、エントリ生成回路３６は、バーストアクセス動作中にリセット禁止信号ＮＯＲＳＴＺの活性化をマスクする活性化マスク回路として動作する。

イクジット生成回路３８は、コマンドラッチ信号ＣＭＤＬＰＺまたは初期化信号ＣＬＲＸの活性化に同期してイクジットパルス信号ＥＸＩＴＰＸを一時的に活性化する。初期化信号ＣＬＲＸは、擬似ＳＲＡＭのパワーオン時に低レベルに活性化される。初期化信号ＣＬＲＸの活性化により、イクジットパルス信号ＥＸＩＴＰＸは活性化され、リセット禁止信号ＮＯＲＳＴＺは非活性化され、後述するメインワード線ＭＷＬＸは非選択される。パワーオン時に全てのメインワード線ＭＷＬＸを非選択することで、パワーオン直後にワード線が多重選択されることが防止され、擬似ＳＲＡＭの誤動作が防止される。

フリップフロップ４０は、エントリパルス信号ＥＮＴＰＸの活性化に同期して出力ノードＮＤ１、ＮＤ２をそれぞれ高レベル、低レベルにセットし、イクジットパルス信号ＥＸＩＴＰＸの活性化に同期して出力ノードＮＤ１、ＮＤ２をそれぞれ低レベル、高レベルにリセットする。擬似ＳＲＡＭでは、リフレッシュ要求とアクセス要求とは互いに非同期に発生する。エントリパルス信号ＥＮＴＰＸをリフレッシュ動作の開始に同期して活性化することで、リフレッシュ要求とアクセス要求が同時に発生した場合にも、エントリパルス信号ＥＮＴＰＸとイクジットパルス信号ＥＸＩＴＰＸとが同時にフリップフロップ４０に供給されることが防止される。したがって、リセット制御回路１８の誤動作が防止される。

フィルタ回路４２は、ノードＮＤ１を反転してノードＮＤ３に伝達するインバータと、ノードＮＤ２、ＮＤ３の負論理のアンド論理を出力するＮＯＲゲートを有している。フィルタ回路４２は、エントリパルス信号ＥＮＴＰＸが生成されたときに、フリップフロップ４０のセットが完了するまでノードＮＤ２の低レベルがプリリセット禁止信号ＰＮＯＲＳＴＺとしてリセット禁止生成回路４４に伝達されることを禁止する。したがって、ノイズ等によりパルス幅が短いエントリパルス信号ＥＮＴＰＸが生成され、フリップフロップ４０の状態が不安定になる場合にも、リセット制御回路１８が誤動作することが防止される。なお、コマンドラッチ信号ＣＭＤＬＰＺの活性化からプリリセット禁止信号ＰＮＯＲＳＴＺの非活性化までの信号経路には、３つのゲートが存在するのみである。このため、プリリセット禁止信号ＰＮＯＲＳＴＺを迅速に非活性化できる。この結果、リフレッシュ動作のために選択されているメインワード線ＭＷＬＸをアクセス要求に応答して迅速に切り替えることができ、アクセス時間を短縮できる。

リセット禁止生成回路４４は、リフレッシュカウンタ信号ＳＲＴＸＺが低レベルの期間、プリリセット禁止信号ＰＮＯＲＳＴＺに同期してリセット禁止信号ＮＯＲＳＴＺを活性化する。リセット禁止生成回路４４は、リフレッシュカウンタ信号ＳＲＴＸＺが高レベルの期間、リセット禁止信号ＮＯＲＳＴＺを低レベルに固定する。リフレッシュカウンタ信号ＳＲＴＸＺは、リフレッシュアドレス発生回路１４から出力されるサブワード線選択用の内部アドレスＩＡＬ４−５Ｚが共に高レベルの期間に活性化される。すなわち、リセット禁止信号ＮＯＲＳＴＺは、各メインワード線に対応する４本のサブワード線ＳＷＬ０−３のうち、最後のサブワード線ＳＷＬ３がリフレッシュ動作の対象に選ばれている期間、プリリセット禁止信号ＰＮＯＲＳＴＺに依存せず、低レベルに非活性化される。

図３は、図１に示したヒューズ回路３４の詳細を示している。
ヒューズ回路３４は、ロウブロックＲＢＬＫ０−１５の冗長メインワード線ＲＭＷＬＸのアドレスをそれぞれプログラムするヒューズ部ＦＵＳを有している。各ヒューズ部ＦＵＳは、ロウアドレスＲＡ０−１２Ｚがプログラムされたアドレスと一致するときに、冗長選択信号ＲＷＳＺ（ＲＷＳ０Ｚ−ＲＷＳ１５Ｚのいずれか）および冗長ヒット信号ＲＨＩＴＸ（ＲＨＩＴ０Ｘ−ＲＨＩＴ１５Ｘのいずれか）を活性化する。

図４は、図１に示したメモリコアＣＯＲＥの要部を示している。メモリコアＣＯＲＥは、ロウブロックアドレスＸ０１Ｚ＜０：３＞、Ｘ２３Ｚ＜０：３＞に応じて選択される１６個のロウブロックＲＢＬＫ０−１５を有している。ワードデコーダＷＤＥＣは、ブロックリセット制御回路ＲＳＴＣ、メインワードデコーダＭＷＤ（第１ワードデコーダ）およびサブワードデコーダＳＷＤ（第２ワードデコーダ）を有している。ブロックリセット制御回路ＲＳＴＣは、ロウブロックＲＢＬＫ０−１５毎に形成されている。メインワードデコーダＭＷＤは、メインワード線ＭＷＬＸ毎に形成されている。サブワードデコーダＳＷＤは、サブワード線ＳＷＬ毎に形成されている。

ブロックリセット制御回路ＲＳＴＣは、リセット信号ＲＳＴＸおよびロウブロックアドレスＸ０１Ｚ＜０：３＞、Ｘ２３Ｚ＜０：３＞に応じて、ブロックリセット信号ＳＲＳＴＸおよびメモリコアＣＯＲＥを動作させるための図示しないタイミング信号を出力する。メインワードデコーダＭＷＤは、ロウブロックＲＢＬＫ０−１５毎に、メインワードアドレスＸ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞に応じて選択される。選択されたメインワードデコーダＭＷＤは、ブロックリセット信号ＳＲＳＴＸの非活性化中にメインワード線ＭＷＬＸを選択する。メインワード線ＭＷＬＸを選択しているメインワードデコーダＭＷＤは、ブロックリセット信号ＳＲＳＴＸの選択に同期してメインワード線ＭＷＬＸ（ワード線選択信号線）を非選択する。

図では詳細に示していないが、各メインワード線ＭＷＬＸは、４つのサブワードデコーダＳＷＤに接続されている。アクセス動作（読み出し動作、書き込み動作）およびリフレッシュ動作では、選択されるメインワード線ＭＷＬＸによりサブワード線ＳＷＬ０−３に対応する４つのサブワードデコーダＳＷＤが選択され、さらにサブワードアドレスＲＡ４−５ＺによりサブワードデコーダＳＷＤの１つが選択され、選択されたサブワードデコーダＳＷＤによりサブワード線ＳＷＬが選択される。また、各メインワード線ＭＷＬＸに対応するサブワード線ＳＷＬ０−３によりワード線グループが構成されている。すなわち、メインワードデコーダＭＷＤは、ワード線グループ毎に形成されている。サブワードデコーダＳＷＤは、ロウブロックＲＢＬＫ内に分散して配置されている。メインワード線ＭＷＬＸは、対応する全てのサブワードデコーダＳＷＤに接続されるため、その配線長は長い。したがって、メインワード線ＭＷＬＸの選択／非選択毎に、大きな充放電電流が流れる。本実施形態では、後述するように、メインワード線ＭＷＬＸの選択／非選択の頻度を下げることで、充放電電流を少なくし、消費電力を削減している。

なお、メモリセルアレイＡＬＹに挟まれたサブワードデコーダＳＷＤは、両側のメモリセルアレイＡＬＹに共通に使用される。このため、図の横方向に並ぶサブワードデコーダＳＷＤにおいて、奇数番目のサブワードデコーダＳＷＤまたは偶数番目のサブワードデコーダＳＷＤのいずれかが動作することで、アクセス動作またはリフレッシュ動作が実行される。

図５は、図４に示した各ワードデコーダＷＤＥＣの詳細を示している。ブロックリセット制御回路ＲＳＴＣは、ロウブロックアドレスＸ０１Ｚ＜０：３＞、Ｘ２３Ｚ＜０：３＞に応じて、ロウブロック選択信号ＲＢＬＫＳＥＬＺを生成するＡＮＤ回路と、ロウブロック選択信号ＲＢＬＫＳＥＬＺに応じて、タイミング信号ＭＵＸ、ＥＱＬ、ＬＥおよびＷＬＥＮＺを生成するタイミング信号生成回路ＴＳＣと、ロウブロック選択信号ＲＢＬＫＳＥＬＺの活性化中にリセット信号ＲＳＴＸをブロックリセット信号ＳＲＳＴＸとして出力するＮＡＮＤゲートとを有している。ブロックリセット信号ＳＲＳＴＸは、ロウブロックＲＢＬＫ毎に、リセット禁止信号ＮＯＲＳＴＺの非活性化に応答して生成されるリセット信号ＲＳＴＸに同期して活性化される。

後述するように、ブロックリセット信号ＳＲＳＴＸの非活性化により、対応するロウブロックＲＢＬＫ内で選択されているメインワード線ＭＷＬＸが非選択される。タイミング信号ＭＵＸは、ビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続するスイッチをオン／オフするために使用される。タイミング信号ＥＱＬは、ビット線ＢＬ、／ＢＬの電圧をイコライズし、プリチャージ電圧に設定するために使用される。タイミング信号ＬＥは、センスアンプＳＡを活性化するために使用される。タイミング信号ＷＬＥＮＺは、サブワード線ＳＷＬの選択タイミングを生成するために使用される。

擬似ＳＲＡＭは、ロウブロックＲＢＬＫ０−１５毎に冗長メインワード線ＲＭＷＬＸに接続された冗長メインワードデコーダＲＭＷＤを有している。冗長メインワード線ＲＭＷＬＸは、冗長選択信号ＲＷＳ０Ｚ（信号名の数字は、ロウブロックＲＢＬＫの番号を示す）の活性化に同期して選択される。冗長メインワード線ＲＭＷＬＸが選択されるとき、冗長ヒット信号ＲＨＩＴＸが活性化され、メインワードデコーダＭＷＤは非選択される。この実施形態では、冗長メインワード線ＲＭＷＬＸは、対応するロウブロックＲＢＬＫのメインワード線ＭＷＬＸを救済するために使用される。また、１つのサブワード線ＳＷＬに接続されたメモリセルＭＣに不良が存在する場合にも、不良は、メインワード線ＭＷＬＸ単位（サブワード線ＳＷＬ０−３単位）で救済される。

図６は、メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの詳細を示している。図において、メインワードアドレスＸ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚは、それぞれメインワードアドレスＸ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞のいずれかを示している。共通回路ＣＯＭは、メインワードデコーダＭＷＤ、ＲＭＷＤに共通の回路である。共通回路ＣＯＭは、メインワードデコーダＭＷＤ用のレベルコンバータＬＥＶＣ１、パルス状のプリデコード信号ＲＸ６７Ｚを生成するパルス部ＰＬＳ、および冗長メインワードデコーダＲＭＷＤのレベルコンバータＬＥＶＣ２を有している。

レベルコンバータＬＥＶＣ１は、冗長ヒット信号ＲＨＩＴＸ（ＲＨＩＴ０Ｘ−ＲＨＩＴ１５Ｘ）の非活性化中に、ブロックリセット信号ＳＲＳＴＸの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換してブロックリセット信号ＰＲＳＴＸを生成する。昇圧電圧ＶＰＰは、疑似ＳＲＡＭに形成された昇圧電圧生成回路により生成される。パルス部ＰＬＳは、冗長ヒット信号ＲＨＩＴＸの非活性化中に、プリデコード信号Ｘ６７Ｚを、サブワード線ＳＷＬの選択期間を決めるタイミング信号ＷＬＥＮＺに同期するプリデコード信号ＲＸ６７Ｚに変換する。レベルコンバータＬＥＶＣ２は、ブロックリセット信号ＳＲＳＴＸの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換して冗長ブロックリセット信号ＲＰＲＳＴＸを生成する。

メインワードデコーダＭＷＤは、ゲートでブロックリセット信号ＰＲＳＴＸを受けるｐＭＯＳトランジスタと、ゲートでプリデコード信号ＲＸ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚをそれぞれ受けるｎＭＯＳトランジスタと、ｐＭＯＳトランジスタのドレインに接続されたラッチとを有している。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、昇圧電源線ＶＰＰと接地線ＶＳＳとの間に直列に接続されている。ラッチの出力は、インバータを介してメインワード線ＭＷＬＸに接続されている。

冗長メインワードデコーダＲＭＷＤは、メインワードデコーダＭＷＤと同じ回路である。冗長メインワードデコーダＲＭＷＤのｐＭＯＳトランジスタは、ゲートで冗長ブロックリセット信号ＲＰＲＳＴＸを受けている。冗長メインワードデコーダＲＭＷＤのｎＭＯＳトランジスタは、ゲートで冗長選択信号ＲＷＳＺ、内部電源電圧ＶＩＩおよび冗長ブロックリセット信号ＲＰＲＳＴＸをそれぞれ受けている。

図７は、読み出し動作または書き込み動作が実行されるときのメインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの動作を示している。この例では、メインワード線ＭＷＬＸまたはメモリセルＭＣ等に不良がなく、冗長ヒット信号ＲＨＩＴＸが活性化されない場合を示している。
まず、アービタ／動作制御回路１６は、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）に応答して、アクセス信号ＡＣＴＰＺを活性化する（図７（ａ））。アクセス信号ＡＣＴＰＺの活性化に同期してメインワードアドレスＸ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚ（プリデコード信号）が活性化され（図７（ｂ））、リセット信号ＲＳＴＸが活性化される（図７（ｃ））。また、ロウブロックアドレスＸ０１Ｚ、Ｘ２３Ｚ（プリデコード信号）により選択されるロウブロックＲＢＬＫのロウブロック選択信号ＲＢＬＫＳＥＬＺが活性化される（図７（ｄ））。ロウブロック選択信号ＲＢＬＫＳＥＬＺの活性化に同期してブロックリセット信号ＳＲＳＴＸが活性化され（図７（ｅ））、メインワードデコーダＭＷＤのｐＭＯＳトランジスタがオンし、リフレッシュ動作を実行するために選択し続けているメインワード線ＭＷＬＸが非選択される（図７（ｆ））。すなわち、読み出し動作または書き込み動作（アクセス動作）を実行するロウブロックＲＢＬＫのみメインワード線ＭＷＬＸが非選択される。

この後、アクセス動作のために基本タイミング信号ＲＡＳＺが活性化され、リセット信号ＲＳＴＸおよびブロックリセット信号ＳＲＳＴＸが順次非活性化される（図７（ｇ））。アクセス動作のために選択されるメインワードデコーダＭＷＤは、タイミング信号ＷＬＥＮＺの活性化およびブロックリセット信号ＳＲＳＴＸの非活性化に同期してプリデコード信号ＲＸ６７Ｚを活性化する（図７（ｈ））。プリデコード信号ＲＸ６７Ｚは、ブロックリセット信号ＳＲＳＴＸが非活性化されるまで活性化されない。このため、メインワードデコーダＭＷＤのデコード部ＤＥＣのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが同時にオンすることが防止され、貫通電流が流れることが防止される。すなわち、メインワードデコーダＭＷＤの誤動作が防止される。

プリデコード信号ＲＸ６７Ｚの活性化に同期して、アクセス要求に対応するメインワード線ＭＷＬＸが選択され、アクセス動作が実行される（図７（ｉ））。アクセス信号ＡＣＴＰＺの活性化からメインワード線ＭＷＬＸの選択までの時間はＴ１である。
アクセス動作が完了し、タイミング信号ＷＬＥＮＺが非活性化され（図７（ｊ））、プリデコード信号ＲＸ６７Ｚが非活性化される（図７（ｋ））。プリデコード信号ＲＸ６７Ｚが非活性化された後、メインワード線ＭＷＬＸの選択状態は、ラッチ回路により保持される。また、基本タイミング信号ＲＡＳＺの非活性化に同期して、リセット信号ＲＳＴＸおよびブロックリセット信号ＳＲＳＴＸが活性化される（図７（ｌ））。ブロックリセット信号ＳＲＳＴＸの活性化に同期してデコーダ部ＤＥＣのｐＭＯＳトランジスタがオンし、アクセス動作のために選択されていたメインワード線ＭＷＬＸが非活性化される（図７（ｍ））。外部アドレスＥＡＬ０−１２Ｚの供給が停止されてブロック選択信号ＲＢＬＫＳＥＬＺが非活性化され（図７（ｎ））、ブロックリセット信号ＳＲＳＴＸが再び非活性化される（図７（ｏ））。そして、アクセスサイクルが完了する。

図８は、読み出し動作または書き込み動作が実行されるときのメインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの動作の別の例を示している。この例では、メインワード線ＭＷＬＸまたはメモリセルＭＣ等に不良があり、冗長ヒット信号ＲＨＩＴＸが活性化される場合を示している。図７と同じ動作については詳細な説明を省略する。

まず、図７と同様に、リセット信号ＲＳＴＸおよびブロックリセット信号ＳＲＳＴＸが活性化され（図８（ａ））、リフレッシュ動作を実行するために選択し続けているメインワード線ＭＷＬＸが非選択される（図８（ｂ））。ヒューズ回路３４は、ロウアドレスＲＡ６−１２Ｚを受けて冗長ヒット信号ＲＨＩＴＸを活性化する（図８（ｃ））。冗長ヒット信号ＲＨＩＴＸの活性化により、プリデコード信号ＲＸ６７Ｚの活性化が禁止され、かつブロックリセット信号ＰＲＳＴＸが活性化されるため、メインワードデコーダＭＷＤは、メインワード線ＭＷＬＸの非選択状態を保持する。ヒューズ回路３４により冗長選択信号ＲＷＳＺが活性化され、ブロックリセット信号ＳＲＳＴＸ（ＲＰＲＳＴＸ）が非活性化されるため、冗長ワードデコーダＲＭＷＤは、冗長メインワード線ＲＭＷＬＸを選択する（図８（ｄ））。すなわち、メインワード線の置き換えが実施され、不良が救済される。アクセス信号ＡＣＴＰＺの活性化から冗長メインワード線ＲＭＷＬＸの選択までの時間は、図７と同じＴ１である。この後、アクセス動作が完了し、図７と同様にして、冗長メインワード線ＲＭＷＬＸが非選択される。

図９および図１０は、第１の実施形態におけるアービタ／動作制御回路１６、リセット制御回路１８およびリセット信号生成回路２０の動作を示している。図９の右端の波形は、図１０の左端の波形につながっている。擬似ＳＲＡＭの内部で自動的に実行されるリフレッシュ動作は、リフレッシュ要求毎に、まずロウブロックＲＢＬＫの番号を更新して実行され、次にサブワード線ＳＷＬの番号が更新して実行され、最後にメインワード線ＭＷＬＸの番号が更新して実行される。更新の順序は、リフレッシュアドレス発生回路１４が生成する内部アドレスＩＡＬ０−１２Ｚの割り当てにより決められている。この例では、擬似ＳＲＡＭは、２番目と３番目のリフレッシュ要求ＳＲＴＺの間に、書き込み要求とバースト書き込み要求とを順次受ける。そして、バースト書き込み動作後、アクセス要求を受けないスタンバイ状態が続く。リフレッシュ動作および書き込み動作（または読み出し動作）において、メモリセルＭＣに接続されたサブワード線ＳＷＬは、基本タイミング信号ＲＡＳＺの高レベル期間に同期して活性化される。バーストアクセス動作（バースト書き込み動作またはバースト読み出し動作）では、１回の書き込み要求または読み出し要求に応答して、チップイネーブル信号／ＣＥ１が非活性化された後も書き込み動作または読み出し動作が連続して実行される。

図９において、１番目のリフレッシュ動作の開始に同期してエントリパルス信号ＥＮＴＰＸが生成され（図９（ａ））、リセット禁止信号ＮＯＲＳＴＺが活性化される（図９（ｂ））。リセット禁止信号ＮＯＲＳＴＺの活性化中、擬似ＳＲＡＭは、リセット禁止モードになる。リセット信号ＲＳＴＸは、リセット禁止信号ＮＯＲＳＴＺと基本タイミング信号ＲＡＳＺのＯＲ論理により生成される（図９（ｃ））。リセット信号ＲＳＴＸの非活性化（高レベル）期間、メインワード線ＭＷＬＸの非選択は禁止される。

２番目のリフレッシュ動作の実行中または実行直後に書き込み要求（ＣＥＸ＝低レベル）が供給され、コマンドラッチ信号ＣＭＤＬＰＺが活性化される（図９（ｄ））。コマンドラッチ信号ＣＭＤＬＰＺに同期して、イクジットパルス信号ＥＸＩＴＰＸが生成され、リセット禁止信号ＮＯＲＳＴＺが非活性化される（図９（ｅ））。そして、リセット禁止モードは解除される。リセット信号ＲＳＴＸは、リセット禁止信号ＮＯＲＳＴＺの非活性化またはリフレッシュ動作に伴う基本タイミング信号ＲＡＳＺの非活性化の早い方に同期して活性化される（図９（ｆ））。

リセット信号ＲＳＴＸの活性化により、書き込み動作が実行されるロウブロックＲＢＬＫでは、リフレッシュ動作のために選択し続けているメインワード線ＭＷＬＸが非選択され、書き込み動作を実行するメインワード線ＭＷＬＸが選択される。他のロウブロックＲＢＬＫは、リフレッシュ動作のためにメインワード線ＭＷＬＸを選択し続ける。
次に、バースト書き込み要求が供給され、コマンドラッチ信号ＣＭＤＬＰＺが活性化される（図９（ｇ））。バースト書き込み要求の直後に３番目のリフレッシュ要求が発生する（図９（ｈ））。このリフレッシュ要求に対応するリフレッシュ動作は、バースト書き込み動作の間に実行される。ここでは、説明を簡単にするため、バースト動作が２回の書き込み動作により実行される例を示している。リセット制御回路１８は、バースト書き込み動作中に、リフレッシュ動作のための基本タイミング信号ＲＡＳＺの活性化期間より広い活性化期間を有するバーストフラグ信号ＷＬＣＨＣＴＬＺを受ける（図９（ｉ））。このため、リセット禁止信号ＮＯＲＳＴＺは、リフレッシュ動作が実行されても活性化されない（図９（ｊ））。リセット信号ＲＳＴＸは、リセット禁止信号ＮＯＲＳＴＺの非活性化中、基本タイミング信号ＲＡＳＺの非活性化に同期して活性化される（図９（ｋ））。

アービタ／動作制御回路１６の制御により、３番目のリフレッシュ動作は、最初のバースト書き込み直後に実行される（図９（ｌ））。バースト書き込み動作が完了した後、４番目のリフレッシュ動作の開始に同期してリセット禁止信号ＮＯＲＳＴＺが活性化される（図９（ｍ））。これ以降、アクセス要求は発生しないため、リセット禁止信号ＮＯＲＳＴＺは活性化状態を保持する。このため、リフレッシュ動作のために選択されているメインワード線ＭＷＬＸは、メインワードアドレスＸ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚが更新されない限り非選択されない。

図１０において、３３−４８番目のリフレッシュ動作は、最後のサブワード線ＳＷＬ３（サブワードデコーダＳＷＤ３）に対して実行される。この期間、内部アドレスのビットＩＡＬ４−５Ｚを高レベルに保持し、リフレッシュアドレス発生回路１４は、リフレッシュカウンタ信号ＳＲＴＸＺを高レベルに保持する（図１０（ａ））。高レベルのリフレッシュカウンタ信号ＳＲＴＸＺにより、リセット禁止信号ＮＯＲＳＴＺは、非活性化される（図１０（ｂ））。このため、各ロウブロックＲＢＬＫにおいて選択されているメインワード線ＭＷＬＸは、リフレッシュ動作のための基本タイミング信号ＲＡＳＺの非活性化に同期して順次非選択される。４つのサブワード線ＳＷＬ０−３に対するリフレッシュ動作が順次実行された後、別のメインワード線ＭＷＬＸのサブワード線ＳＷＬ０に対するリフレッシュ動作が実行される。選択されているメインワード線ＭＷＬＸを、最後のサブワード線ＳＷＬ３のリフレッシュ動作の完了に同期して非選択することで、後に続くリフレッシュ動作において隣のメインワード線ＭＷＬＸを迅速に選択できる。

図１１は、第１の実施形態におけるメモリコアＣＯＲＥの動作を示している。説明を簡単にするため、メモリコアＣＯＲＥが、４つのロウブロックＲＢＬＫ０−３と２つのサブワード線ＳＷＬ０−１とを有する例を示す。リフレッシュ信号ＲＥＦＰＺに付した数字は、リフレッシュ動作ＲＥＦが実行されるロウブロックＲＢＬＫの番号を示している。
リフレッシュアドレス発生回路１４が生成する内部アドレスＩＡＬの下位２ビット（実際には、下位４ビット）にロウブロックＲＢＬＫが割り当てられているため、リフレッシュ動作ＲＥＦは、リフレッシュ要求毎にロウブロックＲＢＬＫの番号を１つずつインクリメントして実行される。この例では、３番目のリフレッシュ動作ＲＥＦの直後に、リフレッシュ動作ＲＥＦを実行しているロウブロックＲＢＬＫ２のアクセス動作ＡＣＴが実行される。また、６番目のリフレッシュ動作ＲＥＦの後に、リフレッシュ動作ＲＥＦを実行したロウブロックＲＢＬＫ１と異なるロウブロックＲＢＬＫ３のアクセス動作ＡＣＴが実行される。

この際、メインワード線ＭＷＬＸの非選択は、アクセス要求が発生したロウブロックＲＢＬＫのみで行われる。その他のロウブロックＲＢＬＫでは、選択されているメインワード線ＭＷＬＸは、選択状態を保持する。複数のメインワード線ＭＷＬＸが同時に非選択されないため、メインワード線ＭＷＬＸの充放電によるピーク電流を分散できる。したがって、複数のメインワード線ＭＷＬＸが同時に非選択される場合に比べ、電圧ドロップを小さくできる。換言すれば、電源配線を細くでき、擬似ＳＲＡＭのチップサイズを小さくできる。また、電源配線でのエレクトロマイグレーションも起こり難くなり、信頼性が向上する。

各ロウブロックＲＢＬＫ０−３において、アクセス要求が発生しない場合、最後のサブワード線ＳＷＬ１（実際にはＳＷＬ３）を除くサブワード線ＳＷＬ０（実際にはＳＷＬ０−２）のリフレッシュ動作ＲＥＦでは、リフレッシュ動作ＲＥＦの開始に同期してメインワード線ＭＷＬＸが選択される。メインワード線ＭＷＬＸの選択状態は、リフレッシュ動作ＲＥＦが完了しても保持される（１、２、４、９、１０番目のリフレッシュ動作ＲＥＦ）。但し、アクセス要求が発生した場合、選択されているメインワード線ＭＷＬＸは非選択され、アクセス要求に対応するメインワード線ＭＷＬＸが選択される（１、２番目のアクセス動作ＡＣＴ）。リフレッシュアドレスとアクセスアドレスが同じ場合、メインワード線ＭＷＬＸは、一度非選択された後、再び選択される。

各ロウブロックＲＢＬＫ０−３において、最後のサブワード線ＳＷＬ１のリフレッシュ動作ＲＥＦ（５、６番目のＲＥＦ）では、リフレッシュ動作ＲＥＦの完了に同期してメインワード線ＭＷＬＸが非選択される。アクセス動作ＡＣＴの実行によりメインワード線ＭＷＬＸが非選択されている場合（７、８番目のＲＥＦ）、メインワード線ＭＷＬＸは、リフレッシュ動作ＲＥＦの期間だけ選択される。リフレッシュ動作後のメインワード線ＭＷＬＸの非選択もロウブロックＲＢＬＫ毎に行われるため、メインワード線ＭＷＬＸの充放電によるピーク電流を分散できる。

以上、第１の実施形態では、各ロウブロックＲＢＬＫにおいて、リフレッシュ動作のために選択されたメインワード線ＭＷＬＸは、対応する全てのサブワード線ＳＷＬのリフレッシュ動作が完了するまで、あるいはアクセス要求を受けるまで非選択されない。このため、メインワード線ＭＷＬＸの非選択および選択の頻度を下げることができる。特に、メインワード線ＭＷＬＸは、メモリコアＣＯＲＥ内に分散して配置されるサブワードデコーダＳＷＤに接続されるため、その配線長が長い。このため、メインワード線ＭＷＬＸの選択／非選択により発生する充放電電流は大きい。本発明によりメインワード線ＭＷＬＸの選択／非選択の頻度を下げることで、メインワード線ＭＷＬＸの充放電電流を減らすことができ、擬似ＳＲＡＭの消費電流を削減できる。また、メインワード線ＭＷＬＸは、ロウブロックＲＢＬＫ毎に選択／非選択されるため、メインワード線ＭＷＬＸの充放電によるピーク電流を分散できる。

リセット制御回路１８およびリセット信号生成回路２０により、ロウブロックＲＢＬＫに共通のリセット信号ＲＳＴＸを生成し、ロウブロックＲＢＬＫ毎に形成されるブロックリセット制御回路ＲＳＴＣにより、ブロックリセット信号ＳＲＳＴＸを生成することで、アクセス要求によりアクセスされるロウブロックＲＢＬＫ内で選択されているメインワード線ＭＷＬＸを簡易な回路で容易に非選択できる。

リフレッシュ用のメインワード線ＭＷＬＸが非選択された後、アクセス用のメインワード線ＭＷＬＸが選択されるため、ワード線ＳＷＬの多重選択を防止できる。この結果、擬似ＳＲＡＭの誤動作を防止できる。また、非選択にするメインワード線ＭＷＬＸを指定する必要がないため、メインワード線ＭＷＬＸを非選択にする回路を簡易にできる。
エントリパルス信号ＥＮＴＰＸをリフレッシュ動作の開始に同期して生成することで、フリップフロップ４０の誤動作を防止でき、リセット禁止信号ＮＯＲＳＴＺを確実に活性化または非活性化できる。

バーストアクセス中にリセット禁止信号ＮＯＲＳＴＺの活性化をマスクすることで、バーストアクセス中にリセット制御回路１８およびリセット信号生成回路２０が無駄に動作することを防止できる。この結果、これ等回路の消費電力を削減できるとともに、リセット禁止信号ＮＯＲＳＴＺを非活性化する時間を省くことができる。
メインワード線ＭＷＬＸに接続されるサブワード線ＳＷＬ０−３のうち最後にリフレッシュされるサブワード線ＳＷＬ３の選択期間に、すなわち、リフレッシュアドレスのビットＩＡＬ４−５Ｚ（ＲＡ４−５Ｚ）がともに高レベルの期間に、リセット禁止信号ＮＯＲＳＴＺを非活性化することで、サブワード線ＳＷＬ３のリフレッシュ動作の完了に同期して、選択する必要が無くなったメインワード線ＭＷＬＸを非選択できる。したがって、リフレッシュアドレスの更新によりメインワード線ＭＷＬＸが切り替わるときに、２つのメインワード線ＭＷＬＸが同時に非選択および選択することを防止でき、メインワード線ＭＷＬＸの切り替え制御を簡単にできる。

擬似ＳＲＡＭのパワーオン時に、全てのメインワード線ＭＷＬＸを非選択するために、初期化信号ＣＬＲＸに応答してリセット禁止信号ＮＯＲＳＴＺを非活性化することで、ワード線ＳＷＬが多重選択され、擬似ＳＲＡＭが誤動作することを防止できる。
リフレッシュ用に選択されているメインワード線ＭＷＬＸを、ヒューズ回路３４から出力される冗長ヒット信号ＲＨＩＴＸに同期して非活性化することで、冗長メインワード線ＲＭＷＬＸを有する擬似ＳＲＡＭにおいても、リフレッシュ動作により選択されたメインワード線ＭＷＬＸの選択状態を保持し、冗長メインワード線ＲＭＷＬＸへのアクセス時に対応するメインワード線ＭＷＬＸを非選択できる。

リフレッシュアドレスＩＡＬ０−１２Ｚを下位ビットから順に、ロウブロックＲＢＬＫ、サブワード線ＳＷＬ、メインワード線ＭＷＬＸに割り当てることで、リフレッシュ動作が繰り返し実行される場合に、メインワード線ＭＷＬＸの切り替え頻度を最も低くでき、擬似ＳＲＡＭの消費電流を削減できる。
図１２は、本発明の半導体メモリの第２の実施形態の要部を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第１の実施形態のフリップフロップ４０（図２）の代わりにフリップフロップ４０Ａを有している。その他の構成は、第１の実施形態と同じである。

フリップフロップ４０Ａでは、イクジットパルス信号ＥＸＩＴＰＸを受けるＮＡＮＤゲートのｎＭＯＳトランジスタの閾値電圧が、他のｎＭＯＳトランジスタの閾値電圧より低く設定されている。換言すれば、エントリパルス信号ＥＮＴＰＸからノードＮＤ２を介して入力に帰還される信号経路に存在するトランジスタの一部の閾値電圧は、他のトランジスタの閾値電圧より低く設定されている。このため、フリップフロップ４０Ａは、パルス幅（活性化期間）が狭いエントリパルス信号ＥＮＴＰＸを受けた場合にも、ノードＮＤ２を確実に低レベルに変化させることができる。すなわち、この実施形態では、フリップフロップ４０Ａの状態が不安定になることを防止でき、その出力を確実に反転できる。特に、図２に示したように、エントリパルス信号ＥＮＴＰＸは、タイミングの異なる複数の信号ＷＬＳＰＸ、ＣＥＸ、ＲＥＦＺ、ＷＬＣＨＣＴＬＺを用いて生成される。このうち、チップイネーブル信号ＣＥＸと内部リフレッシュ信号ＲＥＦＺは、互いに非同期で生成されるため、生成タイミングがずれる場合がある。このため、エントリパルス信号ＥＮＴＰＸのパルス幅は、変化しやすい。したがって、閾値電圧を低くすることで、フリップフロップ４０Ａの内部動作を高速にでき、フリップフロップ４０Ａの誤動作を防止できる。

以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、エントリパルス信号ＥＮＴＰＸのパルス幅が狭い場合にも、リセット禁止信号ＮＯＲＳＴＺを確実に活性化できる。すなわち、半導体製造条件の変動によりタイミング信号の生成タイミングがずれたときにも、擬似ＳＲＡＭの誤動作を防止できる。
図１３は、本発明の半導体メモリの第３の実施形態の要部を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第１の実施形態のフィルタ４２（図２）の代わりにフィルタ４２Ｂを有している。その他の構成は、第１の実施形態と同じである。

フィルタ４２Ｂは、ノードＮＤ１と、ノードＮＤ２の反転論理とを受けるＡＮＤ回路を有している。この実施形態では、ノードＮＤ２からプリリセット禁止信号ＰＮＯＲＳＴＺの出力ノードまでの信号経路に３つのゲートが存在するため、第１の実施形態のフィルタ４２に比べ、フィルタ効果は大きい。すなわち、ノイズ等によりエントリパルス信号ＥＮＴＰＸが複数の細いパルスを有する場合にも、プリリセット禁止信号ＰＮＯＲＳＴＺが活性化することを防止できる。

以上、第３の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、フィルタ４２Ｂにより、エントリパルス信号ＥＮＴＰＸにのったノイズを確実に除去できるすなわち、擬似ＳＲＡＭの誤動作を防止できる。
図１４は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。

擬似ＳＲＡＭは、外部コマンド入力回路１０Ｃ、リフレッシュ要求発生回路１２、リフレッシュアドレス発生回路１４、アービタ／動作制御回路１６、外部アドレス入力回路２２、外部データ入出力回路２４、内部ロウアドレス生成回路２６、プリデコーダ２８Ｃ、３０、３２、ヒューズ回路３４、メモリコアＣＯＲＥおよびテスト制御回路ＴＣ（第１および第２テスト制御回路）を有している。

外部コマンド入力回路１０Ｃは、コマンド端子ＣＭＤでテストコマンドを受けたときに、テストコマンドに応じてテスト活性化信号ＴＭ１Ｚ、ＴＭ２Ｚのいずれかを活性化し、テスト解除コマンドを受けたときに、テスト活性化信号ＴＭ１Ｚ、ＴＭ２Ｚを非活性化する。擬似ＳＲＡＭは、テストコマンドを受けたときに通常動作モードからテストモードに移行し、テスト解除コマンドを受けたときにテストモードから通常動作モードに移行する。外部コマンド入力回路１０Ｃのその他の機能は、第１の実施形態の外部コマンド入力回路１０と同じである。

プリデコーダ２８Ｃは、パルス状のプリデコード信号Ｘ２３ＰＺ＜０：３＞を生成する点で、第１の実施形態のプリデコーダ２８と異なる。また、ワードデコーダＷＤＥＣは、第１の実施形態と相違している。テスト制御回路ＴＣは、テスト活性化信号ＴＭ１Ｚ、ＴＭ２Ｚの活性化に応答して第１テスト信号ＴＯＰＥＮＺおよび第２テスト信号ＴＳＷＬＺをそれぞれ活性化する。その他の構成は、第１の実施形態と同じである。

図１５は、図１４に示したワードデコーダＷＤＥＣの詳細を示している。第１の実施形態のワードデコーダＷＤＥＣ（図５）との相違は、リセット信号ＲＳＴＸを受けないこと、ブロックリセット制御回路ＲＳＴＣがブロックリセット信号ＳＲＳＴＸを出力する回路の代わりにアドレスラッチ信号ＡＩＮＺ、ＡＩＮＸを出力するアドレスラッチ制御回路ＡＬＣを有すること、プリデコード信号Ｘ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞をラッチするアドレスラッチ回路ＡＤＬＴを有すること、およびメインワードデコーダＭＷＤ、冗長メインワードデコーダＲＭＷＤが異なる点である。その他の構成は、第１の実施形態と同じである。なお、ロウブロック選択信号ＲＢＬＫＳＥＬＰＺは、パルス状のプリデコード信号Ｘ２３ＰＺ＜０：３＞に同期するパルス波形を有する。

アドレスラッチ制御回路ＡＬＣは、パルス状のロウブロック選択信号ＲＢＬＫＳＥＬＰＺに同期してアドレスラッチ信号ＡＩＮＺ、ＡＩＮＸを生成する。アドレスラッチ信号ＡＩＮＺ、ＡＩＮＸは、互いに相補の信号である。アドレスラッチ回路ＡＤＬＴは、アドレスラッチ信号ＡＩＮＺが高レベルのときに、プリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚをスルーしてラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２ＺとしてメインワードデコーダＭＷＤに出力し、アドレスラッチ信号ＡＩＮＺの低レベルへの変化に同期して、プリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚをラッチする。メインワードデコーダＭＷＤは、ラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚを用いて、メインワード線ＭＷＬＸを選択する。

図１６は、アドレスラッチ制御回路ＡＬＣおよびアドレスラッチ回路ＡＤＬＴの詳細を示している。アドレスラッチ制御回路ＡＬＣは、ロウブロック選択信号ＲＢＬＫＳＥＬＰＺまたは第１テスト信号ＴＯＰＥＮＺが高レベルの期間、低レベルのアドレスラッチ信号ＡＩＮＸと高レベルのアドレスラッチ信号ＡＩＮＺを出力する。第１テスト信号ＴＯＰＥＮＺは、ロウブロックＲＢＬＫ０−１５のアドレスラッチ制御回路ＡＬＣに共通の信号である。第１テスト信号ＴＯＰＥＮＺは、テストモードにおいて、ワード線の多重選択テストまたはディスターブテストを実施するために複数のロウブロックＲＢＬＫのメインワード線ＭＷＬＸを同時に選択するときに活性化される。例えば、ディスターブテストでは、着目するワード線ＭＷＬＸ、ＳＷＬに隣接するワード線ＭＷＬＸ、ＳＷＬを選択し、着目するワード線ＭＷＬＸ、ＳＷＬへの影響が調べられる。第１テスト信号ＴＯＰＥＮＺは、通常動作モードでは、低レベルに固定されている。

アドレスラッチ回路ＡＤＬＴは、アドレスラッチ信号ＡＩＮＺが高レベルのときにオンしてプリデコード信号（Ｘ６７Ｚ＜０＞等）を伝達するＣＭＯＳ伝達ゲートと、ＣＭＯＳ伝達ゲートの出力に接続されたラッチと、ラッチの出力に一方の入力が接続されラッチデコード信号（ＬＸ６７Ｘ＜０＞等）を出力するＡＮＤ回路とを有している。ラッチは、アドレスラッチ信号ＡＩＮＺが低レベルの期間活性化され、受信したプリデコード信号を保持する。ＡＮＤ回路は、正論理のラッチデコード信号（ＬＸ６７Ｚ＜０＞等）を出力する。

ＡＮＤ回路の他方の入力は、インバータを介して第２テスト信号ＴＳＷＬＺを受けている。第２テスト信号ＴＳＷＬＺは、全てのロウブロックＲＢＬＫ０−１５のアドレスラッチ回路ＡＤＬＴおよび全てのメインワードデコーダＭＷＤに共通の信号である。第２テスト信号ＴＳＷＬＺは、テストモードにおいて、バーンインテストモードを効率よく実施するために、全てのメインワード線ＭＷＬＸを選択するときに活性化される。第２テスト信号ＴＳＷＬＺは、通常動作モードでは、低レベルに固定されている。

図１７は、メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの詳細を示している。図において、ラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚは、それぞれラッチデコード信号ＬＸ６７Ｚ＜０：３＞、ＬＸ８９Ｚ＜０：３＞、ＬＸ１０１１１２Ｚ＜０：７＞のいずれかを示している。共通回路ＣＯＭは、メインワードデコーダＭＷＤ、ＲＭＷＤに共通の回路である。共通回路ＣＯＭは、メインワードデコーダＭＷＤ用のレベルコンバータＬＥＶＣ１および冗長メインワードデコーダＲＭＷＤのレベルコンバータＬＥＶＣ２を有している。

レベルコンバータＬＥＶＣ１は、冗長ヒット信号ＲＨＩＴＸの非活性化中に、ラッチデコード信号ＬＸ６７Ｚの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換してラッチデコード信号ＰＲＬＸ６７Ｚを生成する。レベルコンバータＬＥＶＣ１は、冗長ヒット信号ＲＨＩＴＸの活性化中に、全てのメインワード線ＭＷＬＸを選択するために、ラッチデコード信号ＰＲＬＸ６７Ｚを低レベルに固定する。ラッチデコード信号ＲＬＸ６７Ｚは、冗長ヒット信号ＲＨＩＴＸの非活性化中に、ラッチ信号ＬＸ６７Ｚに応じて生成される。レベルコンバータＬＥＶＣ２は、冗長選択信号ＲＷＳＺ（図３に示したＲＷＳ０Ｚ−ＲＷＳ１５Ｚのいずれか）または第２テスト信号ＴＳＷＬＺの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換し、冗長選択信号ＰＲＷＳＺとして出力する。

メインワードデコーダＭＷＤは、ゲートでラッチデコード信号ＰＲＬＸ６７Ｚを受けるｐＭＯＳトランジスタと、ゲートでラッチデコード信号ＲＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚをそれぞれ受けるｎＭＯＳトランジスタと、ｐＭＯＳトランジスタのドレインに接続されたラッチと、ラッチの出力に接続されゲートでラッチデコード信号ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚをそれぞれ受けるｎＭＯＳトランジスタからなるリセット回路とを有している。ラッチデコード信号ＰＲＬＸ６７Ｚ、ＲＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚをそれぞれ受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、昇圧電源線ＶＰＰと接地線ＶＳＳとの間に直列に接続されている。ラッチの出力は、インバータを介してメインワード線ＭＷＬＸに接続されている。リセット回路（ｎＭＯＳトランジスタ）がオンすると、メインワード線ＭＷＬＸは非選択される。

冗長メインワードデコーダＲＭＷＤは、第１の実施形態（図６）と同じ回路である。このため、不良の救済は、メインワード線ＭＷＬＸ単位で実施される。冗長メインワードデコーダＲＭＷＤのｐＭＯＳトランジスタは、ゲートで冗長選択信号ＰＲＷＳＺを受けている。冗長メインワードデコーダＲＭＷＤのｎＭＯＳトランジスタは、ゲートで冗長選択信号ＲＷＳＺおよび内部電源電圧ＶＩＩを受けている。図に示したメインワードデコーダＭＷＤ、ＲＭＷＤでは、高レベルに昇圧電圧ＶＰＰを使用する信号は、ラッチデコード信号ＰＲＬＸ６７Ｚと冗長選択信号ＰＲＷＳＺだけである。昇圧電圧ＶＰＰを使用する信号を最小限にすることで、昇圧電圧ＶＰＰを生成する昇圧回路の消費電力を削減できる。この結果、特に、擬似ＳＲＡＭのスタンバイ電流を削減できる。

図１８は、第４の実施形態における読み出し動作または書き込み動作が実行されるときのメインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの動作を示している。図７と同じ動作については、詳細な説明を省略する。この例では、メインワード線ＭＷＬＸまたはメモリセルＭＣ等に不良がなく、冗長ヒット信号ＲＨＩＴＸが活性化されない場合を示している。

まず、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）に応答して、アクセス信号ＡＣＴＰＺが活性化される（図１８（ａ））。アクセス信号ＡＣＴＰＺの活性化に同期してアクセス対象（ＡＣＴ）のプリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚが活性化される（図１８（ｂ））。同時に、リフレッシュ動作のために内部ロウアドレス生成回路２６で保持されていたロウアドレスＲＡ０−１２Ｚ（内部アドレスＩＡＬ０−１２Ｚ）が切り替わるため、リフレッシュ対象（ＲＥＦ）のプリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚが非活性化される（図１８（ｃ））。

アクセス動作を実行するロウブロックＲＢＬＫにおいて、ロウブロック選択信号ＲＢＬＫＳＥＬＰＺが活性化され、ロウブロック選択信号ＲＢＬＫＳＥＬＰＺに同期してアドレスラッチ信号ＡＩＮＺが活性化される（図１８（ｄ））。アクセス動作を実行するロウブロックＲＢＬＫのアドレスラッチ回路ＡＤＬＴは、プリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚをラッチし、ラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚとして出力する（図１８（ｅ））。アクセス動作を実行するロウブロックＲＢＬＫにおいて、リフレッシュを実行するために活性化されているのラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚ、ＰＲＬＸ６７Ｚが非活性化されるため、リフレッシュ動作を実行するために選択し続けているメインワード線ＭＷＬＸが非選択される（図１８（ｆ））。同時に、アクセス対象（ＡＣＴ）のラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚ、ＰＲＬＸ６７Ｚが活性化される、アクセス動作を実行するためのメインワード線ＭＷＬＸが選択される（図１８（ｇ））。メインワード線ＭＷＬＸの非選択と選択が、同時に行われるため、アクセス信号ＡＣＴＰＺの活性化からメインワード線ＭＷＬＸの選択までの時間は第１の実施形態のＴ１より短いＴ２になる。

アクセス動作を実行しないロウブロックＲＢＬＫにおいては、ロウブロック選択信号ＲＢＬＫＳＥＬＰＺが活性化されず、アドレスラッチ信号ＡＩＮＺ、ＡＩＮＸが出力されないため、アドレスラッチ回路ＡＤＬＴは、リフレッシュを実行するためのラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚを活性化し続ける。すなわち、リフレッシュ対象のメインワード線ＭＷＬＸの非選択は、アクセス要求の発生したロウブロックＲＢＬＫのみで行われる。

図１９は、読み出し動作または書き込み動作が実行されるときのメインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの動作の別の例を示している。この例では、メインワード線ＭＷＬＸまたはメモリセルＭＣ等に不良があり、冗長ヒット信号ＲＨＩＴＸが活性化される場合を示している。図１８と同じ動作については詳細な説明を省略する。

この例では、ヒューズ回路３４は、ロウアドレスＲＡ６−１２Ｚを受けて冗長ヒット信号ＲＨＩＴＸを活性化する（図１９（ａ））。冗長ヒット信号ＲＨＩＴＸの活性化により、リフレッシュ動作のために活性化されているラッチデコード信号ＰＲＬＸ６７Ｚが非活性化される（図１９（ｂ））。同時に、冗長選択信号ＲＷＳＺ（図示せず）が活性化され、冗長メインワード線ＲＭＷＬＸが選択される（図１９（ｃ））。この例においても、メインワード線ＭＷＬＸ、ＲＭＷＬＸの非選択と選択が、同時に行われるため、アクセス信号ＡＣＴＰＺの活性化から冗長メインワード線ＲＭＷＬＸの選択までの時間は第１の実施形態のＴ１より短いＴ２になる。

アクセス動作を実行しないロウブロックＲＢＬＫにおいては、図１８と同様に、アドレスラッチ信号ＡＩＮＺ、ＡＩＮＸおよび冗長ヒット信号ＲＨＩＴＸが出力されないため、アドレスラッチ回路ＡＤＬＴは、リフレッシュを実行するためのラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚを活性化し続ける。すなわち、リフレッシュ対象のメインワード線ＭＷＬＸの非選択は、アクセス要求の発生したロウブロックＲＢＬＫのみで行われる。

図２０は、第４の実施形態におけるメモリコアＣＯＲＥの動作を示している。図１１と同じ動作については、詳細な説明を省略する。説明を簡単にするため、第１の実施形態（図１１）と同様に、メモリコアＣＯＲＥが、４つのロウブロックＲＢＬＫ０−３と２つのサブワード線ＳＷＬ０−１とを有する例を示している。リフレッシュ信号ＲＥＦＰＺに付した数字は、リフレッシュ動作ＲＥＦが実行されるロウブロックＲＢＬＫの番号を示している。

この実施形態は、次の点で第１の実施形態と相違する。まず、リフレッシュ動作のために選択されているメインワード線ＭＷＬＸの非選択と、アクセス動作のためのメインワード線ＭＷＬＸの選択とが同時に行われる。各ロウブロックＲＢＬＫにおいて、リフレッシュ動作およびアクセス動作にかかわらず、次の動作を実行するまでメインワード線ＭＷＬＸは選択し続ける。最後のサブワード線ＳＷＬ１（実際にはＳＷＬ３）のリフレッシュ動作ＲＥＦ後も、メインワード線ＭＷＬＸは選択され続ける。

以上、第４の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、メインワードデコーダＭＷＤを選択するためのデコード信号Ｘ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞にそれぞれ対応してアドレスラッチ回路ＡＤＬＴを形成することで、メインワード線ＭＷＬＸを、アドレスラッチ回路ＡＤＬＴに保持されているラッチデコード信号ＬＸ６７Ｚ、ＬＸ８９Ｚ、ＬＸ１０１１１２Ｚに応じて選択または非選択できる。したがって、アクセス要求に対応して供給される外部アドレスＥＡＬに応じてアドレスラッチ回路ＡＤＬＴの状態が変わることで、リフレッシュ用に選択しているメインワード線ＭＷＬＸを非選択でき、同時にアクセス用のメインワード線ＭＷＬＸを選択できる。この結果、第１の実施形態のリセット禁止信号ＮＯＲＳＴＺ、リセット信号ＲＳＴＸおよびブロックリセット信号ＳＲＳＴＸを生成する回路が不要になる。すなわち、簡易な論理回路で、リフレッシュ動作後にメインワード線ＭＷＬＸの選択状態を保持し、メモリブロック毎にアクセス要求に応答して選択するメインワード線ＭＷＬＸを切り替えることができる。回路構成が簡素になるため、回路設計時の動作検証時間を短縮できる。２つのメインワード線ＭＷＬＸの非選択／選択を同時に切り替えられるため、アクセス要求からアクセス動作を開始するまでの時間Ｔ２を短縮できる。すなわち、アクセス時間を短縮できる。

テストモード中に、アドレスラッチ制御回路ＡＬＣに共通の第１テスト信号ＴＯＰＥＮＺを出活性化し、第１テスト信号ＴＯＰＥＮＺの活性化に同期してアドレスラッチ信号ＡＩＮＺ、ＡＩＮＸを生成することで、各ロウブロックＲＢＬＫのアドレスラッチ回路ＡＤＬＴを同時に動作させることができる。この結果、ワード線ＳＷＬの多重選択テストおよびディスターブテストを実施できる。

テストモード中に、メインワードデコーダＭＷＤに共通の第２テスト信号ＴＳＷＬＺを活性化することで、第２テスト信号ＴＳＷＬＺの活性化に同期して全てのメインワード線ＭＷＬＸを同時に選択できる。この結果、バーンインテストのテスト時間を短縮できる。
図２１および図２２は、本発明の半導体メモリの第５の実施形態の要部を示している。第１および第４の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態では、アドレスラッチ回路ＡＤＬＴ、メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤが、第４の実施形態と相違している。その他の構成は、第１の実施形態と同じである。メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤの動作と、メモリコアＣＯＲＥの動作は、第４の実施形態（図１８−図２０）と同じである。

図２１において、アドレスラッチ回路ＡＤＬＴは、アドレスラッチ信号ＡＩＮＺが高レベルのときにプリデコード信号（Ｘ６７Ｚ＜０＞等）を受信し、アドレスラッチ信号ＡＩＮＺが低レベルのときに受信した信号を保持する差動入力タイプのラッチである。受信したプリデコード信号は、ラッチデコード信号（ＬＸ６７Ｘ＜０＞等）として出力される。アドレスラッチ回路ＡＤＬＴは、受信したプリデコード信号の高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換するレベルシフタを有している。すなわち、アドレスラッチ回路ＡＤＬＴから出力される全てのラッチデコード信号の高レベルは昇圧電圧ＶＰＰに設定される。

図２２において、メインワードデコーダＭＷＤは、高レベルが昇圧電圧ＶＰＰに設定されたラッチデコード信号ＰＬＸ６７Ｚ、ＰＬＸ８９Ｚ、ＰＬＸ１０１１１２Ｚおよび高レベルがレベルコンバータＬＥＶＣにより昇圧電圧ＶＰＰに変換された冗長ヒット信号ＲＨＩＴＸを受ける４入力ＮＡＮＤゲートと、２つのインバータを直列に接続して構成されている。最終段のインバータは、メインワード線ＭＷＬＸに接続されている。冗長メインワードデコーダＲＭＷＤは、メインワードデコーダＭＷＤと同じ回路である。冗長メインワードデコーダＲＭＷＤの４入力ＮＡＮＤゲートは、昇圧電圧ＶＰＰおよび高レベルがレベルコンバータＬＥＶＣにより昇圧電圧ＶＰＰに変換された冗長選択信号ＲＷＳＺを受けている。最終段のインバータは、冗長メインワード線ＲＭＷＬＸに接続されている。

この実施形態では、全てのラッチデコード信号（ＰＬＸ６７Ｚ等）の高レベル電圧を昇圧電圧ＶＰＰに揃えることで、メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤを簡易な論理ゲートで構成できる。特に、メインワードデコーダＭＷＤは、メモリコアＣＯＲＥ内に多数形成される回路であり、ワードデコーダＭＷＤの回路を簡易にすることによるチップサイズの削減効果は大きい。

以上、第５の実施形態においても第１および第４の実施形態と同様の効果を得ることができる。さらに、アドレスラッチ回路ＡＤＬＴ内にレベルシフタを形成することで、メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤに供給されるアドレスの電圧（高レベル電圧）を全て同じ値に設定できる。この結果、メインワードデコーダＭＷＤおよび冗長メインワードデコーダＲＭＷＤを簡易に構成でき、擬似ＳＲＡＭのチップサイズを小さくできる。この結果、チップコストを削減できる。

図２３は、本発明の半導体メモリの第６の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態の擬似ＳＲＡＭは、互いに独立に動作するメモリコアＣＯＲＥを有する２つのバンクＢＡＮＫ０−１と、バンクＢＡＮＫ０−１を選択するためのバンクデコーダ４６を有している。

外部アドレス入力回路２２Ｄは、第１の実施形態の外部アドレス入力回路２２に１ビットのバンクアドレスＢＡ０を受信する入力バッファを付加して構成されている。バンクデコーダ４６は、基本タイミング信号ＲＡＳＺに同期して、バンクアドレスＢＡ０からバンク選択信号ＢＲＡＳ０Ｚ、ＢＲＡＳ１Ｚを生成する。各バンクＢＡＮＫ０−１は、リセット信号生成回路（リセット禁止制御回路）２０、ロウブロックＲＢＬＫを選択するためのプリデコーダ２８Ｄ、メインワード線ＭＷＬＸを選択するためのプリデコーダ３０Ｄ、プリデコーダ３２および第１の実施形態のメモリコアＣＯＲＥを有している。リセット信号生成回路２０は、基本タイミング信号ＲＡＳＺの代わりにバンク選択信号ＢＲＡＳ０Ｚ（またはＢＲＡＳ１Ｚ）を受けて動作する。すなわち、各バンクＢＡＮＫ０−１に形成されたリセット信号生成回路２０により、アクセス要求を受けたバンクＢＡＮＫのみが、リセット禁止信号ＮＯＲＳＴＺの非活性化に応じてリセット信号ＲＳＴＸを活性化する。プリデコーダ２８Ｄ、３０Ｄは、ラッチ機能を有していることを除き、第１の実施形態のプリデコーダ２８、３０と同じである。その他の構成は、第１の実施形態と同じである。

図２４は、図２３に示したバンクＢＡＮＫ０−１の詳細を示している。各バンクＢＡＮＫ０−１は、タイミング制御回路４８を有している。バンクＢＡＮＫ０−１は、同じ構成のため、バンクＢＡＮＫ０のみ説明する。タイミング制御回路４８は、バンク選択信号ＢＲＡＳ０Ｚの立ち上がりエッジに同期してバンクアクティブ信号ＢＡＣＴＰ０Ｚを所定期間活性化する。プリデコーダ２８Ｄ、３０Ｄは、バンクアクティブ信号ＢＡＣＴＰ０Ｚの高レベル期間にロウアドレスＲＡ０−３Ｚ、ＲＡ６−１２Ｚを受信し、バンクアクティブ信号ＢＡＣＴＰ０Ｚの立ち下がりエッジに同期して受信した信号をラッチする。

図２５は、第６の実施形態の擬似ＳＲＡＭの動作を示している。この実施形態の特徴は、リセット信号ＲＳＴＸは、アクセス要求のあったバンクＢＡＮＫのみで生成されることである。したがって、リフレッシュ要求のために選択し続けているメインワード線ＭＷＬＸの非選択は、ブロックリセット信号ＳＲＳＴＸの活性化に同期して、アクセス要求のあったロウブロックＲＢＬＫのみで行われる（図２５（ａ、ｂ））。また、リセット信号ＲＳＴＸは、バンクＢＡＮＫの非活性化に応答して活性化される（図２５（ｃ））。ブロックリセット信号ＳＲＳＴＸは、バンクＢＡＮＫの非活性化によるロウブロックＲＢＬＫの非活性化に応答して非活性化される（図２５（ｄ））。

以上、第６の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、各バンクＢＡＮＫ０−１に形成したリセット信号生成回路２０により、リセット信号ＲＳＴＸをバンクアドレスに応じて選択されたバンクＢＡＮＫのみに伝達することで、アクセス要求を受けたときにバンクＢＡＮＫ毎に独立してメインワード線ＭＷＬＸを非選択できる。アクセス要求に関与しないバンクＢＡＮＫにおいて、メインワード線ＭＷＬＸの不要な非選択を防止できるため、消費電力を削減できる。

図２６は、本発明の半導体メモリの第７の実施形態を示している。第１および第４の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態の擬似ＳＲＡＭは、互いに独立に動作するメモリコアＣＯＲＥを有する２つのバンクＢＡＮＫ０−１と、バンクＢＡＮＫ０−１を選択するためのバンクデコーダ４６を有している。

メインワード線ＭＷＬＸを選択するためのプリデコーダ３０は、第６の実施形態と異なり、バンクＢＡＮＫ０−１に共通に形成されている。プリデコーダ３０は、ラッチ機能を有していない。ロウブロックＲＢＬＫを選択するためのプリデコーダ２８Ｅは、バンクＢＡＮＫ０−１毎に形成されている。その他の構成は、第４の実施形態と同じである。
図２７は、図２６に示したバンクＢＡＮＫ０−１の詳細を示している。各バンクＢＡＮＫ０−１は、第６の実施形態と同じタイミング制御回路４８と、第４の実施形態と同じブロックリセット制御回路ＲＳＴＣを有している。プリデコーダ２８Ｅは、バンクＢＡＮＫ０−１に共通のプリデコーダ２８Ｅ−１と、各バンクＢＡＮＫ０−１に形成されたプリデコーダ２８Ｅ−２とで構成されている。プリデコーダ２８Ｅ−１は、ロウアドレスＲＡ２−３Ｚをプリデコードし、デコード信号Ｘ２３Ｚ＜０：３＞を生成する。デコード信号Ｘ２３Ｚ＜０：３＞は、第４の実施形態のデコード信号Ｘ２３ＰＺ＜０：３＞と異なり、パルス信号でない。プリデコーダ２８Ｅ−２は、バンクアクティブ信号ＢＡＣＴＰ０Ｚ（またはＢＡＣＴＰ１Ｚ）の高レベル期間にロウアドレスＲＡ０−１Ｚを受信し、バンクデコード信号ＢＸ０１Ｚ＜０：３＞を生成する。そして、バンクデコード信号Ｘ０１Ｚ＜０：３＞とプリデコード信号Ｘ２３Ｚ＜０：３＞とのＡＮＤ論理によりロウブロック選択信号ＲＢＬＫＳＥＬＰＺが選択される。各バンクＢＡＮＫ０−１では、ブロックリセット制御回路ＲＳＴＣが、ロウブロック選択信号ＲＢＬＫＳＥＬＰＺに同期してアドレスラッチ信号ＡＩＮＺ、ＡＩＮＸを生成する。

この実施形態の擬似ＳＲＡＭは、第４の実施形態（図１５）と同様に、バンクＢＡＮＫ０−１の各ロウブロックＲＢＬＫは、アドレスラッチ信号ＡＩＮＺ、ＡＩＮＸに同期してプリデコード信号プリデコード信号Ｘ６７Ｚ、Ｘ８９Ｚ、Ｘ１０１１１２Ｚをラッチするアドレスラッチ回路ＡＤＬＴを有している。アドレスラッチ信号ＡＩＮＺ、ＡＩＮＸは、バンクアドレスＢＡ０−１Ｚに応じて選択されるバンクＢＡＮＫのみで活性化する。選択されないバンクＢＡＮＫのアドレスラッチ回路ＡＤＬＴはラッチ動作しないため、メインワード線ＭＷＬＸを選択するためのプリデコード信号Ｘ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞の信号線を、バンクＢＡＮＫ０−１のアドレスラッチ回路ＡＤＬＴに共通に配線できる。さらに、プリデコーダ２８Ｅ−２において、バンクデコード信号ＢＸ０１Ｚ＜０：３＞の生成にバンクアクティブ信号ＢＡＣＴＰ０Ｚ（またはＢＡＣＴＰ１Ｚ）の論理を含めることで、プリデコード信号Ｘ２３Ｚ＜０：３＞の信号線を、バンクＢＡＮＫ０−１のアドレスラッチ回路ＡＤＬＴに共通に配線できる。この結果、バンクＢＡＮＫ０−１に配線されるプリデコード信号線の数を、第６の実施形態の４８本から２８本に削減できる。

図２８は、第７の実施形態の擬似ＳＲＡＭの動作を示している。この実施形態の特徴は、リフレッシュ要求のために選択し続けているメインワード線ＭＷＬＸの非選択は、ブロックリセット信号ＳＲＳＴＸの活性化に同期して、アクセス要求のあったバンクＢＡＮＫのロウブロックＲＢＬＫのみで行われることである（図２８（ａ、ｂ））。
以上、第７の実施形態においても第１、第４、第６の実施形態と同様の効果を得ることができる。さらに、バンクアドレスＢＡ０に応じて選択されたバンクＢＡＮＫのアドレスラッチ回路ＡＤＬＴのみが、外部アドレスＥＡＬをラッチすることで、バンクＢＡＮＫ毎に独立してメインワード線ＭＷＬＸを選択／非選択できる。アクセス要求に関与しないバンクＢＡＮＫにおいて、メインワード線ＭＷＬＸの不要な非選択を防止できるため、消費電力を削減できる。

アドレスラッチ信号ＡＩＮＺ、ＡＩＮＸの生成論理にプリデコード信号Ｘ０１Ｚ、Ｘ２３ＰＺ（ロウブロックアドレス）を含めることで、アクセス要求を受けたバンクＢＡＮＫのみでアドレスラッチ信号ＡＩＮＺ、ＡＩＮＸを生成できる。選択されないバンクＢＡＮＫのアドレスラッチ回路ＡＤＬＴはラッチ動作しないため、プリデコード信号Ｘ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞の信号線を、バンクＢＡＮＫ０−１に共通に配線できる。この結果、プリデコード信号Ｘ２３ＰＺ、Ｘ６７Ｚ、Ｘ１０１１１２Ｚの信号線の数をほぼ半減でき、擬似ＳＲＡＭのチップサイズを削減できる。

図２９は、本発明の半導体メモリの第８の実施形態の要部を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第１の実施形態のリフレッシュアドレス発生回路１４の代わりにリフレッシュアドレス発生回路１４Ａを有している。また、ワードデコーダＷＤＥＣが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。

リフレッシュアドレス発生回路１４Ａは、アドレスの割り当てが第１の実施形態と相違している。すなわち、リフレッシュアドレスＩＡＬ０−１２Ｚのうち、下位の４ビットＩＡＬ０−３Ｚは、ロウブロックＲＢＬＫ０−１５を選択するために使用され、次の７ビットは、メインワード線ＭＷＬＸを選択するために使用され、上位の２ビットは、サブワード線ＳＷＬを選択するために使用される。ここでは、第１の実施形態の説明と重複を避けるために、１３ビットのリフレッシュアドレスを、下位から順にＩＡＬ０−３Ｚ（ロウブロック選択アドレス）、ＩＡＬ６−１２Ｚ（メインワード選択アドレス）、およびＩＡＬ４−５Ｚ（サブワード選択アドレス）としている。また、リフレッシュアドレス発生回路１４Ａは、１２８本のメインワード線ＭＷＬＸ０−１２７のうち、最後のメインワード線ＭＷＬＸ１２７を選択するためのリフレッシュアドレスを出力している間（ビットＩＡＬ６−１２Ｚがともに高レベルの期間）、リフレッシュカウンタ信号ＳＲＴＸＺを高レベルに保持する。リフレッシュアドレス発生回路１４Ａのその他の機能は、第１の実施形態のリフレッシュアドレス発生回路１４と同じである。

図３０は、図２９に示したメモリコアＣＯＲＥの要部を示している。ワードデコーダＷＤＥＣは、デコード信号Ｘ４５Ｚ＜０：３＞に応じてサブワード選択信号ＳＷＤＺ＜０：３＞（サブワード選択信号線）を選択するためのサブワード選択デコーダＳＷＤｇｅｎを、ロウブロックＲＢＬＫ０−１５毎に有している。サブワード選択信号ＳＷＤＺ＜０：３＞は、各ロウブロックＲＢＬＫ内に分散して配置されるサブワードデコーダＳＷＤに供給されている。その他の構成は、第１の実施形態（図４）と同じである。サブワード選択信号線ＳＷＤＺは、ロウブロックＲＢＬＫ内に分散するサブワードデコーダＳＷＤに接続されるため、その配線長は長い。このため、サブワード選択信号線ＳＷＤＺの選択／非選択により、大きな充放電電流が生じる。本実施形態では、後述するように、サブワード選択信号線ＳＷＤＺの選択／非選択の頻度を下げることで、充放電電流を少なくし、消費電力を削減している。

図３１は、図３０に示した各ワードデコーダＷＤＥＣの詳細を示している。ブロックリセット制御回路ＲＳＴＣのタイミング信号生成回路ＴＳＣが生成するタイミング信号ＷＬＥＮＺ（ワード線ＷＬ（＝ＳＷＬ））の活性化期間を生成）は、メインワードデコーダＭＷＤに供給されている。ブロックリセット信号ＳＲＳＴＸは、メインワードデコーダＭＷＤでなく、サブワード選択デコーダＳＷＤｇｅｎに供給されている。サブワード選択デコーダＳＷＤｇｅｎは、ロウブロックＲＢＬＫ０−１５毎に４つ形成されている。サブワード選択デコーダＳＷＤｇｅｎは、デコード信号ｘ４５Ｚ＜０：３＞に応じてサブワード選択信号ＳＷＤＺ＜０：３＞をそれぞれ生成する。サブワード選択信号ＳＷＤＺを選択（活性化）しているサブワード選択デコーダＳＷＤｇｅｎは、ブロックリセット信号ＳＲＳＴＸの活性化に応答してサブワード選択信号ＳＷＤＺを非選択する。その他の構成は、第１の実施形態（図５）と同じである。

図３２は、サブワード選択デコーダＳＷＤｇｅｎの詳細を示している。サブワード選択デコーダＳＷＤｇｅｎは、ゲートでブロックリセット信号ＳＲＳＴＸを受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタと、ゲートでプリデコード信号Ｘ４５Ｚを受けるｎＭＯＳトランジスタと、ｐＭＯＳトランジスタのドレインに接続されたラッチと、ラッチの出力に接続された２つのインバータからなるバッファとを有している。サブワード選択デコーダＳＷＤｇｅｎの電源線は、昇圧電圧線ＶＰＰに接続されている。

図３３は、第８の実施形態において、読み出し動作または書き込み動作が実行されるときのサブワード選択デコーダＳＷＤｇｅｎの動作を示している。この例では、メインワード線ＭＷＬＸまたはメモリセルＭＣ等に不良がなく、冗長ヒット信号ＲＨＩＴＸが活性化されない場合を示している。第１の実施形態（図７）と同じ動作については、同じ符号を付している。第１の実施形態と相違は、ブロックリセット信号ＳＲＳＴＸに応答して、メインワード線ＭＷＬＸが非選択、選択されるのではなく、サブワード選択信号ＳＷＤＺが非選択、選択される点である。すなわち、ブロックリセット信号ＳＲＳＴＸの活性化に応答して、サブワード選択デコーダＳＷＤｇｅｎのｐＭＯＳトランジスタがオンし、リフレッシュ動作を実行するために選択し続けているサブワード選択信号ＳＷＤＺが非選択される（図３３（Ｆ））。ブロックリセット信号ＳＲＳＴＸの非活性化に応答してアクセス要求に対応するサブワード選択信号ＳＷＤＺが選択され、アクセス動作が実行される（図３３（Ｉ））。ブロックリセット信号ＳＲＳＴＸの活性化に同期してサブワード選択デコーダＳＷＤｇｅｎのｐＭＯＳトランジスタがオンし、アクセス動作のために選択されていたサブワード選択信号ＳＷＤＺが非活性化される（図７（Ｍ））。アクセス信号ＡＣＴＰＺの活性化からサブワード選択信号ＳＷＤＺの選択までの時間はＴ３である。時間Ｔ３は、第１の実施形態（図７）の時間Ｔ１とほぼ同じである。その他の動作は、第１の実施形態と同じである。

図３４は、第８の実施形態におけるアービタ／動作制御回路１６、リセット制御回路１８およびリセット信号生成回路２０の動作を示している。図３４は、リフレッシュ要求に応じて選択されるワード線の順序が、第１の実施形態（図１０）と相違している。すなわち、この実施形態では、リフレッシュ要求毎に、まず、ロウブロックＲＢＬＫが切り替わり、次にメインワード線ＭＷＬＸが切り替わり、最後にサブワード線ＳＷＬが切り替わる。また、リフレッシュアドレス発生回路１４が高レベルのリフレッシュカウンタ信号ＳＲＴＸＺを出力している間、すなわち、リフレッシュアドレスにより最後のメインワード線ＭＷＬＸ１２７が指定されている間、リセット信号ＲＳＴＸは、リフレッシュ要求ＳＲＴＺ毎に出力される。その他の動作は、第１の実施形態と同じである。

以上、第８の実施形態においても第１の実施形態と同様の効果を得ることができる。すなわち、サブワード選択信号線ＳＷＤＺの選択／非選択の頻度を下げることで、充放電電流を少なくでき、擬似ＳＲＡＭの消費電力を削減できる。
図３５は、本発明の半導体メモリの第９の実施形態の要部を示している。第１、第４および第８の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。この実施形態は、第４の実施形態のリフレッシュアドレス発生回路１４の代わりにリフレッシュアドレス発生回路１４Ａを有している。リフレッシュアドレス発生回路１４Ａは、第８の実施形態と同じである。また、ワードデコーダＷＤＥＣが第４の実施形態と相違している。その他の構成は、第４の実施形態と同じである。

図３６は、図３５に示したワードデコーダＷＤＥＣの詳細を示している。図３６に示すワードデコーダＷＤＥＣは、各ロウブロックＲＢＬＫ０−１５に形成されている。ワードデコーダＷＤＥＣは、デコード信号Ｘ４５Ｚ＜０：３＞に応じてサブワード選択信号ＳＷＤＺ＜０：３＞（サブワード選択信号線）を選択するための４つのサブワード選択デコーダＳＷＤｇｅｎと、サブワード選択デコーダＳＷＤｇｅｎにラッチデコード信号ＬＸ４５Ｚ＜０：３＞を供給するアドレスラッチ回路ＡＤＬＴとを有している。アドレスラッチ回路ＡＤＬＴは、プリデコード信号Ｘ６７Ｚ＜０：３＞、Ｘ８９Ｚ＜０：３＞、Ｘ１０１１１２Ｚ＜０：７＞ではなく、プリデコード信号Ｘ４５Ｚ＜０：３＞をアドレスラッチ信号ＡＩＮＺ、ＡＩＮＸに同期してラッチし、ラッチデコード信号ＬＸ４５Ｚ＜０：３＞を出力する。ブロックリセット制御回路ＲＳＴＣのタイミング信号生成回路ＴＳＣが生成するタイミング信号ＷＬＥＮＺは、メインワードデコーダＭＷＤに供給されている。その他の構成は、第４の実施形態（図１５）と同じである。

サブワード選択デコーダＳＷＤｇｅｎが生成するサブワード選択信号ＳＷＤＺ＜０：３＞は、第８の実施形態（図３０）と同様に、ロウブロックＲＢＬＫ内に分散するサブワードデコーダＳＷＤに接続されるため、その配線長は長い。このため、サブワード選択信号線ＳＷＤＺの選択／非選択により、大きな充放電電流が生じる。本実施形態では、後述するように、サブワード選択信号線ＳＷＤＺの選択／非選択の頻度を下げることで、充放電電流を少なくし、消費電力を削減している。

図３７は、アドレスラッチ制御回路ＡＬＣおよびアドレスラッチ回路ＡＤＬＴの詳細を示している。アドレスラッチ制御回路ＡＬＣは、第４の実施形態（図１６）と同じである。アドレスラッチ回路ＡＤＬＴは、正論理のラッチデコード信号ＬＸ４５Ｚ＜０：３＞を出力するために、第４の実施形態のアドレスラッチ回路ＡＤＬＴ（図１６）の論理を変更して構成されている。アドレスラッチ回路ＡＤＬＴは、第２テスト信号ＴＳＷＬＺが高レベルのときに、全てのラッチデコード信号ＬＸ４５Ｚ＜０：３＞を高レベルに固定する。

図３８は、サブワード選択デコーダＳＷＤｇｅｎの詳細を示している。サブワード選択デコーダＳＷＤｇｅｎは、レベルコンバータＬＥＶＣ１と、レベルコンバータＬＥＶＣ１の出力に接続された２つのインバータからなるバッファとを有している。サブワード選択デコーダＳＷＤｇｅｎの電源線は、昇圧電圧線ＶＰＰに接続されている。レベルコンバータＬＥＶＣ１は、ラッチデコード信号ＬＸ４５Ｚの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換してバッファに出力する。

図３９は、第９の実施形態において、読み出し動作または書き込み動作が実行されるときのサブワード選択デコーダＳＷＤｇｅｎの動作を示している。この例では、メインワード線ＭＷＬＸまたはメモリセルＭＣ等に不良がなく、冗長ヒット信号ＲＨＩＴＸが活性化されない場合を示している。第４の実施形態（図１８）と同じ動作については、同じ符号を付している。第４の実施形態と相違は、ブロックリセット信号ＳＲＳＴＸに応答して、メインワード線ＭＷＬＸが非選択、選択されるのではなく、サブワード選択信号ＳＷＤＺが非選択、選択される点である。すなわち、ブロックリセット信号ＳＲＳＴＸの活性化に応答して、リフレッシュ動作を実行するために選択し続けているサブワード選択信号ＳＷＤＺが非選択され、（図３９（Ｆ））、同時に、アクセス要求に対応するサブワード選択信号ＳＷＤＺが選択され、（図３９（Ｇ））。アクセス信号ＡＣＴＰＺの活性化からサブワード選択信号ＳＷＤＺの選択までの時間はＴ４である。時間Ｔ４は、第４の実施形態（図１８）の時間Ｔ２とほぼ同じである。サブワード選択信号ＳＷＤＺの非選択と選択が、同時に行われるため、アクセス信号ＡＣＴＰＺの活性化からサブワード選択信号ＳＷＤＺの選択までの時間は第８の実施形態のＴ３より短いＴ４になる。その他の動作は、第４の実施形態と同じである。

図４０は、第９の実施形態におけるメモリコアＣＯＲＥの動作を示している。説明を簡単にするため、メモリコアＣＯＲＥが、４つのロウブロックＲＢＬＫ０−３、２つのメインワード線ＭＷＬＸ０−１および２つのサブワード線ＳＷＬ０−１とを有する例を示している。リフレッシュ信号ＲＥＦＰＺに付した数字は、リフレッシュ動作ＲＥＦが実行されるロウブロックＲＢＬＫの番号を示している。この実施形態では、リフレッシュアドレス発生回路１４Ａが生成するリフレッシュアドレスＩＡＬ０−１２Ｚにより、リフレッシュ要求毎に、まず、ロウブロックＲＢＬＫが切り替わり、次にメインワード線ＭＷＬＸが切り替わり、最後にサブワード線ＳＷＬ（サブワードデコーダＳＷＤ）が切り替わる。このため、リフレッシュ要求毎に、メインワード線ＭＷＬＸではなく、ロウブロックＲＢＬＫ０−３内のサブワード選択信号ＳＷＤＺが、順次選択される。その他の動作は、第４の実施形態とほぼ同じである。

以上、第９の実施形態においても第１、第４および第８の実施形態と同様の効果を得ることができる。すなわち、サブワード選択信号線ＳＷＤＺの選択／非選択の頻度を下げることで、充放電電流を少なくでき、擬似ＳＲＡＭの消費電力を削減できる。
なお、上述した実施形態では、本発明を、階層構造のワード線ＭＷＬＸ、ＳＷＬを有する擬似ＳＲＡＭに適用する例について述べた。すなわち、リフレッシュ動作のために選択し続けているメインワード線ＭＷＬＸを、ロウブロックＲＢＬＫ毎にアクセス要求に応答して非選択する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図４１および図４２に示すように、本発明を、階層化されていないワード線ＷＬ（または冗長ワード線ＲＷＬ）を有する擬似ＳＲＡＭに適用してもよい。すなわち、プリデコード信号を受け、デコード信号ＷＤＳを生成する第１ワードデコーダＷＤ１と、デコード信号ＷＤＳおよびロウアドレスＲＡ４−５Ｚを受け、ワード線ＷＬのいずれかを選択する第２ワードデコーダＷＤ２とを有する擬似ＳＲＡＭにおいて、リフレッシュ動作のために選択し続けているデコード信号ＷＤＳを、ロウブロックＲＢＬＫ毎にアクセス要求に応答して非選択してもよい。なお、階層化されていないワード線ＷＬは、一般に、メモリセルＭＣのトランスファトランジスタのゲートを構成するためのポリシリコン配線と、ポリシリコン配線上を併走するメタル配線とで構成される。

上述した第１の実施形態では、サブワード線ＳＷＬ３がリフレッシュの対象のときに、メインワード線ＭＷＬＸのリフレッシュ毎に非選択する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、サブワード線ＳＷＬ０がリフレッシュの対象になったときに、それまで選択していたメインワード線ＭＷＬＸを非選択し、新たにリフレッシュ対象のメインワード線ＭＷＬＸを選択してもよい。

上述した第４、第５および第７の実施形態では、メインワード線ＭＷＬＸを活性化し続けるためにプリデコード信号をアドレスラッチ回路ＡＤＬＴでラッチする例について述べた。本発明はかかる実施形態に限定されるものではない。さらに、アドレスをラッチした状態で、次の外部アドレスＥＡＬまたはリフレッシュアドレスＩＡＬを受信し、受信したアドレスの冗長判定を行ってもよい。リフレッシュ動作またはアクセス動作中に、次のリフレッシュ動作またはアクセス動作の冗長判定を行うことで、サイクル時間やアクセス時間をさらに短縮できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルおよびメモリセルに接続された複数のワード線をそれぞれ有する複数のメモリブロックと、
前記メモリブロックにそれぞれ形成され、所定数のワード線を含む複数のワード線グループと、
メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレッシュ要求発生回路と、
リフレッシュするメモリセルに接続されたワード線を示すリフレッシュアドレスを、前記リフレッシュ要求に応答して順次生成するリフレッシュアドレス発生回路と、
前記ワード線グループに対応してそれぞれ形成され、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択するために、ワード線選択信号線を選択する第１ワードデコーダと、
前記ワード線にそれぞれ対応して形成され、前記ワード線選択信号線の選択に応答して、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択する第２ワードデコーダと、
前記リフレッシュアドレスに対応して前記メモリブロック毎に選択されたワード線選択信号線の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に応答してこのアクセス要求に対応する前記外部アドレスが示すメモリブロックのワード線選択信号線のみを非選択するワード制御回路とを備え、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最下位の少なくとも１ビットは、前記メモリブロックを選択するために割り当てられていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記ワード制御回路は、
前記リフレッシュ要求に応答してリセット禁止信号を活性化（リセット禁止状態）し、前記アクセス要求に応答して前記リセット禁止信号を非活性化（リセット許可状態）するリセット禁止制御回路と、
前記メモリブロック毎に形成され、前記アクセス要求に対応する外部アドレスが示すメモリブロック内で選択されているワード線選択信号線を非選択するためのブロックリセット信号を、前記リセット禁止信号の非活性化に応答して前記第１ワードデコーダに出力するブロックリセット制御回路とを備えていることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
アクセス要求に応答してアクセス動作が実行されるメモリブロックにおいて、リフレッシュのために前記ワード線選択信号線を選択し続けている第１ワードデコーダが、このワード線選択信号線を非選択した後、前記外部アドレスにより選択される第１ワードデコーダが、前記ブロックリセット信号に応答してワード線選択信号線を選択することを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
１回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバーストアクセス機能を備え、
前記リセット禁止制御回路は、前記バーストアクセス中に前記リセット禁止信号の活性化をマスクする活性化マスク回路を備えていることを特徴とする半導体メモリ。
（付記５）
付記２記載の半導体メモリにおいて、
リフレッシュ動作は、前記リフレッシュアドレスに従って、まず前記メモリブロックを順次切り替えて実行され、次に前記ワード線の選択アドレスを順次切り替えて実行され、さらに前記ワード線グループを順次切り替えて実行され、
前記リセット禁止制御回路は、前記ワード線グループが切り替わる直前に前記メモリブロックのリフレッシュ動作が一巡する期間中、前記リセット禁止信号を非活性化することを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記アクセス要求の非受信中に、リフレッシュ動作の開始を示すタイミング信号に同期してエントリ信号を生成するエントリ生成回路と、
前記エントリ信号に同期して前記リセット禁止信号を活性化し、前記アクセス要求に同期して前記リセット禁止信号を非活性化するフリップフロップとを備えていることを特徴とする半導体メモリ。
（付記７）
付記２記載の半導体メモリにおいて、
前記リセット禁止制御回路は、半導体メモリのパワーオン時に、前記ワード線選択信号線を非選択するために前記リセット禁止信号を非活性化することを特徴とする半導体メモリ。
（付記８）
付記２記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記リフレッシュ要求に応答するエントリ信号を一部の信号が互いに非同期な複数のタイミング信号を用いて生成するエントリ生成回路と、
所定の閾値電圧を有するトランジスタで構成され、前記エントリ信号に同期して前記リセット禁止信号を活性化し、前記アクセス要求に同期して前記リセット禁止信号を非活性化するフリップフロップとを備え、
前記フリップフロップ内において、前記エントリ信号から前記リセット禁止信号を活性化し、入力に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧（絶対値）は、他のトランジスタの閾値電圧（絶対値）より低く設定されていることを特徴とする半導体メモリ。
（付記９）
付記２記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第１および第２ワードデコーダを備え、
前記リセット禁止制御回路は、前記アクセス要求に応答する前記リセット禁止信号の非活性化を前記バンクアドレスに応じて選択されたメモリバンクのみに伝達することを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記各メモリブロックに形成され、前記リフレッシュアドレスまたは前記外部アドレスによるメモリブロックの選択に応答してアドレスラッチ信号を生成するアドレスラッチ制御回路と、
前記第１ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成され、対応する前記アドレスラッチ信号に同期して前記リフレッシュアドレスまたは前記外部アドレスをラッチし、ラッチしたアドレスを前記第１ワードデコーダに出力するアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
テストモード中に前記アドレスラッチ制御回路に共通の第１テスト信号を出力する第１テスト制御回路を備え、
前記各アドレスラッチ制御回路は、前記第１テスト信号の出力に同期して前記アドレスラッチ信号を生成することを特徴とする半導体メモリ。
（付記１２）
付記１０記載の半導体メモリにおいて、
テストモード中に前記第１ワードデコーダに共通の第２テスト信号を出力する第２テスト制御回路を備え、
前記各第１ワードデコーダは、前記第２テスト信号の出力に同期して前記ワード線選択信号線を選択することを特徴とする半導体メモリ。
（付記１３）
付記１０記載の半導体メモリにおいて、
前記各アドレスラッチ回路は、ラッチしたアドレスの高レベル電圧を昇圧電圧に変換するレベルシフタを備え、
前記第１ワードデコーダは、昇圧電圧を高レベル電源として受け、前記ワード線選択信号線の高レベル電圧を昇圧電圧に設定することを特徴とする半導体メモリ。
（付記１４）
付記１０記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第１および第２ワードデコーダを備え、
前記バンクアドレスに応じて選択されたメモリバンクの前記アドレスラッチ回路のみが、前記アクセス要求に対応する前記外部アドレスをラッチすることを特徴とする半導体メモリ。
（付記１５）
付記１記載の半導体メモリにおいて、
前記メモリブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムされるとともに、前記リフレッシュアドレスまたは前記外部アドレスが前記不良アドレスと一致するときに冗長ヒット信号を出力するプログラム回路と、
前記各メモリブロックに形成され、前記冗長ヒット信号に対応して選択される冗長ワード線とを備え、
前記各メモリブロックにおいて、前記第１ワードデコーダは、選択されているワード線選択信号線を前記冗長ヒット信号の出力に同期して非選択することを特徴とする半導体メモリ。
（付記１６）
付記１記載の半導体メモリにおいて、
前記ワード線選択信号線および前記ワード線は、それぞれメインワード線およびサブワード線であり、
前記第１ワードデコーダは、メインワードデコーダであり、
前記第２ワードデコーダは、前記各メモリブロック内に分散して配置されるサブワードデコーダであることを特徴とする半導体メモリ。
（付記１７）
付記１記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最上位の少なくとも１ビットは、前記ワード線グループを選択するために割り当てられており、
前記リフレッシュアドレスにおいて前記メモリブロックおよび前記ワード線グループを選択するために割り当てられているビットを除くビットは、前記ワード線を選択するために割り当てられていることを特徴とする半導体メモリ。
（付記１８）
付記１記載の半導体メモリにおいて、
前記ワード線選択信号線および前記ワード線は、それぞれサブワード選択信号線およびサブワード線であり、
前記第１ワードデコーダは、サブワード選択デコーダであり、
前記第２ワードデコーダは、前記各メモリブロック内に分散して配置されるサブワードデコーダであることを特徴とする半導体メモリ。
（付記１９）
付記１記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最上位の少なくとも１ビットは、前記ワード線を選択するために割り当てられており、
前記リフレッシュアドレスにおいて前記メモリブロックおよび前記ワード線を選択するために割り当てられているビットを除くビットは、前記ワード線グループを選択するために割り当てられていることを特徴とする半導体メモリ。
（付記２０）
付記１記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第１および第２ワードデコーダを備え、
前記ワード制御回路は、前記バンクアドレスに応じて選択されたメモリバンクのみに対して、リフレッシュのために選択し続けている前記ワード線選択信号線を前記アクセス要求に応答して非選択することを特徴とする半導体メモリ。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したリセット制御回路の詳細を示す回路図である。 図１に示したヒューズ回路の詳細を示すブロック図である。 図１に示したメモリコアの要部を示す回路図である。 図４に示した各ワードデコーダの詳細を示すブロック図である。 図５に示したメインワードデコーダおよび冗長メインワードデコーダの詳細を示す回路図である。 第１の実施形態における読み出し動作または書き込み動作が実行されるときのメインワードデコーダおよび冗長メインワードデコーダの動作を示すタイミング図である。 第１の実施形態における読み出し動作または書き込み動作が実行されるときのメインワードデコーダおよび冗長メインワードデコーダの動作を別の例を示すタイミング図である。 第１の実施形態におけるアービタ／動作制御回路、リセット制御回路およびリセット信号生成回路の動作を示すタイミング図である。 第１の実施形態におけるアービタ／動作制御回路、リセット制御回路およびリセット信号生成回路の動作を示すタイミング図である。 第１の実施形態におけるメモリコアの動作を示すタイミング図である。 本発明の半導体メモリの第２の実施形態の要部を示す回路図である。 本発明の半導体メモリの第３の実施形態の要部を示す回路図である。 本発明の半導体メモリの第４の実施形態を示すブロック図である。 図１４に示したワードデコーダの詳細を示すブロック図である。 図１５に示したアドレスラッチ制御回路およびアドレスラッチ回路の詳細を示す回路図である。 メインワードデコーダおよび冗長メインワードデコーダの詳細を示す回路図である。 第４の実施形態における読み出し動作または書き込み動作が実行されるときのメインワードデコーダおよび冗長メインワードデコーダの動作を示すタイミング図である。 第４の実施形態における読み出し動作または書き込み動作が実行されるときのメインワードデコーダおよび冗長メインワードデコーダの動作の別の例を示すタイミング図である。 第４の実施形態におけるメモリコアの動作を示すタイミング図である。 本発明の半導体メモリの第５の実施形態の要部を示す回路図である。 本発明の半導体メモリの第５の実施形態の要部を示す回路図である。 本発明の半導体メモリの第６の実施形態を示すブロック図である。 図２３に示したバンクの詳細を示すブロック図である。 第６の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。 本発明の半導体メモリの第７の実施形態を示すブロック図である。 図２６に示したバンクの詳細を示すブロック図である。 第７の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。 本発明の半導体メモリの第８の実施形態を示すブロック図である。 図２９に示したメモリコアの要部を示す回路図である。 図３０に示した各ワードデコーダの詳細を示すブロック図である。 図３１に示したサブワード選択デコーダの詳細を示す回路図である。 第８の実施形態における読み出し動作または書き込み動作が実行されるときのサブワード選択デコーダの動作を示すタイミング図である。 第８の実施形態におけるアービタ／動作制御回路、リセット制御回路およびリセット信号生成回路の動作を示すタイミング図である。 本発明の半導体メモリの第９の実施形態を示すブロック図である。 図３５に示したワードデコーダの詳細を示すブロック図である。 図３６に示したアドレスラッチ制御回路およびアドレスラッチ回路の詳細を示す回路図である。 図３６に示したサブワード選択デコーダの詳細を示す回路図である。 第９の実施形態における読み出し動作または書き込み動作が実行されるときのサブワード選択デコーダの動作を示すタイミング図である。 第９の実施形態におけるメモリコアの動作を示すタイミング図である。 本発明を適用した擬似ＳＲＡＭの別の例を示すブロック図である。 本発明を適用した擬似ＳＲＡＭの別の例を示すブロック図である。

Claims (10)

1. 複数のメモリセルおよびメモリセルに接続された複数のワード線をそれぞれ有する複数のメモリブロックと、
   前記メモリブロックにそれぞれ形成され、所定数のワード線を含む複数のワード線グループと、
   メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレッシュ要求発生回路と、
   リフレッシュするメモリセルに接続されたワード線を示すリフレッシュアドレスを、前記リフレッシュ要求に応答して順次生成するリフレッシュアドレス発生回路と、
   前記ワード線グループに対応してそれぞれ形成され、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択するために、ワード線選択信号線を選択する第１ワードデコーダと、
   前記ワード線にそれぞれ対応して形成され、前記ワード線選択信号線の選択に応答して、前記ワード線グループ内のワード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択する第２ワードデコーダと、
   前記リフレッシュアドレスに対応して前記メモリブロック毎に選択されたワード線選択信号線の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に応答してこのアクセス要求に対応する前記外部アドレスが示すメモリブロックのワード線選択信号線のみを非選択し、アクセス要求に対応する前記外部アドレスが示すメモリブロックを除くメモリブロックのワード線選択信号線であって、リフレッシュ動作後に選択され続けているワード線選択信号線の選択状態を維持するワード制御回路とを備え、
   前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最下位の少なくとも１ビットは、前記メモリブロックを選択するために割り当てられていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記ワード制御回路は、
   前記リフレッシュ要求に応答してリセット禁止信号を活性化（リセット禁止状態）し、前記アクセス要求に応答して前記リセット禁止信号を非活性化（リセット許可状態）するリセット禁止制御回路と、
   前記メモリブロック毎に形成され、前記アクセス要求に対応する外部アドレスが示すメモリブロック内で選択されているワード線選択信号線を非選択するためのブロックリセット信号を、前記リセット禁止信号の非活性化に応答して前記第１ワードデコーダに出力するブロックリセット制御回路とを備えていることを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   アクセス要求に応答してアクセス動作が実行されるメモリブロックにおいて、リフレッシュのために前記ワード線選択信号線を選択し続けている第１ワードデコーダが、このワード線選択信号線を非選択した後、前記外部アドレスにより選択される第１ワードデコーダが、前記ブロックリセット信号に応答してワード線選択信号線を選択することを特徴とする半導体メモリ。
4. 請求項２記載の半導体メモリにおいて、
   １回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバーストアクセス機能を備え、
   前記リセット禁止制御回路は、前記バーストアクセス中に前記リセット禁止信号の活性化をマスクする活性化マスク回路を備えていることを特徴とする半導体メモリ。
5. 請求項２記載の半導体メモリにおいて、
   リフレッシュ動作は、前記リフレッシュアドレスに従って、まず前記メモリブロックを順次切り替えて実行され、次に前記ワード線の選択アドレスを順次切り替えて実行され、さらに前記ワード線グループを順次切り替えて実行され、
   前記リセット禁止制御回路は、前記ワード線グループが切り替わる直前に前記メモリブロックのリフレッシュ動作が一巡する期間中、前記リセット禁止信号を非活性化することを特徴とする半導体メモリ。
6. 請求項２記載の半導体メモリにおいて、
   前記リセット禁止制御回路は、
   前記リフレッシュ要求に応答するエントリ信号を一部の信号が互いに非同期な複数のタイミング信号を用いて生成するエントリ生成回路と、
   所定の閾値電圧を有するトランジスタで構成され、前記エントリ信号に同期して前記リセット禁止信号を活性化し、前記アクセス要求に同期して前記リセット禁止信号を非活性化するフリップフロップとを備え、
   前記フリップフロップ内において、前記エントリ信号から前記リセット禁止信号を活性化し、入力に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧（絶対値）は、他のトランジスタの閾値電圧（絶対値）より低く設定されていることを特徴とする半導体メモリ。
7. 請求項２記載の半導体メモリにおいて、
   バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
   前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第１および第２ワードデコーダを備え、
   前記リセット禁止制御回路は、前記アクセス要求に応答する前記リセット禁止信号の非活性化に応じて、リフレッシュ動作後に選択状態を保持しているワード線選択信号線を非選択にするためのリセット信号を前記バンクアドレスに応じて選択されたメモリバンクのみで生成することを特徴とする半導体メモリ。
8. 請求項１記載の半導体メモリにおいて、
   前記各メモリブロックに形成され、前記リフレッシュアドレスまたは前記外部アドレスによるメモリブロックの選択に応答してアドレスラッチ信号を生成するアドレスラッチ制御回路と、
   前記第１ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成され、対応する前記アドレスラッチ信号に同期して前記リフレッシュアドレスまたは前記外部アドレスをラッチし、ラッチしたアドレスを前記第１ワードデコーダに出力するアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。
9. 請求項８記載の半導体メモリにおいて、
   バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え、
   前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、複数の前記第１および第２ワードデコーダを備え、
   前記バンクアドレスに応じて選択されたメモリバンクの前記アドレスラッチ回路のみが、前記アクセス要求に対応する前記外部アドレスをラッチすることを特徴とする半導体メモリ。
10. 請求項１記載の半導体メモリにおいて、
    前記メモリブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムされるとともに、前記リフレッシュアドレスまたは前記外部アドレスが前記不良アドレスと一致するときに冗長ヒット信号を出力するプログラム回路と、
    前記各メモリブロックに形成され、前記冗長ヒット信号に対応して選択される冗長ワード線とを備え、
    前記各メモリブロックにおいて、前記第１ワードデコーダは、選択されているワード線選択信号線を前記冗長ヒット信号の出力に同期して非選択することを特徴とする半導体メモリ。

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