JP2001297582A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ特性の悪い半導体記憶装置を、
見かけ上リフレッシュ特性の優れた半導体記憶装置とし
て取扱えるようにする。 【解決手段】 外部アドレスによる行選択が指定されな
いメモリセルアレイブロック（♯Ａ０−♯Ｄ０，♯Ａ１
−♯Ｄ１）またはバンクに対し、行選択動作を行なう。
メモリブロックに対してアクセスモニタ（３ａ−３ｄ）
を設けて、対応のメモリセルアレイがスタンバイ状態に
所定時間おかれたときには、所定の周期で行選択動作を
行なわせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、記憶データのリフレッシュが必要なダイナ
ミック型半導体記憶装置に関する。より特定的には、こ
の発明は、ダイナミック型半導体記憶装置の見かけ上の
リフレッシュ特性を改善するための構成に関する。

【０００２】

【従来の技術】図３２は、従来のダイナミック型半導体
記憶装置（以下、ＤＲＡＭと称す）のメモリセルの構造
を示す図である。図３２において、ワード線ＷＬ０とビ
ット線ＢＬの交差部に対応してメモリセルＭＣ０が配置
され、ワード線ＷＬ１とビット線ＺＢＬの交差部に対応
してメモリセルＭＣ１が配置される。通常、メモリセル
ＭＣは行列状に配列され、メモリセル各行に対応してワ
ード線ＷＬが配設される。また、メモリセルの列それぞ
れに対応してビット線対ＢＬおよびＺＢＬが配置され
る。ここで、「列」は、コラムアドレスより指定される
メモリセルの列を示す。

【０００３】メモリセルＭＣ０およびＭＣ１の各々は、
情報を記憶するためのキャパシタＭＱと、対応のワード
線ＷＬ（ＷＬ０またはＷＬ１）上の信号電位に応答して
メモリキャパシタＭＱを対応のビット線ＢＬまたはＺＢ
Ｌに接続するためのアクセストランジスタＭＴを含む。
メモリキャパシタＭＱの一方電極ノード（セルプレート
ノード）には一定のセルプレート電圧ＶＣＰが与えら
れ、記憶情報に応じた電荷が、メモリキャパシタＭＱの
他方電極ノード（ストレージノード）に蓄積される。

【０００４】動作時においては、アドレス指定された行
に対応するワード線が選択され、このワード線に接続さ
れるメモリセルＭＣのデータが対応のビット線に読出さ
れる。ワード線ＷＬ０が選択された場合、メモリセルＭ
Ｃ０のアクセストランジスタＭＴがオン状態となり、メ
モリキャパシタＭＱの記憶電荷がビット線ＢＬに伝達さ
れる。ワード線ＷＬ０とビット線ＺＢＬの交差部にはメ
モリセルは存在しない。ビット線ＢＬおよびＺＢＬは、
スタンバイ状態時において図示しないビット線プリチャ
ージ／イコライズ回路により所定の電圧ＶＢＬにプリチ
ャージされかつイコライズされている。したがってビッ
ト線ＺＢＬは、このプリチャージ電圧ＶＢＬの電圧レベ
ルを維持する。ビット線ＢＬには、メモリキャパシタＭ
Ｑの記憶電荷が伝達されており、ビット線ＢＬの電位
が、プリチャージ電圧レベルからメモリセルキャパシタ
ＭＱの記憶電荷量に応じて変化する。ビット線ＢＬおよ
びＺＢＬの間に生じた電圧差を、図示しないセンスアン
プにより増幅しかつラッチする。

【０００５】このＤＲＡＭのメモリセルは、１個のトラ
ンジスタと１個のキャパシタとで構成されており、メモ
リセルの占有面積は小さく、高集積化に適した構成を有
している。したがって、大記憶容量が要求される主メモ
リなどに、ＤＲＡＭは広く用いられている。

【０００６】

【発明が解決しようとする課題】図３３は、メモリセル
ＭＣのストレージノードの電圧の時間変化を概略的に示
す図である。メモリセルにＨレベルデータが格納される
場合、ストレージノードの電圧レベルは、アレイ電源電
圧（センス電源電圧）ＶＣＣＳレベルである。Ｌレベル
データが格納される場合には、ストレージノードの電圧
は、接地電圧ＶＳＳ（＝０Ｖ）レベルである。通常、ア
レイ電源電圧ＶＣＣＳは、ビット線プリチャージ電圧Ｖ
ＢＬの２倍の高さを有する。メモリセルＭＣは、半導体
基板領域上に形成されており、このストレージノードに
おけるＰＮ接合リーク電流およびストレージノードから
層間絶縁膜を介したリーク電流などにより、その蓄積電
荷量が低下する。Ｌレベルデータを格納するストレージ
ノードの電圧レベルも、また、基板領域をバイアスする
基板バイアス電圧Ｖｂｂレベルに向かって低下する。

【０００７】Ｈレベルデータを記憶するメモリセルにお
いては、時間が経過するにつれて、ビット線に読出され
る電荷量が小さくなり、ビット線間の電圧差が小さくな
る。Ｌレベルデータを記憶するメモリセルにおいても、
Ｈレベルデータを記憶するメモリセルまたは中間電圧Ｖ
ＢＬにプリチャージされたビット線からの異物等による
高抵抗リークなどにより、時間が経過するにつれてスト
レージノードの電圧が接地電圧ＶＳＳレベルより浮き上
がり、センス時のビット線間の電圧差が小さくなる場合
がある（一点鎖線で示す）。

【０００８】センスアンプは、ビット線ＢＬおよびＺＢ
Ｌの電圧を差動増幅しており、ビット線間の電圧差が小
さくなると、正確なセンス動作を行なうことができなく
なる。したがって、キャパシタを用いるメモリセルにお
いては、周期的に、リフレッシュ動作を行なって、この
ストレージノードの電圧レベルを、アレイ電源電圧ＶＣ
ＣＳレベルに復帰させる必要がある。通常、ＤＲＡＭに
おいては、４Ｋリフレッシュサイクルの場合、リフレッ
シュサイクルが６４ｍｓ（ミリ秒）の場合、１６μｓ
（マイクロ秒）ごとに、リフレッシュが実行される。

【０００９】メモリキャパシタＭＱから対応のビット線
に、データが伝達されたときのビット線の電圧変化（読
出電圧）ΔＶは、次式で近似することができる。

【００１０】 ΔＶ＝±ＶＣＣＳ・Ｃｓ／２・（Ｃｂ＋Ｃｓ）、 ここでＣｂおよびＣｓはビット線の寄生容量およびメモ
リキャパシタの容量値を示す。

【００１１】センスアンプが正常にセンス動作を行なう
ためには、読出電圧ΔＶはできるだけ大きいのが好まし
い。しかしながら、ＤＲＡＭにおいては、記憶容量を増
大し、かつチップ面積を縮小するという相反する要求が
あり、メモリセルのサイズが小さくなってきている。こ
のメモリセルの縮小化に伴って、メモリキャパシタＭＱ
の容量値Ｃｓも小さくなってきており、読出電圧ΔＶを
十分確保するのが困難となってきている。

【００１２】このメモリキャパシタＭＱの容量値Ｃｓが
小さくなった場合、リーク電流の影響が大きく現われ、
データを長時間にわたって保持するのは困難となる。メ
モリセルのデータ保持特性（すなわちリフレッシュ特
性）が劣化した場合、読出電圧ΔＶが小さくなり、十全
なセンス動作を保証できず、正確なデータの読出を行な
うことができなくなる可能性がある。

【００１３】データ保持特性（リフレッシュ特性）が劣
化しても、正確にデータを保持するためには、リフレッ
シュを行なう間隔を短くし、リフレッシュ動作回数を多
くする必要がある。しかしながらこのリフレッシュを行
なった場合、外部からは、その間、ＤＲＡＭにアクセス
することができなくなり、システム全体の性能が低下す
る。

【００１４】それゆえ、この発明の目的は、システム動
作時におけるリフレッシュ回数を低減することのできる
半導体記憶装置を提供することである。

【００１５】この発明の他の目的は、システム動作時の
リフレッシュ特性を等価的に改善することのできる半導
体記憶装置を提供することである。

【００１６】この発明のさらに他の目的は、オートリフ
レッシュ動作によるシステム性能の低下をもたらすこと
のない半導体記憶装置を提供することである。

【００１７】この発明のさらに他の目的は、リフレッシ
ュ特性が劣化しても外見上優れたリフレッシュ特性を保
持しているように取扱うことのできる半導体記憶装置を
提供することである。

【００１８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々が行列状に配列される複数のメモリセル
を有する複数のメモリブロックと、これら複数のメモリ
ブロックに対応して設けられ、活性化時対応のメモリブ
ロックのメモリセル行を選択しかつ該選択行のメモリセ
ルのデータの検知、増幅およびラッチを行なうための複
数の行系回路と、複数のメモリブロックに対応して設け
られ、対応のメモリブロックが所定時間以上非選択状態
にあるとき対応の行系回路を活性化するための複数のア
クセスモニタ回路を備える。

【００１９】好ましくは、このアクセスモニタ回路は、
対応のメモリブロックを特定するブロック選択信号を受
け、該ブロック選択信号が所定時間以上非活性状態のと
きリフレッシュ活性化信号を発生するためのタイマと、
タイマからのリフレッシュ活性化信号が与えられると、
対応のメモリブロックのメモリセル行を指定するリフレ
ッシュアドレスおよび行選択動作活性化信号を対応の行
系回路へ与えるリフレッシュ制御回路とを含む。対応の
行系回路は、この行選択動作活性化信号に応答して活性
化されてリフレッシュアドレスに従って行選択およびメ
モリセルデータの検知、増幅およびラッチを行なう。

【００２０】好ましくは、タイマは、この所定時間を設
定するためのプログラム素子を含む。

【００２１】また、アクセスモニタ回路は、好ましく
は、外部からの列選択指示に応答して対応の行系回路の
活性化動作を停止するための回路を含む。

【００２２】タイマは、好ましくは、ブロック選択信号
の活性化に応答してリフレッシュ制御回路を非活性化す
るための回路を含む。

【００２３】リフレッシュ制御回路は、好ましくは、外
部からの列選択指示の印加時、行選択動作活性化信号の
発行を停止する回路を含む。

【００２４】また、好ましくは、複数のアクセスモニタ
回路を非作動状態および作動状態の一方の状態に設定す
るためのプログラム回路がさらに好ましくは設けられ
る。

【００２５】また、好ましくは、タイマに対するブロッ
ク選択信号を固定的に活性状態に設定してタイマを非作
動状態とするためのプログラム回路が設けられる。

【００２６】この発明の別の観点に従う半導体記憶装置
は、各々が行列状に配列される複数のメモリセルを有す
る複数のメモリブロックと、これら複数のメモリブロッ
クに対応して設けられ、活性化時与えられたアドレス信
号に従って対応のメモリブロックのメモリセル行を選択
しかつ該選択行のメモリセルデータの検知、増幅および
ラッチを行なう複数の行系回路と、外部から与えられる
メモリブロック特定用のブロックアドレスに従って複数
の行系回路のうちの所定数の行系回路を活性化するブロ
ック活性化回路を備える。

【００２７】ブロックアドレスは複数ビットのアドレス
であり、所定のビットを無効状態として、所定数の行系
回路が活性化される。

【００２８】好ましくは、さらに、ブロックアドレスの
無効状態に設定するビット数を設定するためのプログラ
ム回路が設けられる。

【００２９】また、好ましくは、複数のメモリブロック
は、外部から互いに独立に行選択動作を活性／非活性化
することのできる複数のバンクを構成する。

【００３０】また、これに代えて、複数のメモリブロッ
クは１つのバンクを構成する。また、好ましくは、ブロ
ック活性化回路は、ブロックアドレスに従ってこのブロ
ックアドレスが指定する選択メモリブロックと異なりか
つ選択メモリブロックと同時に行系回路が活性化される
メモリブロックの行系回路を、選択メモリブロックの行
系回路と独立に非活性化するための回路を備える。

【００３１】メモリブロックまたはバンクに対する非ア
クセス時に、内部で、この非選択メモリブロックまたは
バンクを選択状態へ駆動して、リフレッシュを実行す
る。したがって、外部から、オートリフレッシュコマン
ドまたは指示信号を与えない場合においても、内部でメ
モリセルデータのリフレッシュが非選択メモリブロック
またはバンクに対して実行されており、等価的にメモリ
セルのリフレッシュ特性が改善される。したがって、外
部からオートリフレッシュコマンドを印加する間隔をメ
モリセルのリフレッシュ特性に応じて短くする必要がな
く、オートリフレッシュ回数を低減することができ、応
じてシステム性能の低下を抑制することができる。

【００３２】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、各々が行列状に配列される複数のメモリセルを有す
るメモリセルアレイブロック♯Ａ０−♯Ｄ０および♯Ａ
１−♯Ｄ１と、これらのメモリセルアレイブロック♯Ａ
０−♯Ｄ０および♯Ａ１−♯Ｄ１にそれぞれ設けられ、
活性化時対応のメモリセルアレイブロックの選択行のメ
モリセルデータの検知、増幅およびラッチを行なうため
のセンスアンプ群ＳＧ０−ＳＧ７を含む。

【００３３】メモリセルアレイブロック♯Ａ０−♯Ｄ０
が列方向に整列して配置され、また、メモリセルアレイ
ブロック♯Ａ１−♯Ｄ１が列方向に整列して配置され
る。センスアンプ群ＳＧ０−ＳＧ７の各々は、対応のメ
モリセルアレイブロック♯Ａ０−♯Ｄ０および♯Ａ１−
♯Ｄ１のメモリセル列それぞれに対応して設けられるセ
ンスアンプ回路を含む。これらのセンスアンプ群ＳＧ０
−ＳＧ７は、ノン−シェアードセンスアンプ構成であ
り、対応のメモリセルアレイブロックが選択されたとき
（選択行を含むとき）活性化される。

【００３４】この半導体記憶装置は、さらに、行方向に
整列するアレイブロックの組それぞれに対応して設けら
れ、活性化時与えられたアドレス信号をデコードしてア
ドレス指定された行に対応するワード線を選択状態へ駆
動するためのロウデコード回路１ａ−１ｄと、ロウデコ
ード回路１ａ−１ｄそれぞれに対応して設けられ、Ｘア
ドレスバッファ５からの上位アドレスビットＸｊおよび
Ｘｊ−１を受けてデコードするとともに該デコード結果
に従って対応のロウデコード回路１ａ−１ｄを活性化す
るブロックデコード回路２ａ−２ｄとを含む。ブロック
デコード回路２ａ−２ｄは、２ビット上位アドレスＸｊ
およびＸｊ−１をブロックアドレスとして受けてデコー
ドする。ブロックデコード回路２ａの出力信号が活性化
されると、対応のロウデコード回路が活性化され、また
は対応のセンスアンプ群も活性化されて行選択動作が実
行される。

【００３５】Ｘアドレスバッファ５は、外部からのアド
レスｅｘｔ．Ａ０−Ａｉを受けて内部ロウアドレスビッ
トＸ０−Ｘｊを生成する。メモリセルアレイブロック♯
Ａ０−♯Ｄ０に対し、Ｙアドレスバッファ６からの内部
コラムアドレスビットＹ０−Ｙｋをデコードするコラム
デコード回路４ａが設けられ、メモリセルアレイブロッ
ク♯Ａ１−♯Ｄ１に対し、同様、Ｙアドレスバッファ６
からの内部コラムアドレスビットＹ０−Ｙｋをデコード
するコラムデコード回路４ｂが設けられる。これらのコ
ラムデコード回路４ａおよび４ｂは、それぞれ対応のメ
モリセルアレイブロック列において、アドレス指定され
た列を選択する。Ｙアドレスバッファ６は、外部アドレ
スビットｅｘｔ．Ａ０−Ａｉから内部コラムアドレスビ
ットＹ０−Ｙｋを生成する。

【００３６】この半導体記憶装置は、さらに、外部から
の書込データを受けて内部書込データを生成する入力バ
ッファ７と、選択メモリセルから読出されたデータを外
部へ出力する出力バッファ８と、外部からの制御信号ｅ
ｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥお
よびｅｘｔ．／ＯＥを受けて、各種内部制御信号を生成
する制御信号発生回路９を含む。図１においては、この
制御信号発生回路９が発生する内部制御信号として、行
選択動作を活性化するアレイ活性化信号Φｘａと、列選
択動作を活性化するためのコラム活性化信号Φｙａと、
データ書込動作を活性化する書込活性化信号Φｗと、デ
ータ読出動作を指示する読出活性化信号Φｒを示す。

【００３７】この制御信号発生回路９には、また外部か
らオートリフレッシュコマンドまたはセルフリフレッシ
ュコマンド（または指示信号）が印加されたときに内部
のリフレッシュ動作を制御するためのリフレッシュ制御
回路９ａを含む。リフレッシュ制御回路９ａがリフレッ
シュ動作を行なうとき、アレイ活性化信号Φｘａが、所
定期間活性化されて、この内部のリフレッシュアドレス
カウンタからのリフレッシュアドレスに従ってリフレッ
シュ動作が実行される。

【００３８】アレイ活性化信号Φｘａはロウデコード回
路１ａ−１ｄへ与えられて、行選択動作を活性化し、ま
たコラム活性化信号Φｙａはコラムデコード回路４ａお
よび４ｂへ与えられ、列選択動作を活性化する。書込活
性化信号Φｗが入力バッファ７へ与えられ、読出活性化
信号ΦＲが出力バッファ８へ与えられ、これらのバッフ
ァをそれぞれ活性化する。

【００３９】この半導体記憶装置は、さらに、ロウデコ
ード回路１ａ−１ｄそれぞれに対応して設けられ、対応
のロウデコード回路１ａ−１ｄが所定期間以上非活性状
態のときには、対応のメモリブロックにおける行選択動
作およびセンスアンプ群活性化を行なうためのアクセス
モニタ３ａ−３ｄを含む。これらのアクセスモニタ３ａ
−３ｄは、対応のブロックデコード回路２ａ−２ｄの出
力信号が非活性状態を所定期間維持するときには、アレ
イ活性化信号を対応のロウデコード回路１ａ−１ｄへ与
え、ロウデコード動作を活性化するとともに、センス動
作を活性化する。

【００４０】したがって、外部からオートリフレッシュ
指示をたとえばＣＢＲ条件またはコマンドの形で与えな
い場合においても、通常アクセス動作と並行して、ある
メモリセルアレイブロックが所定期間以上非選択状態に
保持されていれば、内部でアクセスモニタ３ａ−３ｄに
より、自動的にリフレッシュ動作が実行される。これに
より、リフレッシュ特性が悪い場合においても、実効的
にオートリフレッシュ（またはセルフリフレッシュ）が
実行されており、メモリセルデータのリフレッシュが行
なわれ、外部から与えられるオートリフレッシュコマン
ド（またはＣＢＲ（ＣＡＳビフォーＲＡＳ）リフレッシ
ュ指示）の印加間隔を短くする必要はなく、外部のたと
えばプロセッサのウェイト時間が増加するのを防止で
き、システム性能が低下するのを抑制することができ
る。

【００４１】図２は、図１に示すアクセスモニタ３ａ−
３ｄの構成を概略的に示す図である。図２においては、
これらのアクセスモニタ３ａ−３ｄは同一構成を有する
ため、１つのアクセスモニタ３を代表的に示す。図２に
おいて、アクセスモニタ３は、ブロックデコード回路２
からのブロック選択信号Ｂｋを受けるインバータ１３ａ
と、インバータ１３ａの出力信号がＨレベルの活性状態
となると起動されて所定の時間を計測するタイマ１３ｂ
と、タイマ１３ｂからのリフレッシュ活性化指示信号Ｒ
ｓが活性化されると所定の周期でリフレッシュアレイ活
性化信号Φｘａｄを発生するリフレッシュ回路１３ｃ
と、リフレッシュ回路１３ｃからのリフレッシュアレイ
活性化信号Φｘａｄの非活性化に応答してそのカウント
値を更新し、リフレッシュアドレスビットＦＸ０−ＦＸ
（ｊ−２）を生成するリフレッシュカウンタ１３ｄを含
む。

【００４２】ブロックデコード回路２は、アドレスビッ
トＸｊおよびＸｊ−１が所定の状態になったときにブロ
ック選択信号Ｂｋを活性状態（Ｈレベル）に設定する。
次に、この図２に示すアクセスモニタ３の動作を図３に
示す信号波形図を参照して説明する。

【００４３】対応のメモリセルアレイブロックに対する
アクセスが完了し、アレイ活性化信号Φｘａが非活性状
態となり、またブロック選択信号Ｂｋが非選択状態へ駆
動される。このブロック選択信号Ｂｋの非活性化に応答
して、インバータ１３ａの出力信号がＨレベルとなり、
タイマ１３ｂが起動される。タイマ１３ｂは、所定の時
間が経過すると、リフレッシュ活性化指示信号Ｒｓを活
性状態へ駆動する。リフレッシュ回路１３ｃは、このリ
フレッシュ活性化指示信号Ｒｓが活性化されると、リフ
レッシュアレイ活性化信号Φｘａｄを所定の周期で活性
化する。リフレッシュアレイ活性化信号Φｘａｄは、そ
の活性化期間は、予め定められており、リフレッシュア
レイ活性化信号Φｘａｄに従って対応のメモリセルアレ
イブロックの行選択動作およびセンス動作が実行され
る。リフレッシュアレイ活性化信号Φｘａｄが非活性状
態となると、リフレッシュカウンタ１３ｄの出力するリ
フレッシュアドレスビットＦＸ０−ＦＸ（ｊ−２）が１
更新されて次のリフレッシュアドレスを指定する。以
降、このリフレッシュ活性化指示信号Ｒｓが活性状態の
間、リフレッシュ回路１３ｃからのリフレッシュアレイ
活性化信号Φｘａｄに従って、対応のメモリセルアレイ
ブロックのメモリセルのリフレッシュが実行される。

【００４４】対応のメモリセルアレイブロックにロウア
クセスがされるとき、制御信号発生回路９からのアレイ
活性化信号Φｘａが活性化され、またブロックデコード
回路２がデコード動作を行なってブロック選択信号Ｂｋ
を活性状態へ駆動する。このブロック選択信号Ｂｋが活
性状態へ駆動されると、インバータ１３ａの出力信号が
非活性化され、タイマ１３ｂがリセットされ、リフレッ
シュ活性化指示信号Ｒｓが非活性状態へ駆動され、リフ
レッシュ回路１３ｃが動作を停止し、リフレッシュアレ
イ活性化信号Φｘａｄは、非活性状態を維持する。

【００４５】したがって、たとえば、図１におけるメモ
リセルアレイブロック♯Ａ０および♯Ａ１に連続的にア
クセスが行なわれ、メモリセルアレイブロック♯Ｂ０お
よび♯Ｂ１が長期にわたって非活性状態（非選択状態）
におかれる場合においても、このメモリセルアレイブロ
ック♯Ａ０および♯Ａ１に対するアクセスと並行して、
メモリセルアレイブロック♯Ｂ０および♯Ｂ１のリフレ
ッシュが実行される。

【００４６】図４は、ローカル行系制御回路の構成を概
略的に示す図である。この図４に示すローカル行系制御
回路は、図１に示すメモリセルアレイブロック対それぞ
れに対応して設けられる。メモリセルアレイブロック対
は、図１において行方向に整列して配置されるメモリセ
ルアレイブロックであり、たとえばメモリセルアレイブ
ロック♯Ａ０および♯Ａ１である。

【００４７】図４において、ローカル行系制御回路は、
ブロック選択信号Ｂｋとアレイ活性化信号Φｘａとを受
けるＡＮＤ回路１４ａと、ＡＮＤ回路１４ａの出力信号
と対応のアクセスモニタ３からのリフレッシュアレイ活
性化信号Φｘａｄを受けるＯＲ回路１４ｂと、ＯＲ回路
１４ｂの出力信号ＲＡＣＴの活性化に応答してビット線
イコライズ指示信号ＢＬＥＱを非活性化するイコライズ
制御回路１４ｃと、イコライズ制御回路１４ｃの出力信
号に従って対応のロウデコード回路を活性化するロウデ
コーダイネーブル信号ＲＤＥを発生するロウデコーダ活
性化回路１４ｄと、ロウデコーダ活性化回路１４ｄの出
力信号に従ってアドレス指定された行に対応して設けら
れるワード線を選択状態へ駆動するタイミングを与える
ワード線駆動信号ＲＸを発生するワード線駆動制御回路
１４ｅと、ワード線駆動制御回路１４ｅの出力信号に従
って、選択ワード線が活性化された後所定のタイミング
でセンスアンプ活性化信号ＳＯを活性化するセンスアン
プ制御回路１４ｆを含む。

【００４８】これらのイコライズ制御回路１４ｃ、ロウ
デコーダ活性化回路１４ｄ、ワード線駆動制御回路１４
ｅおよびセンスアンプ制御回路１４ｆは、実質的に遅延
回路で構成されており、与えられた信号を所定時間遅延
して、対応の制御信号を生成している。イコライズ制御
回路１４ｃは、ＯＲ回路１４ｂの出力信号ＲＡＣＴの非
活性化に応答してビット線イコライズ指示信号ＢＬＥＱ
を活性状態へ駆動して、対応のメモリセルアレイブロッ
クのビット線対の電位をイコライズする（このイコライ
ズ動作は、センスアンプ活性化信号ＳＯの非活性化の後
に行なわれる）。またロウデコーダ活性化回路１４ｄ、
ワード線駆動制御回路１４ｅおよびセンスアンプ制御回
路１４ｆは、ＯＲ回路１４ｂの出力信号の非活性化に応
答して対応の制御信号を非活性状態へそれぞれ所定のシ
ーケンスで駆動する。

【００４９】図５は、図４に示すローカル行系制御回路
の動作を示す信号波形図である。以下、図５を参照し
て、図４に示すローカル行系制御回路の動作について説
明する。

【００５０】アレイ活性化信号Φｘａまたはリフレッシ
ュアレイ活性化信号Φｘａｄが活性化されると、ＯＲ回
路１４ｂからの行活性化信号ＲＡＣＴが活性化される。
この行活性化信号ＲＡＣＴが活性化されると、まず、ビ
ット線イコライズ指示信号ＢＬＥＱが非活性状態とな
り、ビット線のプリチャージ電圧ＶＢＬへのプリチャー
ジ／イコライズ動作が完了する。次いで、ロウデコーダ
イネーブル信号ＲＤＥが活性化され、ロウデコード回路
がデコード動作を行ない、アドレス指定された行に対応
するワード線を選択する。次いでこのロウデコード回路
の出力が確定すると、ワード線駆動制御回路１４ｅから
のワード線駆動制御信号ＲＸが活性化され、アドレス指
定された行に対応するワード線が選択状態へ駆動され
る。ワード線駆動制御信号ＲＸに従ってワード線ＷＬの
電位がＨレベルとなると、このワード線ＷＬに接続され
るメモリセルのデータが対応のビット線ＢＬまたはＺＢ
Ｌ上に読出される。図５においてはＨレベルデータが読
出された場合の信号波形を一例として示す。ビット線Ｂ
ＬおよびＺＢＬの電位差が十分に拡大すると、センスア
ンプ活性化信号ＳＯが活性化され、センスアンプがセン
ス動作を行ない、ビット線ＢＬおよびＺＢＬの電圧を差
動増幅しかつラッチする。

【００５１】次いで、アレイ活性化信号Φｘａまたはリ
フレッシュアレイ活性化信号Φｘａｄが非活性化される
と、行活性化信号ＲＡＣＴが非活性状態とされ、ロウデ
コーダイネーブル信号ＲＤＥおよびワード線駆動制御信
号ＲＸが非活性状態へ駆動され、選択ワード線ＷＬが非
選択状態へ駆動される。次いで、センスアンプ活性化信
号ＳＯが非活性化され、センスアンプのラッチ動作が完
了し次いでビット線イコライズ指示信号ＢＬＥＱが活性
化されて、ビット線ＢＬおよびＺＢＬが中間電圧レベル
に駆動される。これにより１つのメモリサイクルが完了
する。

【００５２】リフレッシュ動作期間は、センスアンプ活
性化信号ＳＯが活性化され、ビット線ＢＬおよびＺＢＬ
の電圧が電源電圧（アレイ電源電圧）および接地電圧レ
ベルに駆動されてメモリセルのデータのリフレッシュが
行なわれる期間であればよい。この図４に示すローカル
行系制御回路を利用することにより、非選択状態におか
れたメモリセルアレイブロック単位で、内部でリフレッ
シュを個々に実行することができる。

【００５３】なお、図１に示す制御信号発生回路９が、
メインセンスアンプ活性化信号、メインロウデコーダイ
ネーブル信号およびメインワード線駆動制御信号を発生
する構成の場合には、以下の構成が用いられる。すなわ
ち、リフレッシュアレイ活性化信号Φｘａｄに従って、
回路１４ｃ−１４ｆによりローカルの制御信号を生成し
このローカルの制御信号と、ブロック選択信号およびメ
イン制御信号の論理積をとるＡＮＤ回路の出力信号との
論理和をとって、対応のロウデコード回路およびセンス
アンプ回路などの行系回路へ与える。

【００５４】図６は、ロウデコード回路１ａ−１ｄへア
ドレスを与える部分の構成を概略的に示す図である。ア
ドレス切換のために、図６において、ロウデコード回路
の前段に、Ｘアドレスバッファ５からの内部ロウアドレ
スビットＸ０−Ｘ（ｊ−２）と対応のアクセスモニタ３
からのリフレッシュアドレスビットＦＸ０−ＦＸ（ｊ−
２）の一方を、リフレッシュ活性化指示信号Ｒｓに従っ
て選択するマルチプレクサ（ＭＵＸ）１５が設けられ
る。リフレッシュ活性化指示信号Ｒｓが非活性状態のと
きにはマルチプレクサ１５は、アドレスビットＸ０−Ｘ
（ｊ−２）を選択し、一方、リフレッシュ活性化指示信
号Ｒｓが活性状態のときには、アクセスモニタ３からの
リフレッシュアドレスビットＦＸ０−ＦＸ（ｊ−２）を
選択する。

【００５５】なおロウデコード回路１ａ−１ｄは、与え
られたロウアドレスビットをプリデコードするプリデコ
ーダを含んでいてもよい。

【００５６】図７は、図２に示すリフレッシュ回路１３
ｃの構成の一例を示す図である。図７において、リフレ
ッシュ回路１３ｃは、奇数段（３段）の縦続接続される
インバータ１３ｃｂ−１３ｃｄと、リフレッシュ活性化
指示信号Ｒｓとインバータ１３ｃｃの出力信号とを受け
てその出力信号をインバータ１３ｃｂへ与えるＮＡＮＤ
回路１３ｃａを含む。最終段のインバータ１３ｃｄか
ら、リフレッシュアレイ活性化信号Φｘａｄが出力され
る。

【００５７】この図７に示すリフレッシュ回路におい
て、リフレッシュ活性化指示信号ＲｓがＬレベルのとき
には、ＮＡＮＤ回路１３ｃａの出力信号がＨレベルとな
り、応じてインバータ１３ｃｄからのリフレッシュアレ
イ活性化信号ΦｘａｄがＬレベルに固定される。一方、
リフレッシュ活性化指示信号ＲｓがＨレベルとなると、
ＮＡＮＤ回路１３ｃａがインバータとして動作し、この
ＮＡＮＤ回路１３ｃａ、およびインバータ１３ｃｂおよ
び１３ｃｃによりリングオシレータが形成され、所定の
周期で発振する。したがって、リフレッシュアレイ活性
化信号Φｘａｄが、所定の周期で一定期間活性状態へ駆
動される。

【００５８】このリフレッシュアレイ活性化信号Φｘａ
ｄが活性状態（Ｈレベル）にある期間は、対応のメモリ
セルアレイブロックにおいて、センスアンプが動作し、
メモリセルのデータがリストアされるまでに必要な期間
である。

【００５９】タイマは、インバータ１３ａの出力信号を
受ける遅延回路の出力信号によりセットされかつブロッ
ク選択信号の反転信号でリセットされるセット／リセッ
トフリップフロップで構成されればよい。

【００６０】以上のように、この発明の実施の形態１に
従えば、非選択状態が一定期間以上継続するメモリセル
アレイブロックに対し、内部でアクセスモニタによりリ
フレッシュを実行するように構成しており、外部からオ
ートリフレッシュコマンドを、長い周期で印加する場合
においても、メモリセルの記憶データは確実に保持さ
れ、リフレッシュ特性が劣化した半導体記憶装置であっ
ても、そのリフレッシュ特性が等価的に改良された半導
体記憶装置として取扱うことができる。

【００６１】なお、シェアードセンスアンプ構成の場
合、各センスアンプ群へのセンスアンプ活性化信号の活
性／非活性をモニタし、このセンスアンプ群を共有する
アレイブロックを交互にリフレッシュしてもよい。

【００６２】［実施の形態２］図８は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を概略的に
示す図である。図８においては、１つのロウデコード回
路に対応して設けられるアクセスモニタ３を代表的に示
す。この図８に示すアクセスモニタ３は、書込活性化信
号ΦＷおよび読出活性化信号ΦＲが活性化されたときに
は、リフレッシュアレイ活性化信号Φｘａｄの発生を停
止する。すなわち、アクセスモニタ３は、ブロックデコ
ード回路２からのブロック選択信号Ｂｋを受けるインバ
ータ１３ａと、インバータ１３ａの出力信号がＬレベル
の期間を計測するタイマ１３ｂと、タイマ１３ｂからの
リフレッシュ活性化指示信号Ｒｓの活性化時起動されて
所定の周期でリフレッシュアレイ活性化信号Φｘａｄを
発生するリフレッシュ回路１３ｆと、リフレッシュ回路
１３ｆからのリフレッシュアレイ活性化信号Φｘａｄに
応答して、リフレッシュ行を特定するリフレッシュアド
レスビットＦＸ０−ＦＸ（ｊ−２）を発生するリフレッ
シュカウンタ１３ｂと、読出活性化信号ΦＲと書込活性
化信号ΦＷとを受けるＮＯＲ回路１３ｅとを含む。

【００６３】ＮＯＲ回路１３ｅの出力信号は、リフレッ
シュ回路１３ｆへ与えられる。このＮＯＲ回路１３ｅの
出力信号がＬレベルのとき、すなわちデータの書込動作
またはデータの読出動作が行なわれるコラムアクセス時
においては、リフレッシュ回路１３ｆの動作を停止させ
る。図９は、図８に示すアクセスモニタの動作を示す信
号波形図である。以下、この図９に示す信号波形図を参
照して、図８に示すアクセスモニタの動作について説明
する。

【００６４】ブロックデコード回路２からのブロック選
択信号Ｂｋが非活性状態となり、この非活性状態の期間
が時間Ｔを経過すると、タイマ１３ｂからのリフレッシ
ュ活性化指示信号Ｒｓが活性化され、リフレッシュ回路
１３ｆが所定の周期でリフレッシュアレイ活性化信号Φ
ｘａｄを発生する。このとき、別のメモリセルアレイブ
ロックが選択されており、外部アドレスにより指定され
るメモリセルアレイブロックに対するコラムアクセスが
行なわれると、たとえばデータ書込時においては、書込
活性化信号ΦＷがデータ書込の間活性化される。この書
込活性化信号ΦＷの活性化に応答して、ＮＯＲ回路１３
ｅの出力信号がＬレベルとなり、リフレッシュ回路１３
ｆが、発振動作を停止し、この書込活性化信号ΦＷの活
性化期間中、リフレッシュアレイ活性化信号Φｘａｄの
発行を停止する。したがって、コラムデコーダが共有さ
れており、内部データバスに、ブロック選択信号Ｂｋが
指定するメモリセルアレイブロックと、外部からのアド
レス指定されたメモリセルアレイブロックが共通に結合
される場合（リフレッシュ行ブロックのブロック選択信
号が活性化される場合）においても、データの衝突は生
じない。これにより正確なデータのアクセスが行なわれ
る。

【００６５】このデータ書込活性化信号ΦＷが非活性状
態となると、リフレッシュ回路１３ｆは、発振動作を行
なう所定の周期でリフレッシュアレイ活性化信号Φｘａ
ｄを発生する。ブロック選択信号Ｂｋが活性化される
と、タイマ１３ｂがリセットされ、リフレッシュ活性化
指示信号Ｒｓが非活性状態となり、リフレッシュアレイ
活性化信号Φｘａｄの発生は停止され、外部からのアド
レスに従って、このブロック選択信号Ｂｋが指定するメ
モリセルアレイブロックにおいて行選択動作が実行され
る。

【００６６】また、データ書込／読出時において、非選
択メモリブロックにおいて行選択動作が行なわれ、アレ
イ電源電圧が変動し、実際に外部からのアクセスされる
メモリセルのデータの電圧レベルが変動し、誤ったデー
タの書込／読出が行なわれるのを防止することができる
（センス電源電圧が変動するのを抑制できる）。

【００６７】図１０は、図８に示すリフレッシュ回路１
３ｆの構成の一例を示す図である。この図１０に示すリ
フレッシュ回路１３ｆは、図７に示すリフレッシュ回路
１３ｃと、以下の点において異なっている。すなわち、
ＮＡＮＤ回路１３ｃａの前段に、リフレッシュ活性化指
示信号ＲｓとＮＯＲ回路１３ｅの出力信号とを受けるＡ
ＮＤ回路１３ｆａが設けられる。このＡＮＤ回路１３ｆ
ａを、ＮＡＮＤ回路１３ｃａの前段に設けることによ
り、読出活性化信号ΦＲまたは書込活性化信号ΦＷが活
性状態のＨレベルとなったとき、ＮＡＮＤ回路１３ｃａ
の出力信号をＨレベルに固定して、リフレッシュアレイ
活性化信号Φｘａｄの発行を停止することができる。

【００６８】以上のように、この発明の実施の形態２に
従えば、選択メモリセルアレイブロックに対するデータ
アクセスが行なわれるとき、非選択メモリセルアレイブ
ロックにおけるリフレッシュ動作を停止しており、この
選択メモリセルアレイブロックに対するデータアクセス
に対し、非選択メモリセルアレイブロックのリフレッシ
ュ動作が悪影響を及ぼすのを防止することができ、正確
なデータアクセスを行なうことができる。また、リフレ
ッシュ（オートヒドンリフレッシュ）時行ブロック選択
信号が生成され、選択メモリ行ブロックが内部データ線
に結合される場合、コラムデコーダの出力がこれらの行
ブロックに共通であっても、データの衝突は防止でき
る。

【００６９】［実施の形態３］図１１は、この発明の実
施の形態３に従うタイマ１３ｂの構成の一例を示す図で
ある。図１１において、タイマ１３ｂは、複数の遅延段
１３ｂａ−１３ｂｄと遅延段１３ｂａ−１３ｂｄの間に
介挿されるヒューズ素子ｆ１−ｆ３と、遅延段１３ｂａ
−１３ｂｃのそれぞれの出力を、遅延段１３ｂｄの出力
に結合するヒューズ素子ｆ４−ｆ６と、遅延段１３ｂｄ
の出力信号の立上がりに応答してセットされかつ補のブ
ロック選択信号／Ｂｋの立下がりに応答してリセットさ
れるセット／リセットフリップフロップ１３ｂｅを含
む。

【００７０】この図１１に示すタイマ１３ｂにおいて
は、ヒューズ素子ｆ１−ｆ６の選択的な溶断により、遅
延段１３ｂａ−１３ｂｄの信号伝搬経路をプログラムし
て、補のブロック選択信号／ＢＫがセット／リセットフ
リップフロップ１３ｂｅのセット入力Ｓに伝達される経
路の遅延時間を設定する。ヒューズ素子ｆ４−ｆ６をす
べて溶断した場合、補のブロック選択信号／Ｂｋが立上
がってから遅延段１３ｂａ−１３ｂｄが有する延時間が
経過した後、セット／リセットフリップフロップ１３ｂ
ｅのセットにより、リフレッシュ活性化指示信号Ｒｓを
活性化する。ヒューズ素子ｆ１、ｆ５およびｆ６を溶断
した場合、補のブロック選択信号／Ｂｋは、遅延段１３
ｂａを通過した後、セット／リセットフリップフロップ
１３ｂｅのセット入力Ｓへ与えられる。したがって、ヒ
ューズ素子ｆ１−ｆ６を選択的に溶断することにより、
タイマ１３ｂが計測する時間を最適値に設定することが
できる。補のブロック選択信号／Ｂｋが非活性化される
と、即座に、リセット入力／Ｒによりセット／リセット
フリップフロップ１３ｂがリセットされ、リフレッシュ
活性化指示信号Ｒｓが非活性状態となる。

【００７１】なお、この実施の形態３において、タイマ
１３ｂに含まれる遅延段は４段ではなく、他の段数であ
ってもよい。

【００７２】以上のように、この発明の実施の形態３に
従えば、ブロック選択信号が非活性状態となってから、
内部でリフレッシュが行なわれるまでの時間をヒューズ
素子によりプログラム可能としているため、製造パラメ
ータなどのばらつきにより、半導体記憶装置のリフレッ
シュ特性が異なる場合においても、個々のリフレッシュ
特性に応じて最適なタイマ計測時間を設定することがで
き、応じて、リフレッシュ特性を改善することができ
る。

【００７３】［実施の形態４］図１２（Ａ）は、この発
明の実施の形態４に従うタイマ１３ｂの構成を概略的に
示す図である。図１２（Ａ）において、タイマ１３ｂ
は、ブロック選択信号Ｂｋを受けるインバータ１３ｂｕ
と、電源ノードと接地ノードとの間に直列に接続される
高抵抗抵抗素子Ｒ０およびヒューズ素子Ｆ０と、インバ
ータ１３ｂｕの出力信号と高抵抗抵抗素子Ｒ０の一端の
信号とを受けるＮＡＮＤ回路１３ｂｖと、ＮＡＮＤ回路
１３ｂｖの出力信号を反転するインバータ１３ｂｗと、
ＮＡＮＤ回路１３ｂｖの出力信号を受ける遅延段１３ｂ
ａと、遅延段１３ｂｂ−１３ｂｄと、遅延段１３ｂａ−
１３ｂｄの間にそれぞれ介挿されるヒューズ素子ｆ１−
ｆ３と、遅延段１３ｂａ−１３ｂｃの出力を、遅延段１
３ｂｄの出力に結合するヒューズ素子ｆ４−ｆ６と、遅
延段１３ｂｄの出力信号に応答してセットされかつイン
バータ１３ｂｗの出力信号に応答してリセットされるセ
ット／リセットフリップフロップ１３ｂｆを含む。

【００７４】セット／リセットフリップフロップ１３ｂ
ｆは、遅延段１３ｂｄの出力ノードの信号を第１の入力
に受けるＮＡＮＤ回路ＮＧ０と、インバータ１３ｂｗの
出力信号を第１の入力に受けるＮＡＮＤ回路ＮＧ１と、
ＮＡＮＤ回路ＮＧ１の出力を反転してリフレッシュ活性
化指示信号Ｒｓを生成するインバータＩＧを含む。ＮＡ
ＮＤ回路ＮＧ０およびＮＧ１の第２の入力と出力ノード
が交差結合される。次に、この図１２（Ａ）に示すタイ
マ１３ｂの動作を、図１２（Ｂ）に示す信号波形図を参
照して説明する。

【００７５】ヒューズ素子ｆ０が溶断されたとき（ブロ
ー状態のとき）、高抵抗抵抗素子Ｒ０の一端の電圧レベ
ルは電源電圧ＶＣＣレベルとなる。したがって、ＮＡＮ
Ｄ回路１３ｂｖがインバータとして動作し、インバータ
１３ｂｕおよびＮＡＮＤ回路１３ｂｖによりバッファ回
路が形成される。したがってブロック選択信号ＢｋがＬ
レベルとなり、遅延段１３ｂａ−１３ｂｄおよびヒュー
ズ素子ｆ１−ｆ６により決定される遅延時間が経過する
と、セット／リセットフリップフロップ１３ｂｆがセッ
トされ、リフレッシュ活性化指示信号ＲｓがＨレベルと
なる。すなわち、遅延段１３ｂｄの出力ノードの信号が
Ｌレベルとなると、ＮＡＮＤ回路ＮＧ０の出力信号がＨ
レベルなとり、このとき、インバータ１３ｂｗの出力信
号はＨレベルであるため、ＮＡＮＤ回路ＮＧ１の出力信
号がＬレベルとなり、応じてインバータＩＧからのリフ
レッシュ活性化指示信号ＲｓがＨレベルとなる。

【００７６】ブロック選択信号ＢｋがＨレベルに立上が
ると、インバータ１３ｂｗの出力信号がＬレベルとな
り、応じてセット／リセットフリップフロップ１３ｂｆ
がリセットされて、リフレッシュ活性化指示信号Ｒｓが
Ｌレベルに立下がる。すなわち、ＮＡＮＤ回路ＮＧ１の
出力信号がＨレベルとなり、応じてインバータＩＧから
のリフレッシュ活性化指示信号ＲｓがＬレベルとなる。

【００７７】ヒューズ素子ｆ０が非溶断状態（ノンブロ
ー状態）のときには、ＮＡＮＤ回路１３ｂｖの第１の入
力へは接地電圧が与えられ、このＮＡＮＤ回路１３ｂｖ
の出力信号はＨレベルに固定される。従ってこの状態に
おいては、リフレッシュ活性化指示信号Ｒｓは、Ｌレベ
ルに固定され、非選択メモリセルアレイブロックが非選
択状態におかれる時間にかかわらず、この非選択メモリ
セルアレイブロックのリフレッシュは行なわれない。こ
のときには、図１に示す制御信号発生回路に含まれるリ
フレッシュ制御回路９ａの制御のもとに、各メモリセル
アレイブロックのリフレッシュが実行される。

【００７８】このヒューズ素子ｆ０により、半導体記憶
装置の動作モードを、ヒドンオートリフレッシュ（非選
択メモリブロックのリフレッシュが内部で自動的に行な
われる）モード付メモリと、通常のオートリフレッシュ
／セルフリフレッシュ機能のメモリとに振り分けること
ができる。これにより、この半導体記憶装置の実際のリ
フレッシュ特性に応じて、動作モードを選択することが
でき、応じて、リフレッシュ特性の悪い半導体記憶装置
も、このヒドンオートリフレッシュモードにより救済す
ることができる。

【００７９】以上のように、この発明の実施の形態４に
従えば、ヒドンオートリフレッシュモードを、ヒューズ
素子により選択的に実行できるように構成しており、半
導体記憶装置の実際のリフレッシュ特性に応じた動作モ
ードを実現でき、応じて、リフレッシュ特性の優れた半
導体記憶装置を製品として出荷することができる。

【００８０】［実施の形態５］図１３は、この発明の実
施の形態５に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図１３に示す半導体記憶装置にお
いては、アドレスバッファ５からの内部ロウアドレスビ
ットＸ０−Ｘｊのうち、最上位ビットＸｊは無効状態と
される。すなわち、このメモリセルアレイブロック♯Ａ
０−♯Ｄ０および♯Ａ１−♯Ｄ１のアレイブロック対を
選択するためのブロック選択信号を発生するためには、
最上位ロウアドレスビットＸｊは用いられず、縮退状態
とされる。アドレスビットＸｊ−１により、２つのメモ
リセルアレイブロック対が同時に選択される。すなわ
ち、ロウデコード回路１ａおよび１ｃに対しては、イン
バータ２０ａおよび２０ｂをそれぞれ介してロウアドレ
スビットＸ（ｊ−１）が与えられ、ロウデコード回路１
ｂおよび１ｄには、ロウアドレスビットＸ（ｊ−１）が
与えられる。この構成においては、メモリセルアレイブ
ロック♯Ａ０−♯Ｄ０および♯Ａ１−♯Ｄ１それぞれに
対応して設けられるセンスアンプ群ＳＡＧ０−ＳＡＧ７
は、シェアードセンスアンプ構成であってもよい。セン
スアンプ群を共有しないメモリセルアレイブロックが同
時に選択される。他の構成は、図１に示す構成と同じで
あり、対応する部分には同一参照番号を付す。

【００８１】この図１３に示す構成においては、外部か
ら与えられるアドレスビットＸ０−Ｘｊによりアドレス
指定されたメモリセルアレイブロックの行選択と並行し
て、非選択メモリセルアレイブロックにおいても行選択
動作が実行される。したがって、この半導体記憶装置へ
アクセスされるごとに、常に、非選択メモリセルアレイ
ブロックにおいてメモリセル行の選択およびメモリセル
データの再書込（リストア）も同時に実行され、オート
ヒドンリフレッシュが実行される。

【００８２】図１４は、内部データ線の構成を概略的に
示す図である。図１４において、２つのメモリアレイブ
ロックＭＡＢ０およびＭＡＢ３を示す。これらのメモリ
アレイブロックＭＡＢ０およびＭＡＢ３は、図１３に示
すメモリセルアレイブロック♯Ａ０および♯Ａ１と、メ
モリセルアレイブロック♯Ｃ０および♯Ｃ１にそれぞれ
対応する。メモリアレイブロックＭＡＢ０およびＭＡＢ
３は、ロウアドレスビットＸｊ−１により指定される。
メモリアレイブロックＭＡＢ０およびＭＡＢ３それぞれ
に対応してローカルＩＯ線対ＬＩＯ０およびＬＩＯ３が
配置される。これらのローカルＩＯ線対ＬＩＯ０および
ＬＩＯ３は、それぞれブロック選択ゲートＢＳＧ０およ
びＢＳＧ３を介してグローバルＩＯ線対ＧＩＯに結合さ
れる。

【００８３】このグローバルＩＯ線対ＧＩＯは、リード
／ライト回路２３に結合され、内部書込／読出データを
伝達する。これらのブロック選択ゲートＢＳＧ０および
ＢＳＧ３それぞれに対応して、ブロックデコーダ２２ａ
および２２ｃが設けられる。ブロックデコーダ２２ａ
は、アドレスビットＸｊおよびＸｊ−１がともに“１”
のときに、ブロック選択ゲートＢＳＧ０を導通状態とす
る。一方、ブロックデコーダ２２ｃは、ロウアドレスビ
ットＸｊおよびＸｊ−１がともに“０”のときに、ブロ
ック選択ゲートＢＳＧ３を導通状態に設定する。

【００８４】したがって、メモリアレイブロックＭＡＢ
０およびＭＡＢ３において、同一行アドレスのワード線
ＷＬａが同時に選択状態へ駆動され、センスアンプによ
りワード線ＷＬａに接続されるメモリセルデータの検知
増幅が行なわれている場合においても、ブロックデコー
ダ２２ａおよび２２ｃにより、ブロック選択ゲートＢＳ
Ｇ０およびＢＳＧ３が選択的に導通する。したがって、
コラムデコード回路４ａおよび４ｂからの列選択信号が
列選択線ＣＳＬ上へ伝達され、共通に複数のメモリセル
アレイブロックに列選択信号が伝達される場合において
も、正確にアドレス指定されたメモリアレイブロックの
メモリセルのみがグローバルＩＯ線対ＧＩＯに結合され
る。したがって、非選択メモリアレイブロックをリフレ
ッシュのために選択状態へ駆動しても、正確にデータの
書込／読出を実行することができる。各メモリアレイブ
ロックにおける行系動作が、最上位ロウアドレスビット
Ｘｊを縮退して、活性化される。したがって、複数のメ
モリセルアレイブロックにおいて同時に行選択動作が行
なわれても、このブロック選択デコーダ２２（２２ａ，
２２ｃ）により、列選択を行なうコラムアクセス時のデ
ータの衝突が防止される。

【００８５】［変更例］図１５は、この発明の実施の形
態５の変更例の構成を概略的に示す図である。図１５に
おいては、メモリマットＭＭ♯０−ＭＭ♯３が配置され
る。これらのメモリマットＭＭ♯０−ＭＭ♯３が、それ
ぞれ図１３に示すメモリセルアレイブロックの対に対応
する。メモリマットＭＭ♯０−ＭＭ♯３それぞれに対
し、行選択動作を行なうためのロウ系回路ＲＫ０−ＲＫ
３と、列選択に関連する動作を行なうためのコラム系回
路ＣＫ０−ＣＫ３が設けられる。これらのメモリマット
ＭＭ♯０−ＭＭ♯３は、共通に内部データバスＩＯＢに
結合される。ロウ系回路ＲＫ０−ＲＫ３の活性／非活性
は、ロウアドレスビットＸｊ−１により行なわれる。最
上位ロウアドレスビットＸｊは縮退状態（無効状態）と
される。一方、コラム系回路ＣＫ０−ＣＫ３に対して
は、ロウアドレスビットＸｊおよびＸｊ−１により生成
されるブロック選択信号により活性／非活性化が制御さ
れる。コラム系回路ＣＫ０−ＣＫ３は、対応のロウ系回
路ＲＫ０−ＲＫ３が活性状態のときに動作可能となる。
対応のロウ系回路ＲＫ０−ＲＫ３におけるアレイ活性化
信号が活性状態となった後に対応のコラム系回路の活性
化が許可される。したがって、この場合、メモリマット
ＭＭ♯０−ＭＭ♯３の１つがアドレスビットＸｊおよび
Ｘｊ−１により特定される構成においては２つのメモリ
マットが同時に行選択動作を行なう場合においても、列
選択動作は、この外部アドレスにより指定されたメモリ
マットにおいてのみ実行されるため、正確なデータアク
セスを行なうことができる。

【００８６】以上のように、この発明の実施の形態５に
従えば、外部アドレスにより指定されるメモリセルアレ
イブロックのアレイ活性化動作と並行して、縮退（無
効）アドレスにより指定したメモリセルアレイブロック
においても行選択動作を並行して実行しており、外部か
らのオートリフレッシュコマンドを与える間隔よりも短
い間隔で、内部でメモリセルのリフレッシュを行なうこ
とができ、等価的にリフレッシュ特性を改善することが
できる。

【００８７】［実施の形態６］図１６は、この発明の実
施の形態６に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１６において、この半導体記憶装置
は、４つのバンクＢ♯０−Ｂ♯３を含む。これらのバン
クＢ♯０−Ｂ♯３それぞれに対し、ロウバンク選択信号
ＳＢＡ０−ＳＢＡ３の活性化時活性化され、与えられた
アドレスをデコードし、対応のバンクの行を選択するロ
ウデコーダＲＤ０−ＲＤ３が設けられる。ロウバンク指
定信号ＳＢＡ０−ＳＢＡ３は、対応のバンクＢ♯０−Ｂ
♯３の行系回路を活性化する。したがって、各バンクに
おいて図示しないセンスアンプも、対応のロウデコーダ
の活性化後所定のタイミングで活性化される。図１６に
おいては、行選択を強調するため、行系回路としてロウ
デコーダＲＤ０−ＲＤ３を代表的に示す。

【００８８】半導体記憶装置は、周辺回路として、外部
からのバンクアドレスビットｅｘｔ．ＢＡ０−ＢＡｎを
受けかつデコードしてロウバンク選択信号ＳＢＡ０−Ｓ
ＢＡ３を生成するバンクアドレスバッファ／デコーダ３
１と、外部からのアドレスビットｅｘｔ．Ａ０−Ａｉを
バッファ処理して内部ロウアドレスビットＸ０−Ｘｊを
生成するＸアドレスバッファ３２と、外部アドレスビッ
トＡ０−Ａｉを受けて内部コラムアドレスビットＹ０−
Ｙｋを生成するＹアドレスバッファ３３と、外部からの
制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘ
ｔ．／ＷＥ、およびｅｘｔ．／ＯＥを受けて各種内部制
御信号を生成する制御信号発生回路３４と、制御信号発
生回路３４からの書込動作活性化信号ΦＷの活性化時活
性化され、外部データを取込み内部書込データを生成す
る入力バッファ３５と、制御信号発生回路３４からの読
出操作活性化ΦＲの活性化時活性化され、選択メモリセ
ルから読出されたデータを外部へ出力する出力バッファ
３６を含む。

【００８９】制御信号発生回路３４は、各種制御信号を
生成するがここでは、アレイ活性化信号Φｘａおよびコ
ラム活性化信号Φｙａ、書込活性化信号ΦＷ、および読
出活性化信号ΦＲを代表的に示す。この制御信号発生回
路３４へ与えられる制御信号は、コマンドの形で与えら
れてもよく、また各制御信号ｅｘｔ．／ＲＡＳ、ｅｘ
ｔ．／ＣＡＳ、ｅｘｔ．／ＷＥおよびｅｘｔ．／ＯＥそ
れぞれの信号の変化に従って内部動作が指定されてもよ
い。

【００９０】バンクＢ♯０−Ｂ♯３は、ロウバンク選択
信号ＳＢＡ０−ＳＢＡ３に従って互いに独立に行選択動
作を行なうことができる。すなわちバンクＢ♯０−Ｂ♯
３それぞれにおいて個々独立にメモリセルアレイの活性
／非活性化を行なうことができる。コラムアクセス時に
おいては、このコラムアクセス指示と同時に与えられる
コラムバンクアドレスに従って選択バンクのみが入力バ
ッファ３５または出力バッファ３６とデータの授受を行
なう。

【００９１】図１７は、この図１６に示すバンクＢ♯０
−Ｂ♯３における内部メモリセルアレイ構造を概略的に
示す図である。図１７において、バンクＢ♯は、８個の
メモリセルアレイブロックＭＢ♯０−ＭＢ♯７と、これ
らのメモリセルアレイブロックＭＢ♯０−ＭＢ♯７それ
ぞれに対応して設けられ、活性化時与えられたアドレス
ビットＸ０−Ｘ（ｊ−３）をデコードし、該デコード結
果に従って対応のワード線を選択状態へ駆動するための
ロウデコード回路３７ａ−３７ｈと、ロウアドレスビッ
トＸ（ｊ−１）およびＸ（ｊ−２）に従って対応のメモ
リセルアレイブロックの行選択動作を活性化するための
ブロックデコーダ３８ａ−３８ｈを含む。バンクＢ♯の
行選択動作は、対応のバンク選択信号ＳＢＡの活性化時
実行される。

【００９２】通常、メモリセルアレイブロックＭＢ♯０
−ＭＢ♯７の１つが、ロウアドレスビットＸｊ−Ｘ（ｊ
−２）の３ビットブロックアドレスに従って指定され
る。最上位ＸアドレスビットＸｊを縮退状態（または無
効状態）とし、２ビットのＸアドレスＸ（ｊ−１）およ
びＸ（ｊ−２）に従ってメモリセルアレイブロックの選
択を行なう。したがって、８個のメモリセルアレイブロ
ックＭＢ♯０−ＭＢ♯７のうち２つのメモリセルアレイ
ブロックが同時に選択される。図１７に示すブロックア
ドレスデコーダ３８ａ−３８ｈにおいては、ブロックア
ドレスデコーダ３８ａおよび３８ｅの出力信号が同時に
選択状態へ駆動され、ブロックアドレスデコーダ３８ｂ
および３８ｆの出力信号が同時に選択状態へ駆動され、
またブロックアドレスデコーダ３８ｃおよび３８ｇが、
同時にそれらの出力信号が選択状態へ駆動され、ブロッ
クアドレスデコーダ３８ｄおよび３８ｈの出力信号が同
時に選択状態へ駆動される。

【００９３】たとえばメモリセルアレイブロックＭＢ♯
０がアドレス指定された場合、メモリセルアレイブロッ
クＭＢ♯４も同時に選択される。この図１７に示す構成
においては、隣接メモリセルアレイブロックは同時には
選択状態へ駆動されない。したがって、バンクＢ♯にお
いて、センスアンプがシェアードセンスアンプ構成であ
っても正確に行選択を行なってセンスアンプ回路による
メモリセルデータのリストアを実行することができる。
このバンクＢ♯へのコラムアクセス時（列選択時）にお
いて、データの衝突は、先の図１４に示す構成を利用す
ることにより防止することができる。コラムバンクアド
レスが与えられてコラムバンク選択信号が活性化された
とき、既にラッチしているロウブロック選択信号によ
り、図１４に示すブロック選択ゲートＢＳＧの導通／非
導通が制御されてもよい。なお、この半導体記憶装置
が、ロジックと同一チップ上に形成される混載ＤＲＡＭ
（ｅＲＡＭ）のように、コラムデコーダがメモリセルア
レイブロックそれぞれに対応して設けられて列選択線が
行方向にセンスアンプ帯内を延在して配置される場合、
このコラムデコーダは、対応のセンスアンプ帯の活性化
されている時に活性化される。したがって、このような
構成の場合には、コラムデコーダを３ビットＸアドレス
Ｘｊ−Ｘ（ｊ−２）をデコードした結果で動作を制御す
ることにより、コラムアクセス時の内部データの衝突を
防止することができる。

【００９４】図１８は、１つのバンクの行系制御回路の
構成を概略的に示す図である。図１８においてバンク行
系制御回路は、メモリアレイブロックＭＢ♯０−ＭＢ♯
７に共通に設けられるメイン制御回路と、メモリアレイ
ブロックＭＢ♯０−ＭＢ♯７それぞれに対応して設けら
れるローカル制御回路を含む。メイン制御回路は、アレ
イ活性化信号ＲＡＣＴに従ってメインビット線イコライ
ズ指示信号ＢＬＥＱＭを生成するビット線イコライズ制
御回路４０と、ビット線イコライズ制御回路４０の出力
信号に従ってメインロウデコーダイネーブル信号ＲＤＥ
Ｍを生成するロウデコーダ制御回路４１と、ロウデコー
ダ制御回路４１の出力信号に従ってメインワード線駆動
信号ＲＸＭを生成するワード線駆動制御回路４２と、ワ
ード線駆動制御回路４２の出力信号に従ってメインセン
スアンプ活性化信号ＳＯＭを生成するセンスアンプ制御
回路４３を含む。これらの制御回路４０−４３は、また
アレイ活性化信号ＲＡＣＴの非活性化時所定のシーケン
スでそれぞれ対応の制御信号を非活性状態へ駆動する。
これらの制御回路４０−４３からのメイン制御信号は、
メモリセルアレイブロックＭＢ♯０−ＭＢ♯７それぞれ
に対して設けられるローカル制御回路へ与えられる。

【００９５】ローカル制御回路は、ブロックデコーダ３
８からのブロック選択信号とメインビット線イコライズ
指示信号ＢＬＥＱＭを受け、ビット線イコライズ指示信
号ＢＬＥＱを生成するＮＡＮＤ回路４４と、ブロックデ
コーダ３８の出力信号とメインロウデコーダイネーブル
信号ＲＤＥＭとに従ってローカルロウデコーダイネーブ
ル信号ＲＤＥを生成するＡＮＤ回路４５、ブロックデコ
ーダ３８からのブロック選択信号とメインワード線駆動
信号ＲＸＭとに従ってワード線駆動信号ＲＸを生成する
ＡＮＤ回路４６と、ブロックデコーダ３８からのブロッ
ク選択信号とメインセンスアンプ活性化信号ＳＯＭとを
受けてセンスアンプ活性化信号ＳＯを生成するＡＮＤ回
路４７を含む。

【００９６】これらの回路４４−４７の出力制御信号が
ローカル制御信号として対応のメモリセルアレイブロッ
クの行系回路へ与えられる。ただしセンスアンプ活性化
信号ＳＯは、シェアードセンスアンプ構成の場合、対応
のセンスアンプ帯へ与えられる。シェアードセンスアン
プ構成の場合、その隣接する２つのメモリセルアレイブ
ロックに対するブロック選択信号のいずれかが選択状態
のときにセンスアンプ活性化信号が活性化される。ここ
では、ノンシェアードセンスアンプ構成およびシェアー
ドセンスアンプ構成両者を含めて示すため、１つのメモ
リセルアレイブロックに対して生成されるセンスアンプ
活性化信号のみを示す。

【００９７】ブロックデコーダ３８へは、最上位Ｘアド
レスビットＸｊが与えられていないため、８個のブロッ
クデコーダ３８のうち２つのブロックデコーダからのブ
ロック選択信号が選択状態となり、対応のメモリセルア
レイブロックで行選択およびセンス動作が実行される。

【００９８】以上のように、この発明の実施の形態６に
従えば、複数バンク構成の半導体記憶装置において、指
定されたバンクにおいて複数のメモリセルアレイブロッ
クを同時に選択状態へ駆動しており、選択メモリセルア
レイブロックの行選択と並行して非選択メモリアレイブ
ロックのデータのリフレッシュを行なうことができ、等
価的に、リフレッシュ特性を改善することができる。

【００９９】［実施の形態７］図１９（Ａ）は、この発
明の実施の形態７に従うワード線選択動作を示す信号波
形図である。図１９（Ａ）において、外部制御信号であ
る外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳに
従って外部アドレスｅｘｔ．ＡＤＤが内部ロウアドレス
として取込まれる。すなわち標準ＤＲＡＭにおいて、ロ
ウアドレスストローブ信号に従って行選択動作が指定さ
れる。この取込まれたＸアドレスに従ってアドレス指定
された行に対応するワード線ＷＬと、内部操作により選
択されるワード線ＷＬｘが同時に選択状態へ駆動され
る。これらのワード線ＷＬおよびＷＬｘは、その活性化
期間は同じであり、外部ロウアドレスストローブ信号ｅ
ｘｔ．／ＲＡＳの非活性化に応答して非活性状態へ駆動
される。したがって、外部からのデータアクセスが行な
われるメモリセルアレイブロックのワード線ＷＬと単に
リフレッシュのみが行なわれるメモリセルブロックにお
けるワード線ＷＬｘの活性／非活性化タイミングは同じ
であり、制御が容易となる。

【０１００】［変更例］図１９（Ｂ）は、この発明の実
施の形態７の変更例を示す図である。この図１９（Ｂ）
に示す構成においては、外部からの制御信号／ＲＡＳ，
／ＣＡＳ，／ＷＥ，／ＯＥが、外部クロック信号ＣＬＫ
の立上がりエッジで取込まれ、そのときのアドレスＸに
従って行選択が行なわれる。この外部制御信号／ＲＡ
Ｓ，／ＣＡＳおよび／ＷＥ，および／ＯＥが、行選択を
指示するアクティブコマンドＡＣＴのときに、アドレス
指定された行の選択動作が実行される。この場合、内部
においては、次に、プリチャージコマンドＰＲＧが与え
られるまで、アレイは活性状態を維持する。このような
クロック同期型の半導体記憶装置においても、内部構成
は実質的に同じであり、外部アドレスによりアドレス指
定された行に対するワード線ＷＬと対応のリフレッシュ
行のワード線ＷＬｘを同じタイミングで活性／非活性化
することができる。

【０１０１】以上のように、この発明の実施の形態７に
従えば、外部アドレスが指定する行に対するワード線と
リフレッシュ行に対応するワード線を同じタイミングで
活性／非活性化しているため、リフレッシュ行駆動のた
めの構成が簡略化される。

【０１０２】［実施の形態８］図２０は、この発明の実
施の形態８に従う半導体記憶装置の動作を示す信号波形
図である。この図２０に示す動作波形においては、外部
アドレスによりアドレス指定された行に対応するワード
線ＷＬと、内部のアドレス操作により選択されるリフレ
ッシュ行に対応するワード線ＷＬｘが同時に選択状態へ
駆動される（アクティブサイクルに入ったとき）。外部
アドレスにより指定されたワード線ＷＬは、このアクテ
ィブサイクル（メモリセルアレイが活性状態）にある間
選択状態を維持する。一方、リフレッシュ行に対応する
ワード線ＷＬｘは所定期間、すなわちメモリセルデータ
のリフレッシュに必要な期間のみＨレベルとなる。リフ
レッシュに必要な期間のみリフレッシュ行に対応するワ
ード線ＷＬｘを選択状態に駆動することにより、このリ
フレッシュ行を含むメモリアレイブロックに対するブロ
ック選択信号を等価的に非活性状態としており、２つの
メモリセルアレイブロックのローカルＩＯ線対が同時に
グローバルＩＯ線対に接続される場合においても、実際
のデータの書込／読出時においては、このリフレッシュ
されるメモリセルアレイブロックのローカルＩＯ線対は
グローバルＩＯ線対から分離される。したがって、正確
に、外部アドレスによりアドレス指定されたメモリセル
アレイブロックのメモリセルに対しデータの書込／読出
を実行することができる。したがって、この場合、ＩＯ
線対接続のための構成を余分に設ける必要がなく、ブロ
ックデコーダの出力に従って、ブロック選択ゲートの導
通／非導通を制御することができる。

【０１０３】図２１は、メモリセルアレイブロックＭＡ
０−ＭＡ７に対する最上位ＸアドレスビットＸｊの割当
を示す図である。今、図２１に示すように、メモリセル
アレイブロックＭＢ♯０−ＭＢ♯３に対し、最上位アド
レスビットＸｊ＝０が割当てられ、メモリセルアレイブ
ロックＭＢ♯４−ＭＢ♯７に対し、最上位ロウアドレス
ビットＸｊ＝１が割当てられた場合を考える。この場
合、メモリセルアレイブロックＭＢ♯０−ＭＢ♯３に対
しては、ロウアドレスビットＸｊ＝１でリセットを行な
い、またメモリセルアレイブロックＭＢ♯４−ＭＢ♯７
に対しては、補のロウアドレスビットＺＸｊ＝１でリセ
ットする。これにより、メモリセルアレイブロックＭＢ
♯０−ＭＢ♯３から１つのメモリブロックが選択され、
メモリセルアレイブロックＭＢ♯４−ＭＢ♯７から１つ
のメモリセルアレイが選択されるときに、確実に、外部
アドレスが指定するメモリセルブロックと異なるリフレ
ッシュ用のメモリセルアレイブロックを所定期間経過後
に非選択状態へ駆動することができる。

【０１０４】図２２は、メモリセルアレイブロックＭＢ
♯０−ＭＢ♯３に対するローカル行系制御部の構成を概
略的に示す図である。図２２において、ローカル行系制
御回路は、最上位ロウアドレスビットＸｊとアレイ活性
化信号ＲＡＣＴを受けるＮＡＮＤ回路５１と、ＮＡＮＤ
回路５１の出力信号の立下がりを所定時間遅延する立下
がり遅延回路５２と、立下がり遅延回路５２の出力信号
φ１とブロックデコーダ３８から与えられるブロック選
択信号Ｂｋとを受けて、第２のブロック選択信号Ｂｋａ
を生成してローカル行系制御回路へ与えるＡＮＤ回路５
３を含む。このＡＮＤ回路５３の出力する第２のブロッ
ク選択信号Ｂｋａが、図１８に示すＮＡＮＤ回路４４お
よびＡＮＤ回路４５−４７へ与えられる。次に、この図
２２に示すローカル行系制御回路の動作を図２３に示す
信号波形図を参照して説明する。

【０１０５】スタンバイ状態時においては、アレイ活性
化信号ＲＡＣＴはＬレベルであり、ＮＡＮＤ回路５１の
出力信号はＨレベルであり、立下がり遅延回路５２の出
力信号もＨレベルである。スタンバイ状態時において
は、したがって、ブロック選択信号Ｂｋおよび第２のブ
ロック選択信号ＢｋａはともにＬレベルである。

【０１０６】アクティブサイクルが始まりアレイ活性化
信号ＲＡＣＴが活性化されると、内部でアドレスビット
Ｘｊが確定状態となる。今、ＸアドレスビットＸｊが
“１”のときに、ブロック選択信号ＢｋがＨレベルに立
上がった状態を考える。この場合、立下がり遅延回路５
２の出力信号φ１はまだＨレベルであり、第２のブロッ
ク選択信号Ｂｋａは、ブロック選択信号Ｂｋの立上がり
に応答して立上がる。

【０１０７】一方、ＮＡＮＤ回路５１は、このＸアドレ
スビットＸｊが、“１”となると、その出力信号をＬレ
ベルに立下げる。したがって、この立下がり遅延回路５
２の有する遅延時間が経過すると、信号φ１がＬレベル
に立下がり、ＡＮＤ回路５３からの第２のブロック選択
信号ＢｋａがＬレベルとなる。したがって、単にリフレ
ッシュを行なう場合には、ブロック選択信号Ｂｋａが立
下がり遅延回路５２の有する遅延時間の期間のみ選択状
態となり、この間に、行選択動作およびメモリセルデー
タのリストアが行なわれる。

【０１０８】アクティブサイクルが完了すると、アレイ
活性化指示信号ＲＡＣＴがＬレベルに立下がり、またロ
ウアドレスビットＸｊも、“０”にリセットされ、また
ブロック選択信号ＢｋもＬレベルに立下がる。これに応
答してＮＡＮＤ回路５１の出力信号がＨレベルに立上が
り、応じて立下がり遅延回路５２からの信号φ１もＨレ
ベルとなる。

【０１０９】一方、アレイ活性化指示信号ＲＡＣＴの活
性化時に、ロウアドレスビットＸｊがＬレベル“０”を
維持する場合には、ＮＡＮＤ回路５１の出力信号はＨレ
ベルを維持している。したがって、立下がり遅延回路５
２の出力信号φ１もＨレベルを維持しており、第２のブ
ロック選択信号Ｂｋａはブロック選択信号Ｂｋに従って
変化する。したがって、外部アドレスによりアドレス指
定されたメモリセルアレイブロックについては、アクテ
ィブサイクル期間中、行選択およびセンスアンプのセン
ス動作およびラッチ動作が行なわれている。これによ
り、リフレッシュを行なうときのみ所定期間ワード線を
選択状態へ駆動することができる。

【０１１０】図２４は、図２１に示すメモリセルアレイ
ブロックＭＢ♯４−ＭＢ♯７に対するローカル行系制御
回路の部分の構成を概略的に示す図である。図２４に示
すローカル行系制御回路においては、Ｘアドレスビット
Ｘｊを受けるインバータ５４の出力信号がＮＡＮＤ回路
５１へ与えられる。他の構成は図２２に示す構成と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。次に、この図２４に示す回路動作を
図２５に示す信号波形図を参照して説明する。スタンバ
イ状態においては、先の図２２に示す構成と同様、ブロ
ック選択信号Ｂｋおよび第２のブロック選択信号Ｂｋａ
がともにＬレベルである。ＸアドレスビットＸｊはスタ
ンバイ状態時にはＬレベルにリセットされている。

【０１１１】アクティブサイクルが始まり、アレイ活性
化信号ＲＡＣＴがＨレベルとなり、内部Ｘアドレスビッ
トＸｊの状態が確定する。今、ＸアドレスビットＸｊが
“０”（Ｌレベル）の場合には、インバータ５４の出力
信号はＨレベルであり、ＮＡＮＤ回路５１の出力信号が
Ｌレベルとなる。したがって、立下がり遅延回路５２の
出力信号φ２は、このＮＡＮＤ回路５１の立下がりから
所定期間経過後にＬレベルに立下がる。したがって、第
２のブロック選択信号Ｂｋａは、ブロック選択信号Ｂｋ
の立上がりに応答して立上がった後、この立下がり遅延
回路５２からの出力信号φ２に従ってＬレベルに立下が
る。アクティブサイクルが完了すると、アレイ活性化信
号ＲＡＣＴが非活性化され、ブロック選択信号Ｂｋおよ
び信号φ２がそれぞれＬレベルおよびＨレベルに復帰す
る。

【０１１２】したがって、図２１に示すメモリセルアレ
イブロックＭＢ♯４−ＭＢ♯７のブロックにおいては、
メモリセルアレイブロックＭＢ♯０−ＭＢ♯３のいずれ
かが外部アドレスにより指定されたときには、所定期間
のみワード線の選択動作を実行する。

【０１１３】一方、アレイ活性化信号ＲＡＣＴが活性化
され、内部ロウアドレスビットＸｊも“１”でありＨレ
ベルに立上がると、ＮＡＮＤ回路５１の出力信号はＨレ
ベル固定であり、したがって、信号φ２のＨレベルに保
持される。したがって第２のブロック選択信号Ｂｋａ
は、ブロックデコーダ３８からのブロック選択信号Ｂｋ
に従って変化する。これにより、メモリセルアレイブロ
ックＭＢ♯４−ＭＢ♯７に指定されたときには、このメ
モリセルアレイブロックＭＢ♯４−ＭＢ♯７においてブ
ロック選択信号Ｂｋが指定するメモリセルアレイブロッ
クに対するアクセスが行なわれて正確なデータの書込／
読出を行なうことができる。

【０１１４】［ローカル行系制御回路の変更例］図２６
は、この発明の実施の形態８のローカル行系制御回路の
変更例の構成を示す図である。この図２６に示す構成に
おいて、アレイ活性化信号ＲＡＣＴを受けるＮＡＮＤ回
路５１の前段に、ブロック選択信号ＢｋとＸアドレスビ
ットＸｊまたは／Ｘｊを受けるＮＡＮＤ回路５５が設け
られる。このＮＡＮＤ回路５５は、対応のメモリセルア
レイブロックがＸアドレスにより選択されたときにＬレ
ベルの信号を出力し、非選択状態時においては、Ｈレベ
ルの信号を出力する。他の構成は、図２２または図２４
に示す構成と同じであり、対応する部分には同一参照番
号を付す。

【０１１５】この図２６に示す構成においては、スタン
バイ状態時においては、アレイ活性化信号ＲＡＣＴがＬ
レベルであり、立下がり遅延回路５２の出力信号がＨレ
ベルである。ブロック選択信号Ｂｋおよび第２のブロッ
ク選択信号ＢｋａもＬレベルである。

【０１１６】アレイ活性化信号ＲＡＣＴが活性化されア
クティブサイクルが始まると、まずブロック選択信号Ｂ
ｋがブロックデコーダにより確定状態へ駆動される。こ
のブロック選択信号Ｂｋが非選択状態のときには、立下
がり遅延回路５２の出力信号の論理レベルにかかわら
ず、ＡＮＤ回路５３からの第２のブロック選択信号Ｂｋ
ａはＬレベルを維持する。

【０１１７】一方、ブロック選択信号Ｂｋが選択状態の
Ｈレベルとなったとき、対応のメモリセルアレイブロッ
クが外部アドレスによりアドレス指定されたメモリセル
アレイブロックであるときには、ＮＡＮＤ回路５５は、
Ｌレベルの信号を出力し、ＮＡＮＤ回路５１の出力信号
はＨレベルを維持する。したがって、第２のブロック選
択信号Ｂｋａは、ブロック選択信号Ｂｋに従って変化す
る。一方、対応のメモリセルアレイブロックが非選択メ
モリセルアレイブロック（外部アドレスにより指定され
ないリフレッシュ用のブロック）のときには、ＮＡＮＤ
回路５５の出力信号はＨレベルを維持し、応じてＮＡＮ
Ｄ回路５１の出力信号がＬレベルとなる。したがって、
立下がり遅延回路５２の有する遅延時間が経過した後、
第２のブロック選択信号ＢｋａがＬレベルとなる。外部
アドレスが指定するメモリセルブロックと異なるリフレ
ッシュ用のメモリセルアレイブロックにおいては、リフ
レッシュ完了後、行選択動作が停止し、スタンバイ状態
に復帰する。

【０１１８】この図２６に示す構成を用いれば、各メモ
リセルアレイブロック単位で、ワード線の活性化期間を
決定することができる。この構成は、以下に説明する実
施の形態９等において有効となる。

【０１１９】以上のように、この発明の実施の形態８に
従えば、リフレッシュ用のメモリセルアレイブロックに
おいては、所定期間のみワード線を選択状態へ駆動して
おり、消費電流が低減される。また、リフレッシュ行ブ
ロックからの第２のブロック選択信号Ｂｋａを、ローカ
ル／グローバルのＩＯデータ線対の接続にそのまま利用
しても、何らデータアクセス時に問題が生じることはな
い。

【０１２０】なお、この図２１においては、メモリセル
アレイブロックＭＢ♯０−ＭＢ♯７の８のメモリセルア
レイブロックを示している。しかしながら、用いられる
メモリセルアレイブロックの数は８個でなく、１６個で
あってもよい。メモリセルアレイブロック特定のために
使用されるＸアドレスビットの数が増加するだけであ
り、同様の構成を利用することができる。

【０１２１】［実施の形態９］図２７は、この発明の実
施の形態９に従うブロックアドレスデコーダ３８の構成
を示す図である。このブロックアドレスデコーダ３８
は、メモリセルアレイブロックＭＢ♯０−ＭＢ♯７のそ
れぞれに対して設けられる。３ビットのＸアドレスＸ
ｊ，Ｘｊ−１，Ｘｊ−２により、１つのメモリセルアレ
イブロックが特定される。

【０１２２】この図２７に示すブロックアドレスデコー
ダ３８は、リフレッシュブロックサイズ特定信号ＢＳと
ＸアドレスビットＸｊ−１または／Ｘｊ−１を受けるゲ
ートＧ１と、ゲートＧ１の出力信号とＸアドレスビット
Ｘｊ−２または／Ｘｊ−２を受けるゲートＧ２を含む。
ゲートＧ２からブロック選択信号Ｂｋが生成される。ゲ
ートＧ１は、リフレッシュブロックサイズ特定信号ＢＳ
がＬレベルのときには、ＸアドレスビットＸｊ−１また
は／Ｘｊ−１の値にかかわらずＨレベルの信号を出力す
る。一方、このゲートＧ１は、リフレッシュブロックサ
イズ特定信号ＢＳがＨレベルのときには、バッファとし
て動作し、ＸアドレスビットＸｊ−１または／Ｘｊ−１
をゲートＧ２へ与える。したがって、このリフレッシュ
ブロックサイズ特定信号ＢＳにより、Ｘアドレスビット
Ｘｊ−１を縮退状態または有効状態に設定することがで
きる。すなわち、リフレッシュブロック特定信号ＢＳが
Ｌレベルのときには、８個のうち、ＸアドレスビットＸ
ｊ−１または／Ｘｊ−２で特定される４つのメモリセル
アレイブロックが同時に選択される。一方、リフレッシ
ュブロックサイズ特定信号ＢＳがＨレベルのときには、
ＸアドレスビットＸｊ−１，Ｘｊ−２により特定される
２つのメモリセルアレイブロックが同時に選択される。

【０１２３】図２８は、メモリセルアレイブロックＭＢ
♯０−ＭＢ♯７に対するＸアドレスビットＸｊ，Ｘｊ−
１，Ｘｊ−２のアロケーションを示す図である。アドレ
スビットＸｊにより、メモリセルブロックＭＢ♯０−Ｍ
Ｂ♯３またはＭＢ♯４−ＭＢ♯７が指定される。アドレ
スビットＸｊ−１により、メモリセルアレイブロックＭ
Ｂ♯０，ＭＢ♯１，ＭＢ♯４およびＭＢ♯５またはＭＢ
♯２，ＭＢ♯３，ＭＢ♯６，ＭＢ♯７のいずれかが選択
される。アドレスビットＸｊ−２により、偶数番号のメ
モリセルアレイブロックまたは奇数番号のメモリセルア
レイブロックが指定される。リフレッシュブロックサイ
ズ特定信号ＢＳをＬレベルとし、アドレスビットＸｊ−
１を縮退状態に設定した場合、最上位Ｘアドレスビット
Ｘｊは用いられていないため、単にアドレスビットＸｊ
−２により、偶数番号のメモリセルアレイブロックまた
は奇数番号のメモリセルアレイブロックが選択される。
この場合、メモリセルアレイブロックＭＢ♯０−ＭＢ♯
７において、シェアードセンスアンプ構成が用いられて
も、隣接メモリセルアレイブロックは同時には選択され
ていない。したがって、このシェアードセンスアンプ構
成であっても、Ｘアドレスにより選択されるメモリセル
アレイブロックおよびリフレッシュを行なうためのメモ
リセルアレイブロックを同時に選択状態へ駆動して、セ
ンスアンプを活性化することができる。

【０１２４】図２９は、この発明の実施の形態９におけ
るリフレッシュブロックサイズ特定信号発生部の構成の
一例を示す図である。図２９において、リフレッシュブ
ロックサイズ特定信号発生部は、ノードＮＤと電源ノー
ドの間に接続される高抵抗の抵抗素子Ｒ１と、ノードＮ
Ｄと接地ノードの間に接続されるヒューズ素子Ｆ１を含
む。ノードＮＤから、リフレッシュブロックサイズ特定
信号ＢＳが出力される。ヒューズ素子Ｆ１を溶断した場
合、リフレッシュブロックサイズ特定信号ＢＳが、Ｈレ
ベルとなり、ＸアドレスビットＸｊ−１が有効状態に設
定される。一方ヒューズ素子Ｆ１が導通状態の場合に
は、ノードＮＤは接地電圧レベルとなり、リフレッシュ
ブロックサイズ特定信号ＢＳは、Ｌレベルとなり、Ｘア
ドレスビットＸｊ−１が縮退状態となる。これにより、
容易に、１つのメモリセルアレイブロックへのアクセス
時に同時に選択されるメモリセルアレイブロックの数を
選択的に設定することができ、応じてリフレッシュ特性
に応じて、自動的にリフレッシュが行なわれる間隔を設
定することができる。

【０１２５】なお、このリフレッシュブロックサイズ特
定信号ＢＳは、特定のパッドを電源電圧ＶＣＣレベルま
たは接地電圧レベルに固定することにより生成されても
よい（ボンディングワイヤで信号ＢＳの電圧レベルを設
定する）。

【０１２６】以上のように、この発明の実施の形態９に
従えば、同時に選択されるメモリセルアレイブロックの
数を変更可能としているため、この半導体記憶装置のリ
フレッシュ特性に応じて、ヒドンオートリフレッシュモ
ードのリフレッシュサイクルを設定することができ、リ
フレッシュ特性の悪い半導体記憶装置をも、等価的にリ
フレッシュ特性の優れた半導体記憶装置として使用する
ことができ、外部のプロセッサなどのリフレッシュのた
めのウエイト回数を低減でき、システムの処理効率を改
善することができる。

【０１２７】［実施の形態１０］図３０は、この発明の
実施の形態１０に従うメモリアレイの構成を概略的に示
す図である。図３０において、メモリアレイは８個のバ
ンクＢ♯０−Ｂ♯７に分割される。これらのバンクＢ♯
０−Ｂ♯７は、３ビットのバンクアドレスＢＡｎ−ＢＡ
（ｎ−２）により特定される。本実施の形態１０におい
ては、最上位バンクアドレスビットＢＡｎを縮退状態に
設定する。また、リフレッシュブロックサイズ特定信号
ＢＳを利用し、バンクアドレスビットＢＡ（ｎ−１）を
選択的に縮退状態に設定する。バンクＢ♯０−Ｂ♯７に
おいては、それぞれＸアドレスビットＸｊ−Ｘ０によ
り、メモリセルアレイブロックおよびワード線選択が行
なわれる。

【０１２８】図３１は、この発明の実施の形態１０にお
けるバンクデコーダの構成の一例を示す図である。図３
１において、バンクアドレスデコーダ６０は、リフレッ
シュブロックサイズ特定信号ＢＳとバンクアドレスビッ
トＢＡｎ−１または／ＢＡｎ−１を受けるゲートＧ３
と、ゲートＧ３の出力信号とバンクアドレスビットＢＡ
ｎ−２または／ＢＡｎ−２を受けるゲートＧ４を含む。
これらのゲートＧ３およびＧ４は複合ゲートを構成し、
ゲートＧ４から、バンク選択信号ＳＢＡｋが出力され
る。このバンクアドレスデコーダ６０が、バンクＢ♯０
−Ｂ♯７それぞれに対応して設けられる。このリフレッ
シュブロックサイズ特定信号ＢＳは、図２９に示す構成
を用いてたとえば生成される。

【０１２９】リフレッシュブロックサイズ特定信号ＢＳ
がＨレベルのときには、ゲートＧ３の出力信号は、バン
クアドレスビットＢＡｎ−１，／ＢＡｎ−１の値にかか
わらずＨレベルとなり、このバンクアドレスビットＢＡ
ｎ−１が縮退状態に設定される。最上位バンクアドレス
ビットＢＡｎは無効状態とされて内部では使用されてい
ない（外部のアドレス指定時に使用されている）。した
がって、この状態においては、バンクアドレスビットＢ
Ａｎ−２に従って、偶数番号のバンクまたは奇数番号の
バンクの一方の組が選択される。

【０１３０】一方、リフレッシュブロックサイズ特定信
号ＢＳがＬレベルに設定された場合、ゲートＧ３がバッ
ファとして動作し、バンク選択信号ＳＢＡｋは、バンク
アドレスビットＢＡｎ−１およびＢＡｎ−２により指定
される。この場合には、バンクＢ♯０−Ｂ♯７のうち、
バンクＢ♯０−Ｂ♯３から１つのバンクが選択され、ま
たバンクＢ♯４−Ｂ♯７から１つのバンクが選択されて
行選択が行なわれる。バンクＢ♯０−Ｂ♯７において
は、ＸアドレスビットＸｊ−Ｘ０に従って、アドレス指
定された行に対応するメモリセルが選択状態へ駆動され
る。

【０１３１】なお、この実施の形態１０においては、複
数バンクが同時に選択される。バンクをインタリーブ態
様で使用する場合には、したがって、偶数バンクを選択
したときには次に奇数番号のバンクを選択し、これらを
インタリーブ態様でコラムアクセスし、リフレッシュ行
が選択されているバンクを、外部アドレスで再びロウア
クセスのためにアドレス指定するのを防止する必要があ
る（たとえば、２つの偶数バンクにコラムアクセスとロ
ウアクセス並行して実行できない）。ただし、この場
合、図２０に示すような、実施の形態８に従う構成を利
用すれば、各バンクをインタリーブ態様で使用してもリ
フレッシュ動作が悪影響を及ぼすことはなく、バンク構
成を十分に利用して、高速アクセスを実現することがで
きる。

【０１３２】なおバンクＢ♯０−Ｂ♯７は、それぞれ異
なるメモリマットに分散して配置されてもよく、また１
つのメモリアレイ内において、メモリセルアレイブロッ
クがバンクとして利用されてもよい。

【０１３３】また、バンクの数は、８に限定されず、さ
らに多くてもよい。以上のように、この発明の実施の形
態１０に従えば、外部アドレスにより指定されたバンク
と並行して、リフレッシュ用のバンクを選択してメモリ
セルデータのリフレッシュを実行しており、オートリフ
レッシュコマンド印加間隔よりも短い間隔で、メモリセ
ルデータのリフレッシュを行ない、等価的に、リフレッ
シュ特性を改善することができる。

【０１３４】なお、この発明の実施の形態１０におい
て、既に選択状態にあるバンクがリフレッシュのために
指定された場合、この選択状態（アクティブ状態）にあ
るバンクは、既に、アドレスがラッチ状態にあり、バン
ク制御回路は一連の動作を実施し、プリチャージコマン
ドまたはプリチャージ指示が与えられるのを待ってい
る。したがって、この場合には、バンク選択信号ＳＢＡ
ｋが新たに活性化される状態となっても、バンク内にお
いては、行系制御回路は新たな動作を開始しない。した
がって、既にアクティブ状態にあるメモリバンクに対
し、リフレッシュ動作が行なわれることはない。バンク
構成においては、アクティブ状態のバンクを再び活性化
するためには、一旦プリチャージ状態へ設定するための
プリチャージコマンドをバンクアドレスとともに与える
必要がある（シンクロナスＤＲＡＭの場合）。アクティ
ブコマンドが与えられると、バンクアドレスより指定さ
れたバンクに対し行選択動作開始指示信号が与えられ、
セット／リセットフリップフロップがセットされてアレ
イ活性化信号ＲＡＣＴが活性化される。次に、プリチャ
ージコマンドが与えられてプリチャージ動作指示信号が
活性化されるまで、アレイ活性化信号は活性状態を維持
しており、新たなアドレスの取込みは行なわれない。通
常のＤＲＡＭにおいても、同様の、アドレスラッチが用
いられればよい。非選択のバンクは、所定期間のみリフ
レッシュされるように構成されてもよい（実施の形態８
参照）。

【０１３５】

【発明の効果】以上のように、この発明に従えば、外部
アドレスより指定されるメモリブロックまたはバンクの
行選択動作と並行して、外部アドレスが指定しないメモ
リセルアレイブロックまたはバンクにおいても、メモリ
セル行選択動作を行なうように構成しており、内部での
メモリセルのリフレッシュ間隔を短くすることができ、
応じてリフレッシュ特性が悪い場合でも、優れたリフレ
ッシュ特性を有する半導体記憶装置として取扱うことが
できる。

【０１３６】すなわち、メモリブロックが所定時間以上
非選択状態のときには対応の行系回路を活性化すること
により、対応のメモリブロックのメモリセルのリフレッ
シュ間隔を等価的に短くすることができ、また非選択状
態のメモリブロックにおいてリフレッシュを行なってお
り、外部アドレスが指定するメモリブロックに対する行
選択動作に悪影響を及ぼすことはない。

【０１３７】また、この対応のメモリブロックのスタン
バイ状態保持時間をモニタするアクセスモニタ回路を、
この対応のメモリブロックのスタンバイ状態が所定時間
持続しているか否かを判別するタイマと、このタイマか
らのカウントアップ信号に従ってリフレッシュアドレス
および行選択動作活性化信号を対応のメモリブロックに
対して設けられた行系回路へ与えるリフレッシュ制御回
路とで構成しており、各メモリブロック単位で非選択状
態にあるメモリブロックのメモリセルのリフレッシュを
行なうことができる。またタイマの計測時間をプログラ
ム可能とすることにより、半導体記憶装置の実際のリフ
レッシュ特性に合せてメモリセルのリフレッシュ間隔／
回数を設定することができ、リフレッシュ特性を等価的
に改善することができる。

【０１３８】また、外部からの列選択指示が与えられた
ときには、対応のメモリブロックへのリフレッシュのた
めの行活性化信号の発行を停止しており、このアドレス
指定されたメモリブロックに対するデータアクセスに、
リフレッシュされるメモリブロックの動作が悪影響を及
ぼすのを確実に防止することができる（電源電圧の変動
を抑制できる）。

【０１３９】また、スタンバイ状態のメモリブロックの
リフレッシュ時にブロック選択信号を活性化する場合、
このリフレッシュのためのメモリブロックがローカルＩ
Ｏ線対に結合され、この外部アドレスにより指定された
メモリセルアレイブロックのメモリセルデータの読出に
対し、リフレッシュされるメモリブロックからのデータ
が読出されて衝突するのを防止することができる（コラ
ム選択線は、メモリブロックに共通な場合）。

【０１４０】また、タイマの出力に係わらず、対応のメ
モリブロックが外部アドレスにより選択されたときに
は、リフレッシュ制御回路を非活性化するように構成し
ており、正確に外部からのアクセス要求に従って対応の
メモリブロックに対し、外部アドレスに従って選択を行
なうことができる。

【０１４１】また、リフレッシュ制御回路を、外部から
の列選択指示印加時には、対応のメモリブロックに対す
る行選択動作活性化信号の発行を停止するように構成し
ており、対応のメモリブロックが、この行選択動作活性
化信号に従って、仮にブロック選択により、ローカルＩ
Ｏ線対がグローバルＩＯ線対に接続される場合において
も、列選択動作時にはこのリフレッシュされるメモリア
レイブロックは非活性状態にあり、データアクセスされ
るメモリアレイブロックのローカルＩＯ線対のみがグロ
ーバルＩＯ線対に結合され、正確にデータのアクセスを
行なうことができる。また、データの書込／読出動作時
に、非選択メモリブロックはすべてプリチャージ状態に
維持しており、アレイ電源電圧の変動を抑制でき、正確
なデータの読出／書込を行なうことができる。

【０１４２】また、メモリブロックのスタンバイ状態保
持時間をモニタするための回路の作動／非作動状態をプ
ログラムできるように構成しており、１つのチップを、
通常の仕様値を満たす半導体記憶装置またヒドンオート
リフレッシュモードで動作する半導体記憶装置に作り分
けることができ、この半導体記憶装置の実際のリフレッ
シュ特性に応じて、半導体記憶装置の品種分けをでき、
応じてリフレッシュ特性の悪い半導体装置でも、良品と
して取扱うことができる。

【０１４３】また、タイマへ与えられるブロック選択信
号を有効／無効状態に設定するようにプログラム回路を
用いて設定することにより、１つの半導体チップを、異
なる動作モードを有する半導体記憶装置に作り分けるこ
とができ、この半導体記憶装置の実際のリフレッシュ特
性に応じた動作モードを備える製品を生成することがで
きる。

【０１４４】また、外部アドレスは特定するメモリブロ
ックとこれと関連するメモリブロックを同時に行選択動
作を行なわせるように構成しており、外部アドレスが与
えられるごとに、メモリセルのリフレッシュが内部で自
動的に行なわれており、簡易な回路構成で容易に、実際
のリフレッシュ間隔を短くでき、応じてリフレッシュ特
性を見かけ上改善することができる。

【０１４５】また、この内部で同時に選択されるメモリ
ブロックの数をプログラム可能としているため、この半
導体記憶装置の実際のリフレッシュ特性に応じて最適な
リフレッシュ間隔を設定することができる。

【０１４６】また、このメモリブロックがバンクの場
合、非選択バンクにおいて自動的にリフレッシュを行な
うことができ、応じてバンク構成の半導体記憶装置であ
っても、リフレッシュ特性を見かけ上改善させることが
でき、システム効率の低下を抑制できる。

【０１４７】また、１つのバンク内において複数のメモ
リブロックを同時に選択することにより、バンクアクセ
ス時において、バンク単位で内部でヒドンオートリフレ
ッシュを実行でき、リフレッシュ特性を外部から見て改
善することができる。

【０１４８】また、外部アドレスが特定するメモリブロ
ックと異なるメモリブロックにおいては、行選択動作を
所定期間のみ行なうことにより、データ書込時のデータ
の衝突が防止でき、またデータアクセスに対する悪影響
を防止できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示すアクセスモニタの構成を概略的に
示す図である。

【図３】 図２に示すアクセスモニタの動作を示す信号
波形図である。

【図４】 メモリアレイブロックそれぞれに対応して設
けられる行系制御回路の構成を概略的に示す図である。

【図５】 図４に示す行系制御回路の動作を示す信号波
形図である。

【図６】 ロウデコーダ前段のアドレス切換部の構成を
概略的に示す図である。

【図７】 図２に示すリフレッシュ回路の構成を概略的
に示す図である。

【図８】 この発明の実施の形態２に従うアクセスモニ
タの構成を概略的に示す図である。

【図９】 図８に示すアクセスモニタの動作を示す信号
波形図である。

【図１０】 図８に示すリフレッシュ回路の構成の一例
を示す図である。

【図１１】 この発明の実施の形態３に従うタイマの構
成を概略的に示す図である。

【図１２】 （Ａ）は、この発明の実施の形態４に従う
タイマの構成を示し、（Ｂ）は、図１２（Ａ）に示すタ
イマの動作を示す信号波形図である。

【図１３】 この発明の実施の形態５に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図１４】 図１３に示す半導体記憶装置の内部データ
バスの構成を概略的に示す図である。

【図１５】 この発明の実施の形態５に従う半導体記憶
装置のメモリブロックの分布を概略的に示す図である。

【図１６】 この発明の実施の形態６に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図１７】 図１６に示すバンクのアレイ構成を概略的
に示す図である。

【図１８】 この発明の実施の形態６に従う半導体記憶
装置のバンク制御回路の構成を概略的に示す図である。

【図１９】 （Ａ）および（Ｂ）は、この発明の実施の
形態７に従う半導体記憶装置のワード線選択動作を示す
信号波形図である。

【図２０】 この発明の実施の形態８に従う半導体記憶
装置のワード線選択シーケンスを示す信号波形図であ
る。

【図２１】 この発明の実施の形態８に従う半導体記憶
装置のアドレスビットの割当を示す図である。

【図２２】 この発明の実施の形態８に従う半導体記憶
装置のロウ系制御回路の構成を示す図である。

【図２３】 図２２に示す回路の動作を示す信号波形図
である。

【図２４】 この発明の実施の形態８に従う半導体記憶
装置の行系制御の構成を概略的に示す図である。

【図２５】 図２４に示す回路の動作を示す信号波形図
である。

【図２６】 この発明の実施の形態８の変更例を示す図
である。

【図２７】 この発明の実施の形態９に従うブロックア
ドレスデコード回路の構成を概略的に示す図である。

【図２８】 この発明の実施の形態９のメモリブロック
に対するアドレス割当を示す図である。

【図２９】 図２４に示すリフレッシュブロックサイズ
特定信号発生部の構成の一例を示す図である。

【図３０】 この発明の実施の形態１０に従う半導体記
憶装置のアドレスの割当を示す図である。

【図３１】 この発明の実施の形態１０に従うバンクア
ドレスデコーダの構成の一例を示す図である。

【図３２】 従来の半導体記憶装置のメモリセルの構造
を示す図である。

【図３３】 従来の半導体記憶装置のメモリセルのスト
レージノードの電圧の時間変化を概略的に示す図であ
る。

【符号の説明】

１ａ−１ｄ ロウデコード回路、２ａ−２ｄ ブロック
アドレスデコーダ、ブロックアドレスデコーダ、３ａ−
３ｄ アクセスモニタ、♯Ａ０−♯Ｄ０，♯Ａ１−♯Ｄ
１ メモリセルアレイブロック、５ Ｘアドレスバッフ
ァ、６ Ｙアドレスバッファ、９ 制御信号発生回路、
９ａ リフレッシュ制御回路、１３ｂタイマ、１３ｃ
リフレッシュ回路、１３ｄ リフレッシュカウンタ、１
５ マルチプレクサ、１３ｆ リフレッシュ回路、１３
ｅ ＮＯＲ回路、ｆ１−ｆ６ヒューズ素子、１３ｂａ−
１３ｂｄ 遅延段、１３ｂｅ セット／リセットフリッ
プフロップ、Ｆ０ ヒューズ素子、Ｒ０ 高抵抗抵抗素
子、１３ｂｖ ＮＡＮＤ回路、１３ｂｆ セット／リセ
ットフリップフロップ、２０ａ，２０ｂ インバータ、
ＬＩＯ０，ＬＩＯ３ ローカルＩＯ線対、ＧＩＯ グロ
ーバルＩＯ線対、ＢＳＧ０，ＢＳＧ３ ブロック選択ゲ
ート、ＲＫ０−ＲＫ３ ロウ系回路、ＣＫ０−ＣＫ３
コラム系回路、ＭＭ♯０−ＭＭ♯３ メモリマット、Ｂ
♯０−Ｂ♯３ バンク、３１ バンクアドレスバッファ
／デコーダ、３２ Ｘアドレスバッファ、３３ Ｙアド
レスバッファ、３４ 制御信号発生回路、ＲＤ０−ＲＤ
３ロウデコーダ、３７ａ−３７ｈ ロウデコード回路、
３８ａ−３８ｈ ブロックアドレスデコーダ、ＭＢ♯０
−ＭＢ♯７ メモリセルアレイブロック。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 各々が行列状に配列される複数のメモリ
   セルを有する複数のメモリブロック、 前記複数のメモリブロックに対応して設けられ、活性化
   時対応のメモリブロックのメモリセル行を選択しかつ該
   選択行のメモリセルのデータの検知、増幅およびラッチ
   を行なうための複数の行系回路、および前記複数のメモ
   リブロックに対応して設けられ、対応のメモリブロック
   が所定時間以上非選択状態にあるとき対応の行系回路を
   活性化するための複数のアクセスモニタ回路を備える、
   半導体記憶装置。
2. 【請求項２】 前記複数のアクセスモニタ回路の各々
   は、 対応のメモリブロックを特定するブロック選択信号を受
   け、該ブロック選択信号が所定時間以上非活性状態のと
   きリフレッシュ活性化信号を発生するタイマと、 前記タイマからのリフレッシュ活性化信号の活性化時対
   応のメモリブロックのメモリセル行を指定するリフレッ
   シュアドレスおよび行選択動作活性化信号を対応の行系
   回路へ与えるリフレッシュ制御回路とを含み、前記対応
   の行系回路は、前記行選択動作活性化信号に応答して活
   性化されて前記リフレッシュアドレスに従った行選択お
   よびメモリセルデータの検知、増幅およびラッチを実行
   する、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記タイマは、前記所定時間を設定する
   ためのプログラム素子を含む、請求項２記載の半導体記
   憶装置。
4. 【請求項４】 各前記アクセスモニタ回路は、外部から
   の列選択指示に応答して対応の行系回路の活性化動作を
   停止するための手段を含む、請求項１記載の半導体記憶
   装置。
5. 【請求項５】 前記タイマは、前記ブロック選択信号の
   活性化に応答して前記リフレッシュ制御回路を非活性化
   するための回路を含む、請求項２記載の半導体記憶装
   置。
6. 【請求項６】 前記リフレッシュ制御回路は、外部から
   の列選択指示の印加時、前記行選択動作活性化信号の発
   行を停止するための回路を含む、請求項２記載の半導体
   記憶装置。
7. 【請求項７】 前記複数のアクセスモニタ回路を非作動
   状態および作動状態の一方の状態に設定するためのプロ
   グラム回路をさらに備える、請求項１記載の半導体記憶
   装置。
8. 【請求項８】 前記タイマへのブロック選択信号を固定
   的に活性状態に設定するためのプログラム回路をさらに
   備える、請求項２記載の半導体記憶装置。
9. 【請求項９】 各々が行列状に配列される複数のメモリ
   セルを有する複数のメモリブロック、 前記複数のメモリブロックに対応して設けられ、活性化
   時与えられたアドレス信号に従って対応のメモリブロッ
   クのメモリセル行を選択しかつ該選択行のメモリセルデ
   ータの検知、増幅およびラッチを行なうための複数の行
   系回路、および外部からのメモリブロック特定用の複数
   のビットのブロックアドレスに従って、前記複数ビット
   の所定のビットを無効状態として前記複数の行系回路の
   うちの所定数の行系回路を活性化するためのブロック活
   性化回路を備える、半導体記憶装置。
10. 【請求項１０】 前記ブロックアドレスの無効状態に設
    定される所定のビットの数を設定するためのプログラム
    回路をさらに備える、請求項９記載の半導体記憶装置。
11. 【請求項１１】 前記複数のメモリブロックは、外部か
    ら、互いに独立に行選択動作を活性／非活性化すること
    のできる複数のバンクを構成する、請求項９記載の半導
    体記憶装置。
12. 【請求項１２】 前記複数のメモリブロックは、１つの
    バンクを構成する、請求項９記載の半導体記憶装置。
13. 【請求項１３】 前記ブロック活性化回路は、前記ブロ
    ックアドレスに従って、前記ブロックアドレスが指定す
    る選択メモリブロックと異なりかつ前記選択メモリブロ
    ックと同時に行系回路が活性化されるメモリブロックの
    行系回路を前記選択メモリブロックの行系回路と独立に
    非活性化するための回路をさらに備える、請求項９記載
    の半導体記憶装置。