JPH08315598A

JPH08315598A - テスト機能内蔵メモリ集積回路

Info

Publication number: JPH08315598A
Application number: JP7114432A
Authority: JP
Inventors: Nobufumi Komori; 伸史小守; Yasuhiko Nitta; 泰彦新田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-12
Filing date: 1995-05-12
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】メモリ集積回路において、タイミングマージ
ンテスト、電圧マージンテスト、電流異常の検知の機能
を、内蔵機能により可能とするメモリ集積回路を提供す
る。【構成】メモリテスト信号と各種制御信号を発生する
シーケンサ部とメモリ読みだし結果判定部を備えた自己
テスト内蔵機能（ＢＩＳＴ)部と、該シーケンサ部の出
力信号により制御されるタイミング発生回路と電圧発生
回路、および電流異常を検知するための電流電圧変換回
路とアナログ／デジタル変換回路を直列に接続した電流
センサを内蔵する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリデバイスのテス
ト容易化設計に関するものである。特にチップ内にテス
ト回路を内蔵したＢＩＳＴ手法を導入したメモリ集積回
路に関するものである。

【０００２】

【従来の技術】ＬＳＩの回路規模が増大するにつれて、
設計者が回路の機能、動作を考えてテストパターンを作
成することが非常に時間の要するものとなっている。故
障シュミレーションは莫大な時間を要し、故障検出率を
評価することも現実的に難しくなっている。また、テス
トベクトル数の増加、テスト周期の短縮はＬＳＩテスタ
ーの高機能化、高性能化を要求し、テスターのコスト上
昇を招いている。特に、メモリではビット容量の増大に
伴うテスト時間の増大が問題となっている。これらの点
から、現在ではＬＳＩのテスト容易化設計が必須のもの
となっている。テスト容易化手法としてはスキャンデザ
インがまず実用化されたが、ＬＳＩの場合には単一縮退
故障モデルでは不十分であることや、テストパターン数
が膨大になり、大規模なシリアルメモリを持つテスター
が必要である。これらを解決する手法としてビルトイン
セルフテスト（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓ
ｔ、以下ＢＩＳＴと記述する。）が考えられた。

【０００３】ＢＩＳＴはテストパターンの発生手段と、
テスト結果の評価手段をＬＳＩ内部に持ち、自己テスト
を行うことが特徴である。種々の手法があるが、現在の
実用の原点は、１９７０年代の終わりに提案されたＢＩ
ＬＢＯ（Ｂｕｉｌｔ−ＩｎＬｏｇｉｃＢｌｏｃｋＯ
ｂｓｅｒｖａｔｉｏｎ）がある。

【０００４】通常動作では単なるフリップフロップとし
て、テスト時には疑似乱数の発生、または、出力データ
の圧縮を行うリニアフィードバックシフトレジスタ（Ｌ
ＦＳＲ）として動作するＢＩＬＢＯレジスタが用いられ
る。スキャンパスで回路を部分回路に分割し、分割した
回路に対する入力側のシフトレジスタを疑似乱数発生
器、出力側のシフトレジスタを符号解析器とし、疑似ラ
ンダムパターンを用いたシグネチャーアナリシスでセル
フテストを行う。

【０００５】このような疑似ランダムパターン方式のＢ
ＩＳＴをＡＳＩＣ分野に適用した例として、米ハネウェ
ル社の２０ＫゲートアレイＨＣ２００００がある。ゲー
トアレイの入力に２４２ビットと非常に大規模なＬＦＳ
Ｒを付加し、出力に１４１ビットのＬＦＳＲをデータ圧
縮器として設け、高速（１００ＭＨｚ）でセルフテスト
を行う。このゲートアレイはスーパーコンピュータ用で
あり、性能低下を招くスキャンパスは採用していない。
このゲートアレイは１．２５μｍＣＭＯＳでチップサイ
ズ１０ｍｍ角であり、その６％（２０００ゲート規模）
がテスト用回路である。

【０００６】さらに、マイクロプロセッサでも、インテ
ルの８０３８６のようにＰＬＡ、ＣＲＯＭ（マイクロコ
ード用ＲＯＭ）にブロック毎に１対のＬＦＳＲを設け疑
似ランダムパターンでのセルフテストを実行する例が報
告されている。

【０００７】一方、メモリＬＳＩでは多ビットのＬＦＳ
Ｒを用いて、マルチインプットＬＦＳＲをコラムデコー
ダ部に埋め込み、ビットラインに接続することで、デー
タの書き込み、読みだし、スキャンイン／アウト及びデ
ータ圧縮を行う手法や東芝の４ＭＤＲＡＭのように、ア
ドレスジェネレータ、テストパターンジェネレータ、コ
ンパレータを内蔵したＢＩＳＴが報告されている。

【０００８】図９は、ＬＳＩに適用された従来のＢＩＳ
Ｔ技術について説明したものである（Hiroki Koike et
al. "A BIST SCHEME USING MICROPROGRAM ROM FO
R LARGE CAPACITY MEMORIES" International Test
Conference Paper 36.1 pp.815-822 (1990).）。テスト
すべきメモリセルの数をＮとした時、図９はＮに比例し
たパターン数のテストパターンの実行が可能な構成を示
している。クロックに同期してインクリメントまたはデ
クリメントすることができるアドレスカウンタ６６の出
力を受けてマイクロプログラムＲＯＭ６８の出力が変化
し、これに呼応してマイクロプログラムコードが出力さ
れデータジェネレータ／コンパレータ６７が動作する構
成になっている。発生したデータと、メモリから読みだ
したデータの比較結果は、最終的にＥＮＤ信号出力がロ
ーレベルになったときにＥＲＲＯＲ信号として出力さ
れ、テスト結果が外部から判定可能となる。

【０００９】図９のＢＩＳＴ回路に、ループカウンタ、
ベースアドレスレジスタを追加することにより、Ｎ2に
比例したパターン数のテストパターンの実行が可能な構
成となる。また、タイマーを追加することにより、ダイ
ナミックＲＡＭのデータ保持時間いわゆるリテンション
時間を評価するための構成となる。これらの構成要素
は、実際には１つのＢＩＳＴ回路に統合されている。

【００１０】ここで着目すべきはメモリのための従来の
ＢＩＳＴ回路は、チップ外部のクロック信号に同期して
チップの機能動作のみがテストできるだけであり、詳細
なタイミングマージンテストなどは考慮されていないこ
とである。

【００１１】

【発明が解決しようとする課題】メモリのためのＢＩＳ
Ｔ回路については前述したように、学会等での提案はな
されているものの製品に導入された例はまだない。この
理由としては、ＢＩＳＴ回路の導入によるチップ面積の
増大（高コスト）、歩留まりの低下などの悪影響が上げ
られる。しかし、これらの問題点はデバイスの微細化と
メモリの大容量化に伴うＢＩＳＴ回路面積の相対的な低
下によって解消されていくと考えられる。

【００１２】今後、最も問題となるのは、ＢＩＳＴ回路
を導入することにより、高額な高速メモリテスタを用い
たテスト時間を大幅に減らすことができるかどうかであ
る。もし、ＢＩＳＴ回路によるテスト内容が高速のメモ
リテスタを用いたテストの多くを代替できれば、大規模
メモリの分野においては、高額な高速メモリテスタに対
する投資を抑制して、ビットあたり単価の安い製品を製
造し、販売することができる。ところが、従来のＢＩＳ
Ｔ回路は次の３つのテスト内容については代替すること
が不可能であった。（１）タイミングマージンテスト（２）電圧マージンテスト（３）電流テストもし、この点が解決されなければ、今後もＢＩＳＴ回路
の本格的な導入は行われず、高額なメモリテスタを用い
たテストが必要となるため、大規模メモリ製品の製造コ
ストは下がってもテストのコストが下がらないため、総
コストの低減はできない。タイミングおよび電圧マージ
ンテストは、開発段階での動作マージン把握だけでな
く、製品の実動作タイミングに対するマージンを製品出
荷時に把握し、品質を定常的に把握する上でも重要な意
味がある。

【００１３】更に、ＬＳＩの信頼性評価のための加速試
験においては実動作条件よりも高い電圧での動作試験を
行うが、従来はチップの内部電圧を所定の値に制御する
ことが困難であり、精度のよい加速試験ができている保
証がなかった。チップ内に電圧マージンテスト機能を内
蔵することは大きな意味がある。

【００１４】

【課題を解決するための手段】この発明は、与えられた
プログラムに従って、メモリテスト信号およびメモリセ
ルアレイに対するタイミング信号を制御するための制御
信号を発生するシーケンサ部と、該シーケンサ部からの
制御信号により制御されるタイミング発生回路と、メモ
リ読みだし結果判定部とを設け、メモリ内でメモリセル
アレイに対し複数のタイミング信号を発生することによ
り、タイミングマージンテストを行うことを可能とした
テスト機能内蔵メモリ集積回路を提供するものである。

【００１５】本願の特許請求の範囲の請求項２に記載の
発明において、シーケンサ部は、メモリテスト信号およ
びタイミング発生回路を制御する制御信号を発生するた
めのプログラムを格納するプログラム記憶部を有するこ
とを特徴とする。

【００１６】本願の特許請求の範囲の請求項３に記載の
発明は、タイミング発生回路が、チップに内蔵され外部
クロック信号に同期して動作するフェーズロックドルー
プ（ＰＨＡＳＥＬＯＣＫＥＤＬＯＯＰ、以下ＰＬＬ
と記述する。）回路のリング上の多段ゲートの複数の位
置の信号をもとにタイミング信号を発生することを特徴
とする。

【００１７】本願の特許請求の範囲の請求項４に記載の
発明において、ＰＬＬ回路は外部クロックの逓倍機能を
有することを特徴とする。

【００１８】本願の特許請求の範囲の請求項５に記載の
発明において、ＰＬＬ回路によって逓倍されたクロック
信号を分周器によって多相クロック信号に分周し、チッ
プ内の各メモリブロックに供給するように構成されるこ
とを特徴とする。

【００１９】本願の特許請求の範囲の請求項６に記載の
発明において、ＰＬＬ回路によって逓倍されたクロック
信号を分周器によって多相クロック信号に分周し、さら
に分周された信号ごとにＰＬＬ回路のリング状多段ゲー
トの所定の位置の信号との論理積をとった信号をチップ
内の各メモリブロックに供給するように構成されること
を特徴とする。

【００２０】本願の特許請求の範囲の請求項７に記載の
発明において、請求項５および請求項６に記載のテスト
機能内蔵メモリ集積回路に、更に、多相クロックへの分
周回路をリングカウンタで構成したことを特徴とする。

【００２１】本願の特許請求の範囲の請求項８に記載の
発明において、与えられたプログラムに従って、メモリ
テスト信号とメモリセルアレイに対する出力電圧を制御
するための制御信号を発生するシーケンサ部と、該シー
ケンサ部からの制御信号によりメモリセルアレイの各機
能ブロックに対する出力電圧を制御する電圧発生回路
と、メモリ読みだし結果判定部を設け、メモリ内でメモ
リセルアレイの各機能ブロックに対に対し電圧を可変的
に発生することにより、電圧マージンテストを行うこと
を可能とすることを特徴とする。

【００２２】本願の特許請求の範囲の請求項９に記載の
発明において、請求項８のテスト機能内蔵メモリ集積回
路に、更に、上記シーケンサ部は、テスト信号および電
圧発生回路を制御する制御信号を発生するためのプログ
ラムを格納するプログラム記憶部を有することを特徴と
する。

【００２３】本願の特許請求の範囲の請求項１０に記載
の発明において、請求項８のテスト機能内蔵メモリ集積
回路に、更に、電圧発生回路はチップに内蔵されその出
力電圧が前期シーケンサ部の出力信号値によって制御さ
れることを特徴とする。

【００２４】本願の特許請求の範囲の請求項１１に記載
の発明は、電流電圧変換回路とアナログ／デジタル変換
回路を直列に接続した電流検知回路と、この電流センサ
の出力信号値を所定の値と比較して電流異常を検出する
電流判定部を設けることを特徴とする。

【００２５】本願の特許請求の範囲の請求項１２に記載
の発明において、更に、請求項１１に記載のテスト機能
内蔵メモリ集積回路は、チップ内の複数の電源線上に電
流センサを設けたことにより、電流異常の原因を分類可
能にしたことを特徴とする。

【００２６】

【作用】特許請求の範囲の請求項１および請求項２に記
載のメモリ集積回路において、シーケンサ部内のプログ
ラム記憶部内に格納されたプログラムによって、書き込
み／読み出しアドレスと書き込みデータを含むメモリテ
スト信号とメモリセルアレイに対する書き込み／読み出
しタイミングを制御するための制御信号を発生する。ま
た該メモリテスト信号を発生するシーケンサ部と、上記
メモリ読み出し結果判定部と、上記シーケンサ部の制御
信号により上記タイミング発生回路を設け、上記タイミ
ング発生回路から複数のタイミング信号を発生すること
により、タイミングマージンテストを行う。

【００２７】特許請求の範囲の請求項３に記載のメモリ
集積回路において、上記タイミング発生回路が、チップ
に内蔵され外部クロック信号に同期して動作するＰＬＬ
回路のリング上の多段ゲートの複数の位置の信号をもと
にタイミング信号を発生する。

【００２８】特許請求の範囲の請求項４に記載のメモリ
集積回路において、上記ＰＬＬ回路は、外部クロックを
逓倍する。

【００２９】特許請求の範囲の請求項５に記載のメモリ
集積回路において、上記ＰＬＬ回路によって逓倍された
クロック信号は、分周回路によって多相クロック信号に
分周され、チップ内の各メモリブロックに供給される。

【００３０】特許請求の範囲の請求項６に記載のメモリ
集積回路において、上記ＰＬＬ回路によって逓倍された
クロック信号は、分周回路によって多相クロック信号に
分周され、さらに分周された信号ごとに上記ＰＬＬ回路
のリング状多段ゲートの所定の位置の論理積をとった信
号をチップ内の各メモリブロックに供給される。

【００３１】特許請求の範囲の請求項８および請求項９
に記載のメモリ集積回路において、シーケンサ部内のプ
ログラム記憶部に格納されたプログラムにより、上記シ
ーケンサ部から上記電圧発生回路に対し制御信号を発生
する。また、上記シーケンサ部から発生する制御信号に
より、上記電圧発生回路からのメモリセルアレイに対す
る出力電圧を可変的に発生することにより、電圧マージ
ンテストを行う。

【００３２】特許請求の範囲の請求項１０に記載のメモ
リ集積回路において、上記電圧発生回路はチップ内に内
蔵され、その出力電圧は、上記シーケンサ部の出力信号
値によって制御される。

【００３３】特許請求の範囲の請求項１１に記載のメモ
リ集積回路において、上記アナログ／デジタル変換回路
と直列に接続された上記電流センサの出力信号値を所定
の値と比較して電流異常を検出する。

【００３４】

【実施例】次に、図面に示す実施例に基づき、本発明に
ついて詳細に説明する。

【００３５】図１は、本発明のメモリ集積回路の実施例
を示した概略ブロック図であり、以下に本発明のメモリ
集積回路の概略を説明する。図１において、メモリ集積
回路１は、セルフテスト時にメモリセルアレイに対する
書き込み／読み込みアドレスと書き込みデータを含むテ
スト信号および各種制御信号を発生するＢＩＳＴ部２
と、アドレスラッチタイミング信号を可変的に発生する
タイミング発生回路３および、各回路に与える電圧を可
変的に発生する電圧発生回路４を備える。

【００３６】また図１において、上記ＢＩＳＴ部２は、
テスト開始時に外部からＴＥＳＴ端子１８に対し入力さ
れた制御信号に応じてテスト信号とテストのための各種
制御信号を出力するシーケンサ部５と、該シーケンサ部
５から出力される制御信号により制御されるメモリ読み
出し結果判定部６を備える。

【００３７】また図１において、上記タイミング発生回
路３は、外部からのクロック入力のためのクロック端子
１７に接続されており、外部から入力されるクロック信
号φ_EXTに同期してずれ（スキュー）の少ない内部クロ
ック信号を発生するためのＰＬＬ（ＰｈａｓｅＬｏｃ
ｋｅｄＬｏｏｐ）回路７と、該ＰＬＬ回路７から出力
される位相の異なるクロック信号（φ₀〜φ_p）のいずれ
かをシーケンサ部５からの制御信号ＣＮＴ２に基づいて
選択するためのタイミング信号セレクタ８から構成され
ている。

【００３８】また図１において、外部からのアドレス信
号を入力するためのＡＤＲ端子９は、外部からのアドレ
ス信号と内部のテストアドレス信号を選択するためのア
ドレス入力セレクタ１０に接続されており、その出力は
アドレスラッチ１１に接続される。アドレスラッチ１１
の出力はアドレスデコーダ１２に接続され、アドレスデ
コーダ１２の出力は、メモリセルアレイ部１３に接続さ
れる。外部とデータ信号のやりとりを行なうためにＤＡ
ＴＡ端子１４は、外部からのデータ信号と内部のテスト
データ信号を選択するためのデータ入力セレクタ１５に
接続され、該データ入力セレクタ１５は、さらにメモリ
セルアレイ部１３とデータのやりとりを行うためにＩ／
Ｏ１６と接続される。またＩ／Ｏ１６はデータのやりと
りを行うためメモリセルアレイ部１３に接続される。

【００３９】さらに図１において、ＢＩＳＴ部２内のシ
ーケンサ部５の出力はアドレス入力セレクタ１０、デー
タ入力セレクタ１５およびメモリ読み出し結果判定部６
に接続される。メモリ読みだし結果判定部６はテストデ
ータの読み出しのためにＩ／Ｏ１６に接続される。さら
に、シーケンサ部５はタイミング発生回路３を制御する
ため、タイミング信号セレクタ８に接続される。タイ
ミング信号セレクタ８の出力はアドレスラッチ１１に接
続される。さらに、シーケンサ部５の出力は、メモリセ
ルアレイ部１３内の各回路ブロックに与える電圧を制御
するため電圧発生回路４に接続される。電圧発生回路４
はメモリセルアレイ部内１３の各回路ブロックに電圧を
与えるため、メモリセルアレイ部１３に接続される。

【００４０】また、さらに図１において、テスト開始時
に、外部からの制御信号が入力されるＴＥＳＴ端子１８
はシーケンサ部５に接続されており、該シーケンサ部
は、テスト結果を外部に出力するためＥＲＲＯＲ端子１
９に接続されている。

【００４１】また、図１のＢＩＳＴ部２において、テス
トパターン及び制御信号を発生するシーケンサ部５は、
その中にテストプログラムを格納するプログラム記憶部
を含む。

【００４２】図２は、図１のＢＩＳＴ部２内のシーケン
サ部５の構成を示したものである。図２において、シー
ケンサ部２０はプログラムシーケンサ２１、プログラム
記憶部２２、プログラムデータレジスタ２３より構成さ
れる。外部よりテスト開始時に、スタートアドレスがプ
ログラムシーケンサ２１に与えられる。プログラムシー
ケンサ２１より、プログラム記憶部２２に対してプログ
ラムアドレスが与えられると、プログラム記憶部２２に
格納されたデータがプログラムデータレジスタ２３に読
み込まれる。プログラムデータレジスタ２３ではテスト
パターンや制御信号が各フィールドに割り当てられてお
り、ＢＩＳＴ部外に対しテストパターンや制御信号を出
力する。プログラムデータレジスタ２３は、またプログ
ラムシーケンサ２１に対し、次に実行すべきアドレスを
与え、プログラムシーケンサ２１はプログラム記憶部２
２に次のアドレスを与え、同様にして、プログラム記憶
部２２中のプログラムが順次実行される。

【００４３】またプログラムシーケンサ２１に対し結果
判定信号が入力された時は、プログラムシーケンサ２１
が実行すべきアドレスを変更し、プログラム記憶部２２
に与えることにより、判定結果時の処理を行う。

【００４４】このようにして、シーケンサ部２０内のプ
ログラム記憶部２２に格納されたプログラムによって、
テストパターンおよびタイミング発生回路３や電圧発生
回路４を制御する制御信号が出力される。

【００４５】図１において、テスト開始のため、外部か
ら制御信号がＴＥＳＴ端子１８に与えられると、シーケ
ンサ部５内のプログラム記憶部２２に格納されたプログ
ラムにより、シーケンサ部５からアドレス入力セレク
タ、データ入力セレクタ、およびメモリ読みだし結果判
定部に対しテスト信号を、メモリ読みだし結果判定部と
タイミング信号セレクタに対し制御信号が出力される。
テスト信号は書き込み／読みだしアドレスを含むアドレ
ス入力セレクタ信号と書き込みデータを含むデータ入力
セレクタ信号を含み、テスト時には、外部からのアドレ
スおよびデータ入力信号に代えてこれらのテスト信号が
用いられる。また、制御信号は、メモリ読み出し結果判
定部６を制御するＣＮＴ１とタイミング信号セレクタ７
を制御するＣＮＴ２を含む。

【００４６】シーケンサ部５から出力されたテスト信号
中の書き込みアドレスはアドレス入力セレクタ１０を介
してアドレスラッチ１１に出力される。また該テスト信
号中のテストデータ信号は、データ入力セレクタ１５を
介してＩ／Ｏ１６に出力される。タイミング信号セレク
タ８へのシーケンサ部５からの制御信号ＣＮＴ２によ
り、タイミング発生回路３からアドレスラッチ１１に書
き込みタイミング信号が与えられると、アドレスがアド
レスデコーダ１２を介して、メモリセルアレイ部１３に
出力され、同時に、テストデータがＩ／Ｏを介してメモ
リセルアレイ部１３に対し書き込まれる。

【００４７】データ読みだし時には、テスト信号中に
は、読みだしアドレスが含まれ、データは含まれない。
前述のデータ書き込み時と同様にして、アドレス入力セ
レクタ１５に読みだしアドレスが与えられ、アドレスラ
ッチ１１にタイミングが与えられた時点でメモリの内容
がＩ／Ｏ１６を介して読み出される。

【００４８】メモリ読み出し結果判定部６は、シーケン
サ部５からの制御信号ＣＮＴ１により、Ｉ／Ｏ１６を介
して、メモリの内容を読み込み、シーケンサ部５からの
テスト信号中のテストデータと内容を比較し、その比較
結果をシーケンサ部５に出力する。シーケンサ部５はＥ
ＲＲＯＲ端子１９を介して外部にテスト結果を出力す
る。

【００４９】図５において、φ₀、φ₁、φ₂等はＰＬＬ
回路によって発生したタイミング信号のタイムチャート
を示す。ここで、シーケンサ部５からの制御信号ＣＮＴ
２によってタイミング信号セレクタ８が、書き込みアド
レスと書き込みデータを含むテスト信号の出力タイミン
グとしてφ₀を、書き込み信号の出力タイミングとして
φ₁をセレクトした時のタイミングマージンテストにつ
いて説明する。

【００５０】図１において、シーケンサ部５は、φ0の
立ち上がりで書き込みアドレスをアドレスラッチ１１
に、書き込みデータをＩ／Ｏ１６に出力する。タイミン
グ発生回路３は、φ₁の立ち上がりで書き込み信号をア
ドレスラッチ１１に対し出力する。この時、書き込み信
号が出力されたタイミングで、メモリセルアレイ１３に
対してテストデータの書き込みが行われる。即ち、図５
において、φ₀とφ₁のずれ、５時間ユニットがタイムマ
ージンであり、メモリ読みだし結果判定部６で書き込み
データとテストデータの比較をすることによりタイムマ
ージンテストができる。例えば、書き込み信号のタイミ
ングとして、φ₂を取れば、図５において、φ₀とφ₂は
２時間ユニットずれているので、２時間ユニットのタイ
ムマージンテストが行える。

【００５１】このように、シーケンサ部５からの制御信
号ＣＮＴ２により、タイミング信号セレクタ８を制御
し、ＰＬＬ回路７で発生した種々のタイミング（φ₀〜
φ_P）の中から、制御信号に与える必要なタイミングを
選択することが可能となり、タイミングマージンテスト
が可能となる。

【００５２】読み出しテストの場合も、同様にして、タ
イミング信号セレクタ８でタイミング信号を選択するこ
とにより、読み出しアドレスを出力するタイミングと、
読み出し信号を出力するタイミングをずらすことが可能
となり、データ読み出し時のタイミングマージンテスト
が行える。

【００５３】このように、シーケンサ部５からの制御信
号ＣＮＴ２により、タイミング信号セレクタ８がＰＬＬ
回路７から発生した種々のタイミング信号の中から、必
要なタイミング信号を選択することができ、これによっ
て、メモリセルアレイ１３に対する各信号のタイミング
を別々に制御できるようになる。

【００５４】すなわち、メモリ内部で、テスト信号の発
生およびメモリセルアレイ１３に対するタイミング信号
の可変的な発生が可能となるため、メモリ内蔵機能によ
り、タイミングマージンテストが可能となる。

【００５５】なお、本発明により、アドレス入力ラッチ
のタイミングだけでなく、チップ内外の全ての信号のタ
イミングが制御できることはいうまでもない。例えば、
本実施例では説明の簡単化のために省略したが、いわゆ
るローアドレスとカラムアドレスが同一のアドレスピン
を介して逐次的に入力される場合のアドレスラッチタイ
ミング制御に適用できることは明らかであるし、また、
メモリから読みだしたデータのラッチタイミングが同様
の手法によって制御できることも自明である。

【００５６】また、本実施例では、ＰＬＬ回路から発生
した位相のずれた複数のタイミング信号の中から必要な
タイミングを選択することにより、タイミングマージン
テストを可能としたが、複数の周期の異なるタイミング
信号を発生することによっても、同様にタイミングマー
ジンテストができることは、明らかである。

【００５７】図３はＰＬＬ回路を示したものであり、Ｐ
ＬＬ回路は位相比較回路３１、チャージポンプ回路３
２、電圧制御発振回路３３、およびＮ分周回路３４など
から構成される。

【００５８】位相比較回路３１で外部クロックと内部ク
ロックの位相差を検出し、位相差に応じてチャージポン
プ回路３２を駆動して電圧制御発振回路３３への入力電
圧を制御する。該電圧制御発振回路３３の出力はＮ分周
回路３４で入力クロック信号と同一周波数に分周された
後、内部クロック信号として位相比較回路３１に入力さ
れる。

【００５９】ＰＬＬ回路の第１の利点は、チップ内外の
クロックスキュー（ずれ）の解消である。ＰＬＬ回路を
用いることにより、チップを実装したプリント基板上の
システムクロックφ_EXTとチップ内のクロックφ'のずれ
を解消し、チップ間で転送するデータのセットアップ時
間のマージンを切り詰めてクロック信号の高速化を達成
することができる。この場合、システムクロックとチッ
プ内のクロックの周波数は同一であり、Ｎ分周回路は不
要である。

【００６０】これに対して、第２の利点はクロック信号
の逓倍ができることである。この場合、プリント基板上
で各チップに分配するクロックの周波数は低く抑さえて
システム全体の動作の安定化をはかる一方、チップ内部
のクロック周波数は逓倍することによりシステム全体と
しての性能は飛躍的に向上させることができる。

【００６１】図３の例では、ＰＬＬ回路により外部クロ
ック信号φ_EXTの周波数が、Ｎ倍に逓倍されてφ_Nとなっ
ている。逓倍されたクロック信号φ_NはＮ分周回路３４
によって周波数が再び１／Ｎになり、外部クロックと同
一の周期をもつφ'がチップ内部に供給されている。

【００６２】図３における電圧制御発振回路３３は電圧
によって電流駆動能力が制御できる多段の反転論理ゲー
ト（インバータなど）がリング状に接続されている。接
続されるゲートの段数は、多くの場合、発振周波数を唯
一にし安定に動作させるために１７段や２３段などの素
数が選ばれる。

【００６３】以上の説明から明らかなように、ＰＬＬ回
路を内蔵することにより、チップ内部で外部クロックと
スキューのないクロック信号が発生でき、さらにこの内
部クロックに対して、逓倍されたクロック信号φ_Nと電
圧制御発振回路３３の出力信号（φ₀〜φ_P）を組み合わ
せることにより、反転論理ゲート１段分の精度で任意の
タイミング信号を発生することができる。

【００６４】図１のＰＬＬ回路の出力信号φ₀〜φ_p、φ
_Nおよびφ'に対して、シーケンサ部からのタイミング制
御信号ＣＮＴ２を作用させることにより、アドレスラッ
チ信号をはじめとする種々のタイミング信号を発生する
ことが可能である。

【００６５】シンクロナスＤＲＡＭと呼ばれるダイナミ
ック・ランダム・アクセス・メモリ（以降、ＳＤＲＡ
Ｍ）の内部では複数のメモリブロックに対するアクセス
タイミングをずらすことにより、複数のメモリブロック
に対するアクセスを時間的にオーバーラップさせ、連続
アドレスに対するメモリアクセスレートを高めている。
ＳＤＲＡＭにおいては、例えば図６に示すように（ｋ＋
１）ブロックのメモリブロックに対して（ｋ＋１）相の
クロック信号が順次与えられるように回路設計を行な
う。

【００６６】この時、図４に示されているように、Ｎ倍
に逓倍されたクロック信号φ_Nを（ｋ＋１）段のリング
カウンタ３６を用いて分周することにより、（ｋ＋１）
相のクロック信号ＰＨ₀〜ＰＨ_kを得ることができる。

【００６７】タイミング信号ＰＨ₀〜ＰＨ_kを各メモリブ
ロックに与えることにより、（ｋ＋１）個のメモリブロ
ックを（ｋ＋１）分の１周期ずつタイミングをずらせな
がらアクセスすることができる。

【００６８】また、最近のＳＤＲＡＭは２００ＭＨＺを
越える非常に高速な内部クロックで動作しており、チッ
プ内での信号遅延が問題になってきている。本発明のよ
うに、ＰＬＬ回路で内部クロック信号を発生している場
合には、図４に示したように分周された信号に対して、
それぞれの信号が供給される相手ブロックの距離に応じ
てタイミング信号の変化時刻を調整することができる。
図４では、（ｋ＋１）個のメモリブロックに対して、１
ブロック異なる毎に反転論理ゲート２段分の遅延時間を
追加するように構成されている。

【００６９】図５は、この動作を示すタイミングチャー
トであり、図中上部に示されている時間は任意スケール
である。本来、タイミング信号ＰＨ₀とＰＨ₁は８時間ユ
ニットの遅延となるはずであるが、図４に示されている
ように、それぞれφ₀およびφ₂との論理積がとられてい
るため、φ₀とφ₂とのスキュー時間である２時間ユニッ
トを付加して１０時間ユニットの遅延となっている。

【００７０】次に、電圧マージンテスト時における、動
作について説明する。図７は図１において、特に電圧発
生回路について関連した部分を抜き出したものである。
図７において、制御電圧値を出力するＢＩＳＴ部５１内
のシーケンサ部５２の出力は、電圧発生回路５３内のデ
ジタル／アナログ変換回路５４、５５に接続される。該
電圧発生回路５３において、デジタル／アナログ変換回
路５４、５５の出力は電圧変換回路５６、５７に接続さ
れている。さらに、該電圧発生回路５３からの出力はメ
モリセルアレイ部５８内の各機能ブロックに信号電圧を
与えるため接続されている。また該電圧発生回路５３に
は外部から電圧Ｖ_INが与えられる。

【００７１】電圧マージンテストにおいて、ＴＥＳＴ端
子に入力される外部からの制御信号とシーケンサ部５２
内のプログラム記憶部にあらかじめ格納されているプロ
グラムにより、テスト信号とテストのための制御信号が
出力される。制御信号には、メモリ読み出し結果判定部
５９を動作させるための制御信号ＣＮＴ１および図示し
ていないメモリを通常動作させるために必要な各種制御
信号（ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）におけるリフレッシュ信号など）が含まれている。

【００７２】シーケンサ部５２から、制御電圧値が出力
され、メモリセルアレイ部５８内の各内部ブロックに対
して与えるべき電圧値をデジタル／アナログ変換回路５
４、５５に与える。次に、デジタル／アナログ変換回路
５４、５５の出力信号は電圧変換回路５６、５７に基準
電圧Ｖ_REFとして与えられる。電圧変換回路５６、５７
で基準電圧ＶREFに基づいて外部電源電圧Ｖ_INを所定の
電圧（例えば、昇圧電位Ｖ_PPやセルプレート電位1/2Ｖ
_cc）に変換してメモリセルアレイ部５８内の各回路ブロ
ックに与える。すなわち、シーケンサ部５２からの制御
電圧値により、メモリセルアレイ部５８内の各ブロック
に与える電圧を制御できる。

【００７３】このようにして、出力電圧が制御可能な電
圧発生回路５３をチップ内に内蔵することにより、メモ
リセルアレイ内部の個々の回路ブロックの動作電圧をき
め細かく変化させることができるようになる。

【００７４】すなわち、シーケンサ部５２からの制御信
号により、電圧発生回路５３から出力するメモリセルア
レイ５８内の各回路ブロックに対する電圧を変化させ、
タイミングマージンテストと同様に（ここではアドレス
ラッチタイミングは固定する）メモリセルアレイ５８に
対するデータの書き込み／読み込みのテストを行うこと
ができる。

【００７５】すなわち、メモリ内部で、テスト信号の発
生およびメモリセルアレイ５８内の各機能ブロックに対
し、電圧の可変的な発生が可能となり、メモリ内蔵機能
により電圧マージンテストが可能となる。

【００７６】図８は、本発明のメモリ集積回路におい
て、電流異常の検出のための回路の構成について説明し
たものである。以下に電流異常の検出方法について説明
する。図８において、電流センサ７１は、回路に流入す
る電流経路上の抵抗（意図的に設けた抵抗でなく、トラ
ンジスタや、拡散、配線などによる寄生抵抗等）の両端
の電位差を増幅する差動アンプ７２からなる電流電圧変
換回路と、該電流電圧変換回路の出力をデジタル値に変
換するアナログ／デジタル変換回路７３からなり、ＢＩ
ＳＴ部７０内に電流判定部７４を備える。該電流判定部
７４は、該電流センサ７１の出力信号と、所定の電流期
待値を比較する比較回路７５を有し、該比較回路７５に
対して所定の電流期待値を与えるとともに比較回路７５
の出力信号に基づいて異常電流の有無をチップ外部に出
力するシーケンサ部７６を備えている。またシーケンサ
部７６から比較回路７５に対する電流期待値の出力は、
図２におけるプログラムデータレジスタ２３にフィール
ドを追加することにより実現できる。

【００７７】図８において、電流センサ７１とＢＩＳＴ
部７０内の電流判定部７４により、チップ内の各回路に
供給されている電源の電流値を検知し、異常電流の有無
を判定する構成を示している。

【００７８】図９は、メモリ内の各機能ブロック７７、
７８、７９に対応して電流センサ８０、８１、８２が配
置された場合を示している。

【００７９】図９において、各機能ブロック７７、７
８、７９に電流センサ８０、８１、８２が接続されてお
り、該電流センサ８０、８１、８２は電流センス結果セ
レクタ回路８３に接続されている。該電流センス結果セ
レクタ回路８３は、シーケンサ部８４からの電流期待値
と電流センサ８０、８１、８２からの出力を比較するた
めの比較回路８５に接続され、該比較回路８５はその出
力をシーケンサ部８４に出力する。

【００８０】メモリ内の各機能ブロック７７、７８、７
９において、各電流センサ８０、８１、８２により測定
された電流値は電流センス結果セレクタ回路８３に出力
され、ここで測定される機能ブロックが選択され、比較
回路８５に出力される。該比較回路８５では、シーケン
サ部８４から出力された電流の期待値と測定値を比較
し、その結果をシーケンサ部８４に出力し、該シーケン
サ部８４内で電流異常判定を行ない判定結果を外部に出
力する。

【００８１】該電流センス結果セレクタ回路８３では、
シーケンサ部８４からの制御により、複数の機能ブロッ
クからの電流センス結果の中から順次１つずつ選択して
いくため、チップ内の各ブロックの電流テストを順次行
える。

【００８２】このように、複数の電流センサーを用いる
ことにより、異常電流による不良が発生した場合に、不
良原因を特定することが可能になる。このことにより、
現状のメモリテスタで行なわれている種々のカテゴリー
のスタンバイ電流異常テストがＢＩＳＴ方式でも可能と
なる。

【００８３】本発明の明細書においては、テストパター
ンおよび制御信号の発生を行なうための処理部をシーケ
ンサ部としたが、シーケンサ部の代わりにより拡張され
た処理機能を備えたマイクロプロセッサやマイクロコン
トローラを用いても同様の効果が得られ、一向に差しつ
かえないことは言うまでもない。

【００８４】

【発明の効果】本発明は、改善されたＢＩＳＴ回路によ
って制御されるタイミング発生回路を備えたことによ
り、タイミングマージンの自己テストが可能となり、高
額なメモリテスタを用いてのテスト時間を大幅に短縮
し、メモリデバイスの製造コストを大幅に削減すること
ができる。

【００８５】更にまた、本発明は、タイミング発生回路
をＰＬＬ回路を用いて実現したことにより、高精度のタ
イミング信号を発生することが可能になるとともに、特
に、ＳＤＲＡＭ等のメモリデバイスに対しては各メモリ
ブロック（メモリバンクともいう）に対する多相クロッ
ク信号が容易にしかも高精度で発生することができるよ
うになった。特に、リングカウンタで分周を行なうこと
により、簡略な回路で多相クロック信号を得ることがで
きる。

【００８６】更に、チップ内の電源電圧を機能ブロック
毎に可変にしたことにより、メモリテスタを用いずに電
圧マージンテストが実施できるだけでなく、信頼性が要
求される加速試験時に各機能ブロックの電位をきめ細か
く設定することができ、正確な試験結果が得られると同
時に、試験時間の短縮も同時に実現できる。

【００８７】更に、消費電流をチップ内で計測すること
ができるようにしたため、スタンバイ電流異常などをメ
モリテスタを用いずに検出することが可能となり、製造
コストを低減することができる。また、電流の計測回路
を各機能ブロック対応で配置することにより、異常電流
のカテゴリー分類が可能となる。

【図面の簡単な説明】

【図１】本発明のメモリ集積回路の実施例であり、ア
ドレス入力端子（ＡＤＲ）、データ入出力端子（ＤＡＴ
Ａ）、外部クロック端子φ_EXTを有するメモリチップの
ブロック構成図である。

【図２】図１中のシーケンサ部の詳細な構成を示すブ
ロック図。

【図３】図１中のＰＬＬ回路の詳細な構成を示すブロ
ック図。

【図４】タイミング発生回路の回路構成の一例を示す
ブロック図であり、電圧制御発振回路およびＮ分周回路
は図３中の同一名のブロックと同じものである。

【図５】図４の回路の動作を示すタイミングチャー
ト。

【図６】図３に示された回路構成のタイミング発生回
路から出力される多相タイミング信号（Ｔ₀,Ｔ₁，...Ｔ
_k）と、ＳＤＲＡＭの各メモリバンクとの関係を示す。

【図７】外部電源から種々の内部電圧をシーケンサか
らの制御信号にしたがって発生する回路の一構成例を示
す。

【図８】消費電流の自己テスト機能を有するＬＳＩの
一構成例を示す。

【図９】チップ内の各機能ブロック毎に電流センサー
を設けた構成を示す。

【図１０】Ｎに比例した数のテストパターン数をもつ
従来のＢＩＳＴ回路のブロック図。

【符号の説明】

１テスト機能内蔵メモリ集積回路、２，５１ＢＩＳ
Ｔ部、３タイミング発生回路、４，５３電圧発生回
路、５，２０，５２，７６，８４シーケンサ部、６，
５９メモリ読みだし結果判定部、７ＰＬＬ回路、８
タイミング信号セレクタ、９ＡＤＲ端子、１０ア
ドレス入力セレクタ、１１アドレスラッチ、１２ア
ドレスデコーダ、１３，５８メモリセルアレイ部、１
４ＤＡＴＡ端子、１５データ入力セレクタ、１６
Ｉ／Ｏ、１７外部クロック端子、１８ＴＥＳＴ端
子、１９ＥＲＲＯＲ端子、２１プログラムシーケン
サ、２２プログラム記憶部、２３プログラムデータ
レジスタ、３１位相比較回路、３２チャージポンプ
回路、３３，３７電圧制御発振回路、３４，３５Ｎ分
周回路、３６リングカウンタ、５４，５５Ｄ／Ａ変
換回路、５６，５７電圧変換回路、７１，８０，８１，
８２電流センサ、７２差動アンプ、７３アナログ
／デジタル変換回路、７４電流判定部、７５，８５
比較回路、７７，７８，７９機能ブロック、８３電
流センス結果セレクタ回路。

Claims

【特許請求の範囲】

【請求項１】メモリ集積回路において、与えられたプログラムに従ってメモリセルアレイに対し
て書き込み／読み出しアドレスと書き込みデータを含む
テスト信号を発生するとともに、アドレスラッチに対す
る、書き込み／読み出しのタイミングを制御するための
制御信号を発生するシーケンサ部と、上記シーケンサ部の制御信号により制御され、アドレス
ラッチに対する複数の書き込み／読み出しのタイミング
を発生するタイミング発生回路と上記シーケンサ部から
のテスト信号とメモリから読み出したデータ内容を比較
し、テスト結果を判定するメモリ読み出し結果判定部と
を設け、上記タイミング発生回路により発生される複数のタイミ
ング信号を用いて、タイミングマージンテスト行うこと
を可能としたテスト機能内蔵メモリ集積回路。
【請求項２】請求項１に記載のメモリ集積回路にし
て、上記シーケンサ部は、書き込みアドレスと書き込み
データを含むテスト信号および書き込み／読み込みアド
レスのタイミングを制御するための制御信号をタイミン
グ発生回路に対して発生するためのプログラムを格納す
るプログラム記憶部を有することを特徴とするテスト機
能内蔵メモリ集積回路。
【請求項３】請求項１に記載のメモリ集積回路にし
て、上記タイミング発生回路は、チップに内蔵され外部
クロック信号に同期して動作するＰＬＬ（ＰＨＡＳＥ
ＬＯＣＫＥＤＬＯＯＰ）回路のリング上の多段ゲート
の複数の位置の信号をもとにタイミング信号を発生する
ことを特徴とするテスト機能内蔵メモリ集積回路。
【請求項４】請求項３に記載のメモリ集積回路にし
て、上記ＰＬＬ回路は外部クロックの逓倍機能を有する
ことを特徴とするテスト機能内蔵メモリ集積回路。
【請求項５】請求項４に記載のメモリ集積回路にし
て、上記ＰＬＬ回路によって逓倍されたクロック信号を
分周回路によって多相クロック信号に分周し、チップ内
の各メモリブロックに供給するように構成したことを特
徴とするテスト機能内蔵メモリ集積回路。
【請求項６】請求項５に記載のメモリ集積回路にし
て、上記ＰＬＬ回路によって逓倍されたクロック信号を
分周回路によって多相クロック信号に分周し、さらに分
周された信号ごとにＰＬＬ回路のリング状多段ゲートの
所定の位置の信号との論理積をとった信号をチップ内の
各メモリブロックに供給するように構成したことを特徴
とするテスト機能内蔵メモリ集積回路。
【請求項７】請求項５および請求項６に記載のメモリ
集積回路にして、上記多相クロックへの分周回路をリン
グカウンタで構成したことを特徴とするテスト機能内蔵
メモリ集積回路。
【請求項８】メモリ集積回路において、与えられたプログラムに従って、メモリセルアレイに対
して書き込み／読み出しアドレスと書き込みデータを含
むテスト信号を発生するとともに、メモリセルアレイに
対する電圧を制御するための制御信号を発生する上記シ
ーケンサ部と、上記シーケンサ部の制御信号により制御され、メモリセ
ルアレイの各機能ブロックに対し電圧を発生する電圧発
生回路と、上記シーケンサ部からのテスト信号とメモリから読み出
したデータ内容を比較し、テスト結果を判定するメモリ
読みだし結果判定部とを設け、該電圧発生回路が、メモリセルアレイ内の各機能ブロッ
クに対してテスト電圧を可変的に発生することにより、
電圧マージンテストを行うことを可能としたテスト機能
内蔵メモリ集積回路。
【請求項９】請求項８に記載のメモリ集積回路にし
て、上記シーケンサ部は、テスト信号および電圧発生回
路のメモリセルアレイの各機能ブロックに対する出力電
圧を制御する制御信号を発生するためのプログラムを格
納するプログラム記憶部を有することを特徴とするテス
ト機能内蔵メモリ集積回路。
【請求項１０】請求項８に記載のメモリ集積回路にし
て、上記電圧発生回路はチップに内蔵されその出力電圧
が上記シーケンサ部の出力信号値によって制御されるこ
とを特徴とするテスト機能内蔵メモリ集積回路。
【請求項１１】メモリ集積回路において、電流電圧変換回路とアナログ／デジタル変換回路を直列
に接続した電流センサと、該電流センサの出力信号値を
所定の値と比較して電流異常を検出する電流判定部とを
設けたことを特徴とするテスト機能内蔵メモリ集積回
路。
【請求項１２】請求項１１に記載のメモリ集積回路に
して、チップ内の複数の電源線上に上記電流センサを設
けたことにより、電流異常の原因を分類可能にしたこと
を特徴とするテスト機能内蔵メモリ集積回路。