JP3061988B2 - 高速自己テスト回路内蔵半導体記憶装置 - Google Patents
高速自己テスト回路内蔵半導体記憶装置Info
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- JP3061988B2 JP3061988B2 JP5222580A JP22258093A JP3061988B2 JP 3061988 B2 JP3061988 B2 JP 3061988B2 JP 5222580 A JP5222580 A JP 5222580A JP 22258093 A JP22258093 A JP 22258093A JP 3061988 B2 JP3061988 B2 JP 3061988B2
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- bit
- clock
- lsi
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の大規
模化、テスト時間の短縮化、および、低コスト化に関す
るものである。
模化、テスト時間の短縮化、および、低コスト化に関す
るものである。
【０００２】
【従来の技術】従来の半導体集積回路（ＬＳＩ）では、
ＬＳＩの内部動作の診断（テスト）を行う場合、外部よ
り入力ピンにテストパターンを印加して、ＬＳＩが期待
値どおりの結果を出力ピンから出力するかどうかを確認
することにより行っている。特に、メモリＬＳＩにおい
ては、アドレス指定信号、書き込みデータ信号、書き込
み読みだし制御信号を入力として与え、メモリセルへの
情報の書き込み読みだし動作を、入力アドレスパターン
を変えながらすべてのメモリセルに対して行う。図３
に、従来のメモリの回路構成例、図４にその動作タイミ
ング図を示す。図３に示すＬＳＩは、外部クロック周波
数（ｆ）に同期して動作する構成のために、このＬＳＩ
の機能を診断するためには、図４に示すような入力信号
を周波数ｆで入力し、同時に出力結果を判定する装置が
必要になる。現在、これらの、ＬＳＩの機能テストを行
うためには、ＬＳＩテスターと呼ばれる専用の装置を用
いている。図５にＬＳＩテスターを用いたＬＳＩの機能
診断を行う場合の構成図を示す。ＬＳＩテスターは、テ
ストパターン発生器と、出力期待値パターン発生器、出
力結果判定器を持つ。テストパターン発生器より発生さ
れた信号は、被試験ＬＳＩに入力信号として印加され、
被試験ＬＳＩからの出力信号を、テスター内の期待値と
比較し、被試験ＬＳＩの良／不良を判定する。また、一
方では、このＬＳＩテスターが持つ、ＬＳＩ機能の診断
回路をＬＳＩ内に造り込み、その回路を用いて、ＬＳＩ
自身をテストする発明が、特開昭６３−１８４９８９号
公報に記載されている。
ＬＳＩの内部動作の診断（テスト）を行う場合、外部よ
り入力ピンにテストパターンを印加して、ＬＳＩが期待
値どおりの結果を出力ピンから出力するかどうかを確認
することにより行っている。特に、メモリＬＳＩにおい
ては、アドレス指定信号、書き込みデータ信号、書き込
み読みだし制御信号を入力として与え、メモリセルへの
情報の書き込み読みだし動作を、入力アドレスパターン
を変えながらすべてのメモリセルに対して行う。図３
に、従来のメモリの回路構成例、図４にその動作タイミ
ング図を示す。図３に示すＬＳＩは、外部クロック周波
数（ｆ）に同期して動作する構成のために、このＬＳＩ
の機能を診断するためには、図４に示すような入力信号
を周波数ｆで入力し、同時に出力結果を判定する装置が
必要になる。現在、これらの、ＬＳＩの機能テストを行
うためには、ＬＳＩテスターと呼ばれる専用の装置を用
いている。図５にＬＳＩテスターを用いたＬＳＩの機能
診断を行う場合の構成図を示す。ＬＳＩテスターは、テ
ストパターン発生器と、出力期待値パターン発生器、出
力結果判定器を持つ。テストパターン発生器より発生さ
れた信号は、被試験ＬＳＩに入力信号として印加され、
被試験ＬＳＩからの出力信号を、テスター内の期待値と
比較し、被試験ＬＳＩの良／不良を判定する。また、一
方では、このＬＳＩテスターが持つ、ＬＳＩ機能の診断
回路をＬＳＩ内に造り込み、その回路を用いて、ＬＳＩ
自身をテストする発明が、特開昭６３−１８４９８９号
公報に記載されている。
【０００３】
【発明が解決しようとする課題】しかるに、前記ＬＳＩ
テスターは、少なくとも、評価するＬＳＩ以上の動作速
度が要求されることになる。しかし、近年のＬＳＩの高
速化・大規模化により、それを評価するために高速なＬ
ＳＩテスターへの投資が必要となり、また、ＬＳＩのテ
ストのためのＬＳＩテスター占有時間の増大がＬＳＩの
出荷コストを増大させる大きな要因の一つになってい
る。また、近年においては、ＬＳＩの内部回路の高速化
に対して、ＬＳＩ外部とのインターフェース回路の高速
化が伴わないため、高速に動作可能であるＬＳＩ内部回
路の動作速度を正しく評価することが出来ないという問
題が生じつつある。
テスターは、少なくとも、評価するＬＳＩ以上の動作速
度が要求されることになる。しかし、近年のＬＳＩの高
速化・大規模化により、それを評価するために高速なＬ
ＳＩテスターへの投資が必要となり、また、ＬＳＩのテ
ストのためのＬＳＩテスター占有時間の増大がＬＳＩの
出荷コストを増大させる大きな要因の一つになってい
る。また、近年においては、ＬＳＩの内部回路の高速化
に対して、ＬＳＩ外部とのインターフェース回路の高速
化が伴わないため、高速に動作可能であるＬＳＩ内部回
路の動作速度を正しく評価することが出来ないという問
題が生じつつある。
【０００４】本発明の目的は、ＬＳＩ自身の機能を高速
に診断するための補助的付加回路をＬＳＩ内に設けるこ
とにより、テスト効率を上げ、テスト時間の短縮化を図
るとともに、低速なテスターでも高速ＬＳＩの診断を可
能とし、ＬＳＩの出荷コストの低減を実現するものであ
る。
に診断するための補助的付加回路をＬＳＩ内に設けるこ
とにより、テスト効率を上げ、テスト時間の短縮化を図
るとともに、低速なテスターでも高速ＬＳＩの診断を可
能とし、ＬＳＩの出荷コストの低減を実現するものであ
る。
【０００５】
【課題を解決するための手段】本発明は、検査回路を内
蔵するとともに、２のＮ乗個（Ｎは自然数）のアドレス
を有するメモリ領域を有する半導体記憶装置であって、
前記検査回路は、外部クロック、それと同期した（Ｎ−
ｎ）ビット（ｎはＮより小さい自然数）のアドレス信号
及び１ビット幅の検査データが外部より供給され、 前記
検査回路は、 前記クロックを２のｎ乗逓倍し逓倍された
クロックを前記メモリ領域に供給する逓倍クロック発生
部と、 前記逓倍されたクロックを基に下位ｎビットのア
ドレスを生成し、前記（Ｎ−ｎ）ビットのアドレスとと
もに前記メモリ領域に供給するクロック供給部と、 所定
の規則に基づいて生成された２のｎ乗ビット長の２つの
ビットパターンであり、これら２つのパターンの同一位
置が異なるビット値を示すとともに先頭位置の値が前記
検査データの値に対応する２つのビットパターンが内蔵
され、前記検査データの値に対応するこれら２つのビッ
トパターンの１つを、前記逓倍されたクロックに同期さ
せて出力し、書き込みデータとして、前記メモリ領域に
供給する書き込みデータ発生部と、 前記書き込みデータ
に対応する前記メモリ領域からの読み出しデータが、前
記規則に則っており、かつ前記書き込みデータの個々に
対応する前記読みだしデータの先頭値がその検査データ
に対応するか否かを判定し、この判定結果を前記外部ク
ロックのデータレートで出力する２のｎ乗周期データ圧
縮回路とを有する半導体記憶装置である。
蔵するとともに、２のＮ乗個（Ｎは自然数）のアドレス
を有するメモリ領域を有する半導体記憶装置であって、
前記検査回路は、外部クロック、それと同期した（Ｎ−
ｎ）ビット（ｎはＮより小さい自然数）のアドレス信号
及び１ビット幅の検査データが外部より供給され、 前記
検査回路は、 前記クロックを２のｎ乗逓倍し逓倍された
クロックを前記メモリ領域に供給する逓倍クロック発生
部と、 前記逓倍されたクロックを基に下位ｎビットのア
ドレスを生成し、前記（Ｎ−ｎ）ビットのアドレスとと
もに前記メモリ領域に供給するクロック供給部と、 所定
の規則に基づいて生成された２のｎ乗ビット長の２つの
ビットパターンであり、これら２つのパターンの同一位
置が異なるビット値を示すとともに先頭位置の値が前記
検査データの値に対応する２つのビットパターンが内蔵
され、前記検査データの値に対応するこれら２つのビッ
トパターンの１つを、前記逓倍されたクロックに同期さ
せて出力し、書き込みデータとして、前記メモリ領域に
供給する書き込みデータ発生部と、 前記書き込みデータ
に対応する前記メモリ領域からの読み出しデータが、前
記規則に則っており、かつ前記書き込みデータの個々に
対応する前記読みだしデータの先頭値がその検査データ
に対応するか否かを判定し、この判定結果を前記外部ク
ロックのデータレートで出力する２のｎ乗周期データ圧
縮回路とを有する半導体記憶装置である。
【０００６】また、前記ビットパターンを、１と０の交
互の列として発生し、その列の先頭データを、前記検査
データの値に対応させることにより、前記異なるビット
パターンを生成することもできる。
互の列として発生し、その列の先頭データを、前記検査
データの値に対応させることにより、前記異なるビット
パターンを生成することもできる。
【０００７】この場合、前記記憶領域からの読み出しデ
ータが、１と０の交互の列であり、かつ、その先頭のデ
ータが、前記検査データの値と一致していれば、正常動
作であるとする信号を出力する。
ータが、１と０の交互の列であり、かつ、その先頭のデ
ータが、前記検査データの値と一致していれば、正常動
作であるとする信号を出力する。
【０００８】
【作用】本発明によれば、ＬＳＩの大規模化・高速化
が、さらに進展した場合でも、テストコストの増大を抑
制することができる。
が、さらに進展した場合でも、テストコストの増大を抑
制することができる。
【０００９】
【実施例】次に、図１を参照して、本発明の実施例につ
いて説明する。図１は、内部回路としてスタティックメ
モリ（ＳＲＡＭ）を持つＬＳＩをテストする場合の回路
構成図である。図２に動作タイミング図を示す。外部ク
ロック（ＣＬＫ）、アドレス入力データ入力は周波数
（ｆ）で与えられる。クロックはＬＳＩ内部の位相同期
ループ回路（ＰＬＬ）回路により、逓倍（本実施例では
４倍）する。また、アドレスの一部（本実施例では、Ｌ
ＳＩ内部で４倍のクロックを使用するため、下位２ビッ
ト分）が内部のアドレス自動インクリメンタ（ＡＧＵ）
により、内部クロック周波数でインクリメントされる。
内部データは、図２に示すように、外部データが１の場
合には、１−０−１−０、０の場合には、０−１−０−
１と書き込みデータ発生回路ＤＧＵで、内部周波数で自
動的に発生される。これらの入力信号がＬＳＩ内部のＳ
ＲＡＭマクロに印加され、外部周波数の逓倍でＬＳＩ内
部回路のテストが行われる。出力データは、出力値比較
圧縮回路ＤＣにおいて、外部から与えられる期待値パタ
ーン（１なら、１−０−１−０、０なら、０−１−０−
１）と逓倍周期の間、順次比較され、出力データが、０
と１の交互の列であり、かつ、その先頭データが期待値
データと一致しているかどうかを判定し、外部周波数で
その結果を出力する。本実施例では、外部クロックの１
周期の間に、４倍された内部クロックにより４回のメモ
リ動作が行えるために、テスト時間を従来の場合の１／
４とすることができる。また、ＬＳＩの入出力回路は、
外部クロックで動作すればよいため、外部クロック周波
数よりも、より高速動作が可能な内部回路を、低速な入
出力回路越しに診断可能となる。さらには、低速なテス
ターによっても、高速ＬＳＩの診断が可能となる。例え
ば、５０ＭＨｚ動作程度の安価なテスターによっても、
２００ＭＨｚ動作の高速ＬＳＩの診断が可能となる。
いて説明する。図１は、内部回路としてスタティックメ
モリ（ＳＲＡＭ）を持つＬＳＩをテストする場合の回路
構成図である。図２に動作タイミング図を示す。外部ク
ロック（ＣＬＫ）、アドレス入力データ入力は周波数
（ｆ）で与えられる。クロックはＬＳＩ内部の位相同期
ループ回路（ＰＬＬ）回路により、逓倍（本実施例では
４倍）する。また、アドレスの一部（本実施例では、Ｌ
ＳＩ内部で４倍のクロックを使用するため、下位２ビッ
ト分）が内部のアドレス自動インクリメンタ（ＡＧＵ）
により、内部クロック周波数でインクリメントされる。
内部データは、図２に示すように、外部データが１の場
合には、１−０−１−０、０の場合には、０−１−０−
１と書き込みデータ発生回路ＤＧＵで、内部周波数で自
動的に発生される。これらの入力信号がＬＳＩ内部のＳ
ＲＡＭマクロに印加され、外部周波数の逓倍でＬＳＩ内
部回路のテストが行われる。出力データは、出力値比較
圧縮回路ＤＣにおいて、外部から与えられる期待値パタ
ーン（１なら、１−０−１−０、０なら、０−１−０−
１）と逓倍周期の間、順次比較され、出力データが、０
と１の交互の列であり、かつ、その先頭データが期待値
データと一致しているかどうかを判定し、外部周波数で
その結果を出力する。本実施例では、外部クロックの１
周期の間に、４倍された内部クロックにより４回のメモ
リ動作が行えるために、テスト時間を従来の場合の１／
４とすることができる。また、ＬＳＩの入出力回路は、
外部クロックで動作すればよいため、外部クロック周波
数よりも、より高速動作が可能な内部回路を、低速な入
出力回路越しに診断可能となる。さらには、低速なテス
ターによっても、高速ＬＳＩの診断が可能となる。例え
ば、５０ＭＨｚ動作程度の安価なテスターによっても、
２００ＭＨｚ動作の高速ＬＳＩの診断が可能となる。
【００１０】本発明を、複数のメモリセルブロックを同
時に活性化し、複数ビットを同時に読み出し、それらの
結果の一致を検出する従来の多ビット並列テスト手法と
組み合わせることで、ＬＳＩのテスト効率はさらに改善
される。
時に活性化し、複数ビットを同時に読み出し、それらの
結果の一致を検出する従来の多ビット並列テスト手法と
組み合わせることで、ＬＳＩのテスト効率はさらに改善
される。
【００１１】
【発明の効果】本発明の効果は、請求の範囲に記載した
構成によって、テスト効率を上げ、テスト時間の短縮化
を図るとともに、低速なテスターでも高速ＬＳＩの診断
を可能とし、ＬＳＩの出荷コストの低減を実現するとい
う目的が達成されるというものである。
構成によって、テスト効率を上げ、テスト時間の短縮化
を図るとともに、低速なテスターでも高速ＬＳＩの診断
を可能とし、ＬＳＩの出荷コストの低減を実現するとい
う目的が達成されるというものである。
【図１】本発明の実施例を示す構成図。
【図２】第１図の回路の動作を示すタイミング図。
【図３】従来例を示す構成図。
【図４】従来例の動作を示すタイミング図。
【図５】従来のＬＳＩテスターによるＬＳＩの評価を示
す構成図。
す構成図。
ＰＬＬ（ｘ４） ４倍周期クロック発生用位相同期ルー
プ回路 ＡＧＵ ２ｂｉｔアドレス自動インクリメント
回路 ＤＧＵ 書き込みデータ発生回路 ＤＣ ４周期データ圧縮比較回路 ＡＯ〜Ａｎ アドレス入力信号 Ｄ データ入力信号 ＷＥ 書き込み制御信号 Ｑ データ出力信号 ＣＬＫ クロック信号
プ回路 ＡＧＵ ２ｂｉｔアドレス自動インクリメント
回路 ＤＧＵ 書き込みデータ発生回路 ＤＣ ４周期データ圧縮比較回路 ＡＯ〜Ａｎ アドレス入力信号 Ｄ データ入力信号 ＷＥ 書き込み制御信号 Ｑ データ出力信号 ＣＬＫ クロック信号
Claims (3)
- 【請求項１】検査回路を内蔵するとともに、２のＮ乗個
（Ｎは自然数）のアドレスを有するメモリ領域を有する
半導体記憶装置であって、 前記検査回路は、外部クロック、それと同期した（Ｎ−
ｎ）ビット（ｎはＮより小さい自然数）のアドレス信号
及び１ビット幅の検査データが外部より供給され、 前記検査回路は、 前記クロックを２のｎ乗逓倍し逓倍されたクロックを前
記メモリ領域に供給する逓倍クロック発生部と、 前記逓倍されたクロックを基に下位ｎビットのアドレス
を生成し、前記（Ｎ−ｎ）ビットのアドレスとともに前
記メモリ領域に供給するクロック供給部と、 所定の規則に基づいて生成された２のｎ乗ビット長の２
つのビットパターンであり、これら２つのパターンの同
一位置が異なるビット値を示すとともに先頭位置の値が
前記検査データの値に対応する２つのビットパターンが
内蔵され、前記検査データの値に対応するこれら２つの
ビットパターンの１つを、前記逓倍されたクロックに同
期させて出力し、書き込みデータとして、前記メモリ領
域に供給する書き込みデータ発生部と、 前記書き込みデータに対応する前記メモリ領域からの読
み出しデータが、前記規則に則っており、かつ前記書き
込みデータの個々に対応する前記読みだしデータの先頭
値がその検査データに対応するか否かを判定し、この判
定結果を前記外部クロックのデータレートで出力する２
のｎ乗周期データ圧縮回路とを 有する半導体記憶装置。 - 【請求項２】前記ビットパターンを、１と０の交互の列
として発生し、その列の先頭データを、前記検査データ
の値に対応させることにより、前記異なるビットパター
ンを生成することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記記憶領域からの読み出しデータが、１
と０の交互の列であり、かつ、その 先頭のデータが、前
記検査データの値と一致していれば、正常動作であると
する信号を出力することを特徴とする請求項２記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222580A JP3061988B2 (ja) | 1993-09-07 | 1993-09-07 | 高速自己テスト回路内蔵半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222580A JP3061988B2 (ja) | 1993-09-07 | 1993-09-07 | 高速自己テスト回路内蔵半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778495A JPH0778495A (ja) | 1995-03-20 |
| JP3061988B2 true JP3061988B2 (ja) | 2000-07-10 |
Family
ID=16784702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222580A Expired - Lifetime JP3061988B2 (ja) | 1993-09-07 | 1993-09-07 | 高速自己テスト回路内蔵半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061988B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4540137B2 (ja) * | 1998-07-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 同期型半導体記憶装置 |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| JP2004185691A (ja) | 2002-11-29 | 2004-07-02 | Nec Electronics Corp | 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置 |
| US7444564B2 (en) | 2003-11-19 | 2008-10-28 | International Business Machines Corporation | Automatic bit fail mapping for embedded memories with clock multipliers |
| JP4737929B2 (ja) * | 2003-12-12 | 2011-08-03 | 株式会社東芝 | 半導体記憶装置 |
| US7194670B2 (en) | 2004-02-13 | 2007-03-20 | International Business Machines Corp. | Command multiplier for built-in-self-test |
| JP5068739B2 (ja) * | 2005-03-18 | 2012-11-07 | ラムバス・インコーポレーテッド | 集積回路試験モジュール |
| US7930601B2 (en) | 2008-02-22 | 2011-04-19 | International Business Machines Corporation | AC ABIST diagnostic method, apparatus and program product |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632200A (ja) * | 1986-06-20 | 1988-01-07 | Fujitsu Ltd | メモリ試験方式 |
| US5208838A (en) * | 1990-03-30 | 1993-05-04 | National Semiconductor Corporation | Clock signal multiplier |
| JPH04109500A (ja) * | 1990-08-29 | 1992-04-10 | Nec Corp | 半導体集積回路のメモリ試験回路 |
-
1993
- 1993-09-07 JP JP5222580A patent/JP3061988B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778495A (ja) | 1995-03-20 |
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Legal Events
| Date | Code | Title | Description |
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