JPS632200A - メモリ試験方式 - Google Patents
メモリ試験方式Info
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- JPS632200A JPS632200A JP61145879A JP14587986A JPS632200A JP S632200 A JPS632200 A JP S632200A JP 61145879 A JP61145879 A JP 61145879A JP 14587986 A JP14587986 A JP 14587986A JP S632200 A JPS632200 A JP S632200A
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- 238000010998 test method Methods 0.000 claims description 3
- 230000000052 comparative effect Effects 0.000 claims 1
- 108700012364 REG1 Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 108091058543 REG3 Proteins 0.000 description 2
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 1
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- 238000011084 recovery Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
被試験メモリ回路の入力側および出力側圧バッファ用の
レジスタ群をそなえ、メモリ試験パターン発生装置から
は自身のサイクル速度でＮサイクル分の試験パターンを
入力側のレジスタ群に格納し、次に被試験メモリ回路の
サイクル速度で入力側のレジスタ群の内容を被試験メモ
リ回路へ書込むとともに、被試験メモリ回路の読出しデ
ータを出力側のレジスタ群に取り込む。そして、別途も
うけられた出力期待値保持用レジスタ群の内容と出力側
のレジスタ群の内容とを、メモリ試験パターン発生装置
のサイクル速度で比較する。
レジスタ群をそなえ、メモリ試験パターン発生装置から
は自身のサイクル速度でＮサイクル分の試験パターンを
入力側のレジスタ群に格納し、次に被試験メモリ回路の
サイクル速度で入力側のレジスタ群の内容を被試験メモ
リ回路へ書込むとともに、被試験メモリ回路の読出しデ
ータを出力側のレジスタ群に取り込む。そして、別途も
うけられた出力期待値保持用レジスタ群の内容と出力側
のレジスタ群の内容とを、メモリ試験パターン発生装置
のサイクル速度で比較する。
本発明は、メモリ試験方式に関し、特に、低速のメモリ
試験パターン発生装置全使用して、正確に高速の被試験
メモリ回路全試験できるようにしたメモリ試験方式に関
する。
試験パターン発生装置全使用して、正確に高速の被試験
メモリ回路全試験できるようにしたメモリ試験方式に関
する。
し
メモリ回路（ＮＳＩ）には数ナノ秒（ｎＳ）程度のアク
セスタイム、サイクルタイムを持ったものがあるが、現
在の汎用メモリ試験装置（メモリテスタ）は数１０ｎＳ
程度で動作するものが最高であり、常だメモリテスタの
動作速度よりも被試験メモＩＩ Ｌ Ｓ Ｉの方が高速
であるのが実情である。
セスタイム、サイクルタイムを持ったものがあるが、現
在の汎用メモリ試験装置（メモリテスタ）は数１０ｎＳ
程度で動作するものが最高であり、常だメモリテスタの
動作速度よりも被試験メモＩＩ Ｌ Ｓ Ｉの方が高速
であるのが実情である。
メモリ （例えばランダムアクセスメモリ：：ＲＡＭ）
では纂５図に示す様なタイミング諸関係の試験が必要で
あり、これらセットアツプ、ホールド等のタイミングは
試験サイクルに大きく依存する。つまり３ｎＳ のサ
イクルで動作するＲＡＭのセットアツプ、ホールド試験
を３０ｎＳの試験サイクルで行なったとしても本当の動
作確認とけいえず、計算機システム内で高速動作させた
時誤動作する可能性がある。また読出しアクセスタイム
についていえばメモリセルを駆動するワード線、ビット
線等の復帰速度寡が次の読出しや更だその次の読出しへ
影響を与えることも考えられるので遅いサイクルでは真
のチエツクとならない。
では纂５図に示す様なタイミング諸関係の試験が必要で
あり、これらセットアツプ、ホールド等のタイミングは
試験サイクルに大きく依存する。つまり３ｎＳ のサ
イクルで動作するＲＡＭのセットアツプ、ホールド試験
を３０ｎＳの試験サイクルで行なったとしても本当の動
作確認とけいえず、計算機システム内で高速動作させた
時誤動作する可能性がある。また読出しアクセスタイム
についていえばメモリセルを駆動するワード線、ビット
線等の復帰速度寡が次の読出しや更だその次の読出しへ
影響を与えることも考えられるので遅いサイクルでは真
のチエツクとならない。
そのため、ＲＡＭｆｔ高遠にアクセスしてリアルタイム
試験を行なうことが望まれている。
試験を行なうことが望まれている。
第１図は本発明の原理ブロック図であり、図中、１け被
試験メモリ、２〜４けレジスタ群、５と６はアドレス発
生部、７は比較部である。また、ＷＡは書込みアドレス
、ＲＡは読出しアドレスである。
試験メモリ、２〜４けレジスタ群、５と６はアドレス発
生部、７は比較部である。また、ＷＡは書込みアドレス
、ＲＡは読出しアドレスである。
レジスタ群２１−を図示しないメモリ試験パターン発生
装竹から送出されるＮサイクル分の試験パターンを格納
し、該格ね・Ｊした試験パターンを被試験メモリｌへ送
出するためのレジスタ群であって、少なくともＮワード
分の容ｉ’を有するものである。
装竹から送出されるＮサイクル分の試験パターンを格納
し、該格ね・Ｊした試験パターンを被試験メモリｌへ送
出するためのレジスタ群であって、少なくともＮワード
分の容ｉ’を有するものである。
レジスタ群３は上記被試験メモＩＪ １から続出される
Ｎサイクル分の読出しデータを取り込むレジスタ群であ
って、少なくともＮワード分の容量を有するものである
。
Ｎサイクル分の読出しデータを取り込むレジスタ群であ
って、少なくともＮワード分の容量を有するものである
。
レジスタ群４は上記レジスタ群２に格納されるＮサイク
ル分の試験パターンと向−の試験パターンを格納し、該
格納した試験パターンが出力期待値として利用されるレ
ジスタ群であって、少なくともＮワード分の８１ｋを有
するものである。
ル分の試験パターンと向−の試験パターンを格納し、該
格納した試験パターンが出力期待値として利用されるレ
ジスタ群であって、少なくともＮワード分の８１ｋを有
するものである。
アドレス発生部５は図示しないメモリ試験パターン発生
装置のサイクル速度に合わせて上記レジスタ群２〜４の
ためのアクセスアドレスを発生するものである。
装置のサイクル速度に合わせて上記レジスタ群２〜４の
ためのアクセスアドレスを発生するものである。
アドレス発生部６は（￥１示しないメモリ試験パターン
発生装置のサイクル速度よりも少なくともＮ倍速いサイ
クルで上記レジスタ群２．３のためのアクセスアドレス
を発生するものである。
発生装置のサイクル速度よりも少なくともＮ倍速いサイ
クルで上記レジスタ群２．３のためのアクセスアドレス
を発生するものである。
比較部７は上記レジスタ群３の出力と上記レジスタ詳４
の出力を比較するものである。
の出力を比較するものである。
本発明においては、アドレス発生部５により生成される
低速アドレスにしたがって図示しないメモリ試験パター
ン発生装置からのＮサイクル分の試験パターンをレジメ
タ群２と４ＫＴ次格納し、次に、アドレス発生部６によ
シ生成される高速アドレスにしたがってレジスタ群２の
出力を被試験メモリｌに書込むとともに、被試験メモリ
ｌからの読出しデータをレジスタ群３に格納し、さらに
、アドレス発生部５により生成される低速アドレスにシ
タがってレジスタＦ＃３の出力とレジスタ群４の出力ｔ
−欧す出し、両川力を比較するようにしている。
低速アドレスにしたがって図示しないメモリ試験パター
ン発生装置からのＮサイクル分の試験パターンをレジメ
タ群２と４ＫＴ次格納し、次に、アドレス発生部６によ
シ生成される高速アドレスにしたがってレジスタ群２の
出力を被試験メモリｌに書込むとともに、被試験メモリ
ｌからの読出しデータをレジスタ群３に格納し、さらに
、アドレス発生部５により生成される低速アドレスにシ
タがってレジスタＦ＃３の出力とレジスタ群４の出力ｔ
−欧す出し、両川力を比較するようにしている。
すなわち、被試験メモリの書込み側および読出し側のバ
ッファ用のレジスタ群を用意し、メモリ試験パターン発
生装置との間のデータのやシとりは当該メモリ試験パタ
ーン発生装置の動作サイクルに合わせて実行し、−方、
高速の被試験メモリのアクセスは当該被試験メモリの動
作サイクルに合わせて実行する形態をとっている。
ッファ用のレジスタ群を用意し、メモリ試験パターン発
生装置との間のデータのやシとりは当該メモリ試験パタ
ーン発生装置の動作サイクルに合わせて実行し、−方、
高速の被試験メモリのアクセスは当該被試験メモリの動
作サイクルに合わせて実行する形態をとっている。
第２図は本発明の１実施例の回路構成例、第３図は第２
図図示実施例の動作タイミング例でおる。
図図示実施例の動作タイミング例でおる。
図中、１０けランダムアクセスメモリ （ＲＡＭ）、１
）〜１３はレジスタ群（レジスタファイル）（ＲＥＧｌ
〜３）、１４けカウンタ、１５はトリガ回路、１６と１
７はフリラグフロップ（ＦＦ）、１８は同期化回路、１
９は高速力つ／り、２０はタイミングジェネレータ、２
１はコンパレータ、２２はアンドゲート、２３けイメバ
ータ、２４は排他ノアゲ−１，２５けノアゲートである
。
）〜１３はレジスタ群（レジスタファイル）（ＲＥＧｌ
〜３）、１４けカウンタ、１５はトリガ回路、１６と１
７はフリラグフロップ（ＦＦ）、１８は同期化回路、１
９は高速力つ／り、２０はタイミングジェネレータ、２
１はコンパレータ、２２はアンドゲート、２３けイメバ
ータ、２４は排他ノアゲ−１，２５けノアゲートである
。
また、ＷＡは書込アドレス、ＲＡは続出アドレス、ＷＤ
は：Ｉ込データ、ＲＤは読出しデータである。なお、各
部のβ１期化を行なうための遅延（Ｄｅｌａｙ）回路、
カウンタリセット回路等は図示を省略しである。
は：Ｉ込データ、ＲＤは読出しデータである。なお、各
部のβ１期化を行なうための遅延（Ｄｅｌａｙ）回路、
カウンタリセット回路等は図示を省略しである。
第３図を参照して実施例の動作を以下に説明すす。
まず、図示しないテスタの基本クロックでアドレスＡＤ
入カデータＤＩ、ライトイネーブルＷＥ等の信号ｔ−Ｒ
ＥＧＩ Ｋ取り込む。
入カデータＤＩ、ライトイネーブルＷＥ等の信号ｔ−Ｒ
ＥＧＩ Ｋ取り込む。
ＲＥＧＩのアドレス００〜０７に書込終了した後、同じ
０７サイクル内でＲＥＧＩＯ高速読出しを開始する。第
２図では非同期高速クロックによる例を示したが同期ク
ロックも当然使用できる（例えば高速クロック＝５ｎＳ
、テスタクロック５ｎＳＸ２’＝８０ｎＳ等）。高速ク
ロックによる絖出しは高速カウンタ１９により０００
からインクリメントし１）１ Ｋなったときクロック
を停止することによ、りＲＥＧＩの００〜０７の読出し
が行なわれる。
０７サイクル内でＲＥＧＩＯ高速読出しを開始する。第
２図では非同期高速クロックによる例を示したが同期ク
ロックも当然使用できる（例えば高速クロック＝５ｎＳ
、テスタクロック５ｎＳＸ２’＝８０ｎＳ等）。高速ク
ロックによる絖出しは高速カウンタ１９により０００
からインクリメントし１）１ Ｋなったときクロック
を停止することによ、りＲＥＧＩの００〜０７の読出し
が行なわれる。
なお、この高速カウンタ１９は続出終了後、０００はリ
セットする。
セットする。
ＲＥＧＩから続出された信号はタイミングジェネレータ
２０によりそれぞれ所望のタイミングを持つＲＡＭ入力
波形に変換される。
２０によりそれぞれ所望のタイミングを持つＲＡＭ入力
波形に変換される。
第４図はタイミングジェネレータ２０内におけるＷＥパ
ルス発生回路の１例である。ＷＥパルスはＷＥ倍信号Ｌ
のときクロックパルスを通過させることによ）発生させ
ている。
ルス発生回路の１例である。ＷＥパルスはＷＥ倍信号Ｌ
のときクロックパルスを通過させることによ）発生させ
ている。
ＲＡＭｌ０から読出されたデータはコンパレータ２１に
入る。コンパレータ２１ではＲＡＭ規格のＴＡＡタイミ
ングに合わせてストローブ信号（ＳＴＲＢパルス）を発
生しＲＡＭｌ０の出力データＤＯ値を取シ込む。この取
り込んだ結果は同サイクルのクロックでＲＥＧ３に書込
まれる。〔しｂ ジスタフイル（例えば８ ×９ 構成等）はＦＦによシ
構成されるためＲＡＭに比べ高速のものがあり、１ｎＳ
以下で動作するものも利用できる）ＲＥＧ３に０７アド
レスのサイクルで取り込まれた８ワ一ド分の出力結！Ｉ
！、は次のＯＯ〜０７サイクルでｊ願次読出される。
入る。コンパレータ２１ではＲＡＭ規格のＴＡＡタイミ
ングに合わせてストローブ信号（ＳＴＲＢパルス）を発
生しＲＡＭｌ０の出力データＤＯ値を取シ込む。この取
り込んだ結果は同サイクルのクロックでＲＥＧ３に書込
まれる。〔しｂ ジスタフイル（例えば８ ×９ 構成等）はＦＦによシ
構成されるためＲＡＭに比べ高速のものがあり、１ｎＳ
以下で動作するものも利用できる）ＲＥＧ３に０７アド
レスのサイクルで取り込まれた８ワ一ド分の出力結！Ｉ
！、は次のＯＯ〜０７サイクルでｊ願次読出される。
このとき、ＤＯ値とＤＩ値（−般のＲＡ Ｍ試験パター
ンでは続出しサイクルのＤＩ値がＤＯの期待値となる。
ンでは続出しサイクルのＤＩ値がＤＯの期待値となる。
異なる場合は別に出力期待値データを持てばよい。）が
合っているかをＥＯＲ回路テ ２４で判定し、図示しないラスタへ送υ返す。この際、
ＲＡＭ書込モードのときのＤＯ値は判定しないため、Ｗ
Ｅ＝Ｌのときけバス（ＰＡＳＳ）条件（Ｌ）を発生する
よう論理を構成している。こテ の様に回路を構成すること九より２スタ側では常にＬ期
待値を判定して良否を調べればよ＜ 、ＲＡＭのＤｏが
８サイクル分ずれたことによるパターン変更が不要なた
め汎用パターンがそのｉｔ使用できる。なお本例では書
込時の判定を行っていないｊｖ′ が、ライト・リカＶすΦタイム（Ｗｒｉｔｅ Ｒｅｃｏ
ｖｅｒｙ Ｔｉｍｅ）の判定等を行うときにはコンパレ
ータ２１のタイミングおよび出力判定論理（ゲート２３
〜２５の部分）をそれなりに変更すればよ込。
合っているかをＥＯＲ回路テ ２４で判定し、図示しないラスタへ送υ返す。この際、
ＲＡＭ書込モードのときのＤＯ値は判定しないため、Ｗ
Ｅ＝Ｌのときけバス（ＰＡＳＳ）条件（Ｌ）を発生する
よう論理を構成している。こテ の様に回路を構成すること九より２スタ側では常にＬ期
待値を判定して良否を調べればよ＜ 、ＲＡＭのＤｏが
８サイクル分ずれたことによるパターン変更が不要なた
め汎用パターンがそのｉｔ使用できる。なお本例では書
込時の判定を行っていないｊｖ′ が、ライト・リカＶすΦタイム（Ｗｒｉｔｅ Ｒｅｃｏ
ｖｅｒｙ Ｔｉｍｅ）の判定等を行うときにはコンパレ
ータ２１のタイミングおよび出力判定論理（ゲート２３
〜２５の部分）をそれなりに変更すればよ込。
ＲＥＧ２０書込を１サイクルずらしであるのけ判定サイ
クル００〜０７ ｆＲＥＧＩＶｃｉ−を次の８サイクル
ノ書込が始まるためであるがテスタの判定を書込前にす
ればずらす必ｇはなくなる。
クル００〜０７ ｆＲＥＧＩＶｃｉ−を次の８サイクル
ノ書込が始まるためであるがテスタの判定を書込前にす
ればずらす必ｇはなくなる。
本発明によれば、高速ＲＥＡＤ／ＷＲＩＴＥによるＲＡ
Ｍのリアルタイム試験が可能となる。
Ｍのリアルタイム試験が可能となる。
また、既存のメモリテスト装置が流用でき、特殊なパタ
ーン発生機構を必要とせず、ＭＡＲＣＨ。
ーン発生機構を必要とせず、ＭＡＲＣＨ。
０ＡＬＬＯＰＩＮＧ等の既存の試験パターンがそのま着
使えるという効果がある。
使えるという効果がある。
なお、被試験メモリはＲＡＭに限定されず、例えば、Ｒ
ＯＭの読出し試験等にも本発明の方式を適用することが
できる。
ＯＭの読出し試験等にも本発明の方式を適用することが
できる。
第１図は本発明の原理ブロック図、
第２図は本発明の１実施例の回路構成例、第３図は５ｉ
１．施例の動作タイミング例、第４図はＷＥパルス発生
回路の１例、 第５図はメモリのタイミング関係を示す図であ６°
′：蒙′ 第２図におけて、ｌＯはＲＡＭ、１）−１３はレジスタ
群、１４けカウンタ、１６と１７は７リツプフロツプ、
１９は高速カウンタ、２０はタイミングジェネレータ、
２！けコンパレータである。
１．施例の動作タイミング例、第４図はＷＥパルス発生
回路の１例、 第５図はメモリのタイミング関係を示す図であ６°
′：蒙′ 第２図におけて、ｌＯはＲＡＭ、１）−１３はレジスタ
群、１４けカウンタ、１６と１７は７リツプフロツプ、
１９は高速カウンタ、２０はタイミングジェネレータ、
２！けコンパレータである。
Claims (2)
- （１）メモリ試験パターン発生装置から送出されるＮサ
イクル分の試験パターンを格納し、該格納した試験パタ
ーンを被試験メモリ回路へ送出するためのレジスタ群で
あつて、少なくともＮワード分の容量を有する第１のレ
ジスタ群と、 上記被試験メモリ回路から読出されるＮサイクル分の読
出しデータを取り込むレジスタ群であつて、少なくとも
Ｎワード分の容量を有する第２のレジスタ群と、 上記第１のレジスタ群に格納されたＮサイクル分の試験
パターンと同一の試験パターンを格納し、該格納した試
験パターンが出力期待値として利用されるレジスタ群で
あつて、少なくともＮワード分の容量を有する第３のレ
ジスタ群と、 上記メモリ試験パターン発生装置のサイクル速度に合わ
せて上記第１〜第３のレジスタ群のためのアクセスアド
レスを発生する第１のアドレス発生手段と、 上記メモリ試験パターン発生装置のサイクル速度よりも
少なくともＮ倍速いサイクルで上記第１および第２のレ
ジスタ群のためのアクセスアドレスを発生する第２のア
ドレス発生手段と、 上記第２のレジスタ群の出力と上記第３のレジスタ群の
出力を比較する比較手段とをそなえ、上記第１のアドレ
ス発生手段により生成されるアドレスにしたがって上記
メモリ試験パターン発生装置からのＮサイクル分の試験
パターンを上記第１および第３のレジスタ群に順次格納
し、次に、上記第２のアドレス発生手段により生成され
るアドレスにしたがつて上記第１のレジスタ群の出力を
上記被試験メモリ回路に書込むとともに、上記被試験メ
モリ回路からの読出しデータを上記第２のレジスタ群に
格納し、 さらに、上記第１のアドレス発生手段により生成される
アドレスにしたがつて上記第２のレジスタ群の出力と上
記第３のレジスタ群の出力を取り出し、両出力を比較処
理するようにしたことを特徴とするメモリ試験方式。 - （２）上記第３のレジスタ群に格納されるＮサイクル分
の試験パターンは、上記第１のレジスタ群への格納サイ
クルより少なくとも１サイクル遅れたサイクルで格納さ
れることを特徴とする特許請求の範囲第（１）項記載の
メモリ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145879A JPS632200A (ja) | 1986-06-20 | 1986-06-20 | メモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145879A JPS632200A (ja) | 1986-06-20 | 1986-06-20 | メモリ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632200A true JPS632200A (ja) | 1988-01-07 |
Family
ID=15395159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145879A Pending JPS632200A (ja) | 1986-06-20 | 1986-06-20 | メモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632200A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778495A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 高速自己テスト回路内蔵半導体記憶装置 |
| JP2008047243A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 集積回路 |
| JP2012128922A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
-
1986
- 1986-06-20 JP JP61145879A patent/JPS632200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778495A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 高速自己テスト回路内蔵半導体記憶装置 |
| JP2008047243A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 集積回路 |
| JP2012128922A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
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