JP2004030775A - 半導体メモリ試験装置 - Google Patents
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Abstract
【課題】入出力データを独立したクロックで入出力し、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うメモリの試験を可能とする。
【解決手段】被試験メモリ１０の試験装置１であって、タイミング発生器２の基準クロックの一サイクルごとに一つのアドレス及び二つの書込みデータを出力する第一パターン発生器３ａと、基準クロックの一サイクルごとに一つのアドレス及び二つの期待値データを出力する第二パターン発生器３ｂと、アドレス，書込みデータ及び期待値データを被試験メモリ１０及び論理比較器６の各ピンに割り付けるＰＤＳ４を備え、ＰＤＳ４が、第一及び第二パターン発生器のアドレスを多重化し、第一パターン発生器の書込みデータを多重化し、第二パターン発生器の期待値データを多重化し、多重化された各信号を基準クロック信号の一サイクルの上がりエッジ及び下がりエッジのタイミングで出力する構成としてある。
【選択図】 図１
【解決手段】被試験メモリ１０の試験装置１であって、タイミング発生器２の基準クロックの一サイクルごとに一つのアドレス及び二つの書込みデータを出力する第一パターン発生器３ａと、基準クロックの一サイクルごとに一つのアドレス及び二つの期待値データを出力する第二パターン発生器３ｂと、アドレス，書込みデータ及び期待値データを被試験メモリ１０及び論理比較器６の各ピンに割り付けるＰＤＳ４を備え、ＰＤＳ４が、第一及び第二パターン発生器のアドレスを多重化し、第一パターン発生器の書込みデータを多重化し、第二パターン発生器の期待値データを多重化し、多重化された各信号を基準クロック信号の一サイクルの上がりエッジ及び下がりエッジのタイミングで出力する構成としてある。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリデバイスを試験する半導体メモリ試験装置に関し、特に、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験に好適な半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ試験装置とは、被試験対象（ＤＵＴ又はＭＵＴ）となるＳＲＡＭやＤＲＡＭ等のメモリデバイスへ試験パターン信号を入力するとともに、メモリデバイスから出力される応答信号を期待値パターン信号と比較し、その一致，不一致を判定することにより、メモリデバイスの不良をメモリセルごとに検出する装置である。
【０００３】
［従来の半導体メモリ試験装置の基本構成］
以下、従来の半導体メモリ試験装置について図面を参照しつつ説明する。
図５は、従来の半導体メモリ試験装置の基本構成を示すブロック図である。
同図に示すように、従来のメモリ試験装置１０１は、タイミング発生器１０２，パターン発生器１０３，データセレクタ（以下「ＰＤＳ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｄａｔａ Ｓｅｌｅｃｔｏｒ）」と略称する）１０４，波形整形器１０５及び論理比較器１０６を備え、被試験メモリ１１０の試験装置を構成している。
【０００４】
タイミング発生器１０２は、試験装置１０１の基準クロックを発生させる。
この基準クロックは、パターン発生器１０３から入力されるクロック制御信号により制御される。
パターン発生器１０３は、タイミング発生器１０２で発生される基準クロックに従い、図５に示すように、被試験対象となるメモリ１１０に与えられる試験パターン信号となるアドレス，書込みデータと、論理比較器１０５に与えられる期待値データ、及び制御信号（図示省略）を発生させる。
また、パターン発生器１０３は、タイミング発生器１０２に与えられるクロック制御信号を出力する。
なお、このパターン発生器１０３では、アドレス，書込みデータ及び期待値データを、それぞれ独立の演算回路（図示省略）により発生させるようになっている。
【０００５】
パターン発生器１０３から出力されたアドレス，書込みデータ，期待値データ（及び制御信号）の各信号は、ＰＤＳ１０４に入力され、被試験メモリ１１０の各ピンに対する割り付け処理が行われ、波形整形器１０５に入力される。
波形整形器１０５では、入力されたアドレス，書込みデータ及び期待値データが、タイミング発生器１０２からの基準クロックに従って波形整形され、アドレス，書込みデータ（及び制御信号）が被試験メモリ１１０に印加されるとともに、期待値データが論理比較器１０６に印加される。
【０００６】
被試験メモリ１１０では、与えられた制御信号に基づきデータ信号の書込み又は読出しの動作が行われ、印加されたアドレスからデータが読み出されるとともに、印加された書込みデータが当該アドレスに書き込まれる。
被試験メモリ１１０から読み出されたデータは、応答信号として出力され、論理比較器１０６に与えられる。
論理比較器１０６では、被試験メモリ１１０から応答信号が入力されるとともに、パターン発生器１０３で発生された期待値データが入力され、両データが比較されて、その一致，不一致が検出されることにより、試験メモリ１１０の良否判定が行われる。
【０００７】
［従来の他の半導体メモリ試験装置▲１▼］
以上のような基本構成からなる半導体メモリ試験装置に対し、試験時間の短縮等を図ることを目的として、パターン発生器及びＰＤＳを、それぞれ二つずつ備えた試験装置が提案されている。
図６は、パターン発生器及びＰＤＳを二つずつ備えた半導体メモリ試験装置の構成を示すブロック図である。
図７は、図６に示す半導体メモリ試験装置における信号のタイミングチャートである。
【０００８】
図６に示すように、この半導体メモリ試験装置２０１は、図５に示した試験装置１０１と同様の構成からなるタイミング発生器２０２，パターン発生器２０３，ＰＤＳ２０４，波形整形器２０５及び論理比較器２０６を備えている。
そして、この試験装置２０１では、パターン発生器２０３とＰＤＳ２０４を、それぞれメイン及びサブの二つずつ（パターン発生器２０３ａ，２０３ｂ及びＰＤＳ２０４ａ，２０５ｂ）備えるようになっている。
【０００９】
パターン発生器２０３は、図６に示すように、メイン側のパターン発生器２０３ａとサブ側のパターン発生器２０３ｂからなる。
そして、このメイン及びサブの各パターン発生器２０３ａ，２０３ｂで、それぞれアドレス，書込みデータ，期待値データが発生されるようになっている。
【００１０】
まず、メイン側のパターン発生器２０３ａでは、図示しないアドレス演算回路により、基準クロック信号に従ってアドレスが発生される。具体的には、図７に示すように、１サイクル目でアドレス信号「ＡＤ１」，２サイクル目で「ＡＤ３」，３サイクル目で「ＡＤ５」．．．と、順次アドレス信号が出力されるようになっている。
また、メイン側のパターン発生器２０３ａでは、図示しないデータ演算回路により、基準クロックに従って書込みデータ及び期待値データが発生されるようになっている。具体的には、図示しない第一のデータ演算回路において、被試験メモリ２１０に印加される書込みデータが発生され、図７に示すように、１サイクル目で「ＤＴ１」，２サイクル目で「ＤＴ３」，３サイクル目で「ＤＴ５」．．．と、順次出力されるようになっている。
同様に、メイン側のパターン発生器２０３ａの図示しない第二のデータ演算回路で、論理比較器２０６に印加される期待値データが発生され、図７に示すように、１サイクル目で「ＥＤＴ１」，２サイクル目で「ＥＤＴ３」，３サイクル目で「ＥＤＴ５」．．．と、順次出力されるようになっている。
【００１１】
一方、サブ側のパターン発生器２０３ｂでは、メイン側と同様に、図示しない演算回路によりアドレス，書込みデータ，期待値データの各信号が発生されるようになっている。
具体的には、図７に示すように、１サイクル目でアドレス信号「ＡＤ２」，書込みデータ信号「ＤＴ２」，期待値データ信号「ＥＤＴ２」が、２サイクル目で「ＡＤ４」，「ＤＴ４」，「ＥＤＴ４」が、３サイクル目で「ＡＤ６」，「ＤＴ６」，「ＥＤＴ６」が、順次出力されるようになっている。
そして、このようにパターン発生器２０３ａ，２０３ｂから順次出力される信号は、対応する二つのＰＤＳ２０３ａ，２０３ｂを介して波形整形器２０４に入力され、波形整形器２０４において、メイン側のＰＤＳ２０３ａの出力と、サブ側のＰＤＳ２０３ｂの出力とが、基準クロック信号に従って波形整形及び多重化される。
【００１２】
多重化された各信号は、図７に示すように、波形整形器２０４から順次出力される。まず、アドレス信号は、１サイクル目で、クロックサイクルの前半に「ＡＤ１」が、後半に「ＡＤ２」が出力され、２サイクル目は前半に「ＡＤ３」，後半に「ＡＤ４」、３サイクル目は前半に「ＡＤ５」，後半に「ＡＤ６」．．．と、順次出力される。
また、書込みデータ信号は、図７に示すように、１サイクル目でクロックサイクルの前半に「ＤＴ１」が、後半に「ＤＴ２」が出力され、２サイクル目は前半に「ＤＴ３」，後半に「ＤＴ４」、３サイクル目は前半に「ＤＴ５」，後半に「ＤＴ６」．．．と、順次出力される。
同様に、期待値データ信号も、１サイクル目の前半に「ＥＤＴ１」，後半に「ＥＤＴ２」、２サイクル目の前半に「ＥＤＴ３」，後半に「ＥＤＴ４」、３サイクル目の前半に「ＥＤＴ５」，後半に「ＥＤＴ６」．．．、と順次出力されるようになっている。
【００１３】
これにより、メイン側とサブ側の二台のパターン発生器２０３ａ，ｂ及びＰＤＳ２０４ａ，ｂを備えた試験装置２０１では、各クロックサイクルごとに二つのアドレス信号及びデータ（書込みデータ及び期待値データ）信号を発生させることができる。
これによって、図５に示した試験装置１００の場合と比較して、被試験メモリ２１０に与えられる信号を二倍の周波数にして試験を行うことが可能となり、試験時間を短縮化できるようになっている。
【００１４】
［従来の他の半導体メモリ試験装置▲２▼］
また、従来の他の半導体メモリ試験装置として、パターン発生器，ＰＤＳ及び波形整形器をそれぞれ二台ずつ備えることにより、デュアルポート（Ｄｕａｌ Ｐｏｒｔ）型のメモリに対応した試験装置も提案されている。
デュアルポート型のメモリは、データの入出力ポートを二つ備え、同時に二つの回路からのアクセスを可能としたメモリデバイスで、例えばＶＲＡＭ（Ｖｉｄｅｏ ＲＡＭ）等が知られている。
図８は、このようなデュアルポート型メモリに対応した半導体メモリ試験装置の構成を示すブロック図である。
また、図９は、図８に示す半導体メモリ試験装置における信号のタイミングチャートである。
【００１５】
図８に示すように、このデュアルポート型メモリ用の半導体メモリ試験装置３０１は、図５に示した試験装置１０１や図６に示した試験装置２０１と同様に、タイミング発生器３０２，パターン発生器３０３，ＰＤＳ３０４，波形整形器３０５及び論理比較器３０６を備えている。
被試験対象となる被試験メモリ３１０は、デュアルポート型メモリとなっており、アクセス可能な入出力ポートが二つ備えられている（図８に示すポートＡ及びポートＢ）。
そして、この二つのポートＡ，Ｂに対応して、図８に示すように、パターン発生器３０３，ＰＤＳ３０４及び波形整形器３０５が、それぞれポートＡ用とポートＢ用に備えられている（ポートＡ用パターン発生器３０３ａ，ＰＤＳ３０４ａ及び波形整形器３０５ａ及びポートＢ用パターン発生器３０３ｂ，ＰＤＳ３０４ｂ及び波形整形器３０５ｂ）。
【００１６】
パターン発生器３０３は、ポートＡ側のパターン発生器３０３ａとポートＢ側のパターン発生器３０３ｂを備えている。
ポートＡ側のパターン発生器３０３ａは、図示しないアドレス演算回路により、基準クロック信号に従ってアドレス信号を発生する。具体的には、図９に示すように、１サイクル目でアドレス信号「ＡＤ１ａ」，２サイクル目で「ＡＤ２ａ」，３サイクル目で「ＡＤ３ａ」．．．と、順次アドレスが発生，出力されるようになっている。
また、ポートＡ側のパターン発生器３０３ａでは、図示しないデータ演算回路により、基準クロックに従って書込みデータ信号及び期待値データ信号が発生されるようになっている。具体的には、図示しない第一のデータ演算回路により、被試験メモリ３１０に印加される書込みデータが発生され、図９に示すように、１サイクル目で書込みデータ「ＤＡ１ａ」，２サイクル目で「ＤＡ２ａ」，３サイクル目で「ＤＡ３ａ」．．．と、順次書込みデータが出力される。
同様に、図示しない第二のデータ演算回路では、論理比較器３０６に印加される期待値データ信号が発生され、図９に示すように、１サイクル目で期待値データ「ＤＢ１ａ」，２サイクル目で「ＤＢ２ａ」，３サイクル目で「ＤＢ３ａ」．．．と、順次期待値データが出力されるようになっている。
【００１７】
一方、ポートＢ側のパターン発生器３０３ｂでは、ポートＡ側と同様に、図示しない演算回路によりアドレス，書込みデータ，期待値データの各信号が発生され、図９に示すように、１サイクル目でアドレス「ＡＤ１ｂ」，書込みデータ「ＤＡ１ｂ」，期待値データ「ＤＢ１ｂ」、２サイクル目で「ＡＤ２ｂ」，「ＤＡ２ｂ」，「ＤＢ２ｂ」、３サイクル目で「ＡＤ３ｂ」，「ＤＡ３ｂ」，「ＤＢ３ｂ」．．．と、順次出力されるようになっている。
そして、このように順次出力される信号は、対応する各ＰＤＳ３０４ａ，３０４ｂにより、被試験メモリ３１０の各ピンに対する割り付け処理が行われ、対応する波形整形器３０５ａ，３０５ｂに出力される。
【００１８】
二つの波形整形器３０５ａ，３０５ｂでは、まず、ポートＡ用の波形整形器３０５ａが、被試験メモリ３１０のポートＡに、パターン発生器３０３ａからのアドレス及び書込みデータを出力するとともに、期待値データを論理比較器３０６に入力する。
同様に、ボートＢ用の波形整形器３０４ｂが、被試験メモリのポートＢに、パターン発生器３０３ｂからのアドレス及び書込みデータを出力するとともに、期待値データを論理比較器３０６に入力する。
そして、論理比較器３０６では、被試験メモリ３１０のポートＡから出力されたデータがポートＡ側波形整形器３０４ａから入力される期待値データと比較される。同様に、被試験メモリ３１０のポートＢから出力されたデータがポートＢ側波形整形器３０４ｂから入力される期待値データと比較されることになる。
以上により、パターン発生器３０３，ＰＤＳ３０４及び波形整形器３０５をそれぞれ二台ずつ備えた試験装置３０１では、デュアルポート型のメモリ３１０の良否判定試験を行うことができるようになっている。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した従来の各半導体メモリ試験装置では、より高速化，高性能化されたメモリデバイスの試験を行うことができないという問題が発生した。
近年は半導体メモリの更なる高速化，高性能化が進展しており、従来のメモリの二倍以上のデータ転送能力を実現した高速メモリデバイスが開発されている。この種の高速メモリとしては、例えばＱｕａｄ Ｄａｔａ Ｒａｔｅ（登録商標）ＳｙｎｃｈｒｏｎｏｕｓＳＲＡＭ（以下、単に「ＱＤＲ」と言う）がある。
このＱＤＲは、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うことにより、１クロックサイクルで最大４つのデータ転送（入出力）を行えるようにして、メモリ動作の高速処理を可能としたメモリデバイスである。
【００２０】
［ＱＤＲ］
ＱＤＲでは、印加されるアドレス及び書込みデータは、入力信号用の基準クロック信号により内部に取り込まれるようになっており、入力用クロックの上がりエッジ及び下がりエッジを使用して、１クロックサイクル中に二回、アドレス信号及び書込みデータ信号が取り込まれるようになっている。
また、データ出力についても、出力用の基準クロック信号に従い、出力用クロックの上がりエッジ及び下がりエッジで、１クロックサイクル中に二つの読出しデータが出力されるようになっている。
そして、ＱＤＲ内では、取り込まれた各アドレス信号に基づき、メモリの内部でバーストアドレス信号が発生され、１サイクル中に二つのデータの書込み及び読出しが行われる。
これにより、ＱＤＲでは、１クロックサイクルで最大４つのデータの転送（入出力）が行えるようになっている。
【００２１】
以下、図１０を参照して、ＱＤＲにおける具体的なデータの流れを説明する。
図１０は、ＱＤＲの信号特性を示すタイミングチャートである。
同図に示すように、ＱＤＲでは、まずアドレス信号の入力は、入力用クロックの各サイクルの上がりエッジ及び下がりエッジで取り込まれ、上がりエッジで読出しアドレスが、下がりエッジで書込みアドレスが取り込まれるようになっている。具体的には、１サイクル目の上がりエッジで読出しアドレス「ＲＡ０」、下がりエッジで書込みアドレス「ＷＡ１」が取り込まれる。同様に、２サイクル目で読出しアドレス「ＲＡ２」及び書込みアドレス「ＷＡ３」、３サイクル目で読出しアドレス「ＲＡ４」及び書込みアドレス「ＷＡ５」．．．と、順次メモリに入力される。
【００２２】
入力された各アドレス信号に対しては、メモリ内部でバーストアドレスが発生される。
ここで、バーストアドレスとは、メモリにアドレス信号が入力されると、そのアドレス信号を開始アドレスとして、それに続くアドレスがメモリ内で順次自動生成されるもので、ＱＤＲではバースト長が「２」となっている。
これにより、入力される各アドレス（読出し・書込み）に対して、書き込まれ、読み出されるデータが、それぞれ「２つ」となる。
【００２３】
まず、書込みアドレスに対しては、バースト長「２」によって書込みデータが二つ書込み可能となり、入力信号用クロックに従って二つの書込みデータがメモリに入力される。
具体的には、図１０に示すように、クロックの１サイクル目で取り込まれる一つの書込みアドレス「ＷＡ１」に対する書込みデータは、バースト長「２」によって二つとなり、入力用ＣＬＫに従って１サイクル目の上がりエッジで書込みデータ「Ｄ１０」が、下がりエッジで「Ｄ１１」が、メモリ内に取り込まれる。
同様に、２サイクル目では、書込みアドレス「ＷＡ３」に対する「Ｄ３０」，「Ｄ３１」、３サイクル目では、書込みアドレス「ＷＡ５」に対する「Ｄ５０」，「Ｄ５１」．．．、というように順次、メモリに入力される。
【００２４】
一方、読出しアドレスに対しても、読出しデータはバースト長「２」によって二つ存在し、出力信号用クロックに従ってメモリから出力される。
具体的には、図１０に示す例では、１サイクル目の読出しアドレス「ＲＡ０」に対する出力データは、出力用ＣＬＫの２サイクル目の上がりエッジで「Ｑ００」が、下がりエッジで「Ｑ０１」が出力されるようになっている。
同様に、２サイクル目の読出しアドレス「ＲＡ２」に対して「Ｑ２０」，「Ｑ２１」、３サイクル目の読出しアドレス「ＲＡ４」に対して「Ｑ４０」，「Ｑ４１」．．．と、順次出力されるようになっている。
【００２５】
以上のように、ＱＤＲでは、１クロックサイクルで最大４つのデータの入出力が行われるという信号特性を有している。
従って、このような信号特性を有するＱＤＲに対して試験を行うには、まず入力するアドレス信号を１サイクル中に二つ発生させ、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加する必要がある。
また、データについても、印加される各アドレス信号に対して二つの書込みデータ及び読出しデータが存在することから、この書込み及び読出しデータ数に対応した書込みデータ及び期待値データが必要となる。そして、図１０に示したように、各クロックの前半の読出しアドレスに対して二つの期待値データを与え、後半の書込みアドレスに対して二つの書込みデータを与える必要がある。
【００２６】
ところが、上述した従来の半導体メモリ試験装置では、いずれも、このような試験パターン信号を発生させることができず、ＱＤＲの試験を行うことができないという問題が発生した。
まず、図６で示した試験装置▲１▼の場合、メイン側信号を読出し用、サブ側信号を書込み用に割り付ければ、アドレス信号については、１サイクル中の前半に読出しアドレス、後半に書込みアドレスとして発生させることは可能であった。
しかし、この試験装置▲１▼では、書込みデータ及び期待値データについては、１サイクル中に一つの書込みデータと期待値データしか発生させることができず、各アドレス（読出し・書込み）ごとに二つのデータ信号を必要とするＱＤＲ等のメモリの試験を行うことはできなかった。
【００２７】
一方、図８で示した試験装置▲２▼では、デュアルポート型メモリに対応して、二つのアドレス，書込みデータ及び期待値データが発生されるようになっている。しかし、この試験装置▲２▼で発生されるアドレス，書込みデータ及び期待値データの各信号は、メモリデバイスの各ポートに、１クロックサイクルごとに一つの信号が入力されるようになっており、１クロックサイクル中に読出し及び書込みの二つのアドレス及びデータを入力する必要があるＱＤＲの試験に対応することは不可能であった。
【００２８】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、基準クロックの一サイクル中に二つのアドレス信号を発生させるとともに、各アドレス信号に対して二つの書込みデータ及び期待値データを発生させることができるパターン発生器と信号多重化回路を備えることにより、入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスを試験することができる半導体メモリ試験装置の提供を目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、本発明の請求項１記載の半導体メモリ試験装置は、試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を論理比較器で比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、基準クロック信号を出力するタイミング発生器と、前記メモリデバイスに入力する試験パターン信号となる所定のアドレス信号及び書込みデータ信号を発生させるとともに、所定の期待値データ信号を発生させるパターン発生器と、前記アドレス信号，書込みデータ信号及び期待値データ信号を、前記メモリデバイス及び論理比較器の各ピンに対して割り付けるデータセレクタと、を備え、前記パターン発生器が、前記基準クロックの一サイクルごとに一つのアドレス信号及び二つの書込みデータ信号を出力する第一パターン発生器と、前記基準クロックの一サイクルごとに一つのアドレス信号及び二つの期待値データ信号を出力する第二パターン発生器とを有し、前記データセレクタが、前記第一及び第二パターン発生器のアドレス信号を多重化するとともに、前記第一パターン発生器の書込みデータ信号を多重化し、さらに、前記第二パターン発生器の期待値データ信号を多重化し、多重化された各信号を、前記基準クロック信号の上がりエッジ及び下がりエッジのタイミングで出力する多重化回路を有する構成としてある。
【００３０】
そして、請求項２では、本発明に係る半導体メモリ試験装置の試験対象となるメモリデバイスが、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うメモリデバイスである構成としてある。
【００３１】
具体的には、請求項３記載の半導体メモリ試験装置では、前記多重化回路が、前記第一及び第二パターン発生器のアドレス信号を入力し、当該アドレス信号を多重化して出力するアドレス多重化回路と、前記第一パターン発生器の書込みデータ信号を多重化して出力する書込みデータ多重化回路と、前記第二パターン発生器の期待値データ信号を多重化して出力する期待値データ多重化回路と、からなる構成としてある。
【００３２】
このような構成からなる本発明の半導体メモリ試験装置によれば、第一及び第二パターン発生器を備えることで、メモリデバイスを試験するためのアドレス信号，書込みデータ信号及び期待値データ信号を、それぞれ二つずつ発生させることができる。そして、データセレクタにおいて、各二つのアドレス信号，書込みデータ信号及び期待値データ信号をそれぞれ多重化し、基準クロックの各サイクルの上がりエッジ（前半）及び下がりエッジ（後半）で出力させることができる。
これにより、まず、メモリデバイスに入力するアドレス信号を１サイクル中に二つ発生させ、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加することができる。
また、データについても、メモリデバイスに印加される各アドレス信号に対して二つの書込みデータ及び期待値データを、メモリデバイス及び論理比較器に入力させることができる。
従って、本発明に係る半導体メモリ試験装置を用いることで、従来は不可能であったＱＤＲのような入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験を行うことができる。
【００３３】
そして、請求項４では、前記多重化回路が、前記基準クロックの一サイクルごとに二つの信号を入力し、当該基準クロック信号の上がりエッジ及び下がりエッジのタイミングで一つの信号を出力するダブル・データ・レート回路からなる構成としてある。
【００３４】
特に、請求項５では、前記ダブル・データ・レート回路が、前記基準クロックの一サイクルごとに一の信号を入力し、当該基準クロック信号の上がりエッジのタイミングで当該一の信号を出力する第一のフリップ・フロップと、前記基準クロックの一サイクルごとに他の信号を入力し、当該基準クロック信号の下がりエッジのタイミングで当該他の信号を出力する第二のフリップ・フロップと、前記第一及び第二のフリップ・フロップの出力信号を入力し、前記基準クロック信号の上がりエッジのタイミングで前記第一のフリップ・フロップからの信号を選択，出力し、当該基準クロックの下がりエッジのタイミングで前記第二のフリップ・フロップからの信号を選択，出力するセレクタと、からなる構成としてある。
【００３５】
このような構成からなる本発明の半導体メモリ試験装置によれば、データセレクタに備えられる多重化回路を、フリップ・フロップとセレクタのような既存の回路からなるダブル・データ・レート回路によって構成することができる。
これにより、データセレクタが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係る半導体メモリ試験装置を実現することができる。
【００３６】
【発明の実施の形態】
以下、本発明の半導体メモリ試験装置の好ましい実施形態について、図１〜図４を参照しつつ説明する。
図１は、本発明に係る半導体メモリ試験装置の一実施形態の構成を示すブロック図である。
図２は、図１に示す本実施形態の半導体メモリ試験装置におけるＰＤＳの詳細構成を示すブロック図である。
図３は、図２に示すＰＤＳのダブル・データ・レート回路の詳細を示す説明図で、（ａ）は回路構成を示すブロック図、（ｂ）は同回路における信号のタイミングチャートである。
また、図４は、図１に示す本実施形態の半導体メモリ試験装置における信号のタイミングチャートである。
【００３７】
まず、図１を参照して、本実施形態にかかる半導体メモリ試験装置の基本構成について説明する。
同図に示すように、本実施形態にかかる半導体メモリ試験装置は、試験対象となるメモリデバイス１０に対し、所定の試験パターン信号を入力し、メモリデバイス１０から出力される応答出力信号と所定の期待値データ信号を比較することにより、当該メモリデバイス１０の良否を判定する試験装置である。
【００３８】
被試験メモリ１０は、本実施形態では、上述したＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ ＳｙｎｃｈｒｏｎｏｕｓＳＲＡＭ）を構成している。
ＱＤＲは、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うことにより、１クロックサイクルで最大４つのデータ転送（入出力）を行える高速化されたメモリデバイスである。そして、このようなＱＤＲを被試験メモリ１０として試験する場合には、アドレス信号を１サイクル中に二つ発生させ、各サイクルの上がりエッジで読出しアドレス、下がりエッジで書込みアドレスを印加し、データ信号も、印加される各アドレス信号に対して二つの書込みデータ及び期待値データが必要となる。このため、従来の試験装置ではこのようなＱＤＲを試験することが不可能であった。
本実施形態は、このようなＱＤＲのような高速化メモリデバイスの試験を行えるようにした試験装置である。
【００３９】
具体的には、本実施形態の試験装置１は、タイミング発生器２，パターン発生器３，プログラマブル・データセレクタ（ＰＤＳ）４，波形整形器５及び論理比較器６を備え、被試験メモリ１０の試験装置を構成している。
タイミング発生器２は、試験装置１の基準クロックを発生させる回路である。このタイミング発生器２から出力される基準クロックは、パターン発生器３（３ａ，３ｂ）から入力されるクロック制御信号により制御される。
このタイミング発生器２は、従来の試験装置の場合と同様の構成となっている。
【００４０】
パターン発生器３は、タイミング発生器２で発生される基準クロックに従い、被試験メモリ１０に与えられる試験パターン信号となるアドレス，書込みデータと、論理比較器５に与えられる期待値データ、及び制御信号（図示省略）を発生させるようになっている。また、パターン発生器３は、タイミング発生器２に与えられるクロック制御信号を出力する。
そして、本実施形態のパターン発生器３は、図１に示すように、第一パターン発生器３ａ及び第二パターン発生器３ｂを備えている。
【００４１】
ＱＤＲからなる被試験メモリ１０を試験するには、アドレスは１サイクル中に二つ必要であり、データは前半のアドレスに対して書込みデータを二つ、後半のアドレスに対して期待値データが二つ必要である（図１０参照）。そこで、本実施形態では、第一及び第二パターン発生器３ａ，３ｂを備えることで、二つのアドレス信号と二つの書込みデータ及び期待値データを発生させるようにしてある。
具体的には、図１に示すように、第一パターン発生器３ａは、タイミング発生器２の基準クロックの一サイクルごとに、一つのアドレス信号「ＭＡＤ」及び二つのデータ信号「ＭＤＡ」，「ＭＤＢ」を出力する。同様に、第二パターン発生器３ｂは、基準クロックの一サイクルごとに、一つのアドレス信号「ＳＡＤ」及び二つのデータ信号「ＳＡＤ」，「ＳＤＢ」を出力する。
そして、後述するように、第一パターン発生器３ａで発生されるアドレス信号が読出しアドレス、第二パターン発生器３ｂで発生されるアドレス信号が書込みアドレスとして被試験メモリ１０に入力される。また、第一パターン発生器３ａで発生される二つのデータ信号が書込みデータとして被試験メモリ１０に入力され、第二パターン発生器３ｂで発生される二つのデータ信号が期待値データとして論理比較器６に入力されるようになっている。
【００４２】
ここで、各パターン発生器３ａ，３ｂは、それぞれ、アドレス，書込みデータ，期待値データ（又は制御信号）を発生させる図示しない演算回路を備えており、各演算回路からアドレス，書込みデータ又は期待値データの各信号が独立して出力されるようになっている。
すなわち、各パターン発生器３ａ，３ｂは、アドレス信号を発生させる一つのアドレス演算回路及びデータ信号を発生させる二つのデータ演算回路（第一及び第二演算回路）を備えている。
なお、各パターン発生器３ａ，３ｂは、従来の試験装置におけるパターン発生器と同様、ＡＬＰＧ（アルゴリズミック・パターン発生器）を用いることが好ましい。一般に、ＡＬＰＧは、メモリデバイスの内部セルの所在を示すアドレス信号を、一定の算法に基づいて逐次発生させるパターン発生器であり、大容量のパターンメモリ等を必要とすることなく、マイクロプログラムによってアドレス信号を発生させることができ、大容量化，高速化，多ビット化したメモリデバイスの試験に好適である。
【００４３】
ＰＤＳ４は、パターン発生器３（３ａ，３ｂ）から出力されたアドレス，書込みデータ，期待値データ（及び制御信号）の各信号を、被試験メモリ１０の各ピンに対する割り付け処理を行う回路である。
そして、本実施形態のＰＤＳ４は、図１に示すように、二つのパターン発生器（第一パターン発生器３ａ及び第二パターン発生器３ｂ）から入力された各信号を多重化し、多重化した各信号を基準クロックの上がりエッジ及び下がりエッジのタイミングで出力する多重化回路を備えている。
【００４４】
ＱＤＲを試験するには、被試験メモリ１０に対して、基準クロックの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加するとともに、書込みアドレスについて、二つの書込みデータを上がりエッジ及び下がりエッジで入力する必要がある。さらに、読出しアドレスに対応する期待値データを、基準クロックの上がりエッジ及び下がりエッジのタイミングで論理比較器６に入力する必要がある。
上述した従来の試験装置で、ＰＤＳをメイン側とサブ側（図６参照）又はポートＡ側とポートＢ側（図８参照）で個々別々に有していたが、本実施形態では、一つのＰＤＳ４によって、第一及び第二パターン発生器３ａ，３ｂからのアドレス及びデータを取り込むようにしてある。そして、このＰＤＳ４に備えられる多重化回路によって、二つのアドレス信号と二つの書込みデータ及び期待値データを、それぞれ多重化して出力するようにしてある。
【００４５】
具体的には、ＰＤＳ４は、図２に示すように、第一パターン発生器３ａと第二パターン発生器３ｂのアドレス信号を入力，多重化するアドレス多重化回路４１と、第一パターン発生器３ａの二つのデータを書込みデータとして入力，多重化する書込みデータ多重化回路４２と、第二パターン発生器３ｂの二つのデータを期待値データとして入力，多重化する期待値データ多重化回路４３を備えている。
そして、各多重化回路４１，４２，４３で多重化された各信号は、基準クロックの一サイクルの前半（上がりエッジ）及び後半（下がりエッジ）のタイミングで出力されるようになっている。
【００４６】
ここで、図２に示す各多重化回路４１，４２，４３は、それぞれ、基準クロックの一サイクルごとに二つの信号を入力し、当該基準クロック信号の一サイクルの上がりエッジ及び下がりエッジのタイミングで一つの信号を出力するダブル・データ・レート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）回路（以下「ＤＤＲ回路」と略称する）となっている。
図３に、本実施形態のＤＤＲ回路の構成を及びタイミングチャートを示す。なお、図３では、アドレス多重化回路４１を例にとって示してあが、書込みデータ多重化回路４２及び期待値データ多重化回路４３についても同様の構成である。
【００４７】
同図（ａ）に示すように、本実施形態のＤＤＲ回路は、二つのフリップ・フロップ４１ａ，４１ｂ（第一ＦＦ４１ａ，第二ＦＦ４１ｂ）と一つのセレクタ４１ｃを備えている。
第一ＦＦ４１ａは、基準クロックの一サイクルごとに第一パターン発生器３ａからのアドレス信号「ＭＡＤ」を入力し、当該基準クロック信号の上がりエッジのタイミングで当該アドレス信号「ＭＡＤ」を出力する（出力信号「ＭＡＤＴ」）。
第二ＦＦ４１ｂは、基準クロックの一サイクルごとに第二パターン発生器３ｂからのアドレス信号「ＳＡＤ」を入力し、当該基準クロック信号の下がりエッジのタイミングで当該アドレス信号「ＳＡＤ」を出力する（出力信号「ＳＡＤＴ」）。図３（ａ）に示すように、出力信号「ＳＡＤＴ」が基準クロックの下がりエッジで出力されるように、第二ＦＦ４１ｂに入力されるクロック信号には、第一ＦＦ４１ａから半クロック遅れて入力されるように遅延回路が挿入してある。
セレクタ４１ｃは、第一及び第二ＦＦ４１ａ，４１ｂの出力信号「ＭＡＤＴ及びＳＡＤＴ」を入力データとして入力するとともに、基準クロック信号をセレクト信号として入力する。そして、基準クロックの上がりエッジのタイミングで第一ＦＦ４１ａからの信号を選択，出力し、基準クロックの下がりエッジのタイミングで第二ＦＦ４１ｂからの信号を選択，出力するようになっている。
【００４８】
このようなＤＤＲ回路により、図３（ｂ）に示すように、第一及び第二パターン発生器３ａ，３ｂから入力される二つのアドレス信号（及び二つの書込みデータ及び期待値データ）は、それぞれ多重化されて基準クロックの一サイクルの前半（上がりエッジ）及び後半（下がりエッジ）のタイミングで出力されることになる。
このように、本実施形態では、ＰＤＳ４に備えられる多重化回路４１，４２，４３を、フリップ・フロップ，セレクタのような既存の回路からなるＤＤＲ回路によって構成することができ、ＰＤＳ４が複雑化，大型化，高コスト化等することなく、簡易な構成によって、本実施形態に係る半導体メモリ試験装置を実現することができる。
【００４９】
波形整形器５は、ＰＤＳ４から入力されるアドレス，書込みデータ及び期待値データを、タイミング発生器２からの基準クロックに従って波形整形し、アドレス，書込みデータ（及び制御信号）が被試験メモリ１０に印加されるとともに、期待値データが論理比較器６に印加される。
この波形整形器５は、従来の試験装置の場合と同様の構成である。
この波形整形器５から信号を印加された被試験メモリ１０では、与えられた制御信号に基づきデータ信号の書込み又は読出しの動作が行われ、印加されたアドレスからデータが読み出されるとともに、印加された書込みデータが当該アドレスに書き込まれる。
そして、被試験メモリ１０から読み出されたデータ信号が、応答信号として出力され、論理比較器６に与えられる。
【００５０】
論理比較器６は、被試験メモリ１０の応答信号が入力されるとともに、パターン発生器３で発生された期待値データが入力され、入力された応答信号と期待値データとを比較して、その一致，不一致により、試験メモリ１０の良否判定を行う。
この論理比較器６も、従来の試験装置におけるものと同様の構成である。
また、以上の他、本実施形態に係る試験装置１は、既存の試験装置におけるものと同様の構成，機能となっている。
【００５１】
次に、以上のような構成からなる本実施形態に係る半導体メモリ試験装置の動作について、図２を参照しつつ説明する。
まず、パターン発生器３では、タイミング発生器２の基準クロックに従って、アドレス信号，書込みデータ信号及び期待値データ信号がそれぞれ発生される。
具体的な信号の流れは、図４に示す通りである。
アドレス信号については、まず、第一パターン発生器３ａ側では、図示しないアドレス演算回路により、基準クロックの１サイクル目でアドレス信号「ＭＡＤ１」が発生され、以下、２サイクル目で「ＭＡＤ２」，３サイクル目で「ＭＡＤ３」，４サイクル目で「ＭＡＤ４」．．．と、順次発生される。この第一パターン発生器３ａで発生されたアドレスが、読出しアドレスとして割り当てられる。一方、第二パターン発生器３ｂ側では、図示しないアドレス演算回路により、基準クロックの１サイクル目でアドレス信号「ＳＡＤ１」が発生され、以下、２サイクル目で「ＳＡＤ２」，３サイクル目で「ＳＡＤ３」，４サイクル目で「ＳＡＤ３」．．．と、順次発生される。この第二パターン発生器３ｂで発生されたアドレスが、書込みアドレスとして割り当てられる。
【００５２】
データ信号については、まず、第一パターン発生器３ａ側では、図示しない第一データ演算回路により、基準クロックの１サイクル目でデータ信号「ＭＤＡ１」が発生され、以下、２サイクル目で「ＭＤＡ２」，３サイクル目で「ＭＤＡ３」，４サイクル目で「ＭＤＡ４」．．．と、順次発生される。同様に、図示しない第二データ演算回路により、基準クロックの１サイクル目でデータ信号「ＭＤＢ１」が発生され、以下、２サイクル目で「ＭＤＢ２」，３サイクル目で「ＭＤＢ３」，４サイクル目で「ＭＤＢ４」．．．と、順次発生される。そして、この第一パターン発生器３ａで発生された二つのデータが、書込みデータとして割り当てられる。
【００５３】
一方、第二パターン発生器３ｂ側では、図示しない第一データ演算回路により、基準クロックの１サイクル目でデータ信号「ＳＤＡ１」が発生され、以下、２サイクル目で「ＳＤＡ２」，３サイクル目で「ＳＤＡ３」，４サイクル目で「ＳＤＡ４」．．．と、順次発生される。同様に、図示しない第二データ演算回路により、基準クロックの１サイクル目でデータ信号「ＳＤＢ１」が発生され、以下、２サイクル目で「ＳＤＢ２」，３サイクル目で「ＳＤＢ３」，４サイクル目で「ＳＤＢ４」．．．と、順次発生される。そして、この第二パターン発生器３ｂで発生された二つのデータが、期待値データとして割り当てられる。
【００５４】
以上のようにしてパターン発生器３で発生されたアドレス及びデータは、ＰＤＳ４に入力され、多重化される。
具体的には、図４に示す通りであり、まず、アドレスについては、第一及び第二パターン発生器３ａ，３ｂで発生された二つのアドレスがＰＤＳ４のアドレス多重化回路４１において多重化される。
そして、基準クロックの１サイクルの前半で読出しアドレス「ＭＡＤ１」が、後半で書込みアドレス「ＳＡＤ１」が出力され、以下、２サイクルの前半で読出しアドレス「ＭＡＤ２」、後半で書込みアドレス「ＳＡＤ２」，３サイクルの前半で読出しアドレス「ＭＡＤ３」、後半で書込みアドレス「ＳＡＤ３」，４サイクルの前半で読出しアドレス「ＭＡＤ４」、後半で書込みアドレス「ＳＡＤ４」．．．と、順次出力される。
【００５５】
書込みデータについては、第一パターン発生器３ａで発生された二つのデータがＰＤＳ４の書込みデータ多重化回路４２において多重化される。
そして、基準クロックの１サイクルの前半で読出しアドレス「ＭＤＡ１」が、後半で書込みアドレス「ＭＤＢ１」が出力され、以下、２サイクルの前半で読出しアドレス「ＭＤＡ２」、後半で書込みアドレス「ＭＤＢ２」，３サイクルの前半で読出しアドレス「ＭＤＡ３」、後半で書込みアドレス「ＭＤＢ３」，４サイクルの前半で読出しアドレス「ＭＤＡ４」、後半で書込みアドレス「ＭＤＢ４」．．．と、順次出力される。
【００５６】
さらに、期待値データについては、第二パターン発生器３ｂで発生された二つのデータがＰＤＳ４の期待値データ多重化回路４３において多重化される。
そして、基準クロックの１サイクルの前半で読出しアドレス「ＳＤＡ１」が、後半で書込みアドレス「ＳＤＢ１」が出力され、以下、２サイクルの前半で読出しアドレス「ＳＤＡ２」、後半で書込みアドレス「ＳＤＢ２」，３サイクルの前半で読出しアドレス「ＳＤＡ３」、後半で書込みアドレス「ＳＤＢ３」，４サイクルの前半で読出しアドレス「ＳＤＡ４」、後半で書込みアドレス「ＳＤＢ４」．．．と、順次出力される。
【００５７】
ＰＤＳ４から出力された各多重化信号は、波形整形器５で波形整形されて出力され、アドレス及び書込みデータが被試験メモリ１０に入力されるとともに、期待値データが論理比較器６に入力される。
従って、ＱＤＲからなる被試験メモリ１０には、図４に示すように、読出しアドレス「ＭＤＡ」に対して期待値データ「ＭＤＡ，ＭＤＢ」が、書込みアドレス「ＳＡＤ」に対して書込みデータ「ＳＤＡ，ＳＤＢ」が与えられることになり、アドレス信号を１サイクル中に二つ発生させて、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加することができる。そして、データについても、印加される各アドレス信号に対して二つの書込みデータ及び読出しデータに対応した書込みデータ及び期待値データを与えることができる。
これによって、従来の試験装置では実施が不可能であったＱＤＲの試験を行うことができる。
【００５８】
以上説明したように、本実施形態に係る半導体メモリ試験装置によれば、第一及び第二パターン発生器３ａ，３ｂを備えることで、被試験メモリ１０を試験するためのアドレス信号，書込みデータ信号及び期待値データ信号を、それぞれ二つずつ発生させることができる。そして、ＰＤＳ４において、各二つのアドレス信号，書込みデータ信号及び期待値データ信号をそれぞれ多重化し、基準クロックの各サイクルの上がりエッジ（前半）及び下がりエッジ（後半）で出力させることができる。
これにより、被試験メモリ１０に入力するアドレス信号を１サイクル中に二つ発生させ、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加することができる。
また、データについても、被試験メモリ１０に印加される各アドレス信号に対して二つの書込みデータ及び期待値データを、被試験メモリ１０及び論理比較器６に入力することができる。
従って、本実施形態に係る半導体メモリ試験装置を用いることで、従来は不可能であったＱＤＲのような入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験を行うことができる。
【００５９】
なお、本発明の半導体メモリ試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の要旨の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上記実施形態では、試験対象となるメモリデバイスとしてＱＤＲを例にとって説明したが、本発明に係る試験装置で試験できるメモリデバイスはＱＤＲに限定されるものではない。すなわち、本発明は、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うメモリデバイスは、どのような名称，構成のものでも試験を行うことができる。
【００６０】
また、多重化回路は、上述した実施形態ではフリップ・フロップ及びセレクタからなるＤＤＲ回路によって構成してあるが、基準クロックの一サイクルごとに二つの信号を入力し、基準クロックの各サイクルの上がりエッジ及び下がりエッジのタイミングで一つの信号を出力できる限り、どのような回路構成としてもよい。例えば、ＤＤＲ回路のフリップ・フロップをラッチに代えることができる。また、本発明にかかる第一及び第二パターン発生器として、上述した実施形態では、ＡＬＰＧを備えているが、これを他の構成からなるパターン発生器により構成することもできる。
さらに、データセレクタについても、上記実施形態におけるＰＤＳに替えて、他の信号選択手段（データセレクタ）を用いることも可能である。
【００６１】
【発明の効果】
以上説明したように、本発明の半導体メモリ試験装置によれば、パターン発生器と信号多重化回路を備えることにより、基準クロックの一サイクル中に二つのアドレス信号を発生させるとともに、各アドレス信号に対して二つの書込みデータ及び期待値データを発生させることができる。
これにより、入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ試験装置の一実施形態の構成を示すブロック図である。
【図２】図１に示す本発明に係る半導体メモリ試験装置の一実施形態におけるＰＤＳの詳細構成を示すブロック図である。
【図３】図２に示す本発明に係る半導体メモリ試験装置の一実施形態におけるＰＤＳのダブル・データ・レート回路の詳細を示す説明図で、（ａ）は回路構成を示すブロック図、（ｂ）は同回路における信号のタイミングチャートである。
【図４】図１に示す本発明の半導体メモリ試験装置の一実施形態における信号のタイミングチャートである。
【図５】従来の半導体メモリ試験装置の基本構成を示すブロック図である。
【図６】従来のパターン発生器及びＰＤＳを二つずつ備えた半導体メモリ試験装置の構成を示すブロック図である。
【図７】図６に示す従来の半導体メモリ試験装置における信号のタイミングチャートである。
【図８】従来のデュアルポートメモリ対応型の半導体メモリ試験装置の構成を示すブロック図である。
【図９】図８に示す従来の半導体メモリ試験装置における信号のタイミングチャートである。
【図１０】ＱＤＲの信号特性を示すタイミングチャートである。
【符号の説明】
１ 試験装置
２ タイミング発生器
３ａ 第一パターン発生器
３ｂ 第二パターン発生器
４ ＰＤＳ
５ 波形整形器
６ 論理比較器
１０ 被試験メモリ
４１〜４３ 多重化回路（ＤＤＲ回路）
【発明の属する技術分野】
本発明は、ＳＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリデバイスを試験する半導体メモリ試験装置に関し、特に、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験に好適な半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ試験装置とは、被試験対象（ＤＵＴ又はＭＵＴ）となるＳＲＡＭやＤＲＡＭ等のメモリデバイスへ試験パターン信号を入力するとともに、メモリデバイスから出力される応答信号を期待値パターン信号と比較し、その一致，不一致を判定することにより、メモリデバイスの不良をメモリセルごとに検出する装置である。
【０００３】
［従来の半導体メモリ試験装置の基本構成］
以下、従来の半導体メモリ試験装置について図面を参照しつつ説明する。
図５は、従来の半導体メモリ試験装置の基本構成を示すブロック図である。
同図に示すように、従来のメモリ試験装置１０１は、タイミング発生器１０２，パターン発生器１０３，データセレクタ（以下「ＰＤＳ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｄａｔａ Ｓｅｌｅｃｔｏｒ）」と略称する）１０４，波形整形器１０５及び論理比較器１０６を備え、被試験メモリ１１０の試験装置を構成している。
【０００４】
タイミング発生器１０２は、試験装置１０１の基準クロックを発生させる。
この基準クロックは、パターン発生器１０３から入力されるクロック制御信号により制御される。
パターン発生器１０３は、タイミング発生器１０２で発生される基準クロックに従い、図５に示すように、被試験対象となるメモリ１１０に与えられる試験パターン信号となるアドレス，書込みデータと、論理比較器１０５に与えられる期待値データ、及び制御信号（図示省略）を発生させる。
また、パターン発生器１０３は、タイミング発生器１０２に与えられるクロック制御信号を出力する。
なお、このパターン発生器１０３では、アドレス，書込みデータ及び期待値データを、それぞれ独立の演算回路（図示省略）により発生させるようになっている。
【０００５】
パターン発生器１０３から出力されたアドレス，書込みデータ，期待値データ（及び制御信号）の各信号は、ＰＤＳ１０４に入力され、被試験メモリ１１０の各ピンに対する割り付け処理が行われ、波形整形器１０５に入力される。
波形整形器１０５では、入力されたアドレス，書込みデータ及び期待値データが、タイミング発生器１０２からの基準クロックに従って波形整形され、アドレス，書込みデータ（及び制御信号）が被試験メモリ１１０に印加されるとともに、期待値データが論理比較器１０６に印加される。
【０００６】
被試験メモリ１１０では、与えられた制御信号に基づきデータ信号の書込み又は読出しの動作が行われ、印加されたアドレスからデータが読み出されるとともに、印加された書込みデータが当該アドレスに書き込まれる。
被試験メモリ１１０から読み出されたデータは、応答信号として出力され、論理比較器１０６に与えられる。
論理比較器１０６では、被試験メモリ１１０から応答信号が入力されるとともに、パターン発生器１０３で発生された期待値データが入力され、両データが比較されて、その一致，不一致が検出されることにより、試験メモリ１１０の良否判定が行われる。
【０００７】
［従来の他の半導体メモリ試験装置▲１▼］
以上のような基本構成からなる半導体メモリ試験装置に対し、試験時間の短縮等を図ることを目的として、パターン発生器及びＰＤＳを、それぞれ二つずつ備えた試験装置が提案されている。
図６は、パターン発生器及びＰＤＳを二つずつ備えた半導体メモリ試験装置の構成を示すブロック図である。
図７は、図６に示す半導体メモリ試験装置における信号のタイミングチャートである。
【０００８】
図６に示すように、この半導体メモリ試験装置２０１は、図５に示した試験装置１０１と同様の構成からなるタイミング発生器２０２，パターン発生器２０３，ＰＤＳ２０４，波形整形器２０５及び論理比較器２０６を備えている。
そして、この試験装置２０１では、パターン発生器２０３とＰＤＳ２０４を、それぞれメイン及びサブの二つずつ（パターン発生器２０３ａ，２０３ｂ及びＰＤＳ２０４ａ，２０５ｂ）備えるようになっている。
【０００９】
パターン発生器２０３は、図６に示すように、メイン側のパターン発生器２０３ａとサブ側のパターン発生器２０３ｂからなる。
そして、このメイン及びサブの各パターン発生器２０３ａ，２０３ｂで、それぞれアドレス，書込みデータ，期待値データが発生されるようになっている。
【００１０】
まず、メイン側のパターン発生器２０３ａでは、図示しないアドレス演算回路により、基準クロック信号に従ってアドレスが発生される。具体的には、図７に示すように、１サイクル目でアドレス信号「ＡＤ１」，２サイクル目で「ＡＤ３」，３サイクル目で「ＡＤ５」．．．と、順次アドレス信号が出力されるようになっている。
また、メイン側のパターン発生器２０３ａでは、図示しないデータ演算回路により、基準クロックに従って書込みデータ及び期待値データが発生されるようになっている。具体的には、図示しない第一のデータ演算回路において、被試験メモリ２１０に印加される書込みデータが発生され、図７に示すように、１サイクル目で「ＤＴ１」，２サイクル目で「ＤＴ３」，３サイクル目で「ＤＴ５」．．．と、順次出力されるようになっている。
同様に、メイン側のパターン発生器２０３ａの図示しない第二のデータ演算回路で、論理比較器２０６に印加される期待値データが発生され、図７に示すように、１サイクル目で「ＥＤＴ１」，２サイクル目で「ＥＤＴ３」，３サイクル目で「ＥＤＴ５」．．．と、順次出力されるようになっている。
【００１１】
一方、サブ側のパターン発生器２０３ｂでは、メイン側と同様に、図示しない演算回路によりアドレス，書込みデータ，期待値データの各信号が発生されるようになっている。
具体的には、図７に示すように、１サイクル目でアドレス信号「ＡＤ２」，書込みデータ信号「ＤＴ２」，期待値データ信号「ＥＤＴ２」が、２サイクル目で「ＡＤ４」，「ＤＴ４」，「ＥＤＴ４」が、３サイクル目で「ＡＤ６」，「ＤＴ６」，「ＥＤＴ６」が、順次出力されるようになっている。
そして、このようにパターン発生器２０３ａ，２０３ｂから順次出力される信号は、対応する二つのＰＤＳ２０３ａ，２０３ｂを介して波形整形器２０４に入力され、波形整形器２０４において、メイン側のＰＤＳ２０３ａの出力と、サブ側のＰＤＳ２０３ｂの出力とが、基準クロック信号に従って波形整形及び多重化される。
【００１２】
多重化された各信号は、図７に示すように、波形整形器２０４から順次出力される。まず、アドレス信号は、１サイクル目で、クロックサイクルの前半に「ＡＤ１」が、後半に「ＡＤ２」が出力され、２サイクル目は前半に「ＡＤ３」，後半に「ＡＤ４」、３サイクル目は前半に「ＡＤ５」，後半に「ＡＤ６」．．．と、順次出力される。
また、書込みデータ信号は、図７に示すように、１サイクル目でクロックサイクルの前半に「ＤＴ１」が、後半に「ＤＴ２」が出力され、２サイクル目は前半に「ＤＴ３」，後半に「ＤＴ４」、３サイクル目は前半に「ＤＴ５」，後半に「ＤＴ６」．．．と、順次出力される。
同様に、期待値データ信号も、１サイクル目の前半に「ＥＤＴ１」，後半に「ＥＤＴ２」、２サイクル目の前半に「ＥＤＴ３」，後半に「ＥＤＴ４」、３サイクル目の前半に「ＥＤＴ５」，後半に「ＥＤＴ６」．．．、と順次出力されるようになっている。
【００１３】
これにより、メイン側とサブ側の二台のパターン発生器２０３ａ，ｂ及びＰＤＳ２０４ａ，ｂを備えた試験装置２０１では、各クロックサイクルごとに二つのアドレス信号及びデータ（書込みデータ及び期待値データ）信号を発生させることができる。
これによって、図５に示した試験装置１００の場合と比較して、被試験メモリ２１０に与えられる信号を二倍の周波数にして試験を行うことが可能となり、試験時間を短縮化できるようになっている。
【００１４】
［従来の他の半導体メモリ試験装置▲２▼］
また、従来の他の半導体メモリ試験装置として、パターン発生器，ＰＤＳ及び波形整形器をそれぞれ二台ずつ備えることにより、デュアルポート（Ｄｕａｌ Ｐｏｒｔ）型のメモリに対応した試験装置も提案されている。
デュアルポート型のメモリは、データの入出力ポートを二つ備え、同時に二つの回路からのアクセスを可能としたメモリデバイスで、例えばＶＲＡＭ（Ｖｉｄｅｏ ＲＡＭ）等が知られている。
図８は、このようなデュアルポート型メモリに対応した半導体メモリ試験装置の構成を示すブロック図である。
また、図９は、図８に示す半導体メモリ試験装置における信号のタイミングチャートである。
【００１５】
図８に示すように、このデュアルポート型メモリ用の半導体メモリ試験装置３０１は、図５に示した試験装置１０１や図６に示した試験装置２０１と同様に、タイミング発生器３０２，パターン発生器３０３，ＰＤＳ３０４，波形整形器３０５及び論理比較器３０６を備えている。
被試験対象となる被試験メモリ３１０は、デュアルポート型メモリとなっており、アクセス可能な入出力ポートが二つ備えられている（図８に示すポートＡ及びポートＢ）。
そして、この二つのポートＡ，Ｂに対応して、図８に示すように、パターン発生器３０３，ＰＤＳ３０４及び波形整形器３０５が、それぞれポートＡ用とポートＢ用に備えられている（ポートＡ用パターン発生器３０３ａ，ＰＤＳ３０４ａ及び波形整形器３０５ａ及びポートＢ用パターン発生器３０３ｂ，ＰＤＳ３０４ｂ及び波形整形器３０５ｂ）。
【００１６】
パターン発生器３０３は、ポートＡ側のパターン発生器３０３ａとポートＢ側のパターン発生器３０３ｂを備えている。
ポートＡ側のパターン発生器３０３ａは、図示しないアドレス演算回路により、基準クロック信号に従ってアドレス信号を発生する。具体的には、図９に示すように、１サイクル目でアドレス信号「ＡＤ１ａ」，２サイクル目で「ＡＤ２ａ」，３サイクル目で「ＡＤ３ａ」．．．と、順次アドレスが発生，出力されるようになっている。
また、ポートＡ側のパターン発生器３０３ａでは、図示しないデータ演算回路により、基準クロックに従って書込みデータ信号及び期待値データ信号が発生されるようになっている。具体的には、図示しない第一のデータ演算回路により、被試験メモリ３１０に印加される書込みデータが発生され、図９に示すように、１サイクル目で書込みデータ「ＤＡ１ａ」，２サイクル目で「ＤＡ２ａ」，３サイクル目で「ＤＡ３ａ」．．．と、順次書込みデータが出力される。
同様に、図示しない第二のデータ演算回路では、論理比較器３０６に印加される期待値データ信号が発生され、図９に示すように、１サイクル目で期待値データ「ＤＢ１ａ」，２サイクル目で「ＤＢ２ａ」，３サイクル目で「ＤＢ３ａ」．．．と、順次期待値データが出力されるようになっている。
【００１７】
一方、ポートＢ側のパターン発生器３０３ｂでは、ポートＡ側と同様に、図示しない演算回路によりアドレス，書込みデータ，期待値データの各信号が発生され、図９に示すように、１サイクル目でアドレス「ＡＤ１ｂ」，書込みデータ「ＤＡ１ｂ」，期待値データ「ＤＢ１ｂ」、２サイクル目で「ＡＤ２ｂ」，「ＤＡ２ｂ」，「ＤＢ２ｂ」、３サイクル目で「ＡＤ３ｂ」，「ＤＡ３ｂ」，「ＤＢ３ｂ」．．．と、順次出力されるようになっている。
そして、このように順次出力される信号は、対応する各ＰＤＳ３０４ａ，３０４ｂにより、被試験メモリ３１０の各ピンに対する割り付け処理が行われ、対応する波形整形器３０５ａ，３０５ｂに出力される。
【００１８】
二つの波形整形器３０５ａ，３０５ｂでは、まず、ポートＡ用の波形整形器３０５ａが、被試験メモリ３１０のポートＡに、パターン発生器３０３ａからのアドレス及び書込みデータを出力するとともに、期待値データを論理比較器３０６に入力する。
同様に、ボートＢ用の波形整形器３０４ｂが、被試験メモリのポートＢに、パターン発生器３０３ｂからのアドレス及び書込みデータを出力するとともに、期待値データを論理比較器３０６に入力する。
そして、論理比較器３０６では、被試験メモリ３１０のポートＡから出力されたデータがポートＡ側波形整形器３０４ａから入力される期待値データと比較される。同様に、被試験メモリ３１０のポートＢから出力されたデータがポートＢ側波形整形器３０４ｂから入力される期待値データと比較されることになる。
以上により、パターン発生器３０３，ＰＤＳ３０４及び波形整形器３０５をそれぞれ二台ずつ備えた試験装置３０１では、デュアルポート型のメモリ３１０の良否判定試験を行うことができるようになっている。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した従来の各半導体メモリ試験装置では、より高速化，高性能化されたメモリデバイスの試験を行うことができないという問題が発生した。
近年は半導体メモリの更なる高速化，高性能化が進展しており、従来のメモリの二倍以上のデータ転送能力を実現した高速メモリデバイスが開発されている。この種の高速メモリとしては、例えばＱｕａｄ Ｄａｔａ Ｒａｔｅ（登録商標）ＳｙｎｃｈｒｏｎｏｕｓＳＲＡＭ（以下、単に「ＱＤＲ」と言う）がある。
このＱＤＲは、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うことにより、１クロックサイクルで最大４つのデータ転送（入出力）を行えるようにして、メモリ動作の高速処理を可能としたメモリデバイスである。
【００２０】
［ＱＤＲ］
ＱＤＲでは、印加されるアドレス及び書込みデータは、入力信号用の基準クロック信号により内部に取り込まれるようになっており、入力用クロックの上がりエッジ及び下がりエッジを使用して、１クロックサイクル中に二回、アドレス信号及び書込みデータ信号が取り込まれるようになっている。
また、データ出力についても、出力用の基準クロック信号に従い、出力用クロックの上がりエッジ及び下がりエッジで、１クロックサイクル中に二つの読出しデータが出力されるようになっている。
そして、ＱＤＲ内では、取り込まれた各アドレス信号に基づき、メモリの内部でバーストアドレス信号が発生され、１サイクル中に二つのデータの書込み及び読出しが行われる。
これにより、ＱＤＲでは、１クロックサイクルで最大４つのデータの転送（入出力）が行えるようになっている。
【００２１】
以下、図１０を参照して、ＱＤＲにおける具体的なデータの流れを説明する。
図１０は、ＱＤＲの信号特性を示すタイミングチャートである。
同図に示すように、ＱＤＲでは、まずアドレス信号の入力は、入力用クロックの各サイクルの上がりエッジ及び下がりエッジで取り込まれ、上がりエッジで読出しアドレスが、下がりエッジで書込みアドレスが取り込まれるようになっている。具体的には、１サイクル目の上がりエッジで読出しアドレス「ＲＡ０」、下がりエッジで書込みアドレス「ＷＡ１」が取り込まれる。同様に、２サイクル目で読出しアドレス「ＲＡ２」及び書込みアドレス「ＷＡ３」、３サイクル目で読出しアドレス「ＲＡ４」及び書込みアドレス「ＷＡ５」．．．と、順次メモリに入力される。
【００２２】
入力された各アドレス信号に対しては、メモリ内部でバーストアドレスが発生される。
ここで、バーストアドレスとは、メモリにアドレス信号が入力されると、そのアドレス信号を開始アドレスとして、それに続くアドレスがメモリ内で順次自動生成されるもので、ＱＤＲではバースト長が「２」となっている。
これにより、入力される各アドレス（読出し・書込み）に対して、書き込まれ、読み出されるデータが、それぞれ「２つ」となる。
【００２３】
まず、書込みアドレスに対しては、バースト長「２」によって書込みデータが二つ書込み可能となり、入力信号用クロックに従って二つの書込みデータがメモリに入力される。
具体的には、図１０に示すように、クロックの１サイクル目で取り込まれる一つの書込みアドレス「ＷＡ１」に対する書込みデータは、バースト長「２」によって二つとなり、入力用ＣＬＫに従って１サイクル目の上がりエッジで書込みデータ「Ｄ１０」が、下がりエッジで「Ｄ１１」が、メモリ内に取り込まれる。
同様に、２サイクル目では、書込みアドレス「ＷＡ３」に対する「Ｄ３０」，「Ｄ３１」、３サイクル目では、書込みアドレス「ＷＡ５」に対する「Ｄ５０」，「Ｄ５１」．．．、というように順次、メモリに入力される。
【００２４】
一方、読出しアドレスに対しても、読出しデータはバースト長「２」によって二つ存在し、出力信号用クロックに従ってメモリから出力される。
具体的には、図１０に示す例では、１サイクル目の読出しアドレス「ＲＡ０」に対する出力データは、出力用ＣＬＫの２サイクル目の上がりエッジで「Ｑ００」が、下がりエッジで「Ｑ０１」が出力されるようになっている。
同様に、２サイクル目の読出しアドレス「ＲＡ２」に対して「Ｑ２０」，「Ｑ２１」、３サイクル目の読出しアドレス「ＲＡ４」に対して「Ｑ４０」，「Ｑ４１」．．．と、順次出力されるようになっている。
【００２５】
以上のように、ＱＤＲでは、１クロックサイクルで最大４つのデータの入出力が行われるという信号特性を有している。
従って、このような信号特性を有するＱＤＲに対して試験を行うには、まず入力するアドレス信号を１サイクル中に二つ発生させ、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加する必要がある。
また、データについても、印加される各アドレス信号に対して二つの書込みデータ及び読出しデータが存在することから、この書込み及び読出しデータ数に対応した書込みデータ及び期待値データが必要となる。そして、図１０に示したように、各クロックの前半の読出しアドレスに対して二つの期待値データを与え、後半の書込みアドレスに対して二つの書込みデータを与える必要がある。
【００２６】
ところが、上述した従来の半導体メモリ試験装置では、いずれも、このような試験パターン信号を発生させることができず、ＱＤＲの試験を行うことができないという問題が発生した。
まず、図６で示した試験装置▲１▼の場合、メイン側信号を読出し用、サブ側信号を書込み用に割り付ければ、アドレス信号については、１サイクル中の前半に読出しアドレス、後半に書込みアドレスとして発生させることは可能であった。
しかし、この試験装置▲１▼では、書込みデータ及び期待値データについては、１サイクル中に一つの書込みデータと期待値データしか発生させることができず、各アドレス（読出し・書込み）ごとに二つのデータ信号を必要とするＱＤＲ等のメモリの試験を行うことはできなかった。
【００２７】
一方、図８で示した試験装置▲２▼では、デュアルポート型メモリに対応して、二つのアドレス，書込みデータ及び期待値データが発生されるようになっている。しかし、この試験装置▲２▼で発生されるアドレス，書込みデータ及び期待値データの各信号は、メモリデバイスの各ポートに、１クロックサイクルごとに一つの信号が入力されるようになっており、１クロックサイクル中に読出し及び書込みの二つのアドレス及びデータを入力する必要があるＱＤＲの試験に対応することは不可能であった。
【００２８】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、基準クロックの一サイクル中に二つのアドレス信号を発生させるとともに、各アドレス信号に対して二つの書込みデータ及び期待値データを発生させることができるパターン発生器と信号多重化回路を備えることにより、入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスを試験することができる半導体メモリ試験装置の提供を目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、本発明の請求項１記載の半導体メモリ試験装置は、試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を論理比較器で比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、基準クロック信号を出力するタイミング発生器と、前記メモリデバイスに入力する試験パターン信号となる所定のアドレス信号及び書込みデータ信号を発生させるとともに、所定の期待値データ信号を発生させるパターン発生器と、前記アドレス信号，書込みデータ信号及び期待値データ信号を、前記メモリデバイス及び論理比較器の各ピンに対して割り付けるデータセレクタと、を備え、前記パターン発生器が、前記基準クロックの一サイクルごとに一つのアドレス信号及び二つの書込みデータ信号を出力する第一パターン発生器と、前記基準クロックの一サイクルごとに一つのアドレス信号及び二つの期待値データ信号を出力する第二パターン発生器とを有し、前記データセレクタが、前記第一及び第二パターン発生器のアドレス信号を多重化するとともに、前記第一パターン発生器の書込みデータ信号を多重化し、さらに、前記第二パターン発生器の期待値データ信号を多重化し、多重化された各信号を、前記基準クロック信号の上がりエッジ及び下がりエッジのタイミングで出力する多重化回路を有する構成としてある。
【００３０】
そして、請求項２では、本発明に係る半導体メモリ試験装置の試験対象となるメモリデバイスが、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うメモリデバイスである構成としてある。
【００３１】
具体的には、請求項３記載の半導体メモリ試験装置では、前記多重化回路が、前記第一及び第二パターン発生器のアドレス信号を入力し、当該アドレス信号を多重化して出力するアドレス多重化回路と、前記第一パターン発生器の書込みデータ信号を多重化して出力する書込みデータ多重化回路と、前記第二パターン発生器の期待値データ信号を多重化して出力する期待値データ多重化回路と、からなる構成としてある。
【００３２】
このような構成からなる本発明の半導体メモリ試験装置によれば、第一及び第二パターン発生器を備えることで、メモリデバイスを試験するためのアドレス信号，書込みデータ信号及び期待値データ信号を、それぞれ二つずつ発生させることができる。そして、データセレクタにおいて、各二つのアドレス信号，書込みデータ信号及び期待値データ信号をそれぞれ多重化し、基準クロックの各サイクルの上がりエッジ（前半）及び下がりエッジ（後半）で出力させることができる。
これにより、まず、メモリデバイスに入力するアドレス信号を１サイクル中に二つ発生させ、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加することができる。
また、データについても、メモリデバイスに印加される各アドレス信号に対して二つの書込みデータ及び期待値データを、メモリデバイス及び論理比較器に入力させることができる。
従って、本発明に係る半導体メモリ試験装置を用いることで、従来は不可能であったＱＤＲのような入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験を行うことができる。
【００３３】
そして、請求項４では、前記多重化回路が、前記基準クロックの一サイクルごとに二つの信号を入力し、当該基準クロック信号の上がりエッジ及び下がりエッジのタイミングで一つの信号を出力するダブル・データ・レート回路からなる構成としてある。
【００３４】
特に、請求項５では、前記ダブル・データ・レート回路が、前記基準クロックの一サイクルごとに一の信号を入力し、当該基準クロック信号の上がりエッジのタイミングで当該一の信号を出力する第一のフリップ・フロップと、前記基準クロックの一サイクルごとに他の信号を入力し、当該基準クロック信号の下がりエッジのタイミングで当該他の信号を出力する第二のフリップ・フロップと、前記第一及び第二のフリップ・フロップの出力信号を入力し、前記基準クロック信号の上がりエッジのタイミングで前記第一のフリップ・フロップからの信号を選択，出力し、当該基準クロックの下がりエッジのタイミングで前記第二のフリップ・フロップからの信号を選択，出力するセレクタと、からなる構成としてある。
【００３５】
このような構成からなる本発明の半導体メモリ試験装置によれば、データセレクタに備えられる多重化回路を、フリップ・フロップとセレクタのような既存の回路からなるダブル・データ・レート回路によって構成することができる。
これにより、データセレクタが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係る半導体メモリ試験装置を実現することができる。
【００３６】
【発明の実施の形態】
以下、本発明の半導体メモリ試験装置の好ましい実施形態について、図１〜図４を参照しつつ説明する。
図１は、本発明に係る半導体メモリ試験装置の一実施形態の構成を示すブロック図である。
図２は、図１に示す本実施形態の半導体メモリ試験装置におけるＰＤＳの詳細構成を示すブロック図である。
図３は、図２に示すＰＤＳのダブル・データ・レート回路の詳細を示す説明図で、（ａ）は回路構成を示すブロック図、（ｂ）は同回路における信号のタイミングチャートである。
また、図４は、図１に示す本実施形態の半導体メモリ試験装置における信号のタイミングチャートである。
【００３７】
まず、図１を参照して、本実施形態にかかる半導体メモリ試験装置の基本構成について説明する。
同図に示すように、本実施形態にかかる半導体メモリ試験装置は、試験対象となるメモリデバイス１０に対し、所定の試験パターン信号を入力し、メモリデバイス１０から出力される応答出力信号と所定の期待値データ信号を比較することにより、当該メモリデバイス１０の良否を判定する試験装置である。
【００３８】
被試験メモリ１０は、本実施形態では、上述したＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ ＳｙｎｃｈｒｏｎｏｕｓＳＲＡＭ）を構成している。
ＱＤＲは、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うことにより、１クロックサイクルで最大４つのデータ転送（入出力）を行える高速化されたメモリデバイスである。そして、このようなＱＤＲを被試験メモリ１０として試験する場合には、アドレス信号を１サイクル中に二つ発生させ、各サイクルの上がりエッジで読出しアドレス、下がりエッジで書込みアドレスを印加し、データ信号も、印加される各アドレス信号に対して二つの書込みデータ及び期待値データが必要となる。このため、従来の試験装置ではこのようなＱＤＲを試験することが不可能であった。
本実施形態は、このようなＱＤＲのような高速化メモリデバイスの試験を行えるようにした試験装置である。
【００３９】
具体的には、本実施形態の試験装置１は、タイミング発生器２，パターン発生器３，プログラマブル・データセレクタ（ＰＤＳ）４，波形整形器５及び論理比較器６を備え、被試験メモリ１０の試験装置を構成している。
タイミング発生器２は、試験装置１の基準クロックを発生させる回路である。このタイミング発生器２から出力される基準クロックは、パターン発生器３（３ａ，３ｂ）から入力されるクロック制御信号により制御される。
このタイミング発生器２は、従来の試験装置の場合と同様の構成となっている。
【００４０】
パターン発生器３は、タイミング発生器２で発生される基準クロックに従い、被試験メモリ１０に与えられる試験パターン信号となるアドレス，書込みデータと、論理比較器５に与えられる期待値データ、及び制御信号（図示省略）を発生させるようになっている。また、パターン発生器３は、タイミング発生器２に与えられるクロック制御信号を出力する。
そして、本実施形態のパターン発生器３は、図１に示すように、第一パターン発生器３ａ及び第二パターン発生器３ｂを備えている。
【００４１】
ＱＤＲからなる被試験メモリ１０を試験するには、アドレスは１サイクル中に二つ必要であり、データは前半のアドレスに対して書込みデータを二つ、後半のアドレスに対して期待値データが二つ必要である（図１０参照）。そこで、本実施形態では、第一及び第二パターン発生器３ａ，３ｂを備えることで、二つのアドレス信号と二つの書込みデータ及び期待値データを発生させるようにしてある。
具体的には、図１に示すように、第一パターン発生器３ａは、タイミング発生器２の基準クロックの一サイクルごとに、一つのアドレス信号「ＭＡＤ」及び二つのデータ信号「ＭＤＡ」，「ＭＤＢ」を出力する。同様に、第二パターン発生器３ｂは、基準クロックの一サイクルごとに、一つのアドレス信号「ＳＡＤ」及び二つのデータ信号「ＳＡＤ」，「ＳＤＢ」を出力する。
そして、後述するように、第一パターン発生器３ａで発生されるアドレス信号が読出しアドレス、第二パターン発生器３ｂで発生されるアドレス信号が書込みアドレスとして被試験メモリ１０に入力される。また、第一パターン発生器３ａで発生される二つのデータ信号が書込みデータとして被試験メモリ１０に入力され、第二パターン発生器３ｂで発生される二つのデータ信号が期待値データとして論理比較器６に入力されるようになっている。
【００４２】
ここで、各パターン発生器３ａ，３ｂは、それぞれ、アドレス，書込みデータ，期待値データ（又は制御信号）を発生させる図示しない演算回路を備えており、各演算回路からアドレス，書込みデータ又は期待値データの各信号が独立して出力されるようになっている。
すなわち、各パターン発生器３ａ，３ｂは、アドレス信号を発生させる一つのアドレス演算回路及びデータ信号を発生させる二つのデータ演算回路（第一及び第二演算回路）を備えている。
なお、各パターン発生器３ａ，３ｂは、従来の試験装置におけるパターン発生器と同様、ＡＬＰＧ（アルゴリズミック・パターン発生器）を用いることが好ましい。一般に、ＡＬＰＧは、メモリデバイスの内部セルの所在を示すアドレス信号を、一定の算法に基づいて逐次発生させるパターン発生器であり、大容量のパターンメモリ等を必要とすることなく、マイクロプログラムによってアドレス信号を発生させることができ、大容量化，高速化，多ビット化したメモリデバイスの試験に好適である。
【００４３】
ＰＤＳ４は、パターン発生器３（３ａ，３ｂ）から出力されたアドレス，書込みデータ，期待値データ（及び制御信号）の各信号を、被試験メモリ１０の各ピンに対する割り付け処理を行う回路である。
そして、本実施形態のＰＤＳ４は、図１に示すように、二つのパターン発生器（第一パターン発生器３ａ及び第二パターン発生器３ｂ）から入力された各信号を多重化し、多重化した各信号を基準クロックの上がりエッジ及び下がりエッジのタイミングで出力する多重化回路を備えている。
【００４４】
ＱＤＲを試験するには、被試験メモリ１０に対して、基準クロックの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加するとともに、書込みアドレスについて、二つの書込みデータを上がりエッジ及び下がりエッジで入力する必要がある。さらに、読出しアドレスに対応する期待値データを、基準クロックの上がりエッジ及び下がりエッジのタイミングで論理比較器６に入力する必要がある。
上述した従来の試験装置で、ＰＤＳをメイン側とサブ側（図６参照）又はポートＡ側とポートＢ側（図８参照）で個々別々に有していたが、本実施形態では、一つのＰＤＳ４によって、第一及び第二パターン発生器３ａ，３ｂからのアドレス及びデータを取り込むようにしてある。そして、このＰＤＳ４に備えられる多重化回路によって、二つのアドレス信号と二つの書込みデータ及び期待値データを、それぞれ多重化して出力するようにしてある。
【００４５】
具体的には、ＰＤＳ４は、図２に示すように、第一パターン発生器３ａと第二パターン発生器３ｂのアドレス信号を入力，多重化するアドレス多重化回路４１と、第一パターン発生器３ａの二つのデータを書込みデータとして入力，多重化する書込みデータ多重化回路４２と、第二パターン発生器３ｂの二つのデータを期待値データとして入力，多重化する期待値データ多重化回路４３を備えている。
そして、各多重化回路４１，４２，４３で多重化された各信号は、基準クロックの一サイクルの前半（上がりエッジ）及び後半（下がりエッジ）のタイミングで出力されるようになっている。
【００４６】
ここで、図２に示す各多重化回路４１，４２，４３は、それぞれ、基準クロックの一サイクルごとに二つの信号を入力し、当該基準クロック信号の一サイクルの上がりエッジ及び下がりエッジのタイミングで一つの信号を出力するダブル・データ・レート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）回路（以下「ＤＤＲ回路」と略称する）となっている。
図３に、本実施形態のＤＤＲ回路の構成を及びタイミングチャートを示す。なお、図３では、アドレス多重化回路４１を例にとって示してあが、書込みデータ多重化回路４２及び期待値データ多重化回路４３についても同様の構成である。
【００４７】
同図（ａ）に示すように、本実施形態のＤＤＲ回路は、二つのフリップ・フロップ４１ａ，４１ｂ（第一ＦＦ４１ａ，第二ＦＦ４１ｂ）と一つのセレクタ４１ｃを備えている。
第一ＦＦ４１ａは、基準クロックの一サイクルごとに第一パターン発生器３ａからのアドレス信号「ＭＡＤ」を入力し、当該基準クロック信号の上がりエッジのタイミングで当該アドレス信号「ＭＡＤ」を出力する（出力信号「ＭＡＤＴ」）。
第二ＦＦ４１ｂは、基準クロックの一サイクルごとに第二パターン発生器３ｂからのアドレス信号「ＳＡＤ」を入力し、当該基準クロック信号の下がりエッジのタイミングで当該アドレス信号「ＳＡＤ」を出力する（出力信号「ＳＡＤＴ」）。図３（ａ）に示すように、出力信号「ＳＡＤＴ」が基準クロックの下がりエッジで出力されるように、第二ＦＦ４１ｂに入力されるクロック信号には、第一ＦＦ４１ａから半クロック遅れて入力されるように遅延回路が挿入してある。
セレクタ４１ｃは、第一及び第二ＦＦ４１ａ，４１ｂの出力信号「ＭＡＤＴ及びＳＡＤＴ」を入力データとして入力するとともに、基準クロック信号をセレクト信号として入力する。そして、基準クロックの上がりエッジのタイミングで第一ＦＦ４１ａからの信号を選択，出力し、基準クロックの下がりエッジのタイミングで第二ＦＦ４１ｂからの信号を選択，出力するようになっている。
【００４８】
このようなＤＤＲ回路により、図３（ｂ）に示すように、第一及び第二パターン発生器３ａ，３ｂから入力される二つのアドレス信号（及び二つの書込みデータ及び期待値データ）は、それぞれ多重化されて基準クロックの一サイクルの前半（上がりエッジ）及び後半（下がりエッジ）のタイミングで出力されることになる。
このように、本実施形態では、ＰＤＳ４に備えられる多重化回路４１，４２，４３を、フリップ・フロップ，セレクタのような既存の回路からなるＤＤＲ回路によって構成することができ、ＰＤＳ４が複雑化，大型化，高コスト化等することなく、簡易な構成によって、本実施形態に係る半導体メモリ試験装置を実現することができる。
【００４９】
波形整形器５は、ＰＤＳ４から入力されるアドレス，書込みデータ及び期待値データを、タイミング発生器２からの基準クロックに従って波形整形し、アドレス，書込みデータ（及び制御信号）が被試験メモリ１０に印加されるとともに、期待値データが論理比較器６に印加される。
この波形整形器５は、従来の試験装置の場合と同様の構成である。
この波形整形器５から信号を印加された被試験メモリ１０では、与えられた制御信号に基づきデータ信号の書込み又は読出しの動作が行われ、印加されたアドレスからデータが読み出されるとともに、印加された書込みデータが当該アドレスに書き込まれる。
そして、被試験メモリ１０から読み出されたデータ信号が、応答信号として出力され、論理比較器６に与えられる。
【００５０】
論理比較器６は、被試験メモリ１０の応答信号が入力されるとともに、パターン発生器３で発生された期待値データが入力され、入力された応答信号と期待値データとを比較して、その一致，不一致により、試験メモリ１０の良否判定を行う。
この論理比較器６も、従来の試験装置におけるものと同様の構成である。
また、以上の他、本実施形態に係る試験装置１は、既存の試験装置におけるものと同様の構成，機能となっている。
【００５１】
次に、以上のような構成からなる本実施形態に係る半導体メモリ試験装置の動作について、図２を参照しつつ説明する。
まず、パターン発生器３では、タイミング発生器２の基準クロックに従って、アドレス信号，書込みデータ信号及び期待値データ信号がそれぞれ発生される。
具体的な信号の流れは、図４に示す通りである。
アドレス信号については、まず、第一パターン発生器３ａ側では、図示しないアドレス演算回路により、基準クロックの１サイクル目でアドレス信号「ＭＡＤ１」が発生され、以下、２サイクル目で「ＭＡＤ２」，３サイクル目で「ＭＡＤ３」，４サイクル目で「ＭＡＤ４」．．．と、順次発生される。この第一パターン発生器３ａで発生されたアドレスが、読出しアドレスとして割り当てられる。一方、第二パターン発生器３ｂ側では、図示しないアドレス演算回路により、基準クロックの１サイクル目でアドレス信号「ＳＡＤ１」が発生され、以下、２サイクル目で「ＳＡＤ２」，３サイクル目で「ＳＡＤ３」，４サイクル目で「ＳＡＤ３」．．．と、順次発生される。この第二パターン発生器３ｂで発生されたアドレスが、書込みアドレスとして割り当てられる。
【００５２】
データ信号については、まず、第一パターン発生器３ａ側では、図示しない第一データ演算回路により、基準クロックの１サイクル目でデータ信号「ＭＤＡ１」が発生され、以下、２サイクル目で「ＭＤＡ２」，３サイクル目で「ＭＤＡ３」，４サイクル目で「ＭＤＡ４」．．．と、順次発生される。同様に、図示しない第二データ演算回路により、基準クロックの１サイクル目でデータ信号「ＭＤＢ１」が発生され、以下、２サイクル目で「ＭＤＢ２」，３サイクル目で「ＭＤＢ３」，４サイクル目で「ＭＤＢ４」．．．と、順次発生される。そして、この第一パターン発生器３ａで発生された二つのデータが、書込みデータとして割り当てられる。
【００５３】
一方、第二パターン発生器３ｂ側では、図示しない第一データ演算回路により、基準クロックの１サイクル目でデータ信号「ＳＤＡ１」が発生され、以下、２サイクル目で「ＳＤＡ２」，３サイクル目で「ＳＤＡ３」，４サイクル目で「ＳＤＡ４」．．．と、順次発生される。同様に、図示しない第二データ演算回路により、基準クロックの１サイクル目でデータ信号「ＳＤＢ１」が発生され、以下、２サイクル目で「ＳＤＢ２」，３サイクル目で「ＳＤＢ３」，４サイクル目で「ＳＤＢ４」．．．と、順次発生される。そして、この第二パターン発生器３ｂで発生された二つのデータが、期待値データとして割り当てられる。
【００５４】
以上のようにしてパターン発生器３で発生されたアドレス及びデータは、ＰＤＳ４に入力され、多重化される。
具体的には、図４に示す通りであり、まず、アドレスについては、第一及び第二パターン発生器３ａ，３ｂで発生された二つのアドレスがＰＤＳ４のアドレス多重化回路４１において多重化される。
そして、基準クロックの１サイクルの前半で読出しアドレス「ＭＡＤ１」が、後半で書込みアドレス「ＳＡＤ１」が出力され、以下、２サイクルの前半で読出しアドレス「ＭＡＤ２」、後半で書込みアドレス「ＳＡＤ２」，３サイクルの前半で読出しアドレス「ＭＡＤ３」、後半で書込みアドレス「ＳＡＤ３」，４サイクルの前半で読出しアドレス「ＭＡＤ４」、後半で書込みアドレス「ＳＡＤ４」．．．と、順次出力される。
【００５５】
書込みデータについては、第一パターン発生器３ａで発生された二つのデータがＰＤＳ４の書込みデータ多重化回路４２において多重化される。
そして、基準クロックの１サイクルの前半で読出しアドレス「ＭＤＡ１」が、後半で書込みアドレス「ＭＤＢ１」が出力され、以下、２サイクルの前半で読出しアドレス「ＭＤＡ２」、後半で書込みアドレス「ＭＤＢ２」，３サイクルの前半で読出しアドレス「ＭＤＡ３」、後半で書込みアドレス「ＭＤＢ３」，４サイクルの前半で読出しアドレス「ＭＤＡ４」、後半で書込みアドレス「ＭＤＢ４」．．．と、順次出力される。
【００５６】
さらに、期待値データについては、第二パターン発生器３ｂで発生された二つのデータがＰＤＳ４の期待値データ多重化回路４３において多重化される。
そして、基準クロックの１サイクルの前半で読出しアドレス「ＳＤＡ１」が、後半で書込みアドレス「ＳＤＢ１」が出力され、以下、２サイクルの前半で読出しアドレス「ＳＤＡ２」、後半で書込みアドレス「ＳＤＢ２」，３サイクルの前半で読出しアドレス「ＳＤＡ３」、後半で書込みアドレス「ＳＤＢ３」，４サイクルの前半で読出しアドレス「ＳＤＡ４」、後半で書込みアドレス「ＳＤＢ４」．．．と、順次出力される。
【００５７】
ＰＤＳ４から出力された各多重化信号は、波形整形器５で波形整形されて出力され、アドレス及び書込みデータが被試験メモリ１０に入力されるとともに、期待値データが論理比較器６に入力される。
従って、ＱＤＲからなる被試験メモリ１０には、図４に示すように、読出しアドレス「ＭＤＡ」に対して期待値データ「ＭＤＡ，ＭＤＢ」が、書込みアドレス「ＳＡＤ」に対して書込みデータ「ＳＤＡ，ＳＤＢ」が与えられることになり、アドレス信号を１サイクル中に二つ発生させて、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加することができる。そして、データについても、印加される各アドレス信号に対して二つの書込みデータ及び読出しデータに対応した書込みデータ及び期待値データを与えることができる。
これによって、従来の試験装置では実施が不可能であったＱＤＲの試験を行うことができる。
【００５８】
以上説明したように、本実施形態に係る半導体メモリ試験装置によれば、第一及び第二パターン発生器３ａ，３ｂを備えることで、被試験メモリ１０を試験するためのアドレス信号，書込みデータ信号及び期待値データ信号を、それぞれ二つずつ発生させることができる。そして、ＰＤＳ４において、各二つのアドレス信号，書込みデータ信号及び期待値データ信号をそれぞれ多重化し、基準クロックの各サイクルの上がりエッジ（前半）及び下がりエッジ（後半）で出力させることができる。
これにより、被試験メモリ１０に入力するアドレス信号を１サイクル中に二つ発生させ、各サイクルの前半（上がりエッジ）で読出しアドレス、後半（下がりエッジ）で書込みアドレスを印加することができる。
また、データについても、被試験メモリ１０に印加される各アドレス信号に対して二つの書込みデータ及び期待値データを、被試験メモリ１０及び論理比較器６に入力することができる。
従って、本実施形態に係る半導体メモリ試験装置を用いることで、従来は不可能であったＱＤＲのような入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験を行うことができる。
【００５９】
なお、本発明の半導体メモリ試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の要旨の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上記実施形態では、試験対象となるメモリデバイスとしてＱＤＲを例にとって説明したが、本発明に係る試験装置で試験できるメモリデバイスはＱＤＲに限定されるものではない。すなわち、本発明は、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うメモリデバイスは、どのような名称，構成のものでも試験を行うことができる。
【００６０】
また、多重化回路は、上述した実施形態ではフリップ・フロップ及びセレクタからなるＤＤＲ回路によって構成してあるが、基準クロックの一サイクルごとに二つの信号を入力し、基準クロックの各サイクルの上がりエッジ及び下がりエッジのタイミングで一つの信号を出力できる限り、どのような回路構成としてもよい。例えば、ＤＤＲ回路のフリップ・フロップをラッチに代えることができる。また、本発明にかかる第一及び第二パターン発生器として、上述した実施形態では、ＡＬＰＧを備えているが、これを他の構成からなるパターン発生器により構成することもできる。
さらに、データセレクタについても、上記実施形態におけるＰＤＳに替えて、他の信号選択手段（データセレクタ）を用いることも可能である。
【００６１】
【発明の効果】
以上説明したように、本発明の半導体メモリ試験装置によれば、パターン発生器と信号多重化回路を備えることにより、基準クロックの一サイクル中に二つのアドレス信号を発生させるとともに、各アドレス信号に対して二つの書込みデータ及び期待値データを発生させることができる。
これにより、入力データと出力データをそれぞれ独立したクロックで入力，出力して、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行う高速メモリデバイスの試験を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ試験装置の一実施形態の構成を示すブロック図である。
【図２】図１に示す本発明に係る半導体メモリ試験装置の一実施形態におけるＰＤＳの詳細構成を示すブロック図である。
【図３】図２に示す本発明に係る半導体メモリ試験装置の一実施形態におけるＰＤＳのダブル・データ・レート回路の詳細を示す説明図で、（ａ）は回路構成を示すブロック図、（ｂ）は同回路における信号のタイミングチャートである。
【図４】図１に示す本発明の半導体メモリ試験装置の一実施形態における信号のタイミングチャートである。
【図５】従来の半導体メモリ試験装置の基本構成を示すブロック図である。
【図６】従来のパターン発生器及びＰＤＳを二つずつ備えた半導体メモリ試験装置の構成を示すブロック図である。
【図７】図６に示す従来の半導体メモリ試験装置における信号のタイミングチャートである。
【図８】従来のデュアルポートメモリ対応型の半導体メモリ試験装置の構成を示すブロック図である。
【図９】図８に示す従来の半導体メモリ試験装置における信号のタイミングチャートである。
【図１０】ＱＤＲの信号特性を示すタイミングチャートである。
【符号の説明】
１ 試験装置
２ タイミング発生器
３ａ 第一パターン発生器
３ｂ 第二パターン発生器
４ ＰＤＳ
５ 波形整形器
６ 論理比較器
１０ 被試験メモリ
４１〜４３ 多重化回路（ＤＤＲ回路）
Claims (5)
- 試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を論理比較器で比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、
基準クロック信号を出力するタイミング発生器と、
前記メモリデバイスに入力する試験パターン信号となる所定のアドレス信号及び書込みデータ信号を発生させるとともに、所定の期待値データ信号を発生させるパターン発生器と、
前記アドレス信号，書込みデータ信号及び期待値データ信号を、前記メモリデバイス及び論理比較器の各ピンに対して割り付けるデータセレクタと、を備え、前記パターン発生器が、前記基準クロックの一サイクルごとに一つのアドレス信号及び二つの書込みデータ信号を出力する第一パターン発生器と、前記基準クロックの一サイクルごとに一つのアドレス信号及び二つの期待値データ信号を出力する第二パターン発生器とを有し、
前記データセレクタが、前記第一及び第二パターン発生器のアドレス信号を多重化するとともに、前記第一パターン発生器の書込みデータ信号を多重化し、さらに、前記第二パターン発生器の期待値データ信号を多重化し、多重化された各信号を、前記基準クロック信号の上がりエッジ及び下がりエッジのタイミングで出力する多重化回路を有することを特徴とする半導体メモリ試験装置。 - 前記メモリデバイスが、入力データと出力データをそれぞれ独立したクロックで入力，出力するとともに、各クロック信号の上がりエッジと下がりエッジで信号の入出力を行うメモリデバイスである請求項１記載の半導体メモリ試験装置。
- 前記多重化回路が、
前記第一及び第二パターン発生器のアドレス信号を入力し、当該アドレス信号を多重化して出力するアドレス多重化回路と、
前記第一パターン発生器の書込みデータ信号を多重化して出力する書込みデータ多重化回路と、
前記第二パターン発生器の期待値データ信号を多重化して出力する期待値データ多重化回路と、からなる請求項１又は２記載の半導体メモリ試験装置。 - 前記多重化回路が、
前記基準クロックの一サイクルごとに二つの信号を入力し、当該基準クロック信号の上がりエッジ及び下がりエッジのタイミングで一つの信号を出力するダブル・データ・レート回路からなる請求項１，２又は３記載の半導体メモリ試験装置。 - 前記ダブル・データ・レート回路が、
前記基準クロックの一サイクルごとに一の信号を入力し、当該基準クロック信号の上がりエッジのタイミングで当該一の信号を出力する第一のフリップ・フロップと、
前記基準クロックの一サイクルごとに他の信号を入力し、当該基準クロック信号の下がりエッジのタイミングで当該他の信号を出力する第二のフリップ・フロップと、
前記第一及び第二のフリップ・フロップの出力信号を入力し、前記基準クロック信号の上がりエッジのタイミングで前記第一のフリップ・フロップからの信号を選択，出力し、当該基準クロックの下がりエッジのタイミングで前記第二のフリップ・フロップからの信号を選択，出力するセレクタと、からなる請求項４記載の半導体メモリ試験装置。
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| WO2010044208A1 (ja) * | 2008-10-14 | 2010-04-22 | パナソニック株式会社 | デバッグ機能を有する半導体装置、半導体動作監視システム、及びデバッグ信号出力方法 |
| JP2011501343A (ja) * | 2007-10-24 | 2011-01-06 | インターナショナル・トレーディング・アンド・テクノロジー・カンパニー・リミテッド | 半導体テストパターン信号の逓倍装置 |
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