JP2000163997A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 複数のＤＲＡＭとロジック回路とを搭載した
半導体装置における検査のための外部端子数を低減す
る。 【解決手段】 半導体集積回路装置１００は、複数のＤ
ＲＡＭからなる半導体記憶装置１５０Ａ〜１５０Ｘと、
出力切換回路１６０とを備えている。チップ全体の外部
端子として、各半導体記憶装置１５０の反転行アドレス
選択信号／ＲＡＳを個別に入力するための外部端子１１
１Ａ〜１１１Ｘと、全ての半導体記憶装置１５０の信号
ＰＲＡＵＴ，ＳＬＦ，／ＣＡＳ，ＡＤＲ，／ＷＥ，／Ｏ
Ｅ，ＣＬＫ，ＴＭＯＤＥをそれぞれ共通に入力する外部
端子１１２〜１１９とを備えている。各半導体記憶装置
の出力信号ＴＤＱ，ＳＲＡＳ，ＭＯＵＴ，ＢＩＴＳＴ
は、出力切換回路１６０により出力制御されて、共通の
テストバス１４１を介して共通の外部端子１３１から出
力される。
半導体装置における検査のための外部端子数を低減す
る。 【解決手段】 半導体集積回路装置１００は、複数のＤ
ＲＡＭからなる半導体記憶装置１５０Ａ〜１５０Ｘと、
出力切換回路１６０とを備えている。チップ全体の外部
端子として、各半導体記憶装置１５０の反転行アドレス
選択信号／ＲＡＳを個別に入力するための外部端子１１
１Ａ〜１１１Ｘと、全ての半導体記憶装置１５０の信号
ＰＲＡＵＴ，ＳＬＦ，／ＣＡＳ，ＡＤＲ，／ＷＥ，／Ｏ
Ｅ，ＣＬＫ，ＴＭＯＤＥをそれぞれ共通に入力する外部
端子１１２〜１１９とを備えている。各半導体記憶装置
の出力信号ＴＤＱ，ＳＲＡＳ，ＭＯＵＴ，ＢＩＴＳＴ
は、出力切換回路１６０により出力制御されて、共通の
テストバス１４１を介して共通の外部端子１３１から出
力される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭと略す）と
ロジック回路とが１チップ化された半導体装置に関する
ものである。
クランダムアクセスメモリ（以下、ＤＲＡＭと略す）と
ロジック回路とが１チップ化された半導体装置に関する
ものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の高密度化、
高集積化が進み、複数の機能ブロックを１チップ内に集
積するいわゆるシステムＬＳＩの普及が著しい。特に最
近では、大規模ロジック回路と大規模ＤＲＡＭとを１チ
ップ内に集積した混載ＬＳＩが注目されている。このよ
うな混載ＬＳＩでは、従来の汎用ＤＲＡＭと同様の機能
を持ったＤＲＡＭが１チップ上に複数個搭載することが
可能であり、回路構成によっては１チップ上に複数のＤ
ＲＡＭを搭載するようなＬＳＩも登場してきている。
高集積化が進み、複数の機能ブロックを１チップ内に集
積するいわゆるシステムＬＳＩの普及が著しい。特に最
近では、大規模ロジック回路と大規模ＤＲＡＭとを１チ
ップ内に集積した混載ＬＳＩが注目されている。このよ
うな混載ＬＳＩでは、従来の汎用ＤＲＡＭと同様の機能
を持ったＤＲＡＭが１チップ上に複数個搭載することが
可能であり、回路構成によっては１チップ上に複数のＤ
ＲＡＭを搭載するようなＬＳＩも登場してきている。
【０００３】ところで、このように１チップ上に複数の
ＤＲＡＭを搭載した場合、従来ＤＲＡＭのテスト用端子
として利用していた汎用ＤＲＡＭとの接続用の外部ピン
が不要となることから、共通のチップ上に配置されたＤ
ＲＡＭの単体テスト用に使える外部端子数に制限がでて
きた。そこで、共通のチップ内に配置された複数のＤＲ
ＡＭを時分割にシリアルで検査する手法をとり、かつ兼
用可能な検査用外部端子は出来るだけ兼用することによ
り、検査に必要な端子数の削減を行うようにしているも
のがある。
ＤＲＡＭを搭載した場合、従来ＤＲＡＭのテスト用端子
として利用していた汎用ＤＲＡＭとの接続用の外部ピン
が不要となることから、共通のチップ上に配置されたＤ
ＲＡＭの単体テスト用に使える外部端子数に制限がでて
きた。そこで、共通のチップ内に配置された複数のＤＲ
ＡＭを時分割にシリアルで検査する手法をとり、かつ兼
用可能な検査用外部端子は出来るだけ兼用することによ
り、検査に必要な端子数の削減を行うようにしているも
のがある。
【０００４】図１３は、複数のＤＲＡＭを共通のチップ
上に配置した半導体集積回路装置のＤＲＡＭ単体を検査
するための検査回路の一例を示すブロック回路図であ
る。
上に配置した半導体集積回路装置のＤＲＡＭ単体を検査
するための検査回路の一例を示すブロック回路図であ
る。
【０００５】ここで、一般に、ＤＲＡＭはオートリフレ
ッシュ検査機能，セルフリフレッシュ検査機能を有する
ので、この図１３に示す検査装置も、かかる２つの検査
機能を備えている半導体集積回路装置を検査することが
前提である。
ッシュ検査機能，セルフリフレッシュ検査機能を有する
ので、この図１３に示す検査装置も、かかる２つの検査
機能を備えている半導体集積回路装置を検査することが
前提である。
【０００６】ここでいうオートリフレッシュ検査機能と
は、特定の入力端子（オートリフレッシュ用入力端子）
より周期的な矩形波を入力し、この入力された波形を基
にＤＲＡＭ内部のアドレスカウンタ（リフレッシュカウ
ンタ）により行アドレスを生成することにより、ＤＲＡ
Ｍ内部のメモリセルを自動的にアクセスしてリフレッシ
ュをかける動作をいう。
は、特定の入力端子（オートリフレッシュ用入力端子）
より周期的な矩形波を入力し、この入力された波形を基
にＤＲＡＭ内部のアドレスカウンタ（リフレッシュカウ
ンタ）により行アドレスを生成することにより、ＤＲＡ
Ｍ内部のメモリセルを自動的にアクセスしてリフレッシ
ュをかける動作をいう。
【０００７】また、セルフリフレッシュ検査機能とは、
特定の入力端子（セルフリフレッシュ用入力端子）を
“Ｈ”又は“Ｌ”に固定することでＤＲＡＭ内部に用意
された発振回路において周期的な波形（行アドレス同期
信号）を生成し、この周期的な波形を基にＤＲＡＭ内部
のメモリセルをアクセスしてリフレッシュをかける動作
をいう。
特定の入力端子（セルフリフレッシュ用入力端子）を
“Ｈ”又は“Ｌ”に固定することでＤＲＡＭ内部に用意
された発振回路において周期的な波形（行アドレス同期
信号）を生成し、この周期的な波形を基にＤＲＡＭ内部
のメモリセルをアクセスしてリフレッシュをかける動作
をいう。
【０００８】図１３に示すように、従来の半導体集積回
路装置２００の検査系統には、複数のＤＲＡＭからなる
半導体記憶装置２５０Ａ〜２５０Ｘが配設されている。
各半導体記憶装置２５０には、ＤＲＡＭとしての動作を
検査するための信号である反転行アドレス選択信号／Ｒ
ＡＳ用の入力端子２０１と、オートリフレッシュ検査制
御信号ＰＲＡＵＴ用の入力端子２０２と、セルフリフレ
ッシュ検査制御信号ＳＬＦ用の入力端子２０３と、反転
列アドレス選択信号／ＣＡＳ用の入力端子２０４と、ア
ドレスＡＤＲ用の入力端子２０５と、反転書き込み制御
信号／ＷＥ用の入力端子２０６と、ＤＲＡＭの反転出力
制御信号／ＯＥ用の入力端子２０７と、ＤＲＡＭ用のク
ロックＣＬＫ用の入力端子２０８と、テスト制御信号Ｔ
ＥＳＴ用の入力端子２０９とが配設されている。ただ
し、上記テスト制御信号ＴＥＳＴの機能は、バーンイン
検査もしくは通常ＤＲＡＭ検査であるかの制御を行なう
ことにある。
路装置２００の検査系統には、複数のＤＲＡＭからなる
半導体記憶装置２５０Ａ〜２５０Ｘが配設されている。
各半導体記憶装置２５０には、ＤＲＡＭとしての動作を
検査するための信号である反転行アドレス選択信号／Ｒ
ＡＳ用の入力端子２０１と、オートリフレッシュ検査制
御信号ＰＲＡＵＴ用の入力端子２０２と、セルフリフレ
ッシュ検査制御信号ＳＬＦ用の入力端子２０３と、反転
列アドレス選択信号／ＣＡＳ用の入力端子２０４と、ア
ドレスＡＤＲ用の入力端子２０５と、反転書き込み制御
信号／ＷＥ用の入力端子２０６と、ＤＲＡＭの反転出力
制御信号／ＯＥ用の入力端子２０７と、ＤＲＡＭ用のク
ロックＣＬＫ用の入力端子２０８と、テスト制御信号Ｔ
ＥＳＴ用の入力端子２０９とが配設されている。ただ
し、上記テスト制御信号ＴＥＳＴの機能は、バーンイン
検査もしくは通常ＤＲＡＭ検査であるかの制御を行なう
ことにある。
【０００９】一方、半導体集積回路装置２００であるチ
ップ全体の外部端子として、各半導体記憶装置２５０Ａ
〜２５０Ｘの反転行アドレス選択信号／ＲＡＳを個別に
入力するための外部端子２１１Ａ〜２１１Ｘと、各半導
体記憶装置２５０Ａ〜２５０Ｘのオートリフレッシュ検
査制御信号ＰＲＡＵＴを個別に入力するための外部端子
２１２Ａ〜２１２Ｘと、全ての半導体記憶装置２５０Ａ
〜２５０Ｘのセルフリフレッシュ検査制御信号ＳＬＦを
共通に入力するための外部端子２１３と、全ての半導体
記憶装置２５０Ａ〜２５０Ｘの反転列アドレス選択信号
／ＣＡＳを共通に入力するための外部端子２１４と、全
ての半導体記憶装置２５０Ａ〜２５０ＸのアドレスＡＤ
Ｒを共通に入力するための外部端子２１５と、全ての半
導体記憶装置２５０Ａ〜２５０Ｘの反転書き込み制御信
号／ＷＥを共通に入力するための外部端子２１６と、全
ての半導体記憶装置２５０Ａ〜２５０Ｘの反転出力制御
信号／ＯＥを共通に入力するための外部端子２１７と、
全ての半導体記憶装置２５０Ａ〜２５０ＸのクロックＣ
ＬＫを共通に入力するための外部端子２１８と、全ての
半導体記憶装置２５０Ａ〜２５０Ｘのテスト制御信号Ｔ
ＥＳＴを共通に入力するための外部端子２１９とを備え
ている。
ップ全体の外部端子として、各半導体記憶装置２５０Ａ
〜２５０Ｘの反転行アドレス選択信号／ＲＡＳを個別に
入力するための外部端子２１１Ａ〜２１１Ｘと、各半導
体記憶装置２５０Ａ〜２５０Ｘのオートリフレッシュ検
査制御信号ＰＲＡＵＴを個別に入力するための外部端子
２１２Ａ〜２１２Ｘと、全ての半導体記憶装置２５０Ａ
〜２５０Ｘのセルフリフレッシュ検査制御信号ＳＬＦを
共通に入力するための外部端子２１３と、全ての半導体
記憶装置２５０Ａ〜２５０Ｘの反転列アドレス選択信号
／ＣＡＳを共通に入力するための外部端子２１４と、全
ての半導体記憶装置２５０Ａ〜２５０ＸのアドレスＡＤ
Ｒを共通に入力するための外部端子２１５と、全ての半
導体記憶装置２５０Ａ〜２５０Ｘの反転書き込み制御信
号／ＷＥを共通に入力するための外部端子２１６と、全
ての半導体記憶装置２５０Ａ〜２５０Ｘの反転出力制御
信号／ＯＥを共通に入力するための外部端子２１７と、
全ての半導体記憶装置２５０Ａ〜２５０ＸのクロックＣ
ＬＫを共通に入力するための外部端子２１８と、全ての
半導体記憶装置２５０Ａ〜２５０Ｘのテスト制御信号Ｔ
ＥＳＴを共通に入力するための外部端子２１９とを備え
ている。
【００１０】言い換えると、各半導体記憶装置２５０Ａ
〜２５０Ｘの各入力端子２０３〜２０９をそれぞれ共通
の外部端子２１３〜２１９に接続することにより、外部
端子数をできるだけ少なくするようにしている。
〜２５０Ｘの各入力端子２０３〜２０９をそれぞれ共通
の外部端子２１３〜２１９に接続することにより、外部
端子数をできるだけ少なくするようにしている。
【００１１】さらに、各半導体記憶装置２５０Ａ〜２５
０Ｘには、テストデータＴＤＱ用の入出力端子２２１が
設けられている。
０Ｘには、テストデータＴＤＱ用の入出力端子２２１が
設けられている。
【００１２】そして、半導体集積回路装置２００の出力
側において、全ての半導体記憶装置２５０Ａ〜２５０Ｘ
のテストデータＴＤＱ用の入出力端子２２１は入出力バ
ス２４１を介して共通の外部端子２３１に接続されてい
る。
側において、全ての半導体記憶装置２５０Ａ〜２５０Ｘ
のテストデータＴＤＱ用の入出力端子２２１は入出力バ
ス２４１を介して共通の外部端子２３１に接続されてい
る。
【００１３】以上の検査系統の構成を有する従来の半導
体集積回路装置２００の入力側においては、反転行アド
レス選択信号／ＲＡＳがアクティブ状態（例えば
“Ｌ”）になればＤＲＡＭが動作し、非アクティブ状態
（例えば“Ｈ”）のときはスタンバイ状態になる。ＤＲ
ＡＭの単体検査を時分割にシリアルに行えば、この機能
を利用することで検査に必要な端子数を減らすことが可
能である。すなわち、図１３に示すように、複数あるＤ
ＲＡＭの各々に専用の反転行アドレス選択信号／ＲＡＳ
用の外部端子２１１Ａ〜２１１Ｘを用意し、検査をして
いるＤＲＡＭの反転行アドレス選択信号／ＲＡＳのみア
クティブ状態にしてその他のＤＲＡＭの反転行アドレス
選択信号／ＲＡＳは非アクティブ状態にすれば、反転行
アドレス選択信号／ＲＡＳとオートリフレッシュ検査制
御信号ＰＲＡＵＴ以外の信号を入力するための外部端子
２１３〜２１９は兼用が可能となる。
体集積回路装置２００の入力側においては、反転行アド
レス選択信号／ＲＡＳがアクティブ状態（例えば
“Ｌ”）になればＤＲＡＭが動作し、非アクティブ状態
（例えば“Ｈ”）のときはスタンバイ状態になる。ＤＲ
ＡＭの単体検査を時分割にシリアルに行えば、この機能
を利用することで検査に必要な端子数を減らすことが可
能である。すなわち、図１３に示すように、複数あるＤ
ＲＡＭの各々に専用の反転行アドレス選択信号／ＲＡＳ
用の外部端子２１１Ａ〜２１１Ｘを用意し、検査をして
いるＤＲＡＭの反転行アドレス選択信号／ＲＡＳのみア
クティブ状態にしてその他のＤＲＡＭの反転行アドレス
選択信号／ＲＡＳは非アクティブ状態にすれば、反転行
アドレス選択信号／ＲＡＳとオートリフレッシュ検査制
御信号ＰＲＡＵＴ以外の信号を入力するための外部端子
２１３〜２１９は兼用が可能となる。
【００１４】また、半導体集積回路装置２００の出力側
において、テストデータＴＤＱ用の入出力バス２４１
は、反転行アドレス選択信号／ＲＡＳが非アクティブ状
態であるときのＤＲＡＭがＨＩＺ（ハイインピーダン
ス）となることから、反転行アドレス選択信号／ＲＡＳ
がアクティブ状態のＤＲＡＭのみをアクセスすることに
なり、テストデータＴＤＱ用の入出力バス２４１用の外
部端子２３１も兼用可能となる。
において、テストデータＴＤＱ用の入出力バス２４１
は、反転行アドレス選択信号／ＲＡＳが非アクティブ状
態であるときのＤＲＡＭがＨＩＺ（ハイインピーダン
ス）となることから、反転行アドレス選択信号／ＲＡＳ
がアクティブ状態のＤＲＡＭのみをアクセスすることに
なり、テストデータＴＤＱ用の入出力バス２４１用の外
部端子２３１も兼用可能となる。
【００１５】従って、半導体集積回路装置２００の出力
側において必要な外部端子は、テストデータＴＤＱ用の
入出力バス２４１につながる外部端子２３１の１セット
分である。例えば、８ビットのデータバスを使用する場
合には、８個１セットの外部端子があればよい。
側において必要な外部端子は、テストデータＴＤＱ用の
入出力バス２４１につながる外部端子２３１の１セット
分である。例えば、８ビットのデータバスを使用する場
合には、８個１セットの外部端子があればよい。
【００１６】以上のように、図１３に示すような構成に
すれば、複数の半導体記憶装置（ＤＲＡＭ）２５０Ａ〜
２５０Ｘを備えた半導体集積回路装置２００における検
査に必要な外部端子数を大幅に削減することが可能であ
る。
すれば、複数の半導体記憶装置（ＤＲＡＭ）２５０Ａ〜
２５０Ｘを備えた半導体集積回路装置２００における検
査に必要な外部端子数を大幅に削減することが可能であ
る。
【００１７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路装置２００の構成によれば、入力側
においてはオートリフレッシュ検査制御信号ＰＲＡＵＴ
用の外部端子２１２Ａ〜２１２Ｘが共通の半導体チップ
上に配置されたＤＲＡＭの数だけ必要となり、検査に必
要な端子数を必要最小限に抑えることができないという
不具合がある。反面、場合によっては検査に必要な端子
が確保できない可能性も生じる。
来の半導体集積回路装置２００の構成によれば、入力側
においてはオートリフレッシュ検査制御信号ＰＲＡＵＴ
用の外部端子２１２Ａ〜２１２Ｘが共通の半導体チップ
上に配置されたＤＲＡＭの数だけ必要となり、検査に必
要な端子数を必要最小限に抑えることができないという
不具合がある。反面、場合によっては検査に必要な端子
が確保できない可能性も生じる。
【００１８】なお、入力側においてオートリフレッシュ
検査制御信号ＰＲＡＵＴ用の外部端子を兼用すると、全
てのＤＲＡＭに同時にオートリフレッシュがかかってし
まうので検査時間が非常に長くなる上に、あるＤＲＡＭ
のオートリフレッシュ機能検査においてオートリフレッ
シュ期間中に別のＤＲＡＭの別項目の検査をすることが
不可能となる。
検査制御信号ＰＲＡＵＴ用の外部端子を兼用すると、全
てのＤＲＡＭに同時にオートリフレッシュがかかってし
まうので検査時間が非常に長くなる上に、あるＤＲＡＭ
のオートリフレッシュ機能検査においてオートリフレッ
シュ期間中に別のＤＲＡＭの別項目の検査をすることが
不可能となる。
【００１９】そこで、上記図１３に示すごとくオートリ
フレッシュ検査制御信号ＰＲＡＵＴ用の外部端子２１２
Ａ〜２１２Ｘを個別に設けることで、あるＤＲＡＭの別
項目の検査を行なっている間に、他のＤＲＡＭでアクセ
ス順序が決まっているオートリフレッシュを行なうこと
ができるようにしている。
フレッシュ検査制御信号ＰＲＡＵＴ用の外部端子２１２
Ａ〜２１２Ｘを個別に設けることで、あるＤＲＡＭの別
項目の検査を行なっている間に、他のＤＲＡＭでアクセ
ス順序が決まっているオートリフレッシュを行なうこと
ができるようにしている。
【００２０】また、テストデータＴＤＱ用の入出力バス
２３１を各ＤＲＡＭ（半導体記憶装置２５０Ａ〜２５０
Ｘ）によって共有しているため、通常動作時すなわちテ
ストデータＴＤＱ用の入出力バス２３１を使用しないと
きには、バスがフローティング状態（中間電位）とな
り、例えばこれにつながるＣＭＯＳインバータのＰＭＯ
ＳＦＥＴ及びＮＭＯＳＦＥＴの双方がＯＮ状態となって
貫通電流が生じるおそれがある。
２３１を各ＤＲＡＭ（半導体記憶装置２５０Ａ〜２５０
Ｘ）によって共有しているため、通常動作時すなわちテ
ストデータＴＤＱ用の入出力バス２３１を使用しないと
きには、バスがフローティング状態（中間電位）とな
り、例えばこれにつながるＣＭＯＳインバータのＰＭＯ
ＳＦＥＴ及びＮＭＯＳＦＥＴの双方がＯＮ状態となって
貫通電流が生じるおそれがある。
【００２１】本発明の第１の目的は、オートリフレッシ
ュ検査制御信号用の端子を兼用しても同一チップ上に配
置された全てのＤＲＡＭが独立にオートリフレッシュを
かけられるような構成にし、検査に必要な端子数を削減
することにある。
ュ検査制御信号用の端子を兼用しても同一チップ上に配
置された全てのＤＲＡＭが独立にオートリフレッシュを
かけられるような構成にし、検査に必要な端子数を削減
することにある。
【００２２】また、本発明の第２の目的は、上記従来の
ＤＲＡＭに設けられていない端子を備えた場合において
も、それらの端子に接続される外部端子をできるだけ共
有化する手段を講ずることにある。
ＤＲＡＭに設けられていない端子を備えた場合において
も、それらの端子に接続される外部端子をできるだけ共
有化する手段を講ずることにある。
【００２３】本発明の第３の目的は、通常動作時すなわ
ちテストデータ用の入出力バスを使用していないときに
フローティング状態となるの妨げる手段を講ずることに
より、上述のような貫通電流という不具合を防止するこ
とにある。
ちテストデータ用の入出力バスを使用していないときに
フローティング状態となるの妨げる手段を講ずることに
より、上述のような貫通電流という不具合を防止するこ
とにある。
【００２４】
【課題を解決するための手段】本発明の第１の半導体装
置は、共通の半導体基板の上に、各々メモリセルを内蔵
する複数のＤＲＡＭとロジック回路とを配設してなる半
導体装置において、上記各ＤＲＡＭに供給される行アド
レスストローブ信号を共通に受ける第１の外部端子と、
上記各ＤＲＡＭのメモリセルについてのリフレッシュ検
査制御信号を共通に受ける第２の外部端子と、上記各Ｄ
ＲＡＭに配設され、上記第１及び第２の外部端子にそれ
ぞれ接続されて、上記リフレッシュ検査制御信号のアク
ティブ・非アクティブに応じて、上記行アドレス制御信
号からリフレッシュ検査制御信号又は行アドレスストロ
ーブ信号を生成するように切り換える生成信号切換手段
とを備えている。
置は、共通の半導体基板の上に、各々メモリセルを内蔵
する複数のＤＲＡＭとロジック回路とを配設してなる半
導体装置において、上記各ＤＲＡＭに供給される行アド
レスストローブ信号を共通に受ける第１の外部端子と、
上記各ＤＲＡＭのメモリセルについてのリフレッシュ検
査制御信号を共通に受ける第２の外部端子と、上記各Ｄ
ＲＡＭに配設され、上記第１及び第２の外部端子にそれ
ぞれ接続されて、上記リフレッシュ検査制御信号のアク
ティブ・非アクティブに応じて、上記行アドレス制御信
号からリフレッシュ検査制御信号又は行アドレスストロ
ーブ信号を生成するように切り換える生成信号切換手段
とを備えている。
【００２５】これにより、行アドレスを選択する信号で
ある行アドレスストローブ信号が必要な検査と、行アド
レスが必要でないリフレッシュ検査とを時分割で行なう
ことが可能となり、上記従来の半導体記憶装置と同様に
検査時間を短縮することができる。そして、リフレッシ
ュ検査制御信号を受ける第２の外部端子を各ＤＲＡＭに
ついて共有化することで、外部端子数の低減を図ること
ができる。
ある行アドレスストローブ信号が必要な検査と、行アド
レスが必要でないリフレッシュ検査とを時分割で行なう
ことが可能となり、上記従来の半導体記憶装置と同様に
検査時間を短縮することができる。そして、リフレッシ
ュ検査制御信号を受ける第２の外部端子を各ＤＲＡＭに
ついて共有化することで、外部端子数の低減を図ること
ができる。
【００２６】上記第１の半導体装置において、上記リフ
レッシュ検査制御信号は、各ＤＲＡＭのメモリセルのオ
ートリフレッシュ検査制御信号であることが好ましい。
レッシュ検査制御信号は、各ＤＲＡＭのメモリセルのオ
ートリフレッシュ検査制御信号であることが好ましい。
【００２７】本発明の第２の半導体装置は、共通の半導
体基板の上に、各々メモリセルを内蔵する複数のＤＲＡ
Ｍとロジック回路とを配設してなる半導体装置におい
て、上記各ＤＲＡＭへの検査に関する信号を半導体装置
の外部に出力することを可能にするために設けられたデ
ータバスと、上記各ＤＲＡＭの内部から出力される複数
の信号を上記データバスを介して出力するように切り換
える出力切換手段とを備えている。
体基板の上に、各々メモリセルを内蔵する複数のＤＲＡ
Ｍとロジック回路とを配設してなる半導体装置におい
て、上記各ＤＲＡＭへの検査に関する信号を半導体装置
の外部に出力することを可能にするために設けられたデ
ータバスと、上記各ＤＲＡＭの内部から出力される複数
の信号を上記データバスを介して出力するように切り換
える出力切換手段とを備えている。
【００２８】これにより、各ＤＲＡＭにおける複数種類
の検査を行なって得られたデータを共通のデータバスか
ら出力することが可能になるので、各ＤＲＡＭ個別に検
査を行なう機能を備えた場合にも、出力側の外部端子を
増設する必要がなくなる。
の検査を行なって得られたデータを共通のデータバスか
ら出力することが可能になるので、各ＤＲＡＭ個別に検
査を行なう機能を備えた場合にも、出力側の外部端子を
増設する必要がなくなる。
【００２９】上記第２の半導体装置において、上記各Ｄ
ＲＡＭがセルフリフレッシュ機能と、バーンイン検査用
制御信号生成機能とを有している場合には、上記出力切
換手段は、セルフリフレッシュ検査制御信号とバーンイ
ン検査モード信号とに応じて、データバスにセルフリフ
レッシュ検査用行アドレスストローブ信号とバーンイン
検査の良否判定信号とを切り換えて出力するものである
ことが好ましい。
ＲＡＭがセルフリフレッシュ機能と、バーンイン検査用
制御信号生成機能とを有している場合には、上記出力切
換手段は、セルフリフレッシュ検査制御信号とバーンイ
ン検査モード信号とに応じて、データバスにセルフリフ
レッシュ検査用行アドレスストローブ信号とバーンイン
検査の良否判定信号とを切り換えて出力するものである
ことが好ましい。
【００３０】これにより、バーンイン検査の時間の短縮
を図りながら、各ＤＲＡＭのバーンイン検査結果の良否
判定信号を共通のデータバスを介して半導体装置の外部
に出力することが可能になる。
を図りながら、各ＤＲＡＭのバーンイン検査結果の良否
判定信号を共通のデータバスを介して半導体装置の外部
に出力することが可能になる。
【００３１】上記第２の半導体装置において、上記出力
切換手段は、上記データバスの１ビット分の信号線に、
上記各ＤＲＡＭのうちの１つのＤＲＡＭの信号を対応さ
せて出力することが好ましい。
切換手段は、上記データバスの１ビット分の信号線に、
上記各ＤＲＡＭのうちの１つのＤＲＡＭの信号を対応さ
せて出力することが好ましい。
【００３２】これにより、データバスのビット数の数だ
けのＤＲＡＭを共通の半導体基板上に搭載しても、外部
端子数の増大を回避することができる。
けのＤＲＡＭを共通の半導体基板上に搭載しても、外部
端子数の増大を回避することができる。
【００３３】上記第２の半導体装置において、上記デー
タバスには、上記複数のＤＲＡＭのうち少なくとも１つ
のＤＲＡＭについて、テストバスを使用しない時にはデ
ータバスの電位を固定するためのホールド回路が付設さ
れていることが好ましい。
タバスには、上記複数のＤＲＡＭのうち少なくとも１つ
のＤＲＡＭについて、テストバスを使用しない時にはデ
ータバスの電位を固定するためのホールド回路が付設さ
れていることが好ましい。
【００３４】これにより、半導体装置が使用状態とな
り、検査回路が不要となった状態で、データバスの電位
がフローティングであることに起因するトランジスタの
誤作動などの不具合を回避することができる。
り、検査回路が不要となった状態で、データバスの電位
がフローティングであることに起因するトランジスタの
誤作動などの不具合を回避することができる。
【００３５】上記第２の半導体装置において、上記ホー
ルド回路は、テストバスを使用しない時にはテストバス
の電位を低電位に固定するプルダウン機能を有すること
がより好ましい。
ルド回路は、テストバスを使用しない時にはテストバス
の電位を低電位に固定するプルダウン機能を有すること
がより好ましい。
【００３６】
【発明の実施の形態】以下、本発明の各実施形態に係る
半導体集積回路装置について、図面を参照しながら説明
する。
半導体集積回路装置について、図面を参照しながら説明
する。
【００３７】図１は、本発明の実施形態における半導体
集積回路装置１の検査系統の構成をロジック回路部分を
除いて概略的に示すブロック回路図である。同図に示す
ように、本実施形態の半導体集積回路装置１００には、
図示しないロジック回路に加えて、複数のＤＲＡＭから
なる半導体記憶装置１５０Ａ〜１５０Ｘと、出力切換回
路１６０とが配設されている。各半導体記憶装置１５０
には、ＤＲＡＭとしての動作を検査するための信号であ
る反転行アドレス選択信号／ＲＡＳ（行アドレスストロ
ーブ信号）用の入力端子１０１と、オートリフレッシュ
検査制御信号ＰＲＡＵＴ用の入力端子１０２と、セルフ
リフレッシュ検査制御信号ＳＬＦ用の入力端子１０３
と、列アドレス選択信号／ＣＡＳ用の入力端子１０４
と、アドレスＡＤＲ用の入力端子１０５と、反転書き込
み制御信号／ＷＥ用の入力端子１０６と、ＤＲＡＭの反
転出力制御信号／ＯＥ用の入力端子１０７と、ＤＲＡＭ
用のクロックＣＬＫ用の入力端子１０８と、テストモー
ド制御信号ＴＭＯＤＥ用の入力端子１０９とが配設され
ている。このテストモード制御信号ＴＭＯＤＥの機能に
ついては、後述する。
集積回路装置１の検査系統の構成をロジック回路部分を
除いて概略的に示すブロック回路図である。同図に示す
ように、本実施形態の半導体集積回路装置１００には、
図示しないロジック回路に加えて、複数のＤＲＡＭから
なる半導体記憶装置１５０Ａ〜１５０Ｘと、出力切換回
路１６０とが配設されている。各半導体記憶装置１５０
には、ＤＲＡＭとしての動作を検査するための信号であ
る反転行アドレス選択信号／ＲＡＳ（行アドレスストロ
ーブ信号）用の入力端子１０１と、オートリフレッシュ
検査制御信号ＰＲＡＵＴ用の入力端子１０２と、セルフ
リフレッシュ検査制御信号ＳＬＦ用の入力端子１０３
と、列アドレス選択信号／ＣＡＳ用の入力端子１０４
と、アドレスＡＤＲ用の入力端子１０５と、反転書き込
み制御信号／ＷＥ用の入力端子１０６と、ＤＲＡＭの反
転出力制御信号／ＯＥ用の入力端子１０７と、ＤＲＡＭ
用のクロックＣＬＫ用の入力端子１０８と、テストモー
ド制御信号ＴＭＯＤＥ用の入力端子１０９とが配設され
ている。このテストモード制御信号ＴＭＯＤＥの機能に
ついては、後述する。
【００３８】一方、半導体集積回路装置１００であるチ
ップ全体の外部端子として、各半導体記憶装置１５０Ａ
〜１５０Ｘの反転行アドレス選択信号／ＲＡＳを個別に
入力するための外部端子１１１Ａ〜１１１Ｘと、全ての
半導体記憶装置１５０Ａ〜１５０Ｘのオートリフレッシ
ュ検査制御信号ＰＲＡＵＴを共通に入力するための外部
端子１１２と、全ての半導体記憶装置１５０Ａ〜１５０
Ｘのセルフリフレッシュ検査制御信号ＳＬＦを共通に入
力するための外部端子１１３と、全ての半導体記憶装置
１５０Ａ〜１５０Ｘの列アドレス選択信号／ＣＡＳを共
通に入力するための外部端子１１４と、全ての半導体記
憶装置１５０Ａ〜１５０ＸのアドレスＡＤＲを共通に入
力するための外部端子１１５と、全ての半導体記憶装置
１５０Ａ〜１５０Ｘの反転書き込み制御信号／ＷＥを共
通に入力するための外部端子１１６と、全ての半導体記
憶装置１５０Ａ〜１５０Ｘの反転出力制御信号／ＯＥを
共通に入力するための外部端子１１７と、全ての半導体
記憶装置１５０Ａ〜１５０ＸのクロックＣＬＫを共通に
入力するための外部端子１１８と、全ての半導体記憶装
置１５０Ａ〜１５０Ｘのテストモード制御信号ＴＭＯＤ
Ｅを共通に入力するための外部端子１１９とを備えてい
る。
ップ全体の外部端子として、各半導体記憶装置１５０Ａ
〜１５０Ｘの反転行アドレス選択信号／ＲＡＳを個別に
入力するための外部端子１１１Ａ〜１１１Ｘと、全ての
半導体記憶装置１５０Ａ〜１５０Ｘのオートリフレッシ
ュ検査制御信号ＰＲＡＵＴを共通に入力するための外部
端子１１２と、全ての半導体記憶装置１５０Ａ〜１５０
Ｘのセルフリフレッシュ検査制御信号ＳＬＦを共通に入
力するための外部端子１１３と、全ての半導体記憶装置
１５０Ａ〜１５０Ｘの列アドレス選択信号／ＣＡＳを共
通に入力するための外部端子１１４と、全ての半導体記
憶装置１５０Ａ〜１５０ＸのアドレスＡＤＲを共通に入
力するための外部端子１１５と、全ての半導体記憶装置
１５０Ａ〜１５０Ｘの反転書き込み制御信号／ＷＥを共
通に入力するための外部端子１１６と、全ての半導体記
憶装置１５０Ａ〜１５０Ｘの反転出力制御信号／ＯＥを
共通に入力するための外部端子１１７と、全ての半導体
記憶装置１５０Ａ〜１５０ＸのクロックＣＬＫを共通に
入力するための外部端子１１８と、全ての半導体記憶装
置１５０Ａ〜１５０Ｘのテストモード制御信号ＴＭＯＤ
Ｅを共通に入力するための外部端子１１９とを備えてい
る。
【００３９】言い換えると、各半導体記憶装置１５０Ａ
〜１５０Ｘの各入力端子１０２〜１０９をそれぞれ共通
の外部端子１１２〜１１９に接続することにより、外部
端子数をできるだけ少なくするようにしている。
〜１５０Ｘの各入力端子１０２〜１０９をそれぞれ共通
の外部端子１１２〜１１９に接続することにより、外部
端子数をできるだけ少なくするようにしている。
【００４０】さらに、各半導体記憶装置１５０Ａ〜１５
０Ｘには、テストデータＴＤＱ用の入出力端子１２１
と、セルフリフレッシュ検査信号ＳＲＡＳを出力するた
めの出力端子１２２と、バーンイン検査の合否判定信号
であるパス／フェイルフラグＭＯＵＴを出力するための
出力端子１２３と、バーンイン検査モード信号ＢＩＴＳ
Ｔを出力するための出力端子１２４とが設けられてい
る。
０Ｘには、テストデータＴＤＱ用の入出力端子１２１
と、セルフリフレッシュ検査信号ＳＲＡＳを出力するた
めの出力端子１２２と、バーンイン検査の合否判定信号
であるパス／フェイルフラグＭＯＵＴを出力するための
出力端子１２３と、バーンイン検査モード信号ＢＩＴＳ
Ｔを出力するための出力端子１２４とが設けられてい
る。
【００４１】また、上記出力切換回路１６０には、全て
の半導体記憶装置１５０Ａ〜１５０ＸのテストデータＴ
ＤＱを共通に受けるテストデータ端子１６１と、各半導
体記憶装置１５０Ａ〜１５０Ｘから出力されるセルフリ
フレッシュ検査信号ＳＲＡＳを個別に受けるセルフリフ
レッシュ検査用端子１６２Ａ〜１６２Ｘと、各半導体記
憶装置１５０Ａ〜１５０Ｘから出力されるバーンイン検
査モード信号ＢＩＴＳＴを個別に受けるバーンイン検査
用端子１６３Ａ〜１６３Ｘと、各半導体記憶装置１５０
Ａ〜１５０Ｘ個別にバーンイン検査モード信号ＢＩＴＳ
Ｔを送り込むためのバーンイン検査用端子１６４Ａ〜Ａ
６４Ｘと、セルフリフレッシュ検査制御信号ＳＬＦを受
けるセルフリフレッシュ検査用端子１６５とが設けられ
ている。
の半導体記憶装置１５０Ａ〜１５０ＸのテストデータＴ
ＤＱを共通に受けるテストデータ端子１６１と、各半導
体記憶装置１５０Ａ〜１５０Ｘから出力されるセルフリ
フレッシュ検査信号ＳＲＡＳを個別に受けるセルフリフ
レッシュ検査用端子１６２Ａ〜１６２Ｘと、各半導体記
憶装置１５０Ａ〜１５０Ｘから出力されるバーンイン検
査モード信号ＢＩＴＳＴを個別に受けるバーンイン検査
用端子１６３Ａ〜１６３Ｘと、各半導体記憶装置１５０
Ａ〜１５０Ｘ個別にバーンイン検査モード信号ＢＩＴＳ
Ｔを送り込むためのバーンイン検査用端子１６４Ａ〜Ａ
６４Ｘと、セルフリフレッシュ検査制御信号ＳＬＦを受
けるセルフリフレッシュ検査用端子１６５とが設けられ
ている。
【００４２】つまり、各半導体記憶装置１５０Ａ〜１５
０ＸのテストデータＴＤＱ用の入出力端子１２１は、共
通の８ビットのテストバス１４１を介して共通のテスト
データ端子１６１に接続され、半導体記憶装置１５０Ａ
〜１５０Ｘのセルフリフレッシュ検査用の出力端子１２
２はそれぞれ個別の信号線１４２を介して個別のセルフ
リフレッシュ検査用端子１６２Ａ〜１６２Ｘに接続さ
れ、各半導体記憶装置１５０Ａ〜１５０Ｘのバーンイン
検査用の出力端子１２３，１２４は、個別のバーンイン
検査用バス１４３を介してそれぞれバーンイン検査用端
子１６３Ａ〜１６３Ｘ，１６４Ａ〜Ａ６４Ｘに接続さ
れ、半導体集積回路１００全体の入力側のセルフリフレ
ッシュ検査用の外部端子１１３はバイパス信号線１４５
により各半導体記憶装置１５０Ａ〜１５０Ｘをバイパス
して出力切換回路１６０のセルフリフレッシュ検査用端
子１６５に直接接続されている。上記テストバス１４１
のビット幅は何ビットでも構わないが、本実施形態にお
いては８ビットとして説明する。
０ＸのテストデータＴＤＱ用の入出力端子１２１は、共
通の８ビットのテストバス１４１を介して共通のテスト
データ端子１６１に接続され、半導体記憶装置１５０Ａ
〜１５０Ｘのセルフリフレッシュ検査用の出力端子１２
２はそれぞれ個別の信号線１４２を介して個別のセルフ
リフレッシュ検査用端子１６２Ａ〜１６２Ｘに接続さ
れ、各半導体記憶装置１５０Ａ〜１５０Ｘのバーンイン
検査用の出力端子１２３，１２４は、個別のバーンイン
検査用バス１４３を介してそれぞれバーンイン検査用端
子１６３Ａ〜１６３Ｘ，１６４Ａ〜Ａ６４Ｘに接続さ
れ、半導体集積回路１００全体の入力側のセルフリフレ
ッシュ検査用の外部端子１１３はバイパス信号線１４５
により各半導体記憶装置１５０Ａ〜１５０Ｘをバイパス
して出力切換回路１６０のセルフリフレッシュ検査用端
子１６５に直接接続されている。上記テストバス１４１
のビット幅は何ビットでも構わないが、本実施形態にお
いては８ビットとして説明する。
【００４３】そして、出力切換回路１６０の出力側に
は、テストデータＴＤＱを出力するためのテストデータ
用端子１７１のみが設けられており、このテストデータ
用端子１７１は、８ビットのテストバス１４１を介して
共通のテストデータ用外部端子１３１に接続されてい
る。言い換えると、テストバス１４１に出力切換回路１
６０が介設された構造となっている。この出力切換回路
１６０の役割は、例えば同一チップ内にある複数の半導
体記憶装置１５０Ａ〜１５０Ｘが、８個以内であればＩ
／Ｏ端子であるテストデータ用外部端子１３１を共通化
する，つまりテストデータ用外部端子１３１の端子数を
テストバス１４１内の配線数と同数の８個とするための
回路である。
は、テストデータＴＤＱを出力するためのテストデータ
用端子１７１のみが設けられており、このテストデータ
用端子１７１は、８ビットのテストバス１４１を介して
共通のテストデータ用外部端子１３１に接続されてい
る。言い換えると、テストバス１４１に出力切換回路１
６０が介設された構造となっている。この出力切換回路
１６０の役割は、例えば同一チップ内にある複数の半導
体記憶装置１５０Ａ〜１５０Ｘが、８個以内であればＩ
／Ｏ端子であるテストデータ用外部端子１３１を共通化
する，つまりテストデータ用外部端子１３１の端子数を
テストバス１４１内の配線数と同数の８個とするための
回路である。
【００４４】すなわち、本実施形態に係る半導体記憶装
置１００の第１の特徴は、全ての半導体記憶装置１５０
Ａ〜１５０Ｘにオートリフレッシュ検査信号ＰＲＡＵＴ
を入力するための外部端子１１２を共通化している点で
ある。このようにオートリフレッシュ検査信号用の外部
端子１１２を共通化することで、検査に必要な外部端子
数を大幅に低減することができ、複数のＤＲＡＭを共通
のチップ内に設けたシステムＬＳＩの検査用外部端子を
実質的に確保することができる。
置１００の第１の特徴は、全ての半導体記憶装置１５０
Ａ〜１５０Ｘにオートリフレッシュ検査信号ＰＲＡＵＴ
を入力するための外部端子１１２を共通化している点で
ある。このようにオートリフレッシュ検査信号用の外部
端子１１２を共通化することで、検査に必要な外部端子
数を大幅に低減することができ、複数のＤＲＡＭを共通
のチップ内に設けたシステムＬＳＩの検査用外部端子を
実質的に確保することができる。
【００４５】ただし、オートリフレッシュ検査制御信号
だけでなくセルフリフレッシュ検査制御信号をも共通の
外部端子から入力して、各半導体記憶装置１５０Ａ〜１
５０Ｘ内で制御信号に応じオートリフレッシュ検査とセ
ルフリフレッシュ検査とに切り換えて、両者のいずれか
を交替的に実施するようにしてもよい。その場合におい
ても、本実施形態の構造により、半導体集積回路装置全
体の入力側の外部端子の低減を図ることができる。
だけでなくセルフリフレッシュ検査制御信号をも共通の
外部端子から入力して、各半導体記憶装置１５０Ａ〜１
５０Ｘ内で制御信号に応じオートリフレッシュ検査とセ
ルフリフレッシュ検査とに切り換えて、両者のいずれか
を交替的に実施するようにしてもよい。その場合におい
ても、本実施形態の構造により、半導体集積回路装置全
体の入力側の外部端子の低減を図ることができる。
【００４６】また、本実施形態に係る半導体集積回路装
置１００の第２の特徴は、バーンイン検査やセルフリフ
レッシュ検査機能を各半導体記憶装置１５０Ａ〜１５０
Ｘ個別にに持たせた場合にも、その合否判定に関する信
号とリフレッシュ用行アドレス選択信号とを、テストバ
ス１４１を利用して出力している点である。
置１００の第２の特徴は、バーンイン検査やセルフリフ
レッシュ検査機能を各半導体記憶装置１５０Ａ〜１５０
Ｘ個別にに持たせた場合にも、その合否判定に関する信
号とリフレッシュ用行アドレス選択信号とを、テストバ
ス１４１を利用して出力している点である。
【００４７】このように、各種検査機能を付加しながら
外部端子の数を低減することができる。
外部端子の数を低減することができる。
【００４８】上記第１，第２の特徴点を備えることを具
体的に可能ならしめるための各部の詳細な構造につい
て、以下に説明する。
体的に可能ならしめるための各部の詳細な構造につい
て、以下に説明する。
【００４９】図２は、図１に示す各半導体記憶装置１５
０の内部構造を示すブロック回路図である。同図に示す
ように、各半導体記憶回路１５０には、メモリセルアレ
イ及びその周辺回路からなるメモリ部１３と、メモリ部
１３の行アドレスに関する動作を制御するための行アド
レス制御回路１４と、メモリ部１３の列アドレスに関す
る動作を制御するための列アドレス制御回路１７と、読
み出し，書き込みなどの動作を切り換えるための制御信
号切換回路２０とに加え、入力切換回路２３と、セルフ
リフレッシュ回路３０と、バーンイン回路３３と、テス
トデコード回路４２とが設けられている。これらの各回
路は、以下のような構造及び機能を有する。
０の内部構造を示すブロック回路図である。同図に示す
ように、各半導体記憶回路１５０には、メモリセルアレ
イ及びその周辺回路からなるメモリ部１３と、メモリ部
１３の行アドレスに関する動作を制御するための行アド
レス制御回路１４と、メモリ部１３の列アドレスに関す
る動作を制御するための列アドレス制御回路１７と、読
み出し，書き込みなどの動作を切り換えるための制御信
号切換回路２０とに加え、入力切換回路２３と、セルフ
リフレッシュ回路３０と、バーンイン回路３３と、テス
トデコード回路４２とが設けられている。これらの各回
路は、以下のような構造及び機能を有する。
【００５０】メモリ部１３には、データを記憶するため
のリフレッシュが必要なメモリセルと上記メモリセルを
動作させるための周辺回路とが配設されている。メモリ
部１３には、ＤＲＡＭとしての動作を検査するために、
行アドレス制御回路１４からの出力信号である行アドレ
スＲＡＤＲと行アドレス選択信号ＲＡＳとがそれぞれ入
力され、列アドレス制御回路１７からの出力信号である
列アドレスＣＡＤＲと列アドレス選択信号ＣＡＳとがそ
れぞれ入力され、かつ制御切換回路２０からの出力信号
である書き込み制御信号ＷＥとＤＲＡＭ出力制御信号Ｏ
Ｅとが入力される。また、メモリ部１３は、書き込みま
たは読み出しされる検査データの入出力バスであるテス
トバス１４１を介してテストデータＴＤＱ用の入出力端
子１２１に接続されており、かつ、テストバス１４１に
はバスホールド回路６６（その詳細構造については後述
する）が付設されている。
のリフレッシュが必要なメモリセルと上記メモリセルを
動作させるための周辺回路とが配設されている。メモリ
部１３には、ＤＲＡＭとしての動作を検査するために、
行アドレス制御回路１４からの出力信号である行アドレ
スＲＡＤＲと行アドレス選択信号ＲＡＳとがそれぞれ入
力され、列アドレス制御回路１７からの出力信号である
列アドレスＣＡＤＲと列アドレス選択信号ＣＡＳとがそ
れぞれ入力され、かつ制御切換回路２０からの出力信号
である書き込み制御信号ＷＥとＤＲＡＭ出力制御信号Ｏ
Ｅとが入力される。また、メモリ部１３は、書き込みま
たは読み出しされる検査データの入出力バスであるテス
トバス１４１を介してテストデータＴＤＱ用の入出力端
子１２１に接続されており、かつ、テストバス１４１に
はバスホールド回路６６（その詳細構造については後述
する）が付設されている。
【００５１】入力切換回路２３は、各半導体記憶装置１
５０Ａ〜１５０Ｘの検査用の入力端子，つまり反転行ア
ドレス選択信号／ＲＡＳ用の入力端子１０１とオートリ
フレッシュ検査制御用信号ＰＲＡＵＴ信号用の入力端子
１０２とに接続され、内部ＲＡＳ信号ｉＲＡＳ又は内部
オートリフレッシュ信号ＲＡＵＴを出力する。そして、
この各信号ｉＲＡＳ又はＲＡＵＴは、それぞれ行アドレ
ス制御回路１４に入力される。入力切換回路２３の機能
は、オートリフレッシュ検査制御信号ＰＲＡＵＴに応じ
て、反転行アドレス選択信号／ＲＡＳを内部ＲＡＳ信号
ｉＲＡＳとして出力するか、内部オートリフレッシュ信
号ＲＡＵＴとして出力するかを選択する。すなわち、こ
の入力切換回路２３によって、内部ＲＡＳ信号ｉＲＡＳ
及び内部オートリフレッシュ信号ＲＡＵＴのいずれもが
反転行アドレス選択信号／ＲＡＳから生成される。
５０Ａ〜１５０Ｘの検査用の入力端子，つまり反転行ア
ドレス選択信号／ＲＡＳ用の入力端子１０１とオートリ
フレッシュ検査制御用信号ＰＲＡＵＴ信号用の入力端子
１０２とに接続され、内部ＲＡＳ信号ｉＲＡＳ又は内部
オートリフレッシュ信号ＲＡＵＴを出力する。そして、
この各信号ｉＲＡＳ又はＲＡＵＴは、それぞれ行アドレ
ス制御回路１４に入力される。入力切換回路２３の機能
は、オートリフレッシュ検査制御信号ＰＲＡＵＴに応じ
て、反転行アドレス選択信号／ＲＡＳを内部ＲＡＳ信号
ｉＲＡＳとして出力するか、内部オートリフレッシュ信
号ＲＡＵＴとして出力するかを選択する。すなわち、こ
の入力切換回路２３によって、内部ＲＡＳ信号ｉＲＡＳ
及び内部オートリフレッシュ信号ＲＡＵＴのいずれもが
反転行アドレス選択信号／ＲＡＳから生成される。
【００５２】このことにより、複数の半導体記憶装置１
５０Ａ〜１５０Ｘが共通のチップ上に配置された場合
に、オートリフレッシュ検査制御信号ＰＲＡＵＴがアク
ティブ状態である“Ｈ”のときには、反転行アドレス選
択信号／ＲＡＳ信号が有効（“Ｌ”：アクティブ状態）
となった半導体記憶装置１５０のみ、内部オートリフレ
ッシュ信号ＲＡＵＴが生成されて入力され、オートリフ
レッシュ検査動作が可能となる。一方、オートリフレッ
シュ検査制御信号ＰＲＡＵＴが非アクティブ状態である
“Ｌ”のときには、反転行アドレス選択信号／ＲＡＳ信
号が有効となった半導体記憶装置１５０のみに内部ＲＡ
Ｓ信号ｉＲＡＳが生成される。従って、例えば各半導体
記憶装置１５０Ａ〜１５０Ｘについて、図１３に示す従
来の半導体集積回路装置と同様に、時分割でオートリフ
レッシュ検査とアクセスを必要とする他の検査とを行な
うことができる。ここで、オートリフレッシュ検査を行
なうにはアドレス選択信号が不要であり、予め定められ
た順序で最終的に全てのメモリセルにオートリフレッシ
ュ検査用の電圧が印加され、全てのメモリセルからの検
査データが読み出されればよい。そして、各半導体記憶
装置１５０Ａ〜１５０Ｘに対して並列的に、反転行アド
レス選択信号／ＲＡＳを必要とする検査と、反転行アド
レス選択信号／ＲＡＳが非アクティブを必要としないオ
ートリフレッシュ検査とを行なうことにより、各半導体
記憶装置１５０Ａ〜１５０Ｘ個別にオートリフレッシュ
検査制御信号を受ける構成にする必要がなくなった。
５０Ａ〜１５０Ｘが共通のチップ上に配置された場合
に、オートリフレッシュ検査制御信号ＰＲＡＵＴがアク
ティブ状態である“Ｈ”のときには、反転行アドレス選
択信号／ＲＡＳ信号が有効（“Ｌ”：アクティブ状態）
となった半導体記憶装置１５０のみ、内部オートリフレ
ッシュ信号ＲＡＵＴが生成されて入力され、オートリフ
レッシュ検査動作が可能となる。一方、オートリフレッ
シュ検査制御信号ＰＲＡＵＴが非アクティブ状態である
“Ｌ”のときには、反転行アドレス選択信号／ＲＡＳ信
号が有効となった半導体記憶装置１５０のみに内部ＲＡ
Ｓ信号ｉＲＡＳが生成される。従って、例えば各半導体
記憶装置１５０Ａ〜１５０Ｘについて、図１３に示す従
来の半導体集積回路装置と同様に、時分割でオートリフ
レッシュ検査とアクセスを必要とする他の検査とを行な
うことができる。ここで、オートリフレッシュ検査を行
なうにはアドレス選択信号が不要であり、予め定められ
た順序で最終的に全てのメモリセルにオートリフレッシ
ュ検査用の電圧が印加され、全てのメモリセルからの検
査データが読み出されればよい。そして、各半導体記憶
装置１５０Ａ〜１５０Ｘに対して並列的に、反転行アド
レス選択信号／ＲＡＳを必要とする検査と、反転行アド
レス選択信号／ＲＡＳが非アクティブを必要としないオ
ートリフレッシュ検査とを行なうことにより、各半導体
記憶装置１５０Ａ〜１５０Ｘ個別にオートリフレッシュ
検査制御信号を受ける構成にする必要がなくなった。
【００５３】よって、複数の半導体記憶装置１５０Ａ〜
１５０Ｘが共通のチップ上に配置された場合に、オート
リフレッシュ検査制御信号ＰＲＡＵＴ信号を、同一チッ
プ上に配置された全ての半導体記憶装置１５０Ａ〜１５
０Ｘで共用することが可能となり、検査に必要な外部端
子数を減らすことができる。
１５０Ｘが共通のチップ上に配置された場合に、オート
リフレッシュ検査制御信号ＰＲＡＵＴ信号を、同一チッ
プ上に配置された全ての半導体記憶装置１５０Ａ〜１５
０Ｘで共用することが可能となり、検査に必要な外部端
子数を減らすことができる。
【００５４】図３は、入力切換回路２３の具体的な構造
例を示す電気回路図である。同図に示すように、入力切
換回路２３は、反転行アドレス選択信号／ＲＡＳとオー
トリフレッシュ検査制御信号ＰＲＡＵＴとを受けて内部
ＲＡＳ信号ｉＲＡＳを出力するＮＯＲ回路２７と、反転
行アドレス選択信号／ＲＡＳを反転するためのインバー
タ２８と、反転行アドレス選択信号／ＲＡＳから反転さ
れた信号とオートリフレッシュ検査制御信号ＰＲＡＵＴ
とを受けて内部オートリフレッシュ信号ＲＡＵＴを出力
するＡＮＤ回路２９とを備えている。この構成により、
入力切換回路２３において、オートリフレッシュ検査制
御信号ＰＲＡＵＴが“Ｈ”（アクティブ）の時に、反転
行アドレス選択信号／ＲＡＳの反転信号が内部オートリ
フレッシュ信号ＲＡＵＴ（アクティブ）として出力さ
れ、かつ内部ＲＡＳ信号ｉＲＡＳが“Ｌ”（非アクティ
ブ）となる。また、オートリフレッシュ検査制御信号Ｐ
ＲＡＵＴが“Ｌ”（非アクティブ）の時には、反転行ア
ドレス選択信号／ＲＡＳの反転信号が内部ＲＡＳ信号ｉ
ＲＡＳ（アクティブ）として出力され、かつ内部オート
リフレッシュ信号ＲＡＵＴが“Ｌ”（非アクティブ）と
なる。すなわち、オートリフレッシュ検査制御信号ＰＲ
ＡＵＴのアクティブ，非アクティブに応じて、反転行ア
ドレス選択信号／ＲＡＳから内部ＲＡＳ信号ｉＲＡＳ又
は内部オートリフレッシュ信号ＲＡＵＴのいずれか一方
が生成される。従って、複数の半導体記憶装置１５０Ａ
〜１５０Ｘが共通のチップ上に配置されている場合に、
オートリフレッシュ検査制御信号ＰＲＡＵＴを受けるた
めの外部端子１１２を共用しても、オートリフレッシュ
検査のための時間の増大を招くことなく、各半導体記憶
装置１５０Ａ〜１５０Ｘ個別にオートリフレッシュをか
けることが可能となる。
例を示す電気回路図である。同図に示すように、入力切
換回路２３は、反転行アドレス選択信号／ＲＡＳとオー
トリフレッシュ検査制御信号ＰＲＡＵＴとを受けて内部
ＲＡＳ信号ｉＲＡＳを出力するＮＯＲ回路２７と、反転
行アドレス選択信号／ＲＡＳを反転するためのインバー
タ２８と、反転行アドレス選択信号／ＲＡＳから反転さ
れた信号とオートリフレッシュ検査制御信号ＰＲＡＵＴ
とを受けて内部オートリフレッシュ信号ＲＡＵＴを出力
するＡＮＤ回路２９とを備えている。この構成により、
入力切換回路２３において、オートリフレッシュ検査制
御信号ＰＲＡＵＴが“Ｈ”（アクティブ）の時に、反転
行アドレス選択信号／ＲＡＳの反転信号が内部オートリ
フレッシュ信号ＲＡＵＴ（アクティブ）として出力さ
れ、かつ内部ＲＡＳ信号ｉＲＡＳが“Ｌ”（非アクティ
ブ）となる。また、オートリフレッシュ検査制御信号Ｐ
ＲＡＵＴが“Ｌ”（非アクティブ）の時には、反転行ア
ドレス選択信号／ＲＡＳの反転信号が内部ＲＡＳ信号ｉ
ＲＡＳ（アクティブ）として出力され、かつ内部オート
リフレッシュ信号ＲＡＵＴが“Ｌ”（非アクティブ）と
なる。すなわち、オートリフレッシュ検査制御信号ＰＲ
ＡＵＴのアクティブ，非アクティブに応じて、反転行ア
ドレス選択信号／ＲＡＳから内部ＲＡＳ信号ｉＲＡＳ又
は内部オートリフレッシュ信号ＲＡＵＴのいずれか一方
が生成される。従って、複数の半導体記憶装置１５０Ａ
〜１５０Ｘが共通のチップ上に配置されている場合に、
オートリフレッシュ検査制御信号ＰＲＡＵＴを受けるた
めの外部端子１１２を共用しても、オートリフレッシュ
検査のための時間の増大を招くことなく、各半導体記憶
装置１５０Ａ〜１５０Ｘ個別にオートリフレッシュをか
けることが可能となる。
【００５５】なお、図１に示す構成では、オートリフレ
ッシュ検査制御信号ＰＲＡＵＴ用の外部端子１１２と、
セルフリフレッシュ検査制御信号ＳＬＦ用の外部端子１
１３とを個別に設ける構成としているが、これらの外部
端子を共通化することも可能である。その場合、半導体
集積回路装置１００全体の内部、又は各半導体記憶装置
１５０Ａ〜１５０Ｘの内部で、制御によってオートリフ
レッシュ検査とセルフリフレッシュ検査とに分けて行な
うようにすればよい。
ッシュ検査制御信号ＰＲＡＵＴ用の外部端子１１２と、
セルフリフレッシュ検査制御信号ＳＬＦ用の外部端子１
１３とを個別に設ける構成としているが、これらの外部
端子を共通化することも可能である。その場合、半導体
集積回路装置１００全体の内部、又は各半導体記憶装置
１５０Ａ〜１５０Ｘの内部で、制御によってオートリフ
レッシュ検査とセルフリフレッシュ検査とに分けて行な
うようにすればよい。
【００５６】次に、図２に示すセルフリフレッシュ回路
３０は、自動的にメモリ部１３のメモリセルにリフレッ
シュをかけるための回路である。セルフリフレッシュ回
路３０には、メモリ部１３のメモリセルにリフレッシュ
をかけるかどうか選択するための信号としてセルフリフ
レッシュ検査制御信号ＳＬＦが入力される。そして、セ
ルフリフレッシュ回路３０内部には自励発信回路が設け
られていて（図示せず）、この自励発信回路により、メ
モリ部１３のメモリセルにアクセスするために必要なセ
ルフリフレッシュ用行アドレス選択信号ＳＲＡＳが出力
される。このセルフリフレッシュ用行アドレス選択信号
ＳＲＡＳは、行アドレス制御回路１４とセルフリフレッ
シュ検査用の出力端子１２２とに直接送られる。つま
り、セルフリフレッシュ用の行アドレス選択信号ＳＲＡ
Ｓは、行アドレス制御回路１４に入力されてリフレッシ
ュ検査を行なうメモリセルの選択に用いられるととも
に、後述するテストデータの出力制御用にも用いられ
る。
３０は、自動的にメモリ部１３のメモリセルにリフレッ
シュをかけるための回路である。セルフリフレッシュ回
路３０には、メモリ部１３のメモリセルにリフレッシュ
をかけるかどうか選択するための信号としてセルフリフ
レッシュ検査制御信号ＳＬＦが入力される。そして、セ
ルフリフレッシュ回路３０内部には自励発信回路が設け
られていて（図示せず）、この自励発信回路により、メ
モリ部１３のメモリセルにアクセスするために必要なセ
ルフリフレッシュ用行アドレス選択信号ＳＲＡＳが出力
される。このセルフリフレッシュ用行アドレス選択信号
ＳＲＡＳは、行アドレス制御回路１４とセルフリフレッ
シュ検査用の出力端子１２２とに直接送られる。つま
り、セルフリフレッシュ用の行アドレス選択信号ＳＲＡ
Ｓは、行アドレス制御回路１４に入力されてリフレッシ
ュ検査を行なうメモリセルの選択に用いられるととも
に、後述するテストデータの出力制御用にも用いられ
る。
【００５７】一方、図２に示すバーンイン回路３３は、
以下のようなバーンイン検査機能を有する。バーンイン
検査とは、電源電圧以上の圧力を半導体装置内部の素子
に印加して行なう１種の加速試験のことをいう。本実施
形態においてバーンイン回路３３が有するバーンイン検
査機能とは、このバーンイン検査時のアクセスを外部か
ら行なわずにＤＲＡＭ内部でＤＲＡＭアクセス用のパタ
ーンを自動生成し、さらにはＤＲＡＭをアクセスした結
果のデータとその期待値とを比較する機能をいう。すな
わち、バーンイン回路３３は、メモリ部１３のバーンイ
ン検査時、チップ内部でバーンイン検査用のパターンを
自己発生させメモリ部１３をアクセスするとともに、メ
モリ部１３からの出力信号であるバーンインテストデー
タＢＩＤＱを入力し、このテストデータＢＩＤＱと期待
値との比較を行った後、その比較結果をパス／フェイル
フラグＭＯＵＴ（例えば“Ｌ”がパス、“Ｈ”がフェイ
ルとするなど）として出力する。このパス／フェイルフ
ラグＭＯＵＴは、上述の出力端子１２３に出力される。
以下のようなバーンイン検査機能を有する。バーンイン
検査とは、電源電圧以上の圧力を半導体装置内部の素子
に印加して行なう１種の加速試験のことをいう。本実施
形態においてバーンイン回路３３が有するバーンイン検
査機能とは、このバーンイン検査時のアクセスを外部か
ら行なわずにＤＲＡＭ内部でＤＲＡＭアクセス用のパタ
ーンを自動生成し、さらにはＤＲＡＭをアクセスした結
果のデータとその期待値とを比較する機能をいう。すな
わち、バーンイン回路３３は、メモリ部１３のバーンイ
ン検査時、チップ内部でバーンイン検査用のパターンを
自己発生させメモリ部１３をアクセスするとともに、メ
モリ部１３からの出力信号であるバーンインテストデー
タＢＩＤＱを入力し、このテストデータＢＩＤＱと期待
値との比較を行った後、その比較結果をパス／フェイル
フラグＭＯＵＴ（例えば“Ｌ”がパス、“Ｈ”がフェイ
ルとするなど）として出力する。このパス／フェイルフ
ラグＭＯＵＴは、上述の出力端子１２３に出力される。
【００５８】また、バーンイン回路３３は、基準となる
クロックＣＬＫを入力することでメモリ部１３をアクセ
スするのに必要なバーンイン検査用の行アドレス選択信
号ＢＩＲＡＳと、バーンイン検査用のアドレスＢＩＡＤ
Ｒと、バーンイン検査用の列アドレス選択信号ＢＩＣＡ
Ｓと、バーンイン検査用の書き込み制御信号ＢＩＷＥ
と、バーンイン検査用のＤＲＡＭ出力制御信号ＢＩＯＥ
とを所望のタイミングで発生させる。これらのバーンイ
ン検査用の各信号のうち行アドレス選択信号ＢＩＲＡ
Ｓ，アドレスＢＩＡＤＲ及び列アドレス選択信号ＢＩＣ
ＡＳはそれぞれ行アドレス制御回路１４に送り込まれ、
アドレスＢＩＡＤＲ及び列アドレス選択信号ＢＩＣＡＳ
は列アドレス制御回路１７に送り込まれ、書き込み制御
信号ＢＩＷＥ及びＤＲＡＭ出力制御信号ＢＩＯＥは制御
信号切換回路２０に送り込まれる。そして、行アドレス
制御回路１４と列アドレス制御回路１７と制御信号切換
回路２０とを介してメモリ部１３をアクセスする。テス
トデータも、バーンイン回路３３内で生成されてメモリ
部１３に入力されようになっている。
クロックＣＬＫを入力することでメモリ部１３をアクセ
スするのに必要なバーンイン検査用の行アドレス選択信
号ＢＩＲＡＳと、バーンイン検査用のアドレスＢＩＡＤ
Ｒと、バーンイン検査用の列アドレス選択信号ＢＩＣＡ
Ｓと、バーンイン検査用の書き込み制御信号ＢＩＷＥ
と、バーンイン検査用のＤＲＡＭ出力制御信号ＢＩＯＥ
とを所望のタイミングで発生させる。これらのバーンイ
ン検査用の各信号のうち行アドレス選択信号ＢＩＲＡ
Ｓ，アドレスＢＩＡＤＲ及び列アドレス選択信号ＢＩＣ
ＡＳはそれぞれ行アドレス制御回路１４に送り込まれ、
アドレスＢＩＡＤＲ及び列アドレス選択信号ＢＩＣＡＳ
は列アドレス制御回路１７に送り込まれ、書き込み制御
信号ＢＩＷＥ及びＤＲＡＭ出力制御信号ＢＩＯＥは制御
信号切換回路２０に送り込まれる。そして、行アドレス
制御回路１４と列アドレス制御回路１７と制御信号切換
回路２０とを介してメモリ部１３をアクセスする。テス
トデータも、バーンイン回路３３内で生成されてメモリ
部１３に入力されようになっている。
【００５９】図４及び図５は、それぞれバーンイン回路
３３の構成の一例を示す電気回路図及び各信号の時間変
化を示すタイミングチャートである。
３３の構成の一例を示す電気回路図及び各信号の時間変
化を示すタイミングチャートである。
【００６０】図４に示すバーンイン回路３３において、
アドレス発生回路３４は、主としてカウンタで構成され
ており、クロックＣＬＫを入力としてクロックＣＬＫの
パルスをカウント動作することで、アドレスデータを生
成する。このアドレスデータは、図５のタイミングチャ
ートに示されるタイミングでバーンイン検査時のアドレ
スＢＩＡＤＲとしてアドレス制御回路１４と列アドレス
制御回路１７に供給される。また、アドレス発生回路３
４で生成されたアドレスデータは、メモリ制御信号発生
回路３７と、データジェネレータ３５にも供給される。
メモリ制御信号発生回路３７は、アドレス発生回路３４
のカウンタ出力信号から図５のタイミングチャートに示
されたタイミング関係で、バーンイン検査用の行アドレ
ス選択信号ＢＩＲＡＳと、バーンイン検査用のアドレス
ＢＩＡＤＲと、バーンイン検査用の列アドレス選択信号
ＢＩＣＡＳと、バーンイン検査用の書き込み制御信号Ｂ
ＩＷＥと、バーンイン検査用のＤＲＡＭ出力制御信号Ｂ
ＩＯＥとを発生する回路である。データジェネレータ３
５は、アドレス発生回路３４のカウンタ出力信号から図
５のタイミングチャートに示すタイミング関係でバーン
イン検査用の入力データＢＩＤＱＩを生成する。この入
力データＢＩＤＱＩは、バッファ３８及び比較回路３６
に供給される。入力データＢＩＯＱは、バッファ３８に
おいてメモリ制御信号発生回路３７から供給される書き
込み制御信号ＢＩＷＥによる制御を受けて、双方向バス
４０から図２に示すメモリ部１３に送られる。そして、
メモリ部１３からバーンイン検査時の出力データが双方
向バス４０からバッファ３９に供給されて、バッファ３
９から検査データＢＩＤＱＯとして出力される。図５の
タイミングチャートに付された記号５５，ＡＡ，１１
は、入力データＢＩＤＱＩ及び検査データのデータ値を
表している。比較回路３６は、バーンイン検査用入力デ
ータＢＩＤＱと、バーンイン検査時のメモリ部１３から
の検査データＢＩＤＱＯとを比較して、図５のタイミン
グチャートに示すリードサイクルで両者を比較した結
果、両者の値が互いに同じであれば“Ｌ”を、両者の値
が異なれば“Ｈ”を、パス／フェイルフラグＭＯＵＴと
して出力する。
アドレス発生回路３４は、主としてカウンタで構成され
ており、クロックＣＬＫを入力としてクロックＣＬＫの
パルスをカウント動作することで、アドレスデータを生
成する。このアドレスデータは、図５のタイミングチャ
ートに示されるタイミングでバーンイン検査時のアドレ
スＢＩＡＤＲとしてアドレス制御回路１４と列アドレス
制御回路１７に供給される。また、アドレス発生回路３
４で生成されたアドレスデータは、メモリ制御信号発生
回路３７と、データジェネレータ３５にも供給される。
メモリ制御信号発生回路３７は、アドレス発生回路３４
のカウンタ出力信号から図５のタイミングチャートに示
されたタイミング関係で、バーンイン検査用の行アドレ
ス選択信号ＢＩＲＡＳと、バーンイン検査用のアドレス
ＢＩＡＤＲと、バーンイン検査用の列アドレス選択信号
ＢＩＣＡＳと、バーンイン検査用の書き込み制御信号Ｂ
ＩＷＥと、バーンイン検査用のＤＲＡＭ出力制御信号Ｂ
ＩＯＥとを発生する回路である。データジェネレータ３
５は、アドレス発生回路３４のカウンタ出力信号から図
５のタイミングチャートに示すタイミング関係でバーン
イン検査用の入力データＢＩＤＱＩを生成する。この入
力データＢＩＤＱＩは、バッファ３８及び比較回路３６
に供給される。入力データＢＩＯＱは、バッファ３８に
おいてメモリ制御信号発生回路３７から供給される書き
込み制御信号ＢＩＷＥによる制御を受けて、双方向バス
４０から図２に示すメモリ部１３に送られる。そして、
メモリ部１３からバーンイン検査時の出力データが双方
向バス４０からバッファ３９に供給されて、バッファ３
９から検査データＢＩＤＱＯとして出力される。図５の
タイミングチャートに付された記号５５，ＡＡ，１１
は、入力データＢＩＤＱＩ及び検査データのデータ値を
表している。比較回路３６は、バーンイン検査用入力デ
ータＢＩＤＱと、バーンイン検査時のメモリ部１３から
の検査データＢＩＤＱＯとを比較して、図５のタイミン
グチャートに示すリードサイクルで両者を比較した結
果、両者の値が互いに同じであれば“Ｌ”を、両者の値
が異なれば“Ｈ”を、パス／フェイルフラグＭＯＵＴと
して出力する。
【００６１】このようなバーンイン検査用回路を持つこ
とによって、バーンイン検査時に外部より直接メモリ部
１３をアクセスしてメモリ部１３を動作させる構成に比
べバーンイン検査用の外部周辺機器が簡素化され、かつ
同一チップ上に複数のメモリを配置した場合にバーンイ
ン検査結果をモニタすることができる上に、マイコン等
のロジック回路を混載したシステムにおいては、マイコ
ン等のロジック回路を同時にバーンイン検査することを
可能とし、バーンイン検査時間を短縮することができ
る。
とによって、バーンイン検査時に外部より直接メモリ部
１３をアクセスしてメモリ部１３を動作させる構成に比
べバーンイン検査用の外部周辺機器が簡素化され、かつ
同一チップ上に複数のメモリを配置した場合にバーンイ
ン検査結果をモニタすることができる上に、マイコン等
のロジック回路を混載したシステムにおいては、マイコ
ン等のロジック回路を同時にバーンイン検査することを
可能とし、バーンイン検査時間を短縮することができ
る。
【００６２】また、図２に示すテストデコード回路４２
は、テストモード制御信号ＴＭＯＤＥを受け、テストモ
ード制御信号ＴＭＯＤＥをデコードして、テスト信号を
出力するものである。ここで、図２に示された半導体記
憶装置１５０内の回路においては、必要となるテストモ
ードはバーンイン検査モードだけなので、テスト信号と
してバーンイン検査モード信号ＢＩＴＳＴしか記載され
ていないが、本発明に関係のないテスト信号も生成する
ことができる。このバーンイン検査モード信号ＢＩＴＳ
Ｔは、行アドレス制御回路１４と列アドレス制御回路１
７と制御信号切換回路２０に供給されるとともに、信号
線４４及び出力端子１２４を介して半導体記憶装置１５
０の外部にも出力されて、後述する出力切換回路１６０
内でパス／フェイルフラグＭＯＵＴの出力を制御するた
めの信号として用いられる。
は、テストモード制御信号ＴＭＯＤＥを受け、テストモ
ード制御信号ＴＭＯＤＥをデコードして、テスト信号を
出力するものである。ここで、図２に示された半導体記
憶装置１５０内の回路においては、必要となるテストモ
ードはバーンイン検査モードだけなので、テスト信号と
してバーンイン検査モード信号ＢＩＴＳＴしか記載され
ていないが、本発明に関係のないテスト信号も生成する
ことができる。このバーンイン検査モード信号ＢＩＴＳ
Ｔは、行アドレス制御回路１４と列アドレス制御回路１
７と制御信号切換回路２０に供給されるとともに、信号
線４４及び出力端子１２４を介して半導体記憶装置１５
０の外部にも出力されて、後述する出力切換回路１６０
内でパス／フェイルフラグＭＯＵＴの出力を制御するた
めの信号として用いられる。
【００６３】図６は、行アドレス制御回路１４の具体的
な構成の一例を示す電気回路図である。同図に示す構成
において、第１のセレクタ４５は、バーンイン検査モー
ド信号ＢＩＴＳＴが“Ｌ”のときは内部ＲＡＳ信号ｉＲ
ＡＳを、バーンイン検査モード信号ＢＩＴＳＴが“Ｈ”
のときはバーンイン検査用の行アドレス選択信号ＢＩＲ
ＡＳをそれぞれ通過させる。第２のセレクタ４６は、バ
ーンイン検査モード信号ＢＩＴＳＴが“Ｌ”のときは外
部から入力されるアドレスＡＤＲを、バーンイン検査モ
ード信号ＢＩＴＳＴが“Ｈ”のときはバーンイン検査用
のアドレスＢＩＡＤＲを出力させる。すなわち、第１，
第２のセレクタ４５，４６は、バーンイン検査用の行ア
ドレス選択信号ＢＩＲＡＳもしくは通常入力である内部
ＲＡＳ信号ｉＲＡＳのデータ，及びバーンイン検査用ア
ドレスＢＩＡＤＲもしくは外部から入力されるアドレス
ＡＤＲのデータをそれぞれ選択する。第１のＯＲ回路４
８は、セルフリフレッシュ用の行アドレス選択信号ＳＲ
ＡＳと内部オートリフレッシュ信号ＲＡＵＴとを受け
て、両者のＯＲ演算結果を出力する。第２のＯＲ回路４
９は、第１のＯＲ回路４８の出力信号と、第１のセレク
タ４５を通過した内部ＲＡＳ信号ｉＲＡＳとを受けて、
両者のＯＲ演算結果を行アドレス選択信号ＲＡＳとして
出力する。ＡＮＤ回路５１は、第１のセレクタ４５の出
力信号と、外部から入力される外部列アドレス選択信号
／ＣＡＳ（反転列アドレス選択信号）とを受けて、両者
のＡＮＤ演算結果を出力する。第３のセレクタ５２は、
ＡＮＤ回路５１の出力信号をセレクト信号として受け、
Ｄフリップフロップ５３の出力信号と第２のセレクタ４
６の出力信号とのいずれかを通過させる。この構成によ
り、バーンイン検査用の行アドレス選択信号ＢＩＲＡＳ
もしくは内部ＲＡＳ信号ｉＲＡＳと外部列アドレス選択
信号／ＣＡＳがいずれも“Ｈ”である期間（行アクティ
ブ期間）のときのアドレス（バーンイン検査用のアドレ
スＢＩＡＤＲもしくはアドレスＡＤＲ）がＤフリップフ
ロップ５３から出力されることになる。すなわち、行ア
クティブ期間のアドレス（行アドレス）がここで決定さ
れる。
な構成の一例を示す電気回路図である。同図に示す構成
において、第１のセレクタ４５は、バーンイン検査モー
ド信号ＢＩＴＳＴが“Ｌ”のときは内部ＲＡＳ信号ｉＲ
ＡＳを、バーンイン検査モード信号ＢＩＴＳＴが“Ｈ”
のときはバーンイン検査用の行アドレス選択信号ＢＩＲ
ＡＳをそれぞれ通過させる。第２のセレクタ４６は、バ
ーンイン検査モード信号ＢＩＴＳＴが“Ｌ”のときは外
部から入力されるアドレスＡＤＲを、バーンイン検査モ
ード信号ＢＩＴＳＴが“Ｈ”のときはバーンイン検査用
のアドレスＢＩＡＤＲを出力させる。すなわち、第１，
第２のセレクタ４５，４６は、バーンイン検査用の行ア
ドレス選択信号ＢＩＲＡＳもしくは通常入力である内部
ＲＡＳ信号ｉＲＡＳのデータ，及びバーンイン検査用ア
ドレスＢＩＡＤＲもしくは外部から入力されるアドレス
ＡＤＲのデータをそれぞれ選択する。第１のＯＲ回路４
８は、セルフリフレッシュ用の行アドレス選択信号ＳＲ
ＡＳと内部オートリフレッシュ信号ＲＡＵＴとを受け
て、両者のＯＲ演算結果を出力する。第２のＯＲ回路４
９は、第１のＯＲ回路４８の出力信号と、第１のセレク
タ４５を通過した内部ＲＡＳ信号ｉＲＡＳとを受けて、
両者のＯＲ演算結果を行アドレス選択信号ＲＡＳとして
出力する。ＡＮＤ回路５１は、第１のセレクタ４５の出
力信号と、外部から入力される外部列アドレス選択信号
／ＣＡＳ（反転列アドレス選択信号）とを受けて、両者
のＡＮＤ演算結果を出力する。第３のセレクタ５２は、
ＡＮＤ回路５１の出力信号をセレクト信号として受け、
Ｄフリップフロップ５３の出力信号と第２のセレクタ４
６の出力信号とのいずれかを通過させる。この構成によ
り、バーンイン検査用の行アドレス選択信号ＢＩＲＡＳ
もしくは内部ＲＡＳ信号ｉＲＡＳと外部列アドレス選択
信号／ＣＡＳがいずれも“Ｈ”である期間（行アクティ
ブ期間）のときのアドレス（バーンイン検査用のアドレ
スＢＩＡＤＲもしくはアドレスＡＤＲ）がＤフリップフ
ロップ５３から出力されることになる。すなわち、行ア
クティブ期間のアドレス（行アドレス）がここで決定さ
れる。
【００６４】一方、第１のＯＲ回路４８の出力信号はイ
ンバータ回路５４に入力されリフレッシュカウンタ５５
のクロック信号として使われる。そのリフレッシュカウ
ンタ５５の出力信号は、第４のセレクタ５６に入力され
る。第４のセレクタ５６は、インバータ回路５４の出力
信号をセレクト信号として受け、Ｄフリップフロップ５
３の出力信号とリフレッシュカウンタ５５の出力信号の
うちいずれか一方を通過させ、行アドレスＲＡＤＲとし
て出力する。すなわち、リフレッシュカウンタ５５の出
力信号は、オートリフレッシュ、セルフリフレッシュ共
通のリフレッシュ時の行アドレスＲＡＤＲとして用いら
れる。
ンバータ回路５４に入力されリフレッシュカウンタ５５
のクロック信号として使われる。そのリフレッシュカウ
ンタ５５の出力信号は、第４のセレクタ５６に入力され
る。第４のセレクタ５６は、インバータ回路５４の出力
信号をセレクト信号として受け、Ｄフリップフロップ５
３の出力信号とリフレッシュカウンタ５５の出力信号の
うちいずれか一方を通過させ、行アドレスＲＡＤＲとし
て出力する。すなわち、リフレッシュカウンタ５５の出
力信号は、オートリフレッシュ、セルフリフレッシュ共
通のリフレッシュ時の行アドレスＲＡＤＲとして用いら
れる。
【００６５】以上のように、行アドレス制御回路１４の
機能は、リフレッシュ以外の時は外部から入力したアド
レスから行アクティブ期間のアドレスを抜き取ったもの
を、オートリフレッシュ、セルフリフレッシュ時はリフ
レッシュカウンタの出力データを、それぞれ行アドレス
ＲＡＤＲとし、そのときアクティブになっている行アド
レス選択信号ｉＲＡＳ又はＳＲＡＳを最終的な行アドレ
ス選択信号ＲＡＳとするものである。
機能は、リフレッシュ以外の時は外部から入力したアド
レスから行アクティブ期間のアドレスを抜き取ったもの
を、オートリフレッシュ、セルフリフレッシュ時はリフ
レッシュカウンタの出力データを、それぞれ行アドレス
ＲＡＤＲとし、そのときアクティブになっている行アド
レス選択信号ｉＲＡＳ又はＳＲＡＳを最終的な行アドレ
ス選択信号ＲＡＳとするものである。
【００６６】図７は、列アドレス制御回路の具体的な構
成の一例を示す電気回路図である。同図に示す構成にお
いて、第１のセレクタ５７は、バーンイン検査モード信
号ＢＩＴＳＴが“Ｌ”のときはインバータ回路によって
反転された外部列アドレス選択信号／ＣＡＳの反転デー
タを、バーンイン検査モード信号ＢＩＴＳＴが“Ｈ”の
ときはバーンイン検査用の列アドレス選択信号ＢＩＣＡ
Ｓをそれぞれ通過させる。第２のセレクタ５８は、バー
ンイン検査モード信号ＢＩＴＳＴが“Ｌ”のときは外部
から入力されるアドレスＡＤＲを、バーンイン検査モー
ド信号ＢＩＴＳＴが“Ｈ”のときはバーンイン検査用の
アドレスＢＩＡＤＲをそれぞれ通過させる。すなわち、
第１，第２のセレクタ５７，５８は、バーンイン検査モ
ード信号ＢＩＴＳＴに応じてバーンイン検査用のデータ
もしくは通常入力のデータを選択するものである。ＡＮ
Ｄ回路５９は、第１のセレクタ５７の出力信号と、外部
から入力される行アドレス選択信号ＲＡＳとを受けて、
両者のＡＮＤ演算結果を出力する。第３のセレクタ６０
は、ＡＮＤ回路５９の出力信号をセレクト信号として受
け、Ｄフリップフロップ６１の出力信号と第２のセレク
タ５８の出力信号とのいずれかを通過させる。この構成
により、バーンイン検査用の行アドレス選択信号ＢＩＲ
ＡＳもしくは外部列アドレス選択信号／ＣＡＳの反転デ
ータと行アドレス選択信号ＲＡＳがいずれも“Ｈ”であ
る期間（列アクティブ期間）のときのアドレス（バーン
イン検査用のアドレスＢＩＡＤＲもしくはアドレスＡＤ
Ｒ）がＤフリップフロップ６１から出力されることにな
る。すなわち、列アクティブ期間のアドレス（列アドレ
ス）がここで決定される。
成の一例を示す電気回路図である。同図に示す構成にお
いて、第１のセレクタ５７は、バーンイン検査モード信
号ＢＩＴＳＴが“Ｌ”のときはインバータ回路によって
反転された外部列アドレス選択信号／ＣＡＳの反転デー
タを、バーンイン検査モード信号ＢＩＴＳＴが“Ｈ”の
ときはバーンイン検査用の列アドレス選択信号ＢＩＣＡ
Ｓをそれぞれ通過させる。第２のセレクタ５８は、バー
ンイン検査モード信号ＢＩＴＳＴが“Ｌ”のときは外部
から入力されるアドレスＡＤＲを、バーンイン検査モー
ド信号ＢＩＴＳＴが“Ｈ”のときはバーンイン検査用の
アドレスＢＩＡＤＲをそれぞれ通過させる。すなわち、
第１，第２のセレクタ５７，５８は、バーンイン検査モ
ード信号ＢＩＴＳＴに応じてバーンイン検査用のデータ
もしくは通常入力のデータを選択するものである。ＡＮ
Ｄ回路５９は、第１のセレクタ５７の出力信号と、外部
から入力される行アドレス選択信号ＲＡＳとを受けて、
両者のＡＮＤ演算結果を出力する。第３のセレクタ６０
は、ＡＮＤ回路５９の出力信号をセレクト信号として受
け、Ｄフリップフロップ６１の出力信号と第２のセレク
タ５８の出力信号とのいずれかを通過させる。この構成
により、バーンイン検査用の行アドレス選択信号ＢＩＲ
ＡＳもしくは外部列アドレス選択信号／ＣＡＳの反転デ
ータと行アドレス選択信号ＲＡＳがいずれも“Ｈ”であ
る期間（列アクティブ期間）のときのアドレス（バーン
イン検査用のアドレスＢＩＡＤＲもしくはアドレスＡＤ
Ｒ）がＤフリップフロップ６１から出力されることにな
る。すなわち、列アクティブ期間のアドレス（列アドレ
ス）がここで決定される。
【００６７】そして、図２に示す半導体記憶装置１５０
全体の構成において、Ｄフリップフロップ６１の出力信
号が列アドレスＣＡＤＲとしてメモリ部１３に入力され
る。一方、第１のセレクタ５７の出力信号は列アドレス
選択信号ＣＡＳとしてメモリ部１３に入力される。以上
のように、列アドレス制御回路１７の機能は、列アクテ
ィブ期間のアドレスを抜き取ったデータを、列アドレス
選択信号ＣＡＳとし、そのとき選択されているバーンイ
ン検査用の列アドレス選択信号ＢＩＣＡＳもしくは外部
列アドレス選択信号／ＣＡＳの反転データを列アドレス
選択信号ＣＡＳとするものである。
全体の構成において、Ｄフリップフロップ６１の出力信
号が列アドレスＣＡＤＲとしてメモリ部１３に入力され
る。一方、第１のセレクタ５７の出力信号は列アドレス
選択信号ＣＡＳとしてメモリ部１３に入力される。以上
のように、列アドレス制御回路１７の機能は、列アクテ
ィブ期間のアドレスを抜き取ったデータを、列アドレス
選択信号ＣＡＳとし、そのとき選択されているバーンイ
ン検査用の列アドレス選択信号ＢＩＣＡＳもしくは外部
列アドレス選択信号／ＣＡＳの反転データを列アドレス
選択信号ＣＡＳとするものである。
【００６８】図８は、制御信号切換回路２０の具体的構
成の一例を示す電気回路図である。外部書き込み制御信
号／ＷＥは、インバータ回路６３で反転された後、第１
のセレクタ６２に供給される。第１のセレクタ６２は、
バーンイン検査モード信号ＢＩＴＳＴが“Ｌ”のときは
外部書き込み制御信号／ＷＥの反転データを、バーンイ
ン検査モード信号ＢＩＴＳＴが“Ｈ”のときはバーンイ
ン検査用の書き込み制御信号ＢＩＷＥを通過させる。外
部から入力される外部ＤＲＡＭ出力制御信号／ＯＥ（反
転ＤＲＡＭ出力制御信号）は、インバータ回路６７で反
転された後、第２のセレクタ６５に供給される。第２の
セレクタ６５は、バーンイン検査モード信号ＢＩＴＳＴ
が“Ｌ”のときは外部ＤＲＡＭ出力制御信号／ＯＥの反
転データを、バーンイン検査モード信号ＢＩＴＳＴが
“Ｈ”のときはバーンイン検査用のアドレスＢＩＡＤＲ
を通過させる。上記第１のセレクタ６２の出力信号を書
き込み制御信号ＷＥとし、第２のセレクタ６５の出力信
号をＤＲＡＭ出力制御信号ＯＥとする。
成の一例を示す電気回路図である。外部書き込み制御信
号／ＷＥは、インバータ回路６３で反転された後、第１
のセレクタ６２に供給される。第１のセレクタ６２は、
バーンイン検査モード信号ＢＩＴＳＴが“Ｌ”のときは
外部書き込み制御信号／ＷＥの反転データを、バーンイ
ン検査モード信号ＢＩＴＳＴが“Ｈ”のときはバーンイ
ン検査用の書き込み制御信号ＢＩＷＥを通過させる。外
部から入力される外部ＤＲＡＭ出力制御信号／ＯＥ（反
転ＤＲＡＭ出力制御信号）は、インバータ回路６７で反
転された後、第２のセレクタ６５に供給される。第２の
セレクタ６５は、バーンイン検査モード信号ＢＩＴＳＴ
が“Ｌ”のときは外部ＤＲＡＭ出力制御信号／ＯＥの反
転データを、バーンイン検査モード信号ＢＩＴＳＴが
“Ｈ”のときはバーンイン検査用のアドレスＢＩＡＤＲ
を通過させる。上記第１のセレクタ６２の出力信号を書
き込み制御信号ＷＥとし、第２のセレクタ６５の出力信
号をＤＲＡＭ出力制御信号ＯＥとする。
【００６９】以上のように、制御信号切換回路２０は、
バーンイン検査用のデータもしくは通常入力のデータを
選択し、メモリ部１３に書き込み制御信号ＷＥとＤＲＡ
Ｍ出力制御信号ＯＥを供給するものである。
バーンイン検査用のデータもしくは通常入力のデータを
選択し、メモリ部１３に書き込み制御信号ＷＥとＤＲＡ
Ｍ出力制御信号ＯＥを供給するものである。
【００７０】また、図２に示すごとく、半導体記憶装置
１５０には、複数の半導体記憶装置１５０Ａ〜１５０Ｘ
が共通のチップ上に配置された場合、通常動作時すなわ
ちテストバス１４１を使用しないとき、テストバス１４
１が浮いてしまう（フローティング状態）ことによる貫
通電流を流さないようにするためにテストバス１４１を
固定するバスホールド回路６６Ａが組み込まれている。
この点が、本実施形態に係る半導体集積回路装置１００
の第３の特徴である。
１５０には、複数の半導体記憶装置１５０Ａ〜１５０Ｘ
が共通のチップ上に配置された場合、通常動作時すなわ
ちテストバス１４１を使用しないとき、テストバス１４
１が浮いてしまう（フローティング状態）ことによる貫
通電流を流さないようにするためにテストバス１４１を
固定するバスホールド回路６６Ａが組み込まれている。
この点が、本実施形態に係る半導体集積回路装置１００
の第３の特徴である。
【００７１】図９は、図２に示すバスホールド回路６６
の具体的な構成の一例を示す電気回路図である。本具体
例におけるバスホールド回路６６Ａは、第１のインバー
タ回路６８ａの出力信号を第２のインバータ回路６８ｂ
に入力し、かつその第２のインバータ回路６８ｂの出力
信号を第１のインバータ回路６８ａに入力するように閉
ループ状の部分ホールド回路６４Ａを構成し、この部分
ホールド回路６４Ａをテストバス１４１の０ビット目，
１ビット目，２ビット目，…，７ビット目の信号線に付
設したものである。この構成によって、最初に“Ｈ”も
しくは“Ｌ”のデータが入ると、互いに閉ループを構成
する第１のインバータ回路６８ａと第２のインバータ回
路６８ｂとの間で、入力されたデータがそのまま保持さ
れることになる。すなわち、テストバス１４１がフロー
ティングになることはない。
の具体的な構成の一例を示す電気回路図である。本具体
例におけるバスホールド回路６６Ａは、第１のインバー
タ回路６８ａの出力信号を第２のインバータ回路６８ｂ
に入力し、かつその第２のインバータ回路６８ｂの出力
信号を第１のインバータ回路６８ａに入力するように閉
ループ状の部分ホールド回路６４Ａを構成し、この部分
ホールド回路６４Ａをテストバス１４１の０ビット目，
１ビット目，２ビット目，…，７ビット目の信号線に付
設したものである。この構成によって、最初に“Ｈ”も
しくは“Ｌ”のデータが入ると、互いに閉ループを構成
する第１のインバータ回路６８ａと第２のインバータ回
路６８ｂとの間で、入力されたデータがそのまま保持さ
れることになる。すなわち、テストバス１４１がフロー
ティングになることはない。
【００７２】なお、各インバータ回路６８ａ，６８ｂの
出力能力（電流出力能力）が大き過ぎると、新たにテス
トバス１４１に与えられたデータに置き換わらなくなる
場合もあり得る。そこで、共通のチップ上で部分ホール
ド回路６４Ａを有効とするのは、複数ある半導体記憶装
置１５０Ａ〜１５０Ｘのうちの１つだけ、もしくはイン
バータ回路６８ａ，６８ｂの出力能力とメモリ部１３の
出力能力とに合わせた数個だけとし、その他の部分ホー
ルド回路６４Ａはテストバス１４１から切断しておいて
もよい。
出力能力（電流出力能力）が大き過ぎると、新たにテス
トバス１４１に与えられたデータに置き換わらなくなる
場合もあり得る。そこで、共通のチップ上で部分ホール
ド回路６４Ａを有効とするのは、複数ある半導体記憶装
置１５０Ａ〜１５０Ｘのうちの１つだけ、もしくはイン
バータ回路６８ａ，６８ｂの出力能力とメモリ部１３の
出力能力とに合わせた数個だけとし、その他の部分ホー
ルド回路６４Ａはテストバス１４１から切断しておいて
もよい。
【００７３】図１１は、図２に示すバスホールド回路６
６の別の具体例を示す電気回路図である。本具体例にお
けるプルダウン付きバスホールド回路６６Ｂは、図９に
示す部分ホールド回路６４Ａに代えて、図１０に示すプ
ルダウン付き部分ホールド回路６４Ｂを備えている。図
１０は、プルダウン付き部分ホールド回路６４Ｂの構成
の一例を示す電気回路図である。
６の別の具体例を示す電気回路図である。本具体例にお
けるプルダウン付きバスホールド回路６６Ｂは、図９に
示す部分ホールド回路６４Ａに代えて、図１０に示すプ
ルダウン付き部分ホールド回路６４Ｂを備えている。図
１０は、プルダウン付き部分ホールド回路６４Ｂの構成
の一例を示す電気回路図である。
【００７４】図１１に示すように、テストバス１４１の
各ビット目の信号線には、部分ホールド回路６４Ｂが付
設されており、各部分ホールド回路６４Ｂの端子Ａはテ
ストバス１４１の各ビット目の信号線につながる一方、
各部分ホールド回路６４Ｂの端子Ｂはテストモード制御
信号ＴＭＯＤＥを受けるようになっている。
各ビット目の信号線には、部分ホールド回路６４Ｂが付
設されており、各部分ホールド回路６４Ｂの端子Ａはテ
ストバス１４１の各ビット目の信号線につながる一方、
各部分ホールド回路６４Ｂの端子Ｂはテストモード制御
信号ＴＭＯＤＥを受けるようになっている。
【００７５】図１０に示す部分ホールド回路６４Ｂにお
いて、端子Ａから第１のインバータ回路６９に入力され
るデータが“Ｈ”となったとき、第１のインバータ回路
６９の出力データは“Ｌ”となり、第１のＮチャンネル
トランジスタ７１とＰチャンネルトランジスタ７２は共
にＯＮになり、第２のＮチャンネルトランジスタ７３は
ＯＦＦになる。そして、第２のインバータ回路７４とト
ランジスタ回路７５（インバータ回路）との関係が図９
に示したインバータ回路６８ａ，６８ｂの関係に相当す
ることになる。ところが、第１のインバータ回路６９へ
の入力データが“Ｌ”となったとき、第１のインバータ
回路６９の出力データは“Ｈ”となり、第１のＮチャン
ネルトランジスタ７１とＰチャンネルトランジスタ７２
は共にＯＦＦになり、第２のＮチャンネルトランジスタ
７３はＯＮになって、端子Ａに出力されるデータは
“Ｌ”に固定される。すなわち、図１０に示すプルダウ
ン付部分ホールド回路６４Ｂを用いて入力データを制御
することにより、使用しないテストバスの特定もしくは
全部のビットを“Ｌ”に固定することができるので、テ
ストバスがフローティングになるのを有効に回避するこ
とができる。
いて、端子Ａから第１のインバータ回路６９に入力され
るデータが“Ｈ”となったとき、第１のインバータ回路
６９の出力データは“Ｌ”となり、第１のＮチャンネル
トランジスタ７１とＰチャンネルトランジスタ７２は共
にＯＮになり、第２のＮチャンネルトランジスタ７３は
ＯＦＦになる。そして、第２のインバータ回路７４とト
ランジスタ回路７５（インバータ回路）との関係が図９
に示したインバータ回路６８ａ，６８ｂの関係に相当す
ることになる。ところが、第１のインバータ回路６９へ
の入力データが“Ｌ”となったとき、第１のインバータ
回路６９の出力データは“Ｈ”となり、第１のＮチャン
ネルトランジスタ７１とＰチャンネルトランジスタ７２
は共にＯＦＦになり、第２のＮチャンネルトランジスタ
７３はＯＮになって、端子Ａに出力されるデータは
“Ｌ”に固定される。すなわち、図１０に示すプルダウ
ン付部分ホールド回路６４Ｂを用いて入力データを制御
することにより、使用しないテストバスの特定もしくは
全部のビットを“Ｌ”に固定することができるので、テ
ストバスがフローティングになるのを有効に回避するこ
とができる。
【００７６】図１２は、図１に示される出力切換回路１
６０の具体的な構成の一例を示す電気回路図である。第
１の出力用バッファー７７及び第２の出力用バッファー
７８は、いずれも出力コントロール用端子付のバッファ
ーである。第１の出力用バッファー７７は、入力信号と
して各半導体記憶装置１５０内のセルフリフレッシュ用
の行アドレス選択信号ＳＲＡＳを受け、出力制御信号と
してセルフリフレッシュ検査制御信号ＳＬＦを受けるよ
うに構成されている。また、第２の出力用バッファー７
８は、入力信号としてパス／フェイルフラグＭＯＵＴを
受け、出力制御信号としてバーンイン検査モード信号Ｂ
ＩＴＳＴを受けるように構成されている。そして、この
第１，第２の出力用バッファー７７，７８の組は、図１
に示す各半導体記憶装置１５０Ａ〜１５０Ｘ毎に設けら
れている。
６０の具体的な構成の一例を示す電気回路図である。第
１の出力用バッファー７７及び第２の出力用バッファー
７８は、いずれも出力コントロール用端子付のバッファ
ーである。第１の出力用バッファー７７は、入力信号と
して各半導体記憶装置１５０内のセルフリフレッシュ用
の行アドレス選択信号ＳＲＡＳを受け、出力制御信号と
してセルフリフレッシュ検査制御信号ＳＬＦを受けるよ
うに構成されている。また、第２の出力用バッファー７
８は、入力信号としてパス／フェイルフラグＭＯＵＴを
受け、出力制御信号としてバーンイン検査モード信号Ｂ
ＩＴＳＴを受けるように構成されている。そして、この
第１，第２の出力用バッファー７７，７８の組は、図１
に示す各半導体記憶装置１５０Ａ〜１５０Ｘ毎に設けら
れている。
【００７７】以上のような出力切換回路１６０を備える
ことにより、最大８個の半導体記憶装置が共通のチップ
上に配置されても、出力ピン（外部端子）数を増やさな
くても、セルフリフレッシュ回路の検査やバーンイン検
査を行なうことが可能となる。ただし、本実施形態で
は、テストバス１４１を８ビットとしたが、検査時間の
短縮等を含めてテストバス１４１のビット数を増やすこ
とにより、さらに多くの半導体記憶装置を出力ピン（外
部端子）数の増加なしに搭載可能となる。
ことにより、最大８個の半導体記憶装置が共通のチップ
上に配置されても、出力ピン（外部端子）数を増やさな
くても、セルフリフレッシュ回路の検査やバーンイン検
査を行なうことが可能となる。ただし、本実施形態で
は、テストバス１４１を８ビットとしたが、検査時間の
短縮等を含めてテストバス１４１のビット数を増やすこ
とにより、さらに多くの半導体記憶装置を出力ピン（外
部端子）数の増加なしに搭載可能となる。
【００７８】なお、上記ホールド回路６６は、出力切換
回路１６０の前段側に設けてもよいし、後段側に設けて
もよい。
回路１６０の前段側に設けてもよいし、後段側に設けて
もよい。
【００７９】
【発明の効果】本発明によれば、同一チップ上に複数の
ＤＲＡＭが配置されても、検査に必要な外部端子数が最
適化され、検査機能の拡大に伴う外部端子数の増大を抑
制することができる。
ＤＲＡＭが配置されても、検査に必要な外部端子数が最
適化され、検査機能の拡大に伴う外部端子数の増大を抑
制することができる。
【００８０】このことによって、外部端子数の不足によ
る検査時間の増大を防ぎ効率の良い検査を可能とする。
る検査時間の増大を防ぎ効率の良い検査を可能とする。
【００８１】また、複数の半導体記憶装置を同時にバー
ンイン検査してバーンイン検査の時間短縮を行なう場合
にも、外部端子数の増大を防止することができる。
ンイン検査してバーンイン検査の時間短縮を行なう場合
にも、外部端子数の増大を防止することができる。
【００８２】さらに、テストバスにバスホールド回路付
けることにより、同一チップ上に複数の半導体記憶装置
を配置した時の通常動作時（テストバスを使わないと
き）テストバス浮きによる信頼性の低下を防ぐことがで
きる。
けることにより、同一チップ上に複数の半導体記憶装置
を配置した時の通常動作時（テストバスを使わないと
き）テストバス浮きによる信頼性の低下を防ぐことがで
きる。
【図１】本発明の実施形態に係る半導体集積回路装置の
検査系統の構成を概略的に示すブロック回路図である。
検査系統の構成を概略的に示すブロック回路図である。
【図２】本発明の実施形態に係る半導体集積回路装置中
の半導体記憶装置の構成を示す電気回路図である。
の半導体記憶装置の構成を示す電気回路図である。
【図３】本発明の実施形態に係る半導体記憶装置中の入
力切換回路の構成を示す電気回路図である。
力切換回路の構成を示す電気回路図である。
【図４】本発明の実施形態に係る半導体記憶装置中のバ
ーンイン回路の構成を示す電気回路図である。
ーンイン回路の構成を示す電気回路図である。
【図５】本発明の実施形態に係る半導体記憶装置中のバ
ーンイン回路における各信号の時間変化を示すタイミン
グチャートである。
ーンイン回路における各信号の時間変化を示すタイミン
グチャートである。
【図６】本発明の実施形態に係る半導体記憶装置中の行
アドレス制御回路の構成を示す電気回路図である。
アドレス制御回路の構成を示す電気回路図である。
【図７】本発明の実施形態に係る半導体記憶装置中の列
アドレス制御回路の構成を示す電気回路図である。
アドレス制御回路の構成を示す電気回路図である。
【図８】本発明の実施形態に係る半導体記憶装置中の制
御信号切換回路の構成を示す電気回路図である。
御信号切換回路の構成を示す電気回路図である。
【図９】本発明の実施形態に係る半導体記憶装置中のバ
スホールド回路の構成を示す電気回路図である。
スホールド回路の構成を示す電気回路図である。
【図１０】本発明の実施形態に係る半導体記憶装置中の
プルダウン付バスホールド回路に設けられる部分ホール
ド回路の構成を示す電気回路図である。
プルダウン付バスホールド回路に設けられる部分ホール
ド回路の構成を示す電気回路図である。
【図１１】本発明の実施形態に係る半導体記憶装置中の
プルダウン付バスホールド回路の構成を示す電気回路図
である。
プルダウン付バスホールド回路の構成を示す電気回路図
である。
【図１２】本発明の実施形態に係る半導体集積回路装置
における出力切換回路の構成を示す電気回路図である。
における出力切換回路の構成を示す電気回路図である。
【図１３】従来の半導体記憶装置を複数個配置してなる
半導体集積回路装置の検査系統の構成を概略的に示すブ
ロック回路図である。
半導体集積回路装置の検査系統の構成を概略的に示すブ
ロック回路図である。
１３ メモリ部 １４ 行アドレス制御装置 １７ 列アドレス制御回路 ２０ 制御信号切換回路 ２３ 入力切換回路 ３０ セルフリフレッシュ回路 ３３ バーンイン回路 ４２ テストデコード回路 ６６ バスホールド回路 １００ 半導体集積回路装置（半導体装置） １０１〜１０９ 入力端子 １１１〜１１９ 外部端子 １２１ 入出力端子 １２２〜１２４ 出力端子 １３１ テストデータ用外部端子 １４１ データバス
フロントページの続き Ｆターム(参考） 5B024 AA03 AA07 AA15 BA29 CA07 CA09 CA16 CA27 DA20 EA01 5L106 AA01 DD01 DD04 DD35 EE06 GG02 GG04
Claims (7)
- 【請求項１】 共通の半導体基板の上に、各々メモリセ
ルを内蔵する複数のＤＲＡＭとロジック回路とを配設し
てなる半導体装置において、 上記各ＤＲＡＭに供給される行アドレスストローブ信号
を共通に受ける第１の外部端子と、 上記各ＤＲＡＭのメモリセルについてのリフレッシュ検
査制御信号を共通に受ける第２の外部端子と、 上記各ＤＲＡＭに配設され、上記第１及び第２の外部端
子にそれぞれ接続されて、上記リフレッシュ検査制御信
号のアクティブ・非アクティブに応じて、上記行アドレ
ス制御信号からリフレッシュ検査制御信号又は行アドレ
スストローブ信号を生成するように切り換える生成信号
切換手段とを備えていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記リフレッシュ検査制御信号は、各ＤＲＡＭのメモリ
セルのオートリフレッシュ検査制御信号であることを特
徴とする半導体装置。 - 【請求項３】 共通の半導体基板の上に、各々メモリセ
ルを内蔵する複数のＤＲＡＭとロジック回路とを配設し
てなる半導体装置において、 上記各ＤＲＡＭへの検査に関する信号を半導体装置の外
部に出力することを可能にするために設けられたデータ
バスと、 上記各ＤＲＡＭの内部から出力される複数の信号を上記
データバスを介して出力するように切り換える出力切換
手段とを備えていることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記各ＤＲＡＭは、セルフリフレッシュ機能とバーンイ
ン検査用制御信号生成機能とを有しており、 上記出力切換手段は、セルフリフレッシュ検査制御信号
とバーンイン検査モード信号とに応じて、データバスに
セルフリフレッシュ検査用行アドレスストローブ信号と
バーンイン検査の良否判定信号とを切り換えて出力する
ことを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 上記出力切換手段は、上記データバスの１ビット分の信
号線に、上記各ＤＲＡＭのうちの１つのＤＲＡＭの信号
を対応させて出力することを特徴とする半導体装置。 - 【請求項６】 請求項３〜５のうちいずれか１つに記載
の半導体装置において、 上記データバスには、上記複数のＤＲＡＭのうち少なく
とも１つのＤＲＡＭについて、テストバスを使用しない
時にデータバスの電位を固定するためのホールド回路が
付設されていることを特徴とする半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、 上記ホールド回路は、テストバスを使用しない時にテス
トバスの電位を低電位に固定するプルダウン機能を有す
ることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33894098A JP3797810B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置 |
| US09/449,566 US6295243B1 (en) | 1998-11-30 | 1999-11-29 | Semiconductor device |
| US09/921,564 US6654299B2 (en) | 1998-11-30 | 2001-08-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33894098A JP3797810B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163997A true JP2000163997A (ja) | 2000-06-16 |
| JP3797810B2 JP3797810B2 (ja) | 2006-07-19 |
Family
ID=18322766
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33894098A Expired - Fee Related JP3797810B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置 |
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|---|---|
| US (2) | US6295243B1 (ja) |
| JP (1) | JP3797810B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047091A1 (fr) * | 2000-12-08 | 2002-06-13 | Fujitsu Limited | Systeme d'essai de circuit de memoire, dispositif a semiconducteur, et procede relatif a l'essai de memoire |
| JP2008084472A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| US8107314B2 (en) | 2008-01-30 | 2012-01-31 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for producing semiconductor storage device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2824176B1 (fr) * | 2001-04-30 | 2003-10-31 | St Microelectronics Sa | Procede et dispositif de lecture de cellules de memoire dynamique |
| US6618314B1 (en) | 2002-03-04 | 2003-09-09 | Cypress Semiconductor Corp. | Method and architecture for reducing the power consumption for memory devices in refresh operations |
| US8607328B1 (en) | 2005-03-04 | 2013-12-10 | David Hodges | Methods and systems for automated system support |
| US8253751B2 (en) * | 2005-06-30 | 2012-08-28 | Intel Corporation | Memory controller interface for micro-tiled memory access |
| US8878860B2 (en) * | 2006-12-28 | 2014-11-04 | Intel Corporation | Accessing memory using multi-tiling |
| CN101601098A (zh) * | 2007-02-01 | 2009-12-09 | 富士通株式会社 | 监视老化试验装置和监视老化试验方法 |
| JP2011081553A (ja) * | 2009-10-06 | 2011-04-21 | Renesas Electronics Corp | 情報処理装置及びその制御方法 |
| KR102185871B1 (ko) * | 2014-01-23 | 2020-12-02 | 삼성전자주식회사 | 부분 칩과 이를 포함하는 시스템 |
| KR102169833B1 (ko) * | 2014-02-20 | 2020-10-27 | 에스케이하이닉스 주식회사 | 멀티 랭크의 병렬 테스트를 위한 메모리 및 이를 포함하는 반도체 장치 |
| US11710534B1 (en) * | 2022-02-28 | 2023-07-25 | Micron Technology, Inc. | Internal data availability for system debugging |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380805A (en) | 1980-09-08 | 1983-04-19 | Mostek Corporation | Tape burn-in circuit |
| US4724531A (en) | 1984-07-18 | 1988-02-09 | Hughes Aircraft Company | Gate array with bidirectional symmetry |
| JPH0422887A (ja) * | 1990-05-16 | 1992-01-27 | Matsushita Electron Corp | 半導体メモリー回路の検査方法 |
| US5313424A (en) | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
| EP0632380A1 (en) * | 1993-06-30 | 1995-01-04 | International Business Machines Corporation | A circuit allowing a two-pass fuse blow to memory chips combining abist and redundancy capabilities |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| US5583817A (en) | 1994-02-02 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5619470A (en) * | 1994-08-17 | 1997-04-08 | Sharp Kabushiki Kaisha | Non-volatile dynamic random access memory |
| JP3714489B2 (ja) * | 1995-03-03 | 2005-11-09 | 株式会社日立製作所 | ダイナミック型ｒａｍとメモリモジュール |
| JP3552175B2 (ja) * | 1995-05-17 | 2004-08-11 | 株式会社アドバンテスト | フェイルメモリ装置 |
| JPH0982088A (ja) * | 1995-09-18 | 1997-03-28 | Kawasaki Steel Corp | コンピュータシステム |
| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
| US6119049A (en) * | 1996-08-12 | 2000-09-12 | Tandon Associates, Inc. | Memory module assembly using partially defective chips |
| JP3706212B2 (ja) * | 1996-10-30 | 2005-10-12 | 沖電気工業株式会社 | メモリ装置 |
| JPH10172298A (ja) * | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10247384A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6005818A (en) * | 1998-01-20 | 1999-12-21 | Stmicroelectronics, Inc. | Dynamic random access memory device with a latching mechanism that permits hidden refresh operations |
| JP3553786B2 (ja) * | 1998-03-13 | 2004-08-11 | 松下電器産業株式会社 | 半導体集積回路装置およびその製造方法 |
| JPH11316259A (ja) | 1998-04-30 | 1999-11-16 | Toshiba Corp | 半導体試験装置およびこれを用いた半導体試験方法 |
| JP2000091388A (ja) * | 1998-09-08 | 2000-03-31 | Hitachi Electronics Eng Co Ltd | Ｉｃ試験装置の救済判定方式 |
| JP2000195288A (ja) | 1998-12-25 | 2000-07-14 | Advantest Corp | 記憶装置 |
| US6222785B1 (en) * | 1999-01-20 | 2001-04-24 | Monolithic System Technology, Inc. | Method and apparatus for refreshing a semiconductor memory using idle memory cycles |
| JP4056173B2 (ja) * | 1999-04-14 | 2008-03-05 | 富士通株式会社 | 半導体記憶装置および該半導体記憶装置のリフレッシュ方法 |
| JP3527157B2 (ja) | 1999-11-26 | 2004-05-17 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性メモリを備えた半導体装置 |
-
1998
- 1998-11-30 JP JP33894098A patent/JP3797810B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-29 US US09/449,566 patent/US6295243B1/en not_active Expired - Fee Related
-
2001
- 2001-08-06 US US09/921,564 patent/US6654299B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047091A1 (fr) * | 2000-12-08 | 2002-06-13 | Fujitsu Limited | Systeme d'essai de circuit de memoire, dispositif a semiconducteur, et procede relatif a l'essai de memoire |
| JPWO2002047091A1 (ja) * | 2000-12-08 | 2004-04-08 | 富士通株式会社 | メモリ回路試験システム、半導体装置及びメモリ試験方法 |
| US7577884B2 (en) | 2000-12-08 | 2009-08-18 | Fujitsu Microelectronics Limited | Memory circuit testing system, semiconductor device, and memory testing method |
| JP4549628B2 (ja) * | 2000-12-08 | 2010-09-22 | 富士通セミコンダクター株式会社 | メモリ回路試験システム、半導体装置及びメモリ試験方法 |
| JP2008084472A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| US8107314B2 (en) | 2008-01-30 | 2012-01-31 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for producing semiconductor storage device |
| US8274854B2 (en) | 2008-01-30 | 2012-09-25 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for producing semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
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