JP2591468B2 - ダイナミックｒａｍのテスト方法 - Google Patents
ダイナミックｒａｍのテスト方法Info
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- JP2591468B2 JP2591468B2 JP6081286A JP8128694A JP2591468B2 JP 2591468 B2 JP2591468 B2 JP 2591468B2 JP 6081286 A JP6081286 A JP 6081286A JP 8128694 A JP8128694 A JP 8128694A JP 2591468 B2 JP2591468 B2 JP 2591468B2
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Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックＲＡＭ
（ランダム・アクセス・メモリ）のテスト方法に関し、
例えば、約４Ｍビットのような大記憶容量を持つものに
利用して有効な技術に関するものである。
（ランダム・アクセス・メモリ）のテスト方法に関し、
例えば、約４Ｍビットのような大記憶容量を持つものに
利用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体技術の進展により、約１Ｍビット
のような大記憶容量を持つダイナミックＲＡＭが開発さ
れている。このような大記憶容量化に伴い、そのテスト
時間が増加してしまう。そこで、ＲＡＭ内部にテスト用
回路を設けて、メモリアレイに×４ビットの単位で同じ
信号を書き込んでおいて、メモリアレイから読み出され
た×４ビットの信号のうち、いずれか１ビットでも不一
致のものがあれば、出力端子をハイインピーダンス状態
にするものである。なお、上記×４ビットの読み出し信
号が全てハイレベル又はロウレベルなら、上記出力端子
からハイレベル又はロウレベルの信号を出力させるもの
である。（三菱電機（株）１９８５年発行「三菱技報」
Ｖｏｌ．５９、Ｎｏ．９参照）。
のような大記憶容量を持つダイナミックＲＡＭが開発さ
れている。このような大記憶容量化に伴い、そのテスト
時間が増加してしまう。そこで、ＲＡＭ内部にテスト用
回路を設けて、メモリアレイに×４ビットの単位で同じ
信号を書き込んでおいて、メモリアレイから読み出され
た×４ビットの信号のうち、いずれか１ビットでも不一
致のものがあれば、出力端子をハイインピーダンス状態
にするものである。なお、上記×４ビットの読み出し信
号が全てハイレベル又はロウレベルなら、上記出力端子
からハイレベル又はロウレベルの信号を出力させるもの
である。（三菱電機（株）１９８５年発行「三菱技報」
Ｖｏｌ．５９、Ｎｏ．９参照）。
【０００３】
【発明が解決しようとする課題】上記テスト方式にあっ
ては、１８ピンのパッケージのうち、１つの空きピンを
利用して、ノーマルモードとテストモードの識別を行
い、上記テスト回路を動作状態にするものである。した
がって、約４Ｍビットのような大記憶容量の記憶容量を
持つダイナミックＲＡＭを上記１８ピンのパッケージに
実装するしようとすると、上記空きピンをアドレス端子
として使用することになるため、上記テスト方式を使用
できない。
ては、１８ピンのパッケージのうち、１つの空きピンを
利用して、ノーマルモードとテストモードの識別を行
い、上記テスト回路を動作状態にするものである。した
がって、約４Ｍビットのような大記憶容量の記憶容量を
持つダイナミックＲＡＭを上記１８ピンのパッケージに
実装するしようとすると、上記空きピンをアドレス端子
として使用することになるため、上記テスト方式を使用
できない。
【０００４】この発明の目的は、外部端子数を増加させ
ることなく、テスト時間の短縮化を実現したダイナミッ
クＲＡＭのテスト方法を提供することにある。
ることなく、テスト時間の短縮化を実現したダイナミッ
クＲＡＭのテスト方法を提供することにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において、開示され
る発明のうち代表的なものの概要を簡単に説明すれば、
下記の通りである。
る発明のうち代表的なものの概要を簡単に説明すれば、
下記の通りである。
【０００７】すなわち、ロウアドレスストローブ信号を
受ける第１外部端子と、カラムアドレスストローブ信号
を受ける第２外部端子と、ライトイネーブル信号を受け
る第３外部端子とをもつアドレスマルチプレクスされた
ダイナミックＲＡＭのテスト方法において、上記第２及
び第３外部端子に論理ロウレベルの信号を供給している
時に、上記第１外部端子に供給する信号を論理ハイレベ
ルから論理ロウレベルに変化させることに応じて通常動
作モードからテストモードに入るステップと、上記テス
トモードに入った状態で上記第１外部端子に供給する信
号を論理ハイレベルから論理ロウレベルに変化させるこ
とに応じてロウデコーダに供給されるロウアドレス信号
と、上記第２外部端子に供給する信号を論理ハイレベル
から論理ロウレベルに変化させることに応じてカラムデ
コーダに供給されるカラムアドレス信号とに基づいて複
数のテストされるメモリセルを選択し、該選択された複
数のメモリセルに互いに同一の論理値をもつデータを書
き込むステップと、上記テストモードに入った状態で上
記第１外部端子に供給する信号を論理ハイレベルから論
理ロウレベルに変化させることに応じてロウデコーダに
供給されるロウアドレス信号と、上記第２外部端子に供
給する信号を論理ハイレベルから論理ロウレベルに変化
させることに応じてカラムデコーダに供給されるカラム
アドレス信号とに基づいて複数のテストされるメモリセ
ルを選択し、該選択された上記複数のメモリセルからそ
れぞれデータを読み出し、該読み出されたデータが一致
しているかどうかを検証するステップと、検証結果を上
記外部端子へ出力するステップとを含むダイナミックＲ
ＡＭのテスト方法であって、上記第２外部端子に論理ロ
ウレベルの信号を供給し、かつ上記第３外部端子に論理
ハイレベルの信号を供給しているときに、上記第１外部
端子に供給する信号を論理ハイレベルから論理ロウレベ
ルに変化させることに応じて上記通常動作モードに戻る
ステップを含むようにする。
受ける第１外部端子と、カラムアドレスストローブ信号
を受ける第２外部端子と、ライトイネーブル信号を受け
る第３外部端子とをもつアドレスマルチプレクスされた
ダイナミックＲＡＭのテスト方法において、上記第２及
び第３外部端子に論理ロウレベルの信号を供給している
時に、上記第１外部端子に供給する信号を論理ハイレベ
ルから論理ロウレベルに変化させることに応じて通常動
作モードからテストモードに入るステップと、上記テス
トモードに入った状態で上記第１外部端子に供給する信
号を論理ハイレベルから論理ロウレベルに変化させるこ
とに応じてロウデコーダに供給されるロウアドレス信号
と、上記第２外部端子に供給する信号を論理ハイレベル
から論理ロウレベルに変化させることに応じてカラムデ
コーダに供給されるカラムアドレス信号とに基づいて複
数のテストされるメモリセルを選択し、該選択された複
数のメモリセルに互いに同一の論理値をもつデータを書
き込むステップと、上記テストモードに入った状態で上
記第１外部端子に供給する信号を論理ハイレベルから論
理ロウレベルに変化させることに応じてロウデコーダに
供給されるロウアドレス信号と、上記第２外部端子に供
給する信号を論理ハイレベルから論理ロウレベルに変化
させることに応じてカラムデコーダに供給されるカラム
アドレス信号とに基づいて複数のテストされるメモリセ
ルを選択し、該選択された上記複数のメモリセルからそ
れぞれデータを読み出し、該読み出されたデータが一致
しているかどうかを検証するステップと、検証結果を上
記外部端子へ出力するステップとを含むダイナミックＲ
ＡＭのテスト方法であって、上記第２外部端子に論理ロ
ウレベルの信号を供給し、かつ上記第３外部端子に論理
ハイレベルの信号を供給しているときに、上記第１外部
端子に供給する信号を論理ハイレベルから論理ロウレベ
ルに変化させることに応じて上記通常動作モードに戻る
ステップを含むようにする。
【０００８】
【作用】上記した手段によれば、通常の動作において必
要とされる外部制御信号の組み合わせによって、テスト
モードとすることができるから、外部端子数を増加させ
ることなくテスト時間の短縮化を図ることができる。
要とされる外部制御信号の組み合わせによって、テスト
モードとすることができるから、外部端子数を増加させ
ることなくテスト時間の短縮化を図ることができる。
【０００９】
【実施例】図２には、この発明に係るダイナミックＲＡ
Ｍの一実施例のブロック図が示されている。同図におけ
る各回路素子および回路ブロックは、公知のＣＭＯＳ
（相補型ＭＯＳＦＥＴ）型半導体集積回路の製造技術に
よって、特に制限されないが、Ｐ−型単結晶シリコンの
ような１個の半導体基板上に形成される。
Ｍの一実施例のブロック図が示されている。同図におけ
る各回路素子および回路ブロックは、公知のＣＭＯＳ
（相補型ＭＯＳＦＥＴ）型半導体集積回路の製造技術に
よって、特に制限されないが、Ｐ−型単結晶シリコンの
ような１個の半導体基板上に形成される。
【００１０】１ビットのメモリセルＭＣが、情報記憶キ
ャパシタＣｓと、これに直列に接続されたアドレス選択
用のＮチャンネルＭＯＳＦＥＴＱｍとからなり、論理”
１”，”０”の情報はキャパシタＣｓに電荷の形で記憶
される。キャパシタＣｓの一方の電極には固定電位ＶＧ
（＝１／２Ｖｃｃ）が印加される。
ャパシタＣｓと、これに直列に接続されたアドレス選択
用のＮチャンネルＭＯＳＦＥＴＱｍとからなり、論理”
１”，”０”の情報はキャパシタＣｓに電荷の形で記憶
される。キャパシタＣｓの一方の電極には固定電位ＶＧ
（＝１／２Ｖｃｃ）が印加される。
【００１１】メモリアレイＭ−ＡＲＹは、特に制限され
ないが、ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ方式とされ
る。図２には、その一対の行が具体的に示されている。
一対の平行に配置された相補データ線ＤＬ，ＤＬＢに、
複数のメモリセルＭＣのそれぞれの入出力ノードが、所
定の規則性をもって配分されて、結合されている。ここ
で、ロウアクティブの信号線（信号）を以下、Ｂ（バ
ー）を付して示す。
ないが、ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ方式とされ
る。図２には、その一対の行が具体的に示されている。
一対の平行に配置された相補データ線ＤＬ，ＤＬＢに、
複数のメモリセルＭＣのそれぞれの入出力ノードが、所
定の規則性をもって配分されて、結合されている。ここ
で、ロウアクティブの信号線（信号）を以下、Ｂ（バ
ー）を付して示す。
【００１２】プリチャージ回路ＰＣは、代表として示さ
れたＭＯＳＦＥＴＱ１のように、相補データ線ＤＬ，Ｄ
ＬＢ間に設けられたＮチャンネル型のスイッチＭＯＳＦ
ＥＴにより構成される。前の読み出し又は書き込みサイ
クルの結果、センスアンプＳＡによって、相補データ線
の一方の電位は電源電圧Ｖｃｃに、他方の電位は接地電
位Ｖｓｓにされる。次のサイクルに先立って、タイミン
グ発生回路ＴＧで形成されたプリチャージ信号ＰＣのハ
イレベルによって、相補データ線ＤＬ，ＤＬＢはＭＯＳ
ＦＥＴＱ１を通して短絡される。これにより、データ線
ＤＬ，ＤＬＢのプリチャージレベルＶｃｃ／２が得られ
る。
れたＭＯＳＦＥＴＱ１のように、相補データ線ＤＬ，Ｄ
ＬＢ間に設けられたＮチャンネル型のスイッチＭＯＳＦ
ＥＴにより構成される。前の読み出し又は書き込みサイ
クルの結果、センスアンプＳＡによって、相補データ線
の一方の電位は電源電圧Ｖｃｃに、他方の電位は接地電
位Ｖｓｓにされる。次のサイクルに先立って、タイミン
グ発生回路ＴＧで形成されたプリチャージ信号ＰＣのハ
イレベルによって、相補データ線ＤＬ，ＤＬＢはＭＯＳ
ＦＥＴＱ１を通して短絡される。これにより、データ線
ＤＬ，ＤＬＢのプリチャージレベルＶｃｃ／２が得られ
る。
【００１３】センスアンプＳＡは、代表として示された
ＰチャンネルＭＯＳＦＥＴＱ２，Ｑ３とＮチャンネルＭ
ＯＳＦＥＴＱ４，Ｑ５とからなる。すなわち、センスア
ンプＳＡは、ＭＯＳＦＥＴＱ２とＱ４からなるＣＭＯＳ
インバータと、ＭＯＳＦＥＴＱ３とＱ５からなるＣＭＯ
Ｓインバータとの入出力を互いに結合して構成されるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線ＤＬ，ＤＬＢに結合されている。ま
た、上記ラッチ回路には、特に制限されないが並列形態
のＰチャンネルＭＯＳＦＥＴＱ６，Ｑ７を通して電源電
圧Ｖｃｃが供給され、並列形態のＮチャンネルＭＯＳＦ
ＥＴＱ８，Ｑ９を通して回路の接地電圧Ｖｓｓが供給さ
れる。これらのパワースイッチＭＯＳＦＥＴＱ６，Ｑ７
及びＭＯＳＦＥＴＱ８，Ｑ９は、同じメモリマット内の
他の同様な行に設けられたラッチ回路に対して共通に用
いられる。言い換えるならば、同じメモリマット内のラ
ッチ回路におけるＰチャンネルＭＯＳＦＥＴとＮチャン
ネルＭＯＳＦＥＴとはそれぞれのソースが共通接続され
る。
ＰチャンネルＭＯＳＦＥＴＱ２，Ｑ３とＮチャンネルＭ
ＯＳＦＥＴＱ４，Ｑ５とからなる。すなわち、センスア
ンプＳＡは、ＭＯＳＦＥＴＱ２とＱ４からなるＣＭＯＳ
インバータと、ＭＯＳＦＥＴＱ３とＱ５からなるＣＭＯ
Ｓインバータとの入出力を互いに結合して構成されるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線ＤＬ，ＤＬＢに結合されている。ま
た、上記ラッチ回路には、特に制限されないが並列形態
のＰチャンネルＭＯＳＦＥＴＱ６，Ｑ７を通して電源電
圧Ｖｃｃが供給され、並列形態のＮチャンネルＭＯＳＦ
ＥＴＱ８，Ｑ９を通して回路の接地電圧Ｖｓｓが供給さ
れる。これらのパワースイッチＭＯＳＦＥＴＱ６，Ｑ７
及びＭＯＳＦＥＴＱ８，Ｑ９は、同じメモリマット内の
他の同様な行に設けられたラッチ回路に対して共通に用
いられる。言い換えるならば、同じメモリマット内のラ
ッチ回路におけるＰチャンネルＭＯＳＦＥＴとＮチャン
ネルＭＯＳＦＥＴとはそれぞれのソースが共通接続され
る。
【００１４】上記ＭＯＳＦＥＴＱ８，Ｑ６のゲートに
は、動作サイクルではセンスアンプＳＡを活性化させる
相補タイミングパルスφｐａ１，φｐａ１Ｂが印加さ
れ、ＭＯＳＦＥＴＱ９，Ｑ７のゲートには、上記タイミ
ングパルスφｐａ１，φｐａ１Ｂより遅れた、相補タイ
ミングパルスφｐａ２，φｐａ２Ｂが印加される。この
ようにすることによって、センスアンプＳＡの動作は２
段階に分けられる。タイミングパルスφｐａ１，φｐａ
１Ｂが発生されたとき、すなわち第１段階においては、
比較的小さいコンダクタンスを持つＭＯＳＦＥＴＱ８及
びＱ６による電流制限作用によって、メモリセルからの
一対のデータ線間に与えられた微小読み出し電圧は不所
望なレベル変動を受けることなく増幅される。上記セン
スアンプＳＡでの増幅動作によって相補データ線電位の
差が大きくされた後、タイミングパルスφｐａ２，φｐ
ａ２Ｂが発生されると、すなわち第２段階に入ると、比
較的大きなコンダクタンスを持つＭＯＳＦＥＴＱ９，Ｑ
７がオン状態にされる。センスアンプＳＡの増幅動作
は、ＭＯＳＦＥＴＱ９，Ｑ７がオン状態にされることに
よって、速くされる。このように２段階に分けて、セン
スアンプＳＡの増幅動作を行わせることによって、相補
データ線の不所望なレベル変化を防止しつつ、データの
高速読み出しを行うことができる。
は、動作サイクルではセンスアンプＳＡを活性化させる
相補タイミングパルスφｐａ１，φｐａ１Ｂが印加さ
れ、ＭＯＳＦＥＴＱ９，Ｑ７のゲートには、上記タイミ
ングパルスφｐａ１，φｐａ１Ｂより遅れた、相補タイ
ミングパルスφｐａ２，φｐａ２Ｂが印加される。この
ようにすることによって、センスアンプＳＡの動作は２
段階に分けられる。タイミングパルスφｐａ１，φｐａ
１Ｂが発生されたとき、すなわち第１段階においては、
比較的小さいコンダクタンスを持つＭＯＳＦＥＴＱ８及
びＱ６による電流制限作用によって、メモリセルからの
一対のデータ線間に与えられた微小読み出し電圧は不所
望なレベル変動を受けることなく増幅される。上記セン
スアンプＳＡでの増幅動作によって相補データ線電位の
差が大きくされた後、タイミングパルスφｐａ２，φｐ
ａ２Ｂが発生されると、すなわち第２段階に入ると、比
較的大きなコンダクタンスを持つＭＯＳＦＥＴＱ９，Ｑ
７がオン状態にされる。センスアンプＳＡの増幅動作
は、ＭＯＳＦＥＴＱ９，Ｑ７がオン状態にされることに
よって、速くされる。このように２段階に分けて、セン
スアンプＳＡの増幅動作を行わせることによって、相補
データ線の不所望なレベル変化を防止しつつ、データの
高速読み出しを行うことができる。
【００１５】メモリセルＭＣからデータ線ＤＬに与えら
れた電位がプリチャージ電圧Ｖｃｃ／２より高い（低
い）場合、センスアンプＳＡはその電位を電源電位Ｖｃ
ｃ（接地電位Ｖｓｓ）とする。センスアンプＳＡの差動
的な増幅動作の結果、最終的に、相補データ線ＤＬ，Ｄ
ＬＢの電位は、一方が電源電位Ｖｃｃ，他方が接地電位
Ｖｓｓとされる。
れた電位がプリチャージ電圧Ｖｃｃ／２より高い（低
い）場合、センスアンプＳＡはその電位を電源電位Ｖｃ
ｃ（接地電位Ｖｓｓ）とする。センスアンプＳＡの差動
的な増幅動作の結果、最終的に、相補データ線ＤＬ，Ｄ
ＬＢの電位は、一方が電源電位Ｖｃｃ，他方が接地電位
Ｖｓｓとされる。
【００１６】ロウアドレスデコーダＲ−ＤＣＲは、１本
のワード線を選択するための選択信号を形成してメモリ
セルのアドレッシングを行う。すなわち、ロウアドレス
デコーダＲ−ＤＣＲは、後述するロウアドレスバッファ
Ｒ−ＡＤＢから供給される内部相補アドレス信号ａｘ０
〜ａｘｎ−１を解読し、ワード線選択タイミング信号φ
ｘに同期して所定のワード線の選択動作を行う。このワ
ード線選択タイミング信号φｘは、後述するタイミング
発生回路ＴＧにより形成される。
のワード線を選択するための選択信号を形成してメモリ
セルのアドレッシングを行う。すなわち、ロウアドレス
デコーダＲ−ＤＣＲは、後述するロウアドレスバッファ
Ｒ−ＡＤＢから供給される内部相補アドレス信号ａｘ０
〜ａｘｎ−１を解読し、ワード線選択タイミング信号φ
ｘに同期して所定のワード線の選択動作を行う。このワ
ード線選択タイミング信号φｘは、後述するタイミング
発生回路ＴＧにより形成される。
【００１７】ロウアドレスバッファＲ−ＡＤＢは、ロウ
アドレスストローブ信号ＲＡＳＢに基づいてタイミング
発生回路ＴＧにおいて形成されたタイミング信号φａｒ
に同期して外部端子Ａ０〜Ａｎから供給されたロウアド
レス信号ＡＸ０〜ＡＸｎを取り込む。アドレス信号ＡＸ
０〜ＡＸｎから、ロウアドレスバッファＲ−ＡＤＢは、
アドレス信号ＡＸ０〜ＡＸｎと同相の内部アドレス信号
と、逆相の内部アドレス信号（これらを合わせて内部相
補アドレス信号ａｘ０〜ａｘｎという）とを形成する。
このことは、他の内部アドレス信号に関し、以下の説明
及び図面においても同様である。
アドレスストローブ信号ＲＡＳＢに基づいてタイミング
発生回路ＴＧにおいて形成されたタイミング信号φａｒ
に同期して外部端子Ａ０〜Ａｎから供給されたロウアド
レス信号ＡＸ０〜ＡＸｎを取り込む。アドレス信号ＡＸ
０〜ＡＸｎから、ロウアドレスバッファＲ−ＡＤＢは、
アドレス信号ＡＸ０〜ＡＸｎと同相の内部アドレス信号
と、逆相の内部アドレス信号（これらを合わせて内部相
補アドレス信号ａｘ０〜ａｘｎという）とを形成する。
このことは、他の内部アドレス信号に関し、以下の説明
及び図面においても同様である。
【００１８】カラムスイッチＣ−ＳＷは、代表として示
されているＭＯＳＦＥＴＱ１０，Ｑ１１のように、相補
データ線ＤＬ，ＤＬＢと共通相補データ線ＣＤ，ＣＤＢ
を選択的に結合させる。これらのＭＯＳＦＥＴＱ１０，
Ｑ１１のゲートには、カラムデコーダＣ−ＤＣＲからの
選択信号が供給される。
されているＭＯＳＦＥＴＱ１０，Ｑ１１のように、相補
データ線ＤＬ，ＤＬＢと共通相補データ線ＣＤ，ＣＤＢ
を選択的に結合させる。これらのＭＯＳＦＥＴＱ１０，
Ｑ１１のゲートには、カラムデコーダＣ−ＤＣＲからの
選択信号が供給される。
【００１９】カラムデコーダＣ−ＤＣＲは、１本のデー
タ線を選択するためのデータ線選択信号を形成し、カラ
ムスイッチＣＷに供給する。すなわち、カラムアドレス
デコーダＣ−ＤＣＲは、後述するカラムアドレスバッフ
ァＣ−ＡＤＢから供給される内部相補アドレス信号ａｙ
０〜ａｙｎ−１を解読し、データ線選択タイミング信号
φｙに同期して所定のデータ線の選択動作を行う。
タ線を選択するためのデータ線選択信号を形成し、カラ
ムスイッチＣＷに供給する。すなわち、カラムアドレス
デコーダＣ−ＤＣＲは、後述するカラムアドレスバッフ
ァＣ−ＡＤＢから供給される内部相補アドレス信号ａｙ
０〜ａｙｎ−１を解読し、データ線選択タイミング信号
φｙに同期して所定のデータ線の選択動作を行う。
【００２０】カラムアドレスバッファＣ−ＡＤＢは、カ
ラムアドレスストローブ信号ＣＡＳＢに基づいてタイミ
ング発生回路ＴＧにおいて形成されたタイミング信号φ
ａｃに同期して外部端子Ａ０〜Ａｎから供給されたカラ
ムアドレス信号ＡＹ０〜ＡＹｎを取り込む。アドレス信
号ＡＹ０〜ＡＹｎから、カラムアドレスバッファＣ−Ａ
ＤＢは、内部相補アドレス信号ａｙ０〜ａｙｎを形成す
る。
ラムアドレスストローブ信号ＣＡＳＢに基づいてタイミ
ング発生回路ＴＧにおいて形成されたタイミング信号φ
ａｃに同期して外部端子Ａ０〜Ａｎから供給されたカラ
ムアドレス信号ＡＹ０〜ＡＹｎを取り込む。アドレス信
号ＡＹ０〜ＡＹｎから、カラムアドレスバッファＣ−Ａ
ＤＢは、内部相補アドレス信号ａｙ０〜ａｙｎを形成す
る。
【００２１】この実施例では、特に制限されないが、メ
モリアレイＭ−ＡＲＹは、４つからなる。各メモリアレ
イは、それぞれが約１Ｍビットの記憶容量を持つように
される。したがって、この実施例のダイナミックＲＡＭ
は、全体で約４Ｍビットのような大記憶容量を持つよう
にされる。特に制限されないが、上記４つのメモリアレ
イに対応した４対の相補データ線が一組とされ、一つの
データ線選択信号に対応させられる。上記４対の相補デ
ータ線は、カラムスイッチ回路Ｃ−ＳＷを介して、縦方
向に平行に走る４対の共通相補データ線ＣＤ０，ＣＤ
１，ＣＤ２及びＣＤ３に結合される。なお、非反転共通
データ線ＣＤ０と反転共通データ線ＣＤ０Ｂとを合わせ
て共通相補データ線ＣＤ０と表す。
モリアレイＭ−ＡＲＹは、４つからなる。各メモリアレ
イは、それぞれが約１Ｍビットの記憶容量を持つように
される。したがって、この実施例のダイナミックＲＡＭ
は、全体で約４Ｍビットのような大記憶容量を持つよう
にされる。特に制限されないが、上記４つのメモリアレ
イに対応した４対の相補データ線が一組とされ、一つの
データ線選択信号に対応させられる。上記４対の相補デ
ータ線は、カラムスイッチ回路Ｃ−ＳＷを介して、縦方
向に平行に走る４対の共通相補データ線ＣＤ０，ＣＤ
１，ＣＤ２及びＣＤ３に結合される。なお、非反転共通
データ線ＣＤ０と反転共通データ線ＣＤ０Ｂとを合わせ
て共通相補データ線ＣＤ０と表す。
【００２２】相補アドレス信号ａｘ０〜ａｘｎ，ａｙ０
〜ａｙｎの夫々の特定のビット，例えば最上位ビットの
信号ａｘｎとａｙｎは、デコーダ回路ＤＥＣに供給され
る。このデコーダ回路ＤＥＣは、信号ａｘｎとａｙｎか
ら後述する信号の入力回路と出力回路にそれぞれ設けら
れるマルチプレクサＭＰＸ１，ＭＰＸ２に供給する選択
信号を形成する。
〜ａｙｎの夫々の特定のビット，例えば最上位ビットの
信号ａｘｎとａｙｎは、デコーダ回路ＤＥＣに供給され
る。このデコーダ回路ＤＥＣは、信号ａｘｎとａｙｎか
ら後述する信号の入力回路と出力回路にそれぞれ設けら
れるマルチプレクサＭＰＸ１，ＭＰＸ２に供給する選択
信号を形成する。
【００２３】上記共通相補データ線ＣＤ０〜ＣＤ３は、
それぞれメインアンプＭＡ０〜ＭＡ３の入力端子に結合
される。これらのメインアンプＭＡ０〜ＭＡ３は、タイ
ミング発生回路ＴＧにより形成されたメインアンプ動作
タイミング信号（図示しないによって動作状態にされ共
通相補データ線ＣＤ０〜ＣＤ３の信号を増幅する。これ
らのメインアンプＭＡ０〜ＭＡ３の相補出力信号は、上
記デコーダ回路ＤＥＣにより形成される選択信号により
制御される出力選択回路であるマルチプレクサＭＰＸ１
を通してデータ出力回路ＤＯＢの一つの入力端子に伝え
られる。マルチプレクサＭＰＸ１は、テスト信号ＴＥが
ロウレベルである通常動作において、デコーダ回路ＤＥ
Ｃの出力信号に従って、メインアンプＭＡ０〜ＭＡ３の
出力信号を択一的に選択する。マルチプレクサＭＰＸ１
によって選択された１つの相補信号は、データ出力回路
ＤＯＢを構成する出力回路ＯＣの入力端子（データ出力
回路ＤＯＢの一つの入力端子）に伝えられる。出力回路
ＯＣタイミング信号φｒｗＢにより動作状態にされ、そ
の入力信号を増幅して外部端子Ｄｏｕｔへ送出させる。
これによって、１ビットの単位での読み出し動作が行わ
れる。タイミング信号φｒｗＢは、タイミング制御回路
ＴＣにおいて、ライトイネーブル信号ＷＥＢがハイレベ
ルにされる、読み出し動作のときに発生される。書き込
み動作において、出力回路ＯＣつまりデータ出力回路Ｄ
ＯＢの出力は、信号φｒｗＢによりハイインピーダンス
状態にされる。
それぞれメインアンプＭＡ０〜ＭＡ３の入力端子に結合
される。これらのメインアンプＭＡ０〜ＭＡ３は、タイ
ミング発生回路ＴＧにより形成されたメインアンプ動作
タイミング信号（図示しないによって動作状態にされ共
通相補データ線ＣＤ０〜ＣＤ３の信号を増幅する。これ
らのメインアンプＭＡ０〜ＭＡ３の相補出力信号は、上
記デコーダ回路ＤＥＣにより形成される選択信号により
制御される出力選択回路であるマルチプレクサＭＰＸ１
を通してデータ出力回路ＤＯＢの一つの入力端子に伝え
られる。マルチプレクサＭＰＸ１は、テスト信号ＴＥが
ロウレベルである通常動作において、デコーダ回路ＤＥ
Ｃの出力信号に従って、メインアンプＭＡ０〜ＭＡ３の
出力信号を択一的に選択する。マルチプレクサＭＰＸ１
によって選択された１つの相補信号は、データ出力回路
ＤＯＢを構成する出力回路ＯＣの入力端子（データ出力
回路ＤＯＢの一つの入力端子）に伝えられる。出力回路
ＯＣタイミング信号φｒｗＢにより動作状態にされ、そ
の入力信号を増幅して外部端子Ｄｏｕｔへ送出させる。
これによって、１ビットの単位での読み出し動作が行わ
れる。タイミング信号φｒｗＢは、タイミング制御回路
ＴＣにおいて、ライトイネーブル信号ＷＥＢがハイレベ
ルにされる、読み出し動作のときに発生される。書き込
み動作において、出力回路ＯＣつまりデータ出力回路Ｄ
ＯＢの出力は、信号φｒｗＢによりハイインピーダンス
状態にされる。
【００２４】上記共通相補データ線ＣＤ０〜ＣＤ３は、
入力選択回路としてのマルチプレクサＭＰＸ２を介して
データ入力回路ＤＩＢの出力端子に結合される。このマ
ルチプレクサＭＰＸ２は、通常動作において、上記デコ
ーダ回路ＤＥＣにより形成される選択信号により制御さ
れ、上記データ入力回路ＤＩＢの相補出力信号を択一的
に対応する共通相補データ線ＣＤ０〜ＣＤ３に伝える。
これによって１ビットの単位での書き込み動作が行なわ
れる。データ入力回路ＤＩＢは、タイミング信号φｒｗ
により動作状態にされ、外部端子Ｄｉｎから供給された
書き込み信号を上記マルチプレクサＭＰＸ２を介して対
応する一対の共通相補データ線ＣＤ０〜ＣＤ３に伝え
る。データ入力回路ＤＩＢは、タイミング信号φｒｗに
より動作状態にされ、外部端子Ｄｉｎから供給された書
き込み信号を上記マルチプレクサＭＰＸ２を介して対応
する一対の共通相補データ線ＣＤ０〜ＣＤ３に伝える。
これによって、１ビットの単位での書き込み動作が行わ
れる。タイミング信号φｒｗは、ライトイネーブル信号
ＷＥＢがロウレベルの書き込み動作において、特に制限
されないが、上記メインアンプＭＡの動作タイミング信
号より遅れて、タイミング発生回路ＴＧにおいて、発生
される。読み出し動作において、データ入力回路ＤＩＢ
の出力は、信号φｒｗによりハイインピーダンス状態に
される。
入力選択回路としてのマルチプレクサＭＰＸ２を介して
データ入力回路ＤＩＢの出力端子に結合される。このマ
ルチプレクサＭＰＸ２は、通常動作において、上記デコ
ーダ回路ＤＥＣにより形成される選択信号により制御さ
れ、上記データ入力回路ＤＩＢの相補出力信号を択一的
に対応する共通相補データ線ＣＤ０〜ＣＤ３に伝える。
これによって１ビットの単位での書き込み動作が行なわ
れる。データ入力回路ＤＩＢは、タイミング信号φｒｗ
により動作状態にされ、外部端子Ｄｉｎから供給された
書き込み信号を上記マルチプレクサＭＰＸ２を介して対
応する一対の共通相補データ線ＣＤ０〜ＣＤ３に伝え
る。データ入力回路ＤＩＢは、タイミング信号φｒｗに
より動作状態にされ、外部端子Ｄｉｎから供給された書
き込み信号を上記マルチプレクサＭＰＸ２を介して対応
する一対の共通相補データ線ＣＤ０〜ＣＤ３に伝える。
これによって、１ビットの単位での書き込み動作が行わ
れる。タイミング信号φｒｗは、ライトイネーブル信号
ＷＥＢがロウレベルの書き込み動作において、特に制限
されないが、上記メインアンプＭＡの動作タイミング信
号より遅れて、タイミング発生回路ＴＧにおいて、発生
される。読み出し動作において、データ入力回路ＤＩＢ
の出力は、信号φｒｗによりハイインピーダンス状態に
される。
【００２５】タイミング発生回路ＴＧは、３つの外部制
御信号ＲＡＳＢ（ロウアドレスストローブ信号），ＣＡ
ＳＢ（カラムアドレスストローブ信号）及びＷＥＢ（ラ
イトイネーブル信号）を受けて、メモリ動作に必要な上
記各種タイミング信号を形成して送出する。
御信号ＲＡＳＢ（ロウアドレスストローブ信号），ＣＡ
ＳＢ（カラムアドレスストローブ信号）及びＷＥＢ（ラ
イトイネーブル信号）を受けて、メモリ動作に必要な上
記各種タイミング信号を形成して送出する。
【００２６】この実施例では、上記のような大記憶容量
からなるダイナミックＲＡＭのテスト時間を短縮化する
ため、テスト用回路が内蔵される。
からなるダイナミックＲＡＭのテスト時間を短縮化する
ため、テスト用回路が内蔵される。
【００２７】データ入力側のテスト回路は、この実施例
では、マルチプレクサＭＰＸ２に含まれる。テスト信号
ＴＥがハイレベルのテスト期間又はテスト動作におい
て、テスト回路は、マルチプレクサＭＰＸ２を全て選択
状態にして外部端子Ｄｉｎから供給される書き込み信号
を上記共通相補データ線ＣＤ０〜ＣＤ３に伝える。これ
によって、上記メモリアレイＭ−ＡＲＹの選択状態にさ
れた４つのメモリセルには、同じ信号が同時に書き込ま
れる。すなわち、テストモードのときには、見かけ上４
ビットの単位で書き込みが行われる。
では、マルチプレクサＭＰＸ２に含まれる。テスト信号
ＴＥがハイレベルのテスト期間又はテスト動作におい
て、テスト回路は、マルチプレクサＭＰＸ２を全て選択
状態にして外部端子Ｄｉｎから供給される書き込み信号
を上記共通相補データ線ＣＤ０〜ＣＤ３に伝える。これ
によって、上記メモリアレイＭ−ＡＲＹの選択状態にさ
れた４つのメモリセルには、同じ信号が同時に書き込ま
れる。すなわち、テストモードのときには、見かけ上４
ビットの単位で書き込みが行われる。
【００２８】このテスト回路は、例えば、マルチプレク
サＭＰＸ２の各単位回路に並列に設けられた、テスト信
号ＴＥのハイレベルで導通するスイッチ回路（例えばＭ
ＯＳＦＥＴ）であってもよい。また、テストモードにお
いて、マルチプレクサＭＰＸ２の各単位回路は非動作状
態とされてよい。
サＭＰＸ２の各単位回路に並列に設けられた、テスト信
号ＴＥのハイレベルで導通するスイッチ回路（例えばＭ
ＯＳＦＥＴ）であってもよい。また、テストモードにお
いて、マルチプレクサＭＰＸ２の各単位回路は非動作状
態とされてよい。
【００２９】データ出力側のテスト回路は、マルチプレ
クサＭＰＸ１及びデータ出力回路ＤＯＢに含まれる。テ
スト信号ＴＥがハイレベルのテスト期間又はテスト動作
において、マルチプレクサＭＰＸ１のテスト回路はマル
チプレクサＭＰＸ１を全て選択状態にしてメインアンプ
ＭＡ０〜ＭＡ３の出力信号を判定回路ＪＣに伝える。
クサＭＰＸ１及びデータ出力回路ＤＯＢに含まれる。テ
スト信号ＴＥがハイレベルのテスト期間又はテスト動作
において、マルチプレクサＭＰＸ１のテスト回路はマル
チプレクサＭＰＸ１を全て選択状態にしてメインアンプ
ＭＡ０〜ＭＡ３の出力信号を判定回路ＪＣに伝える。
【００３０】このテスト回路は、例えば、マルチプレク
サＭＰＸ１の各単位回路に並列に設けられた、テスト信
号ＴＥのハイレベルで導通するスイッチ回路（例えばＭ
ＯＳＦＥＴ）であってもよい。また、テストモードにお
いて、マルチプレクサＭＰＸ１の各単位回路は非動作状
態とされ、マルチプレクサＭＰＸ１の出力回路ＯＣへの
出力はハイインピーダンス状態とされる。
サＭＰＸ１の各単位回路に並列に設けられた、テスト信
号ＴＥのハイレベルで導通するスイッチ回路（例えばＭ
ＯＳＦＥＴ）であってもよい。また、テストモードにお
いて、マルチプレクサＭＰＸ１の各単位回路は非動作状
態とされ、マルチプレクサＭＰＸ１の出力回路ＯＣへの
出力はハイインピーダンス状態とされる。
【００３１】判定回路ＪＣは、データ出力回路ＤＯＣに
含まれるテスト回路であり、データ出力回路ＤＯＣを構
成する。判定回路ＪＣは、テストモードにおいてテスト
信号ＴＥにより動作状態とされ、特に制限されないが、
上記各メインアンプＭＡ０ないしＭＡ３の出力信号を受
けて、その一致／不一致を検出し（判定し）、検出結果
に応じた出力信号を形成して出力回路ＯＣを通して外部
端子Ｄｏｕｔへ送出する。これによって、見かけ上４ビ
ットの単位での読み出し動作を行うことができる。
含まれるテスト回路であり、データ出力回路ＤＯＣを構
成する。判定回路ＪＣは、テストモードにおいてテスト
信号ＴＥにより動作状態とされ、特に制限されないが、
上記各メインアンプＭＡ０ないしＭＡ３の出力信号を受
けて、その一致／不一致を検出し（判定し）、検出結果
に応じた出力信号を形成して出力回路ＯＣを通して外部
端子Ｄｏｕｔへ送出する。これによって、見かけ上４ビ
ットの単位での読み出し動作を行うことができる。
【００３２】特に制限されないが、判定回路ＪＣは、排
他的ＯＲ（又はＮＯＲ）回路によって構成される。メイ
ンアンプＭＡ０とＭＡ１の出力及びメインアンプＭＡ２
とＭＡ３の出力が、夫々、第１及び第２の排他的ＯＲ回
路において比較され、さらに、第１及び第２排他的ＯＲ
回路の出力が第３の排他的ＯＲ回路において比較され
る。判定回路ＪＣは、第３の排他的ＯＲ回路の出力に基
づいた出力信号を、出力回路ＯＣに送出する。これによ
り、出力回路ＯＣは、メインアンプＭＡ０〜ＭＡ３から
の４ビットの読み出し信号がハイレベル又はロウレベル
で一致したなら、ハイレベル又はロウレベルの出力信号
を形成する。上記４ビットからなる読み出し信号のう
ち、１ビットでも不一致のものがあると、出力端子Ｄｏ
ｕｔをハイインピーダンスにする。
他的ＯＲ（又はＮＯＲ）回路によって構成される。メイ
ンアンプＭＡ０とＭＡ１の出力及びメインアンプＭＡ２
とＭＡ３の出力が、夫々、第１及び第２の排他的ＯＲ回
路において比較され、さらに、第１及び第２排他的ＯＲ
回路の出力が第３の排他的ＯＲ回路において比較され
る。判定回路ＪＣは、第３の排他的ＯＲ回路の出力に基
づいた出力信号を、出力回路ＯＣに送出する。これによ
り、出力回路ＯＣは、メインアンプＭＡ０〜ＭＡ３から
の４ビットの読み出し信号がハイレベル又はロウレベル
で一致したなら、ハイレベル又はロウレベルの出力信号
を形成する。上記４ビットからなる読み出し信号のう
ち、１ビットでも不一致のものがあると、出力端子Ｄｏ
ｕｔをハイインピーダンスにする。
【００３３】なお、上記４ビットのメモリセルの全てに
おいて、その蓄積データを反転するような不良又はエラ
ーが生じる場合、不良又はエラーが無いものとして、ハ
イレベル又はロウレベルが出力される。このため、テス
ターに書き込みデータを期待値として保持し、期待値と
読み出し信号とを比較することが望ましい。
おいて、その蓄積データを反転するような不良又はエラ
ーが生じる場合、不良又はエラーが無いものとして、ハ
イレベル又はロウレベルが出力される。このため、テス
ターに書き込みデータを期待値として保持し、期待値と
読み出し信号とを比較することが望ましい。
【００３４】上記のようなテスト回路の起動と解除は、
タイミング発生回路ＴＧに含まれる動作モード識別出力
により、セット／リセットが行われるラッチ回路ＦＦの
出力から得られるテスト信号ＴＥにより制御される。例
えば、テスト信号ＴＥがハイレベルなら、上記各テスト
回路が動作状態にされ、上記テスト信号ＴＥがロウレベ
ルなら上記各テスト回路が非動作状態にされる。これに
よってテストモードとノーマルモードの切り換えが行わ
れる。
タイミング発生回路ＴＧに含まれる動作モード識別出力
により、セット／リセットが行われるラッチ回路ＦＦの
出力から得られるテスト信号ＴＥにより制御される。例
えば、テスト信号ＴＥがハイレベルなら、上記各テスト
回路が動作状態にされ、上記テスト信号ＴＥがロウレベ
ルなら上記各テスト回路が非動作状態にされる。これに
よってテストモードとノーマルモードの切り換えが行わ
れる。
【００３５】上記テストモードの起動／解除を図１に示
したタイミング図を参照して次に説明する。
したタイミング図を参照して次に説明する。
【００３６】ロウアドレスストローブ信号ＲＡＳＢがハ
イレベルからロウレベルに立ち下がるタイミングにおい
て、カラムアドレスストローブ信号ＣＡＳＢとライトイ
ネーブル信号ＷＥＢをロウレベルにする。タイミング発
生回路ＴＧは、これを識別してハイレベル信号をラッチ
回路ＦＦに供給する。これにより、ラッチ回路ＦＦのセ
ットが行われ、テスト信号ＴＥがハイレベルにされる。
すなわち、このメモリサイクルＴＥＳＴではテストモー
ドの設定のみが行われる。
イレベルからロウレベルに立ち下がるタイミングにおい
て、カラムアドレスストローブ信号ＣＡＳＢとライトイ
ネーブル信号ＷＥＢをロウレベルにする。タイミング発
生回路ＴＧは、これを識別してハイレベル信号をラッチ
回路ＦＦに供給する。これにより、ラッチ回路ＦＦのセ
ットが行われ、テスト信号ＴＥがハイレベルにされる。
すなわち、このメモリサイクルＴＥＳＴではテストモー
ドの設定のみが行われる。
【００３７】例えば、ダイナミックＲＡＭがＣＡＳビフ
ォワーＲＡＳリフレッシュ方式の自動リフレッシュ回路
を内蔵する場合、上記アドレスストローブ信号ＲＡＳ
Ｂ，ＣＡＳＢとの関係から、上記テストモードの設定と
並行してリフレッシュ動作が行なわれる。このようなテ
ストモードの設定とリフレッシュモードとが並行して行
われることは、上記ライトイネーブル信号ＷＥＢのロウ
レベルによって、上記リフレッシュモードを禁止するこ
とによって避けてもよい。
ォワーＲＡＳリフレッシュ方式の自動リフレッシュ回路
を内蔵する場合、上記アドレスストローブ信号ＲＡＳ
Ｂ，ＣＡＳＢとの関係から、上記テストモードの設定と
並行してリフレッシュ動作が行なわれる。このようなテ
ストモードの設定とリフレッシュモードとが並行して行
われることは、上記ライトイネーブル信号ＷＥＢのロウ
レベルによって、上記リフレッシュモードを禁止するこ
とによって避けてもよい。
【００３８】実際のテストのための書き込み／読み出し
動作のため、信号ＲＡＳＢ，ＣＡＳＢを一旦ハイレベル
にしてダイナミックＲＡＭをリセット状態にする。この
後、ノーマルモード（通常の読み出し／書き込み動作）
が行われる。ロウアドレスストローブ信号ＲＡＳＢをロ
ウレベルにしてロウアドレス信号ＡＸ０〜ＡＸｎが取り
込まれ、この後カラムアドレスストローブ信号ＣＡＳＢ
をロウレベルにしカラムアドレス信号ＡＹが取り込まれ
る。信号φａｒに遅れて、信号φｘ，φｐａ（φｐａ１
及びφｐａ１Ｂ，φｐａ２及びφｐａ２Ｂ）及びメイン
アンプの動作信号が、順に、所定のタイミングで発生さ
れる。一方、信号φａｃに遅れて、信号φｙが発生され
る。これにより、アドレス信号ａｘ０〜ａｘｎ−１とａ
ｙ０〜ａｙｎ−１に対応する４つのメモリセルが、共通
データ線ＣＤ０〜ＣＤ３に接続される。
動作のため、信号ＲＡＳＢ，ＣＡＳＢを一旦ハイレベル
にしてダイナミックＲＡＭをリセット状態にする。この
後、ノーマルモード（通常の読み出し／書き込み動作）
が行われる。ロウアドレスストローブ信号ＲＡＳＢをロ
ウレベルにしてロウアドレス信号ＡＸ０〜ＡＸｎが取り
込まれ、この後カラムアドレスストローブ信号ＣＡＳＢ
をロウレベルにしカラムアドレス信号ＡＹが取り込まれ
る。信号φａｒに遅れて、信号φｘ，φｐａ（φｐａ１
及びφｐａ１Ｂ，φｐａ２及びφｐａ２Ｂ）及びメイン
アンプの動作信号が、順に、所定のタイミングで発生さ
れる。一方、信号φａｃに遅れて、信号φｙが発生され
る。これにより、アドレス信号ａｘ０〜ａｘｎ−１とａ
ｙ０〜ａｙｎ−１に対応する４つのメモリセルが、共通
データ線ＣＤ０〜ＣＤ３に接続される。
【００３９】このとき、テストデータの書き込みのた
め、ライトイネーブル信号ＷＥＢが、図示のタイミング
でロウレベルとされる。これにより発生された信号φｒ
ｗ及びφｒｗＢが、データ入力回路ＤＩＢを動作状態と
し、出力回路ＯＣを非動作状態とする。テスト信号ＴＥ
がハイレベルなので、外部端子Ｄｉｎに供給された信号
に応じた相補信号が、データ入力回路ＤＩＢから、全選
択されたマルチプレクサＭＰＸ２を通して、共通データ
線ＣＤ０〜ＣＤ３に伝えられる。これにより、１つのデ
ータが４つのメモリセルに書き込まれる。つまり、見か
け上、４ビット単位での書き込みが行われる。なお、メ
インアンプの動作による相補信号の電位差は、例えば約
２００ｍＶであり、データ入力回路ＤＩＢによるそれは
約５Ｖと大きい。従って、メインアンプの動作に係ら
ず、外部端子Ｄｉｎのデータがメモリセルに書き込まれ
る。
め、ライトイネーブル信号ＷＥＢが、図示のタイミング
でロウレベルとされる。これにより発生された信号φｒ
ｗ及びφｒｗＢが、データ入力回路ＤＩＢを動作状態と
し、出力回路ＯＣを非動作状態とする。テスト信号ＴＥ
がハイレベルなので、外部端子Ｄｉｎに供給された信号
に応じた相補信号が、データ入力回路ＤＩＢから、全選
択されたマルチプレクサＭＰＸ２を通して、共通データ
線ＣＤ０〜ＣＤ３に伝えられる。これにより、１つのデ
ータが４つのメモリセルに書き込まれる。つまり、見か
け上、４ビット単位での書き込みが行われる。なお、メ
インアンプの動作による相補信号の電位差は、例えば約
２００ｍＶであり、データ入力回路ＤＩＢによるそれは
約５Ｖと大きい。従って、メインアンプの動作に係ら
ず、外部端子Ｄｉｎのデータがメモリセルに書き込まれ
る。
【００４０】次に、メモリセルに書き込んだテストデー
タが読み出される。
タが読み出される。
【００４１】前述したと同様に、ノーマルモードによ
り、アドレス信号ａｘ０〜ａｘｎ−１とａｙ０〜ａｙｎ
−１に対応する４つのメモリセルが、共通データ線ＣＤ
０〜ＣＤ３に接続される。
り、アドレス信号ａｘ０〜ａｘｎ−１とａｙ０〜ａｙｎ
−１に対応する４つのメモリセルが、共通データ線ＣＤ
０〜ＣＤ３に接続される。
【００４２】このとき、テストデータの読み出しのた
め、ライトイネーブル信号ＷＥＢが、図１に点線で示す
ように、ハイレベルとされる。これにより発生された信
号φｒｗ及びφｒｗＢが、データ入力回路ＤＩＢを非動
作状態とし、出力回路ＯＣを動作状態とする。テスト信
号ＴＥがハイレベルなので、マルチプレクサＭＰＸ１
は、メインアンプＭＡ０〜ＭＡ３の出力信号を判定回路
ＪＣに伝え、かつ択一的な出力をハイインピーダンス状
態とする。テスト信号ＴＥのハイレベルにより、判定回
路は４ビットの信号が一致しているか否かを判定する。
これに応じて、出力回路ＯＣは、外部端子Ｄｏｕｔをハ
イレベル又はロウレベル又はハイインピーダンス状態と
する。これにより、見かけ上、４ビット単位での読み出
しが行われる。また、選択された４つのメモリセルにお
いて、不良ビットが存在するか否かを知ることができ
る。
め、ライトイネーブル信号ＷＥＢが、図１に点線で示す
ように、ハイレベルとされる。これにより発生された信
号φｒｗ及びφｒｗＢが、データ入力回路ＤＩＢを非動
作状態とし、出力回路ＯＣを動作状態とする。テスト信
号ＴＥがハイレベルなので、マルチプレクサＭＰＸ１
は、メインアンプＭＡ０〜ＭＡ３の出力信号を判定回路
ＪＣに伝え、かつ択一的な出力をハイインピーダンス状
態とする。テスト信号ＴＥのハイレベルにより、判定回
路は４ビットの信号が一致しているか否かを判定する。
これに応じて、出力回路ＯＣは、外部端子Ｄｏｕｔをハ
イレベル又はロウレベル又はハイインピーダンス状態と
する。これにより、見かけ上、４ビット単位での読み出
しが行われる。また、選択された４つのメモリセルにお
いて、不良ビットが存在するか否かを知ることができ
る。
【００４３】テスト信号ＴＥをハイレベルにした状態で
のメモリサイクルＴＥＳＴは、特に制限されないが、テ
スト信号ＴＥをロウレベルにすることなく、繰返し行わ
れる。４ビット単位でテストデータの書き込みの後、読
み出しを繰返し行ってもよい。又、全ビット又は１つの
メモリアレイの全ビットにテストデータを書き込んだ
後、これらのビットのデータの読み出しを行ってもよ
い。
のメモリサイクルＴＥＳＴは、特に制限されないが、テ
スト信号ＴＥをロウレベルにすることなく、繰返し行わ
れる。４ビット単位でテストデータの書き込みの後、読
み出しを繰返し行ってもよい。又、全ビット又は１つの
メモリアレイの全ビットにテストデータを書き込んだ
後、これらのビットのデータの読み出しを行ってもよ
い。
【００４４】テストの終了後、テストモードが解除され
る。このため、ロウアドレスストローブ信号ＲＡＳＢが
ハイレベルからロウレベルに立ち下がるタイミングにお
いて、カラムアドレスストローブ信号ＣＡＳＢとライト
イネーブル信号ＷＥＢを夫々ロウレベルとハイレベルに
する。タイミング発生回路ＴＧは、これを識別してロウ
レベルの信号をラッチ回路ＦＦに供給する。これによ
り、ラッチ回路ＦＦのリセットが行われ、テスト信号Ｔ
Ｅがロウレベルにされる。すなわち、このメモリサイク
ルＲＥＳＥＴではテストモードの解除のみが行われる。
る。このため、ロウアドレスストローブ信号ＲＡＳＢが
ハイレベルからロウレベルに立ち下がるタイミングにお
いて、カラムアドレスストローブ信号ＣＡＳＢとライト
イネーブル信号ＷＥＢを夫々ロウレベルとハイレベルに
する。タイミング発生回路ＴＧは、これを識別してロウ
レベルの信号をラッチ回路ＦＦに供給する。これによ
り、ラッチ回路ＦＦのリセットが行われ、テスト信号Ｔ
Ｅがロウレベルにされる。すなわち、このメモリサイク
ルＲＥＳＥＴではテストモードの解除のみが行われる。
【００４５】例えば、ダイナミックＲＡＭがＣＡＳビフ
ォワーＲＡＳリフレッシュ方式の自動リフレッシュ回路
を内蔵する場合、上記アドレスストローブ信号ＲＡＳＢ
とＣＡＳＢとの関係から、上記テストモードの解除と並
行して、リフレッシュ動作が行われる。
ォワーＲＡＳリフレッシュ方式の自動リフレッシュ回路
を内蔵する場合、上記アドレスストローブ信号ＲＡＳＢ
とＣＡＳＢとの関係から、上記テストモードの解除と並
行して、リフレッシュ動作が行われる。
【００４６】これにより、テスト信号ＴＥをロウレベル
にできるから、以後の動作をノーマルモードとすること
ができる。このため、信号ＲＡＳＢ，ＣＡＳＢがハイレ
ベルとされ、ダイナミックＲＡＭがリセットされる。
にできるから、以後の動作をノーマルモードとすること
ができる。このため、信号ＲＡＳＢ，ＣＡＳＢがハイレ
ベルとされ、ダイナミックＲＡＭがリセットされる。
【００４７】上記の実施例から得られる効果は、下記の
通りである。
通りである。
【００４８】（１）ロウアドレスストローブ信号とカラ
ムアドレスストローブ信号及びライトイネーブル信号の
ノーマルモードにない組み合わせによって、外部制御信
号数を増加させること無くテストモードの起動／解除を
行わせることができる。
ムアドレスストローブ信号及びライトイネーブル信号の
ノーマルモードにない組み合わせによって、外部制御信
号数を増加させること無くテストモードの起動／解除を
行わせることができる。
【００４９】（２）上記（１）により、約４Ｍビットの
ような大記憶容量を持つダイナミックＲＡＭを１８ピン
のパッケージに収めることができる。これによって、テ
スト機能を付加しつつ１Ｍビットの記憶容量を持つダイ
ナミックＲＡＭとの整合性を図ることができる。
ような大記憶容量を持つダイナミックＲＡＭを１８ピン
のパッケージに収めることができる。これによって、テ
スト機能を付加しつつ１Ｍビットの記憶容量を持つダイ
ナミックＲＡＭとの整合性を図ることができる。
【００５０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５１】例えば、テストモードの設定と解除のため
に、信号ＲＡＳＢ，ＣＡＳＢ及びＷＥＢの組み合わせ
に、さらにアドレス信号をつけ加えることができる。
に、信号ＲＡＳＢ，ＣＡＳＢ及びＷＥＢの組み合わせ
に、さらにアドレス信号をつけ加えることができる。
【００５２】図２に点線で示すように、ラッチ回路ＦＦ
に特定のアドレス入力用外部端子Ａｉから信号ａｉが供
給される。タイミング発生回路ＴＧは、ロウアドレスス
トローブ信号ＲＡＳＢがハイレベルからロウレベルに立
ち下がるタイミングにおいて、カラムアドレスストロー
ブ信号ＣＡＳＢとライトイネーブル信号ＷＥＢをロウレ
ベルに応じて１ショットパルスを送出する。ラッチ回路
ＦＦは、この１ショットパルスに応じて、そのときの特
定のアドレス端子からの信号の取り込みを行う。例え
ば、図３に示すように、アドレス端子Ａｉから供給され
る信号がハイレベルなら、上記テストモードの設定を行
う、つまり、テスト信号ＴＥをハイレベルとする。信号
ａｉは、特に制限されないが、ロウアドレスバッファＲ
−ＡＤＢから供給される。
に特定のアドレス入力用外部端子Ａｉから信号ａｉが供
給される。タイミング発生回路ＴＧは、ロウアドレスス
トローブ信号ＲＡＳＢがハイレベルからロウレベルに立
ち下がるタイミングにおいて、カラムアドレスストロー
ブ信号ＣＡＳＢとライトイネーブル信号ＷＥＢをロウレ
ベルに応じて１ショットパルスを送出する。ラッチ回路
ＦＦは、この１ショットパルスに応じて、そのときの特
定のアドレス端子からの信号の取り込みを行う。例え
ば、図３に示すように、アドレス端子Ａｉから供給され
る信号がハイレベルなら、上記テストモードの設定を行
う、つまり、テスト信号ＴＥをハイレベルとする。信号
ａｉは、特に制限されないが、ロウアドレスバッファＲ
−ＡＤＢから供給される。
【００５３】上記テストモード設定のためのメモリサイ
クルＳＥＴ終了後、テストサイクルＴＥＳＴが繰返され
る。
クルＳＥＴ終了後、テストサイクルＴＥＳＴが繰返され
る。
【００５４】テスト終了後、テストモードの解除のため
のメモリサイクルＲＥＳＥＴが、次のように行われる。
タイミング発生回路ＴＧは、図３に示すように、メモリ
サイクルＳＥＴと同じ信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
の組み合わせに応じて１ショットパルスを送出する。ラ
ッチ回路ＦＦは、この１ショットパルスに応じて、アド
レス端子Ａｉのロウレベル信号を取り込む。これによ
り、テスト信号ＴＥがロウレベルとされる。つまりテス
トモードが解除される。
のメモリサイクルＲＥＳＥＴが、次のように行われる。
タイミング発生回路ＴＧは、図３に示すように、メモリ
サイクルＳＥＴと同じ信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
の組み合わせに応じて１ショットパルスを送出する。ラ
ッチ回路ＦＦは、この１ショットパルスに応じて、アド
レス端子Ａｉのロウレベル信号を取り込む。これによ
り、テスト信号ＴＥがロウレベルとされる。つまりテス
トモードが解除される。
【００５５】テストモードの起動／解除の他、例えば、
データ出力回路ＤＯＢにおいて、不一致の出力信号をハ
イインピーダンスと、中間レベル（電源電圧Ｖｃｃと回
路の接地電位Ｖｓｓの中間の電位、１／２Ｖｃｃ）の２
つの出力機能を持たせておいて、それを選択するもので
あってもよい。上記出力機能の選択機能を付加すること
によって、使用するテスターに応じて不一致出力信号を
切り換えることができる。例えば、ダイナミックＲＡＭ
がメモリボードに実装状態にされた場合には、上記出力
端子Ｄｏｕｔがボード上のデータバスによってワイヤー
ドオア構成で接続される。このデータバスには、前の動
作サイクルでの信号が残っていることから、上記出力ハ
イインピーダンスによって不一致出力を送出したのでは
その識別が難しくなる。そこで、上記メモリボード上で
のダイナミックＲＡＭのテストでは、上記中間レベル出
力に切り換えるようにすればよい。
データ出力回路ＤＯＢにおいて、不一致の出力信号をハ
イインピーダンスと、中間レベル（電源電圧Ｖｃｃと回
路の接地電位Ｖｓｓの中間の電位、１／２Ｖｃｃ）の２
つの出力機能を持たせておいて、それを選択するもので
あってもよい。上記出力機能の選択機能を付加すること
によって、使用するテスターに応じて不一致出力信号を
切り換えることができる。例えば、ダイナミックＲＡＭ
がメモリボードに実装状態にされた場合には、上記出力
端子Ｄｏｕｔがボード上のデータバスによってワイヤー
ドオア構成で接続される。このデータバスには、前の動
作サイクルでの信号が残っていることから、上記出力ハ
イインピーダンスによって不一致出力を送出したのでは
その識別が難しくなる。そこで、上記メモリボード上で
のダイナミックＲＡＭのテストでは、上記中間レベル出
力に切り換えるようにすればよい。
【００５６】出力機能の選択は、アドレス信号を用いて
行うことができる。すなわち、図３のメモリサイクルＳ
ＥＴにおいて、点線で示すように、外部端子Ａｉ−１に
与えられた信号（アドレス信号）が、ラッチ回路（図示
せず）にラッチされる。外部端子Ａｉ−１の信号は、メ
モリサイクルＳＥＴ及びＲＥＳＥＴにおいて、外部端子
Ａｉの信号がハイレベルであるときのみ、有効とされ
る。このラッチ回路の出力がハイレベル及びロウレベル
のとき、出力回路ＯＣは、不一致信号を夫々、ハイイン
ピーダンス及び中間レベルとする。
行うことができる。すなわち、図３のメモリサイクルＳ
ＥＴにおいて、点線で示すように、外部端子Ａｉ−１に
与えられた信号（アドレス信号）が、ラッチ回路（図示
せず）にラッチされる。外部端子Ａｉ−１の信号は、メ
モリサイクルＳＥＴ及びＲＥＳＥＴにおいて、外部端子
Ａｉの信号がハイレベルであるときのみ、有効とされ
る。このラッチ回路の出力がハイレベル及びロウレベル
のとき、出力回路ＯＣは、不一致信号を夫々、ハイイン
ピーダンス及び中間レベルとする。
【００５７】データ出力回路ＤＯＢの出力機能の選択
は、出力回路ＯＣの最終段の出力部が、電源電圧Ｖｃｃ
及び接地電位Ｖｓｓと外部端子Ｄｏｕｔとの間に接続さ
れた第１及び第２のＮチャンネルＭＯＳＦＥＴからなる
場合、次のようになる。
は、出力回路ＯＣの最終段の出力部が、電源電圧Ｖｃｃ
及び接地電位Ｖｓｓと外部端子Ｄｏｕｔとの間に接続さ
れた第１及び第２のＮチャンネルＭＯＳＦＥＴからなる
場合、次のようになる。
【００５８】通常モードの出力の時、出力回路ＯＣ内の
第１回路により、第１と第２のＭＯＳＦＥＴのゲートに
は相補信号が供給される。第１回路は、テスト信号ＴＥ
のハイレベル及びロウレベルに応じて、夫々、非動作状
態及び動作状態とされる。テストモードにおける一致信
号（ハイレベル又はロウレベル）の出力の時、出力回路
ＯＣ内の第２回路により、第１と第２のＭＯＳＦＥＴの
ゲートには相補信号が供給される。一方、テストモード
の不一致出力のため、第３及び第４回路が出力回路ＯＣ
内に設けられる。第３回路は、不一致信号が入力された
場合、第１と第２のＭＯＳＦＥＴのゲートに、ロウレベ
ル信号を供給する。これにより、２つの出力ＭＯＳＦＥ
ＴがＯＦＦし、外部端子Ｄｏｕｔはハイインピーダンス
状態となる。第４回路は、不一致信号が入力された場
合、第１と第２のＭＯＳＦＥＴのゲートにハイレベル信
号を供給する。これにより、２つの出力ＭＯＳＦＥＴが
ＯＮし、外部端子Ｄｏｕｔは、２つの出力ＭＯＳＦＥＴ
のコンダクタンス（ｇｍ）に応じた電位、例えば１／２
Ｖｃｃ電位となる。
第１回路により、第１と第２のＭＯＳＦＥＴのゲートに
は相補信号が供給される。第１回路は、テスト信号ＴＥ
のハイレベル及びロウレベルに応じて、夫々、非動作状
態及び動作状態とされる。テストモードにおける一致信
号（ハイレベル又はロウレベル）の出力の時、出力回路
ＯＣ内の第２回路により、第１と第２のＭＯＳＦＥＴの
ゲートには相補信号が供給される。一方、テストモード
の不一致出力のため、第３及び第４回路が出力回路ＯＣ
内に設けられる。第３回路は、不一致信号が入力された
場合、第１と第２のＭＯＳＦＥＴのゲートに、ロウレベ
ル信号を供給する。これにより、２つの出力ＭＯＳＦＥ
ＴがＯＦＦし、外部端子Ｄｏｕｔはハイインピーダンス
状態となる。第４回路は、不一致信号が入力された場
合、第１と第２のＭＯＳＦＥＴのゲートにハイレベル信
号を供給する。これにより、２つの出力ＭＯＳＦＥＴが
ＯＮし、外部端子Ｄｏｕｔは、２つの出力ＭＯＳＦＥＴ
のコンダクタンス（ｇｍ）に応じた電位、例えば１／２
Ｖｃｃ電位となる。
【００５９】実際は、第２と第３回路及び第２と第４回
路が、夫々１つの回路として、構成される。これらの回
路は、テスト信号ＴＥがハイレベルのとき、外部端子Ａ
ｉ−１の信号に従って、いずれか一方が動作状態とされ
る。
路が、夫々１つの回路として、構成される。これらの回
路は、テスト信号ＴＥがハイレベルのとき、外部端子Ａ
ｉ−１の信号に従って、いずれか一方が動作状態とされ
る。
【００６０】特に制限されないが、アドレス端子Ａｉは
アドレス信号の最上位ビットを供給する端子、例えば、
１ＭｂｉｔのＤＲＡＭでは端子Ａ１０が用いられる。つ
まり、端子Ａｉは、この実施例では、内部信号ａｘｎを
与える端子Ａｎとされる。このようにすることにより、
チップの機能変更が容易になる。例えば、１Ｍｂｉｔの
ＤＲＡＭチップが２５６ｋｗｏｒｄｓ×４ｂｉｔｓの構
成である場合、端子Ａ１０は不要となる。この場合に本
発明を適用すれば、端子Ａ１０については特に変更の必
要なく、端子Ａ１０をモード指定のみの端子として用い
ることができる。このとき、端子Ａ１０をハイインピー
ダンス状態とし、ロウレベルのとき、中間レベルとす
る。
アドレス信号の最上位ビットを供給する端子、例えば、
１ＭｂｉｔのＤＲＡＭでは端子Ａ１０が用いられる。つ
まり、端子Ａｉは、この実施例では、内部信号ａｘｎを
与える端子Ａｎとされる。このようにすることにより、
チップの機能変更が容易になる。例えば、１Ｍｂｉｔの
ＤＲＡＭチップが２５６ｋｗｏｒｄｓ×４ｂｉｔｓの構
成である場合、端子Ａ１０は不要となる。この場合に本
発明を適用すれば、端子Ａ１０については特に変更の必
要なく、端子Ａ１０をモード指定のみの端子として用い
ることができる。このとき、端子Ａ１０をハイインピー
ダンス状態とし、ロウレベルのとき、中間レベルとす
る。
【００６１】出力機能は、端子Ａｉ−１の信号に応じ、
以下のように選択されても良い。つまり、端子Ａｉ−１
にハイレベルの信号が与えられたとき、ハイレベル，ロ
ウレベル及びハイインピーダンス（又は中間レベル）の
いずれか１つが外部端子Ｄｏｕｔに供給される。ロウレ
ベルの信号が与えられたときには、一致信号としてハイ
レベルの信号を、不一致信号としてロウレベルの信号
を、外部端子Ｄｏｕｔに供給する。
以下のように選択されても良い。つまり、端子Ａｉ−１
にハイレベルの信号が与えられたとき、ハイレベル，ロ
ウレベル及びハイインピーダンス（又は中間レベル）の
いずれか１つが外部端子Ｄｏｕｔに供給される。ロウレ
ベルの信号が与えられたときには、一致信号としてハイ
レベルの信号を、不一致信号としてロウレベルの信号
を、外部端子Ｄｏｕｔに供給する。
【００６２】ロウアドレスストローブ信号とカラムアド
レスストローブ信号及びライトイネーブル信号にアドレ
ス信号を組み合わせることによって、テストモードの起
動／解除を簡単にできるとともに、複数モードからなる
テスト機能を付加することができる。
レスストローブ信号及びライトイネーブル信号にアドレ
ス信号を組み合わせることによって、テストモードの起
動／解除を簡単にできるとともに、複数モードからなる
テスト機能を付加することができる。
【００６３】アドレス端子Ａｉ，Ａｉ−１の代わりに、
入力端子Ｄｉｎ又は出力端子Ｄｏｕｔを用いても良い。
入力端子Ｄｉｎ又は出力端子Ｄｏｕｔを用いても良い。
【００６４】テストモードの解除は、１つのメモリサイ
クルにおいて、ロウアドレスストローブ信号ＲＡＳＢの
みがロウレベルとされることによって、行っても良い。
クルにおいて、ロウアドレスストローブ信号ＲＡＳＢの
みがロウレベルとされることによって、行っても良い。
【００６５】上記ラッチ回路ＦＦは、特に制限されない
が、、マスター／スレーブフリップフロップ回路を用い
た２進のカウンタ回路により構成しても良い。ロウアド
レスストローブ信号ＲＡＳＢがハイレベルからロウレベ
ルに立ち下がるタイミングにおいて、カラムアドレスス
トローブ信号ＣＡＳＢとライトイネーブル信号ＷＥＢを
ロウレベルにしてタイミング発生回路ＴＧから１ショッ
トパルスを供給することにより、カウンタ回路が歩進さ
れる。カウンタ回路の出力によって、テストモード又は
ノーマルモードが選択される。この場合、ダイナミック
ＲＡＭの電源投入時に、テストモード又はノーマルモー
ドのいずれか一方となるように、カウンタ回路が構成さ
れることが望ましい。
が、、マスター／スレーブフリップフロップ回路を用い
た２進のカウンタ回路により構成しても良い。ロウアド
レスストローブ信号ＲＡＳＢがハイレベルからロウレベ
ルに立ち下がるタイミングにおいて、カラムアドレスス
トローブ信号ＣＡＳＢとライトイネーブル信号ＷＥＢを
ロウレベルにしてタイミング発生回路ＴＧから１ショッ
トパルスを供給することにより、カウンタ回路が歩進さ
れる。カウンタ回路の出力によって、テストモード又は
ノーマルモードが選択される。この場合、ダイナミック
ＲＡＭの電源投入時に、テストモード又はノーマルモー
ドのいずれか一方となるように、カウンタ回路が構成さ
れることが望ましい。
【００６６】この発明が適用されるダイナミックＲＡＭ
は、カラムアドレスストローブ信号に同期して変化され
る信号により、上記メモリアレイから複数ビットの単位
でパラレルに読み出した信号をシリアルに出力させると
いうニブルモード機能を持つものであってもよい。この
場合、図２のデコーダ回路ＤＥＣに供給されるアドレス
信号をシフトレジスタ又はアドレスカウンタ回路により
変化させれば良い。また、メモリアレイＭ−ＡＲＹの具
体的構成は、そのワード線及び／又はデータ線に結合さ
れるメモリセルの数を減らして高速化とメモリセルから
の読み出し信号のレベルマージンを確保する等のため
に、複数のメモリマットから構成されるものであっても
良い。
は、カラムアドレスストローブ信号に同期して変化され
る信号により、上記メモリアレイから複数ビットの単位
でパラレルに読み出した信号をシリアルに出力させると
いうニブルモード機能を持つものであってもよい。この
場合、図２のデコーダ回路ＤＥＣに供給されるアドレス
信号をシフトレジスタ又はアドレスカウンタ回路により
変化させれば良い。また、メモリアレイＭ−ＡＲＹの具
体的構成は、そのワード線及び／又はデータ線に結合さ
れるメモリセルの数を減らして高速化とメモリセルから
の読み出し信号のレベルマージンを確保する等のため
に、複数のメモリマットから構成されるものであっても
良い。
【００６７】また、メモリアレイのアドレッシングによ
って選択されるメモリセルの数、言い換えるならば、共
通相補データ線の数は、上記４ビット分の他８ビット，
１６ビット等のように複数ビットであれば何であっても
良い。さらに、この発明を約１Ｍビットや２５６ｋビッ
トの記憶容量を持つダイナミックＲＡＭに適用して、空
きピンが生じた場合に、それを他の動作モードに使用す
るものであっても良い。
って選択されるメモリセルの数、言い換えるならば、共
通相補データ線の数は、上記４ビット分の他８ビット，
１６ビット等のように複数ビットであれば何であっても
良い。さらに、この発明を約１Ｍビットや２５６ｋビッ
トの記憶容量を持つダイナミックＲＡＭに適用して、空
きピンが生じた場合に、それを他の動作モードに使用す
るものであっても良い。
【００６８】この発明は、テスト回路を内蔵するダイナ
ミックＲＡＭに広く利用できる。
ミックＲＡＭに広く利用できる。
【００６９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。すなわち、ロウアドレスストローブ
信号とカラムアドレスストローブ信号及びライトイネー
ブル信号のノーマルモードにない組合せによって、外部
制御信号数を増加させること無くテストモードの起動／
解除を行わせることができるものとなる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。すなわち、ロウアドレスストローブ
信号とカラムアドレスストローブ信号及びライトイネー
ブル信号のノーマルモードにない組合せによって、外部
制御信号数を増加させること無くテストモードの起動／
解除を行わせることができるものとなる。
【図１】この発明の一実施例を説明するためのタイミン
グ図。
グ図。
【図２】この発明が適用されたダイナミックＲＡＭの一
実施例を示すブロック図。
実施例を示すブロック図。
【図３】この発明の他の実施例を説明するためのタイミ
ング図。
ング図。
ＳＡ・・・センスアンプ、Ｍ−ＡＲＹ・・・メモリアレイ、Ｃ
−ＳＷ・・・カラムスイッチ回路、Ｒ−ＤＣＲ・・・ロウアド
レスデコーダ、Ｃ−ＤＣＲ・・・カラムアドレスデコー
ダ、ＭＡ０〜ＭＡ３・・・メインアンプ、ＭＰＸ１，２・・・
マルチプレクサ、ＤＩＢ・・・データ入力回路、ＤＯＢ・・・
データ出力回路、ＴＧ・・・タイミング発生回路、ＦＦ・・・
ラッチ回路、ＴＣ・・・テスト制御回路、Ｃ−ＡＤＢ・・・カ
ラムアドレスバッファ、Ｒ−ＡＤＢ・・・ロウアドレスバ
ッファ、ＪＣ・・・判定回路、ＤＥＣ・・・デコーダ
−ＳＷ・・・カラムスイッチ回路、Ｒ−ＤＣＲ・・・ロウアド
レスデコーダ、Ｃ−ＤＣＲ・・・カラムアドレスデコー
ダ、ＭＡ０〜ＭＡ３・・・メインアンプ、ＭＰＸ１，２・・・
マルチプレクサ、ＤＩＢ・・・データ入力回路、ＤＯＢ・・・
データ出力回路、ＴＧ・・・タイミング発生回路、ＦＦ・・・
ラッチ回路、ＴＣ・・・テスト制御回路、Ｃ−ＡＤＢ・・・カ
ラムアドレスバッファ、Ｒ−ＡＤＢ・・・ロウアドレスバ
ッファ、ＪＣ・・・判定回路、ＤＥＣ・・・デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−60800（ＪＰ，Ａ) 特開 昭59−207095（ＪＰ，Ａ) 特開 昭61−292299（ＪＰ，Ａ) 日経エレクトロニクス（ＮＯ．391）, Ｐ．243−264
Claims (1)
- 【請求項１】 ロウアドレスストロ−ブ信号を受ける第１
外部端子と、カラムアドレスストロ−ブ信号を受ける第
２外部端子と、ライトイネ−ブル信号を受ける第３外部
端子とを持つアドレスマルチプレクスされたダイナミッ
クＲＡＭのテスト方法において、 上記第２及び第３外部端子に論理ロウレベルの信号を供
給している時に上記第１外部端子に供給する信号を論理
ハイレベルから論理ロウレベルに変化させることに応じ
てテストモ−ドに入るステップと、 上記テストモ−ドに入った状態で上記第１外部端子に供
給する信号を論理ハイレベルから論理ロウレベルに変化
させることに応じてロウデコ−ダに供給されるロウアド
レス信号と、上記第２外部端子に供給する信号を論理ハ
イレベルから論理ロウレベルに変化させることに応じて
カラムデコ−ダに供給されるカラムアドレス信号とに基
づいて複数のテストされるメモリセルを選択し、該選択
された複数のメモリセルに互いに同一の論理値をもつデ
−タを書き込むステップと、 上記テストモ−ドに入った状態で上記第１外部端子に供
給する信号を論理ハイレベルから論理ロウレベルに変化
させることに応じてロウデコ−ダに供給されるロウアド
レス信号と、上記第２外部端子に供給する信号を論理ハ
イレベルから論理ロウレベルに変化させることに応じて
カラムデコ−ダに供給されるカラムアドレス信号とに基
づいて複数のテストされるメモリセルを選択し、該選択
された上記複数のメモリセルからそれぞれデ−タを読み
出し、該読み出されたデ−タが一致しているかどうかを
検証するステップと、 検証結果を上記外部端子へ出力するステップとを含むダ
イナミックＲＡＭのテスト方法であって、 上記第２外部端子に論理ロウレベルの信号を供給し、か
つ上記第３外部端子に論理ハイレベルの信号を供給して
いるときに、上記第１外部端子に供給する信号を論理ハ
イレベルから論理ロウレベルに変化させることに応じて
通常動作モ−ドに移行するステップを含むことを特徴と
するダイナミックＲＡＭのテスト法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081286A JP2591468B2 (ja) | 1994-04-20 | 1994-04-20 | ダイナミックｒａｍのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081286A JP2591468B2 (ja) | 1994-04-20 | 1994-04-20 | ダイナミックｒａｍのテスト方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099773A Division JP2602225B2 (ja) | 1987-04-24 | 1987-04-24 | ダイナミツクｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778497A JPH0778497A (ja) | 1995-03-20 |
| JP2591468B2 true JP2591468B2 (ja) | 1997-03-19 |
Family
ID=13742140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081286A Expired - Lifetime JP2591468B2 (ja) | 1994-04-20 | 1994-04-20 | ダイナミックｒａｍのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591468B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09128998A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | テスト回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JPS59207095A (ja) * | 1983-05-09 | 1984-11-24 | Nec Corp | 擬似スタテイツク・メモリの試験方法 |
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
| JPS6299773A (ja) * | 1985-10-28 | 1987-05-09 | Oki Electric Ind Co Ltd | 現像装置 |
| JP2602225B2 (ja) * | 1987-04-24 | 1997-04-23 | 株式会社日立製作所 | ダイナミツクｒａｍ |
-
1994
- 1994-04-20 JP JP6081286A patent/JP2591468B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス（ＮＯ．３９１），Ｐ．２４３−２６４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778497A (ja) | 1995-03-20 |
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Legal Events
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