JPS61292299A - オンチツプメモリテスト容易化回路 - Google Patents
オンチツプメモリテスト容易化回路Info
- Publication number
- JPS61292299A JPS61292299A JP60132596A JP13259685A JPS61292299A JP S61292299 A JPS61292299 A JP S61292299A JP 60132596 A JP60132596 A JP 60132596A JP 13259685 A JP13259685 A JP 13259685A JP S61292299 A JPS61292299 A JP S61292299A
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- circuit
- output
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置中に設けられる記憶装
置に係わるもので、この記憶装置が正常に動作している
か否かを簡単且つ短時間に検査するためのオンチップメ
モリテスト容易化回路に関する。
置に係わるもので、この記憶装置が正常に動作している
か否かを簡単且つ短時間に検査するためのオンチップメ
モリテスト容易化回路に関する。
近年、半導体集積回路装置、とりわけ半導体記憶装置は
目覚ましいペースで高集積化が進んでいる。ところが、
１チツプ上のメモリセル°数、すなわち記憶情報量が増
えれば増えるほどこれらのメモリセルが正しく動作して
いるか否かを検査することが難しくなり、しかもその検
査には美大々時間を要するようになる。特に、１ビット
構成のメモリではこの傾向が著しい。そこで、１ビツト
構成のメモリでもあたかも多ピット構成ｒｘ４．ｘ８な
ど）であるかの如く４ビツトあるいは８ビツトずつ検査
を行ない、テスト時間を短縮（／、／）するテスト容易
化という手法が用いられるようになっている。この手法
については、例えばｌ５８ＣＣ８５Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ Ｐ、 ２４０“Ａ ９０ｎｓ ＩＭ
ｂ ＤＲＡＭｗｉｔｈ Ｍｕｌｔｉ−Ｂｉｔ Ｔｅ５
ｔ Ｍｏｄｅ’ に紹介されている。
目覚ましいペースで高集積化が進んでいる。ところが、
１チツプ上のメモリセル°数、すなわち記憶情報量が増
えれば増えるほどこれらのメモリセルが正しく動作して
いるか否かを検査することが難しくなり、しかもその検
査には美大々時間を要するようになる。特に、１ビット
構成のメモリではこの傾向が著しい。そこで、１ビツト
構成のメモリでもあたかも多ピット構成ｒｘ４．ｘ８な
ど）であるかの如く４ビツトあるいは８ビツトずつ検査
を行ない、テスト時間を短縮（／、／）するテスト容易
化という手法が用いられるようになっている。この手法
については、例えばｌ５８ＣＣ８５Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ Ｐ、 ２４０“Ａ ９０ｎｓ ＩＭ
ｂ ＤＲＡＭｗｉｔｈ Ｍｕｌｔｉ−Ｂｉｔ Ｔｅ５
ｔ Ｍｏｄｅ’ に紹介されている。
しかし、従来のテスト容易化手法は、主にウェハの状態
でチップの良否を選別する際に、チップ内にテスト間の
出力端子（パッド）を予め設けておき、この出力端子を
利用して多ビットのメモリセルの記憶情報を読み出して
検査することによりテスト時間を短縮するものが多い。
でチップの良否を選別する際に、チップ内にテスト間の
出力端子（パッド）を予め設けておき、この出力端子を
利用して多ビットのメモリセルの記憶情報を読み出して
検査することによりテスト時間を短縮するものが多い。
このため、組み立て後の個々の製品にはこの手法は適用
できない欠点がある。
できない欠点がある。
また前述した文献には、４個のメモリセルから同時に記
憶情報を読み出し、その論理積を取ってテストする方法
が提案されている。しかし、このような方法では、例え
ば書き込みデータが″１″の場合、４ＩＶＡのメモリセ
ルにおける論理積は全て正しければ’１’、１５のメモ
リセルにで龜誤シがあれば２０′となって不良を検知で
きるが、書き込みデータが＃０１の場合には４個のメモ
リセルからの出力が１つでも″０″であれば論理積が″
０″となって良品と判定されることになり、完全な検査
が行なえない欠点がある。
憶情報を読み出し、その論理積を取ってテストする方法
が提案されている。しかし、このような方法では、例え
ば書き込みデータが″１″の場合、４ＩＶＡのメモリセ
ルにおける論理積は全て正しければ’１’、１５のメモ
リセルにで龜誤シがあれば２０′となって不良を検知で
きるが、書き込みデータが＃０１の場合には４個のメモ
リセルからの出力が１つでも″０″であれば論理積が″
０″となって良品と判定されることになり、完全な検査
が行なえない欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、組立て後の製品レベルにおい
ても検査が可能であり、且つメモリセル動作の完全な検
査が短時間に行なえるオンチップメモリテスト容易化回
路を提供することである。
その目的とするところは、組立て後の製品レベルにおい
ても検査が可能であり、且つメモリセル動作の完全な検
査が短時間に行なえるオンチップメモリテスト容易化回
路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、同一のデータを複数個（例えば４（固、８個な
ど）のメモリセルＫ［Ｉき込み、これらのメモリセルか
ら読み出したデータの論理積および論理和を演算し、こ
れらが書き込んだデータと一致するかどうか比較するこ
とによって、各メモリセルが正しく動作しているか否か
を検査するようにしている。
ために、同一のデータを複数個（例えば４（固、８個な
ど）のメモリセルＫ［Ｉき込み、これらのメモリセルか
ら読み出したデータの論理積および論理和を演算し、こ
れらが書き込んだデータと一致するかどうか比較するこ
とによって、各メモリセルが正しく動作しているか否か
を検査するようにしている。
以下、この発明の一実施例について第１図を参照して説
明する。なお、第１図ではメモリにおけるデータの流れ
のみに着目して示しており、アドレス関係の信号の流れ
は省略している。
明する。なお、第１図ではメモリにおけるデータの流れ
のみに着目して示しており、アドレス関係の信号の流れ
は省略している。
データ入力端子１１に供給される書き込みデータは、入
力バッファＩ２を介して入出力回路１３に供給される。
力バッファＩ２を介して入出力回路１３に供給される。
この入出力回路１３に供給された書き込みデータは、図
示し々いローデコーダおよびカラムデコーダによって選
択されるメモリセルアレイＩ４の中の所定のメモリセル
に書き込まれる。一方、上記メモリセルアレイ１４から
読み出されたデータは、上記入出力回路１３を介して出
力バッファ１５に読み出されるとともに、アンド回路Ｉ
６およびオア回路１７にそれぞれ供給される。上記アン
ド回路１６の出力は、スイッチＳＷ１ を介して論理積
データ出力端子１８に供給され、上記オア回路１７の出
力は、スイッチＳＷ２を介して論理和データ出力端子Ｉ
９に供給される。また、上記出力バッファ１５の出力は
、スイッチＳＷＪ を介してデータ出力端子２０に供
給される。そして、上記スイン）ＳＷｚ−８Ｗ３がテス
ト制御回路２１の出力により選択的にオン／オフ制御さ
れる。このテスト制御回路２１は、テスト制御信号入力
端子２２から供給されるテスト制御信号によつて制御さ
れるようにして成る。
示し々いローデコーダおよびカラムデコーダによって選
択されるメモリセルアレイＩ４の中の所定のメモリセル
に書き込まれる。一方、上記メモリセルアレイ１４から
読み出されたデータは、上記入出力回路１３を介して出
力バッファ１５に読み出されるとともに、アンド回路Ｉ
６およびオア回路１７にそれぞれ供給される。上記アン
ド回路１６の出力は、スイッチＳＷ１ を介して論理積
データ出力端子１８に供給され、上記オア回路１７の出
力は、スイッチＳＷ２を介して論理和データ出力端子Ｉ
９に供給される。また、上記出力バッファ１５の出力は
、スイッチＳＷＪ を介してデータ出力端子２０に供
給される。そして、上記スイン）ＳＷｚ−８Ｗ３がテス
ト制御回路２１の出力により選択的にオン／オフ制御さ
れる。このテスト制御回路２１は、テスト制御信号入力
端子２２から供給されるテスト制御信号によつて制御さ
れるようにして成る。
次に、上記のような構成において動作を説明する。まず
、通常動作時の書き込みおよび読み出し動作について説
明する。データ入力端子１１から入力された書き込みデ
ータは、入カパッファ１２を介して入出力回路ＪＪＫ転
送される。入出力回路１３では、ローデコーダおよびカ
ラムデコーダによりメモリセルアレイＩ４に与えられた
アドレスに応じて４個の入出力回路１３１〜１３．の中
の１岡のアドレスを活性化し、この入出力回路に接続さ
れた対応番地のメモリセルに入力データを書き込む。一
方、データの読み出しの際には、４ｆｌｉ！のメモリセ
ルの記憶データが入出力回路１３．〜１３．に転送され
、これらのデータが出力バッファＩ５に転送される。
、通常動作時の書き込みおよび読み出し動作について説
明する。データ入力端子１１から入力された書き込みデ
ータは、入カパッファ１２を介して入出力回路ＪＪＫ転
送される。入出力回路１３では、ローデコーダおよびカ
ラムデコーダによりメモリセルアレイＩ４に与えられた
アドレスに応じて４個の入出力回路１３１〜１３．の中
の１岡のアドレスを活性化し、この入出力回路に接続さ
れた対応番地のメモリセルに入力データを書き込む。一
方、データの読み出しの際には、４ｆｌｉ！のメモリセ
ルの記憶データが入出力回路１３．〜１３．に転送され
、これらのデータが出力バッファＩ５に転送される。
そして、このバッファ１５から選択されたアドレスに対
応する１個のデータのみがスイッチＳ Ｗ Ｊ を介
してデータ出力端子２θに出力される。この時、テスト
制御信号入力端子２２から供給されるテスト制御信号に
よりテスト制御回路２１が制御され、このテスト制御回
路２１の出力によりスイッチ８Ｗ１ 、ＳＷ２がオフ状
態、スイッチＳＷ３ がオン状態に設定されている。
応する１個のデータのみがスイッチＳ Ｗ Ｊ を介
してデータ出力端子２θに出力される。この時、テスト
制御信号入力端子２２から供給されるテスト制御信号に
よりテスト制御回路２１が制御され、このテスト制御回
路２１の出力によりスイッチ８Ｗ１ 、ＳＷ２がオフ状
態、スイッチＳＷ３ がオン状態に設定されている。
これＫよって、テスト容易化回路として働くアンド回路
１６、オア回路１７は非動作状態、あるいは入出力デー
タに影響を与えないように配慮している。
１６、オア回路１７は非動作状態、あるいは入出力デー
タに影響を与えないように配慮している。
一方、テストの際には、テスト制御回路２１の出力によ
υ、スイッチＳＷＩ、ＳＷ２ をオン状態、スイッチ
ＳＷ３ をオフ状態に設定する。そして、データ入力
端子１１からのテスト入力データが入力バッファ１２お
よび入出力回路１３１〜１３４を介して、４個のメモリ
セルに（同一のテスト入力データ）ｌｊき込まれる。次
に、上記４個のメモリセルに書き込まれたテスト入力デ
ータが同時に読み出され、入出力回路１３１〜１３４を
介してアンド回路１６およびオア回路Ｉ７に供給される
。上記アンド回路１６およびオア回路１７から出力され
る論理積、論理和データはそれぞれ、スイッチｓｗｚ、
ｓｗ２ を介して論理積データ出力端子Ｉ８および論理
和データ出力端子１９から出力される。そして、上記ア
ンド回路゛１６と上記オア回路１７とから出力される論
理積、論理和データケチスト入力データとの比較を行な
い、全て一致している場合にのみ４ｆｌのメモリセルが
正しく動作していると判断する。
υ、スイッチＳＷＩ、ＳＷ２ をオン状態、スイッチ
ＳＷ３ をオフ状態に設定する。そして、データ入力
端子１１からのテスト入力データが入力バッファ１２お
よび入出力回路１３１〜１３４を介して、４個のメモリ
セルに（同一のテスト入力データ）ｌｊき込まれる。次
に、上記４個のメモリセルに書き込まれたテスト入力デ
ータが同時に読み出され、入出力回路１３１〜１３４を
介してアンド回路１６およびオア回路Ｉ７に供給される
。上記アンド回路１６およびオア回路１７から出力され
る論理積、論理和データはそれぞれ、スイッチｓｗｚ、
ｓｗ２ を介して論理積データ出力端子Ｉ８および論理
和データ出力端子１９から出力される。そして、上記ア
ンド回路゛１６と上記オア回路１７とから出力される論
理積、論理和データケチスト入力データとの比較を行な
い、全て一致している場合にのみ４ｆｌのメモリセルが
正しく動作していると判断する。
このような構成によれば、テスト用の外部端子を設けて
いるので、組立て後の製品レベルでもテストが可能であ
シ、複数（４個）のメモリセルに同一のテスト入力デー
タを書き込み、これらのメモリセルから読み出したデー
タの論理積および論理和を取ってテスト入力データと比
較するようにしているので、メモリセル動作の完全か検
査が可能である。また、４個のメモリセルを同時に検査
できるので、蘭々のメモリセルを１閏ずつ検査するもの
に比べて検査時間を短縮できる。
いるので、組立て後の製品レベルでもテストが可能であ
シ、複数（４個）のメモリセルに同一のテスト入力デー
タを書き込み、これらのメモリセルから読み出したデー
タの論理積および論理和を取ってテスト入力データと比
較するようにしているので、メモリセル動作の完全か検
査が可能である。また、４個のメモリセルを同時に検査
できるので、蘭々のメモリセルを１閏ずつ検査するもの
に比べて検査時間を短縮できる。
なお、前記第１図に示すような構成では、通常動作時に
は不要な端子１ｇ、１９．２２を設けることになるが、
これらの端子を独立に設けず、他の端子と共用すること
もできる。例えば、論理積データ出力端子１８および論
理和データ出力端子１９ば、４個のメモリセルに対して
同時に書き込みあるいは読み出しを行なうことにより不
要となる端子や本来のデータ出力端子と兼用しても良い
。また、テスト制御回路２１を活性化するか否かのテス
ト制御信号を入力するテスト制御信号入力端子２２は、
例えば不要なアドレス端子に通常動作では用いない範囲
の高電圧を印加することにより与えるようにすれば、独
立して設けなくても良い。さらには、端子１８．１９を
共通化し、論理積出力と論理和出力とを時分割で得るよ
うにしても良い。
は不要な端子１ｇ、１９．２２を設けることになるが、
これらの端子を独立に設けず、他の端子と共用すること
もできる。例えば、論理積データ出力端子１８および論
理和データ出力端子１９ば、４個のメモリセルに対して
同時に書き込みあるいは読み出しを行なうことにより不
要となる端子や本来のデータ出力端子と兼用しても良い
。また、テスト制御回路２１を活性化するか否かのテス
ト制御信号を入力するテスト制御信号入力端子２２は、
例えば不要なアドレス端子に通常動作では用いない範囲
の高電圧を印加することにより与えるようにすれば、独
立して設けなくても良い。さらには、端子１８．１９を
共通化し、論理積出力と論理和出力とを時分割で得るよ
うにしても良い。
第２図は、この発明の他の実施例を示している。図にお
いて、前記第１図と同一構成部には同じ符号を付してそ
の詳細な説明は省略する。
いて、前記第１図と同一構成部には同じ符号を付してそ
の詳細な説明は省略する。
すなわち、テスト制御回路２１をテスト制御信号入力端
子２２から入力されるテスト制御信号と、入カパッファ
１２から出力されるテスト入力データとに基づいて制御
するようにしている。
子２２から入力されるテスト制御信号と、入カパッファ
１２から出力されるテスト入力データとに基づいて制御
するようにしている。
そして、通常動作かテスト動作かの動作状態、およびテ
スト時の入力データに応じてアンド回路１６．オア回路
１７．出力バッファ１５の各出力を選択的にデータ出力
共通端子２３から出力する。
スト時の入力データに応じてアンド回路１６．オア回路
１７．出力バッファ１５の各出力を選択的にデータ出力
共通端子２３から出力する。
上記のような構成において、通常動作時は前記憶１図の
場合と同様である。
場合と同様である。
一方、テスト動作時には、テスト制御回路２Ｉの出力に
よりスイッチ８Ｗ３ をオフ状態に設定して出力バッ
ファ１５をデータ出力共通端子２３から切離す。また、
上記テスト制御回路２１の出力をテスト入力データによ
っても制御シ、テスト入力データが″１″の場合にはス
イッチ８Ｗノ をオン状態、８Ｗ２ をオフ状態に設
定してアンド回路１６の出力をデータ出力共通端子２３
から出力する。これに対し、テスト入力データが′ＯＩ
の場合には、スイッチＳＷ２をオン状態、８Ｗ１ を
オフ状態に設定してオア回路１７の出力をデータ出力共
通端子２３から出力する。テスト入力データが″１″の
場合は、４ｆｌｉｉｌのメモリセルから読み出されるデ
ータも全て″１″のはずであり、そのうち１個でも誤動
作によって′Ｏ′になれば、アンド回路１６から出力さ
れる論理積は５０′となる。従って、論理和をチェック
する必要はない。一方、テスト入力データが″０″の場
合は、上記とは逆に４（Ｉｌのメモリセルからの読み出
しデータは全て″０″のはずであシ、そのうち１つでも
″１″になれば論理和は″１″となる。従って、論理積
をチェックする必要はなく、オア回路１７の出力とテス
ト入力データとを比較すれば良い。
よりスイッチ８Ｗ３ をオフ状態に設定して出力バッ
ファ１５をデータ出力共通端子２３から切離す。また、
上記テスト制御回路２１の出力をテスト入力データによ
っても制御シ、テスト入力データが″１″の場合にはス
イッチ８Ｗノ をオン状態、８Ｗ２ をオフ状態に設
定してアンド回路１６の出力をデータ出力共通端子２３
から出力する。これに対し、テスト入力データが′ＯＩ
の場合には、スイッチＳＷ２をオン状態、８Ｗ１ を
オフ状態に設定してオア回路１７の出力をデータ出力共
通端子２３から出力する。テスト入力データが″１″の
場合は、４ｆｌｉｉｌのメモリセルから読み出されるデ
ータも全て″１″のはずであり、そのうち１個でも誤動
作によって′Ｏ′になれば、アンド回路１６から出力さ
れる論理積は５０′となる。従って、論理和をチェック
する必要はない。一方、テスト入力データが″０″の場
合は、上記とは逆に４（Ｉｌのメモリセルからの読み出
しデータは全て″０″のはずであシ、そのうち１つでも
″１″になれば論理和は″１″となる。従って、論理積
をチェックする必要はなく、オア回路１７の出力とテス
ト入力データとを比較すれば良い。
この点に着目して、本実施例ではアンド回路１６の出力
とオア回路１７の出力とをテスト入力データに応じて選
択的に出力するようにしている。
とオア回路１７の出力とをテスト入力データに応じて選
択的に出力するようにしている。
第３図は、この発明のさらに他の実施例を説明する九め
のもので、上記第２図におけるスイッチＳＷＩ〜ＳＷ３
とデータ出力共通端子２３との間にインバータ２４．
２５を設け、データ出力共通端子２３に大容量の外部負
荷が接続されても充分に駆動可能なようにしている。ま
た、第４図に示すように、アンド回路１６、オア回路Ｚ
７に代えてナンド回路２６．ノア回路２７を設けるとと
もに、出力バッファ１５の出力端にインバータ２８を設
け、上記各回路の出力をインバータ２９により反転して
データ出力共通端子２３から得るようにしても良い。こ
のような構成においても前記各実施例と同様々動作を台
゛々い、同じ効果が得られるのはもちろんである。
のもので、上記第２図におけるスイッチＳＷＩ〜ＳＷ３
とデータ出力共通端子２３との間にインバータ２４．
２５を設け、データ出力共通端子２３に大容量の外部負
荷が接続されても充分に駆動可能なようにしている。ま
た、第４図に示すように、アンド回路１６、オア回路Ｚ
７に代えてナンド回路２６．ノア回路２７を設けるとと
もに、出力バッファ１５の出力端にインバータ２８を設
け、上記各回路の出力をインバータ２９により反転して
データ出力共通端子２３から得るようにしても良い。こ
のような構成においても前記各実施例と同様々動作を台
゛々い、同じ効果が得られるのはもちろんである。
なお、上記各実施例では、４＠のメそりセルに同じデー
タを書き込んで同時にテストする場合について説明した
が、他の数（例えば８個）でも良いのは言うまでもない
。また、本発明は単なる半導体記憶装置だけでなく、Ｃ
ＰＵ チップ中に設けられるメモリブロック等にも適用
が可能である。
タを書き込んで同時にテストする場合について説明した
が、他の数（例えば８個）でも良いのは言うまでもない
。また、本発明は単なる半導体記憶装置だけでなく、Ｃ
ＰＵ チップ中に設けられるメモリブロック等にも適用
が可能である。
前述したように、この発明ではメモリセルが正しく動作
しているかどうか複数個のメモリセルな同時に検査する
ので、例えば４飼のメモリセルを同時に検査すればテス
トに要する時間は約ン となり、１Ｍビットのダイナミ
ックＲＡＭでも２５６にピットのダイナミックＲＡＭ
並みのテスト時間で済む。また、８蘭のメモリセルを同
時にテストすれば、テスト時間はおよそジである。何個
のメモリセルに適用するかは任意であシ、それぞれのチ
ップの設計の都合に合わせて決定すれば良い。
しているかどうか複数個のメモリセルな同時に検査する
ので、例えば４飼のメモリセルを同時に検査すればテス
トに要する時間は約ン となり、１Ｍビットのダイナミ
ックＲＡＭでも２５６にピットのダイナミックＲＡＭ
並みのテスト時間で済む。また、８蘭のメモリセルを同
時にテストすれば、テスト時間はおよそジである。何個
のメモリセルに適用するかは任意であシ、それぞれのチ
ップの設計の都合に合わせて決定すれば良い。
なお、この発明を適用するためには、アンド回路、オア
回路、スイッチ等を付加する必要があるが、これによる
パターン面積の増加や回路の複雑化は微々たるものであ
シ、はとんど無視できる。
回路、スイッチ等を付加する必要があるが、これによる
パターン面積の増加や回路の複雑化は微々たるものであ
シ、はとんど無視できる。
以上説明したようにこの発明によれば、組立て後の製品
レベルにおいても検査が可能であり、且つメモリセル動
作の完全な検査が短時間に行なえるオンチップメモリテ
スト容易化回路が得られる。
レベルにおいても検査が可能であり、且つメモリセル動
作の完全な検査が短時間に行なえるオンチップメモリテ
スト容易化回路が得られる。
第１図はこの発明の一実施例に係わるオンチップメモリ
テスト容易化回路について説明する九めの図、第２図な
いし第４図はそれぞれこの発明の他の実施例について説
明するための図である。 １１・・・データ入力端子、１２・・・人カパツファ、
１３・・・入出力回路、Ｉ４・・・メモリセルアレイ、
Ｉ５・・・出力バッファ、１６・・・アンド回路、Ｉ７
・・・オア回路、１８・・・論理積データ出力端子、Ｉ
９・・・論理和データ出力端子、２０・・・データ出力
端子、２１・・・テスト制御回路、２２・・・テスト制
御信号入力端子、ＳＷＩ〜ＳＷ３・・・スイッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
テスト容易化回路について説明する九めの図、第２図な
いし第４図はそれぞれこの発明の他の実施例について説
明するための図である。 １１・・・データ入力端子、１２・・・人カパツファ、
１３・・・入出力回路、Ｉ４・・・メモリセルアレイ、
Ｉ５・・・出力バッファ、１６・・・アンド回路、Ｉ７
・・・オア回路、１８・・・論理積データ出力端子、Ｉ
９・・・論理和データ出力端子、２０・・・データ出力
端子、２１・・・テスト制御回路、２２・・・テスト制
御信号入力端子、ＳＷＩ〜ＳＷ３・・・スイッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
Claims (2)
- （１）記憶装置を構成する複数個のメモリセルに同一の
テストデータを同時に書き込む手段と、これら複数個の
メモリセルに書き込んだテストデータを同時に読み出す
手段と、上記複数個のメモリセルから読み出したテスト
データの論理積を得る手段と、上記複数個のメモリセル
から読み出したテストデータの論理和を得る手段とを具
備し、上記複数個のメモリセルから読み出したテストデ
ータの論理積および論理和とテストデータとの比較に基
づいて上記テストデータを書き込んだメモリセルが正常
に動作しているか否かを検査することを特徴とするオン
チップメモリテスト容易化回路。 - （２）前記複数個のメモリセルから読み出したテストデ
ータの論理積および論理和とメモリセルに書き込んだテ
ストデータとの比較時、書き込んだテストデータが″１
″の場合は論理積を選択し、書き込んだテストデータが
″０″の場合は論理和を選択する制御手段をさらに具備
して成ることを特徴とする特許請求の範囲第１項記載の
オンチップメモリテスト容易化回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132596A JPS61292299A (ja) | 1985-06-18 | 1985-06-18 | オンチツプメモリテスト容易化回路 |
| US06/846,143 US4686456A (en) | 1985-06-18 | 1986-03-31 | Memory test circuit |
| KR1019860003015A KR900004886B1 (ko) | 1985-06-18 | 1986-04-18 | 메모리 테스트회로 |
| EP86303512A EP0206486A3 (en) | 1985-06-18 | 1986-05-08 | Memory test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132596A JPS61292299A (ja) | 1985-06-18 | 1985-06-18 | オンチツプメモリテスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292299A true JPS61292299A (ja) | 1986-12-23 |
Family
ID=15085038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132596A Pending JPS61292299A (ja) | 1985-06-18 | 1985-06-18 | オンチツプメモリテスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292299A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
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