JPH10112199A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPH10112199A JPH10112199A JP8263145A JP26314596A JPH10112199A JP H10112199 A JPH10112199 A JP H10112199A JP 8263145 A JP8263145 A JP 8263145A JP 26314596 A JP26314596 A JP 26314596A JP H10112199 A JPH10112199 A JP H10112199A
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- JP
- Japan
- Prior art keywords
- pattern
- memory
- control signal
- multiplexer
- signal
- Prior art date
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 共通の入出力ピンに多種のパターン信号を供
給して試験を行なうメモリ試験装置において、各種のパ
ターン信号を発生させるためのプログラムを簡素化し、
プログラムの作成を簡易にし、安価に試験用プログラム
を作成できるようにする。 【解決手段】 １つのパターン選択を複数のレジスタ
と、このレジスタに書き込んで制御データを順次取り出
す第１マルチプレクサＭＵＸ１と、この第１マルチプレ
クサで取り出した制御信号により目的とする順序に配列
されたパターンデータを第２マルチプレクサによって得
ることを目的とし、プログラムによることなく、所定の
順序に配列されたパターン信号を発生させる。
給して試験を行なうメモリ試験装置において、各種のパ
ターン信号を発生させるためのプログラムを簡素化し、
プログラムの作成を簡易にし、安価に試験用プログラム
を作成できるようにする。 【解決手段】 １つのパターン選択を複数のレジスタ
と、このレジスタに書き込んで制御データを順次取り出
す第１マルチプレクサＭＵＸ１と、この第１マルチプレ
クサで取り出した制御信号により目的とする順序に配列
されたパターンデータを第２マルチプレクサによって得
ることを目的とし、プログラムによることなく、所定の
順序に配列されたパターン信号を発生させる。
Description
【０００１】
【発明の属する技術分野】この発明は例えばフラッシュ
メモリ等と呼ばれている大容量化された半導体メモリを
試験するメモリ試験装置に関する。
メモリ等と呼ばれている大容量化された半導体メモリを
試験するメモリ試験装置に関する。
【０００２】
【従来の技術】メモリの大容量化に伴なうピン数の増加
を抑える手法の一つにＩ／Ｏピン（入出力ピン）を本来
のデータの入出力ピンとして用いる外に、コマンド入力
ピン、アドレス入力ピン等に兼用するメモリが考えられ
ている。このメモリは図２に示すように、例えば８本の
入力出力ピンＩＯ１〜ＩＯ８の外に、コマンド入力制御
ピンＰCLE と、アドレス入力制御ピンＰALE と、書込制
御ピンＰWEと、書込禁止制御ピンＰWPと、チップ選択制
御ピンＰCEと、読出制御ピンＰRE等が設けられている。
を抑える手法の一つにＩ／Ｏピン（入出力ピン）を本来
のデータの入出力ピンとして用いる外に、コマンド入力
ピン、アドレス入力ピン等に兼用するメモリが考えられ
ている。このメモリは図２に示すように、例えば８本の
入力出力ピンＩＯ１〜ＩＯ８の外に、コマンド入力制御
ピンＰCLE と、アドレス入力制御ピンＰALE と、書込制
御ピンＰWEと、書込禁止制御ピンＰWPと、チップ選択制
御ピンＰCEと、読出制御ピンＰRE等が設けられている。
【０００３】８本の入出力ピンに例えば３サイクルにわ
たってアドレス信号を入力すると、全部で８×３＝２４
ビットのアドレス信号を入力することができる。２４ビ
ットのアドレス信号を用いることにより約１６Ｍビット
の記憶容量を持つメモリ領域をアクセスすることができ
る。更に４サイクルにわたってアドレス信号を入力する
ことにより８×４＝３２ビットのアドレス信号を入力す
ることができ、これにより約４Ｇビットのメモリ領域を
アクセスすることができる。
たってアドレス信号を入力すると、全部で８×３＝２４
ビットのアドレス信号を入力することができる。２４ビ
ットのアドレス信号を用いることにより約１６Ｍビット
の記憶容量を持つメモリ領域をアクセスすることができ
る。更に４サイクルにわたってアドレス信号を入力する
ことにより８×４＝３２ビットのアドレス信号を入力す
ることができ、これにより約４Ｇビットのメモリ領域を
アクセスすることができる。
【０００４】このように同一のピンを時分割して利用
し、複数サイクルに分割してアドレス信号を入力するこ
とにより、ピン数を増すことなくメモリ容量を拡大する
ことができる利点が得られる。これにより同一のパッケ
ージ構造で各種の記憶容量を持つメモリを構成すること
ができることになる。図３Ｄにこの種のメモリの動作タ
イミング例を示す。図３Ｄは入出力ピンＩＯ１〜ＩＯ８
に与える信号の配列を示す。この信号の配列は、先頭に
コマンド信号Ｃ０〜Ｃ７が配置され、その次にアドレス
信号Ａ０〜Ａ２１が配置され、アドレス信号Ａ０〜Ａ２
１の次にデータＤＡＴが配置されて１組の信号の配列が
構成される。
し、複数サイクルに分割してアドレス信号を入力するこ
とにより、ピン数を増すことなくメモリ容量を拡大する
ことができる利点が得られる。これにより同一のパッケ
ージ構造で各種の記憶容量を持つメモリを構成すること
ができることになる。図３Ｄにこの種のメモリの動作タ
イミング例を示す。図３Ｄは入出力ピンＩＯ１〜ＩＯ８
に与える信号の配列を示す。この信号の配列は、先頭に
コマンド信号Ｃ０〜Ｃ７が配置され、その次にアドレス
信号Ａ０〜Ａ２１が配置され、アドレス信号Ａ０〜Ａ２
１の次にデータＤＡＴが配置されて１組の信号の配列が
構成される。
【０００５】コマンド信号Ｃ０〜Ｃ７、アドレス信号Ａ
０〜Ａ２１、データＤＡＴを区別してメモリに入力する
ために、コマンド入力制御ピンＰCLE と、アドレス入力
制御ピンＰALE とが設けられ、コマンド入力制御ピンＰ
CLE に入力するコマンド入力制御信号ＣＬＥを図３Ａに
示すようにＨ論理に立上げることにより、コマンド信号
Ｃ０〜Ｃ７がメモリに取込まれる。またアドレス入力制
御ピンＰALE に与えるアドレス入力制御信号ＡＬＥをＨ
論理に立上げた状態では入出力端子ＩＯ１〜ＩＯ８に与
える信号がアドレス信号Ａ０〜Ａ２１として認識されて
メモリに取り込まれ、このアドレス信号によってデータ
を書き込むべきアドレス又は読出したいアドレスがアク
セスされる。図の例では３サイクルを使って２２ビット
のアドレス信号Ａ０〜Ａ２１を供給し、４Ｍビットの記
憶容量のメモリをアクセスする場合を示す。またデータ
はＤＡＴ1 〜ＤＡＴn を入出力端子ＩＯ１〜ＩＯ８に時
分割して与え、これらのデータＤＡＴ1 〜ＤＡＴn をメ
モリに書き込む場合を例示した場合を示す。
０〜Ａ２１、データＤＡＴを区別してメモリに入力する
ために、コマンド入力制御ピンＰCLE と、アドレス入力
制御ピンＰALE とが設けられ、コマンド入力制御ピンＰ
CLE に入力するコマンド入力制御信号ＣＬＥを図３Ａに
示すようにＨ論理に立上げることにより、コマンド信号
Ｃ０〜Ｃ７がメモリに取込まれる。またアドレス入力制
御ピンＰALE に与えるアドレス入力制御信号ＡＬＥをＨ
論理に立上げた状態では入出力端子ＩＯ１〜ＩＯ８に与
える信号がアドレス信号Ａ０〜Ａ２１として認識されて
メモリに取り込まれ、このアドレス信号によってデータ
を書き込むべきアドレス又は読出したいアドレスがアク
セスされる。図の例では３サイクルを使って２２ビット
のアドレス信号Ａ０〜Ａ２１を供給し、４Ｍビットの記
憶容量のメモリをアクセスする場合を示す。またデータ
はＤＡＴ1 〜ＤＡＴn を入出力端子ＩＯ１〜ＩＯ８に時
分割して与え、これらのデータＤＡＴ1 〜ＤＡＴn をメ
モリに書き込む場合を例示した場合を示す。
【０００６】図４に各入出力端子ＩＯ１〜ＩＯ８に入力
する信号の詳細例を示す。サイクル１では８ビットのコ
マンド信号Ｃ０〜Ｃ７が入出力ピンＩＯ１〜ＩＯ８に供
給される。サイクル２ではアドレス信号の中の先頭から
８ビットのＡ０〜Ａ７が与えられる。このアドレス信号
を以下カラムアドレス信号と称すことにする。サイクル
３ではＡ８〜Ａ１５までのアドレス信号が与えられる。
このアドレス信号をナンドアドレス信号と称すことにす
る。サイクル４ではＡ１６〜Ａ２１までの６ビットのア
ドレス信号を与える。このアドレス信号をブロックアド
レス信号と称すことにする。アドレス信号Ａ０〜Ａ２１
に続いてデータＤＡＴ1 を構成する各ビットの信号Ｄ０
〜Ｄ７が入力される。
する信号の詳細例を示す。サイクル１では８ビットのコ
マンド信号Ｃ０〜Ｃ７が入出力ピンＩＯ１〜ＩＯ８に供
給される。サイクル２ではアドレス信号の中の先頭から
８ビットのＡ０〜Ａ７が与えられる。このアドレス信号
を以下カラムアドレス信号と称すことにする。サイクル
３ではＡ８〜Ａ１５までのアドレス信号が与えられる。
このアドレス信号をナンドアドレス信号と称すことにす
る。サイクル４ではＡ１６〜Ａ２１までの６ビットのア
ドレス信号を与える。このアドレス信号をブロックアド
レス信号と称すことにする。アドレス信号Ａ０〜Ａ２１
に続いてデータＤＡＴ1 を構成する各ビットの信号Ｄ０
〜Ｄ７が入力される。
【０００７】
【発明が解決しようとする課題】上述したように、入出
力ピンをデータの入出力ピンとして利用する外に、アド
レス入力ピン、コマンド入力ピン等に流用する型式のメ
モリにあっては図４に示すように、各入出力ピンＩＯ１
〜ＩＯ８に各種の種類が異なる信号を供給しなくてはな
らない。
力ピンをデータの入出力ピンとして利用する外に、アド
レス入力ピン、コマンド入力ピン等に流用する型式のメ
モリにあっては図４に示すように、各入出力ピンＩＯ１
〜ＩＯ８に各種の種類が異なる信号を供給しなくてはな
らない。
【０００８】このことはこの種のメモリを試験するメモ
リ試験装置にも要求される事項であり、この種のメモリ
を試験するには各入出力端子ＩＯ１〜ＩＯ８のそれぞれ
にコマンド信号、アドレス信号、データの各種の信号を
入力しなければならないことを意味している。メモリ試
験装置は図５に示すように、パターン発生器１１と、こ
のパターン発生器１１が出力する各種のパターン信号を
選択して各ピンに与えるパターンデータを取り出すため
のパターン選択手段１２と、パターン選択手段１２で取
り出したパターンデータを実波形を持つパターン信号に
変換する波形フォーマッタ１３と、この波形フォーマッ
タ１３で生成したパターン信号を被試験メモリＭＵＴに
与える駆動回路１４と、被試験メモリＭＵＴから読み出
されて出力される信号が所定の論理レベルを持っている
か否かを判定して取り込むレベル比較器１５と、レベル
比較器１５で正規の論理レベルを持っていると判定され
た信号と、期待値データとを比較する論理比較器１６
と、論理比較器１６において不一致が検出されて被試験
メモリＭＵＴに不良セルが存在することが検出されたと
き、その不良セルのアドレスに不良を表わす論理値を記
憶し、その記憶を読み出して不良解析に用いる不良解析
メモリ１７と、パターン発生器１１、パターン選択手段
１２、波形フォーマッタ１３、駆動回路１４、レベル比
較器１５、論理比較器１６等にタイミング信号を与える
タイミング信号発生器１８と、メモリ試験装置全体を制
御するテストコンピュータＴＰＣとによって構成され
る。
リ試験装置にも要求される事項であり、この種のメモリ
を試験するには各入出力端子ＩＯ１〜ＩＯ８のそれぞれ
にコマンド信号、アドレス信号、データの各種の信号を
入力しなければならないことを意味している。メモリ試
験装置は図５に示すように、パターン発生器１１と、こ
のパターン発生器１１が出力する各種のパターン信号を
選択して各ピンに与えるパターンデータを取り出すため
のパターン選択手段１２と、パターン選択手段１２で取
り出したパターンデータを実波形を持つパターン信号に
変換する波形フォーマッタ１３と、この波形フォーマッ
タ１３で生成したパターン信号を被試験メモリＭＵＴに
与える駆動回路１４と、被試験メモリＭＵＴから読み出
されて出力される信号が所定の論理レベルを持っている
か否かを判定して取り込むレベル比較器１５と、レベル
比較器１５で正規の論理レベルを持っていると判定され
た信号と、期待値データとを比較する論理比較器１６
と、論理比較器１６において不一致が検出されて被試験
メモリＭＵＴに不良セルが存在することが検出されたと
き、その不良セルのアドレスに不良を表わす論理値を記
憶し、その記憶を読み出して不良解析に用いる不良解析
メモリ１７と、パターン発生器１１、パターン選択手段
１２、波形フォーマッタ１３、駆動回路１４、レベル比
較器１５、論理比較器１６等にタイミング信号を与える
タイミング信号発生器１８と、メモリ試験装置全体を制
御するテストコンピュータＴＰＣとによって構成され
る。
【０００９】尚、図ではパターン選択手段に、波形フォ
ーマッタ１３、駆動回路１４、レベル比較器１５をそれ
ぞれ１個のブロックで表現しているが、これらのブロッ
ク内には被試験メモリＭＵＴのピンの数に対応した数の
チャンネルが用意され、各ピンに対してパターン信号が
供給される。従来、パターン選択手段１２ではテストコ
ンピュータＴＰＣに設けられたプログラムに従って出力
される制御信号がデータバスＤＢＵＳ及び制御バスＳＢ
ＵＳを通じて与えられ、被試験メモリＭＵＴの各ピンに
与えるパターン信号を選択している。従って上述したよ
うに、入出力端子ＩＯ１〜ＩＯ８にコマンド信号、アド
レス信号、データ等、種類が異なる信号を各ピン毎に選
択するにはテストコンピュータＴＰＣに設けるプログラ
ムの内容が繁雑となり、その作成には多くの人手と繁雑
な作業を必要とし、プログラムの作成に大きなコストが
掛る欠点がある。
ーマッタ１３、駆動回路１４、レベル比較器１５をそれ
ぞれ１個のブロックで表現しているが、これらのブロッ
ク内には被試験メモリＭＵＴのピンの数に対応した数の
チャンネルが用意され、各ピンに対してパターン信号が
供給される。従来、パターン選択手段１２ではテストコ
ンピュータＴＰＣに設けられたプログラムに従って出力
される制御信号がデータバスＤＢＵＳ及び制御バスＳＢ
ＵＳを通じて与えられ、被試験メモリＭＵＴの各ピンに
与えるパターン信号を選択している。従って上述したよ
うに、入出力端子ＩＯ１〜ＩＯ８にコマンド信号、アド
レス信号、データ等、種類が異なる信号を各ピン毎に選
択するにはテストコンピュータＴＰＣに設けるプログラ
ムの内容が繁雑となり、その作成には多くの人手と繁雑
な作業を必要とし、プログラムの作成に大きなコストが
掛る欠点がある。
【００１０】この発明の目的は各入出力端子にコマンド
信号、アドレス信号、データ等を選択するためのプログ
ラムを簡素化し、プログラムを簡単にできるように構成
したメモリ試験装置を提案するものである。
信号、アドレス信号、データ等を選択するためのプログ
ラムを簡素化し、プログラムを簡単にできるように構成
したメモリ試験装置を提案するものである。
【００１１】
【課題を解決するための手段】この発明ではパターン発
生器、パターン選択手段、波形フォーマッタ、駆動回
路、レベル比較器、論理比較器、不良解析メモリ、タイ
ミング発生器等によって構成されるメモリ試験装置にお
いて、パターン選択手段にこれより選択して取り出すパ
ターンデータの種類の数に対応した数のレジスタを設
け、このレジスタに各パターンデータを取り出すための
制御信号を記憶させる。この制御信号を任意に取り出し
てマルチプレクサに与える。マルチプレクサは制御信号
に従ってパターン発生器から与えられる所望のパターン
データを選択して出力する。この結果、パターンデータ
を選択するためのプログラムを作成する必要が無くなる
ため、プログラムの作成を大幅に簡素化することができ
る利点が得られる。
生器、パターン選択手段、波形フォーマッタ、駆動回
路、レベル比較器、論理比較器、不良解析メモリ、タイ
ミング発生器等によって構成されるメモリ試験装置にお
いて、パターン選択手段にこれより選択して取り出すパ
ターンデータの種類の数に対応した数のレジスタを設
け、このレジスタに各パターンデータを取り出すための
制御信号を記憶させる。この制御信号を任意に取り出し
てマルチプレクサに与える。マルチプレクサは制御信号
に従ってパターン発生器から与えられる所望のパターン
データを選択して出力する。この結果、パターンデータ
を選択するためのプログラムを作成する必要が無くなる
ため、プログラムの作成を大幅に簡素化することができ
る利点が得られる。
【００１２】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図中１１はパターン発生器、１２はパターン選択手
段を示す。この発明ではこのパターン選択手段１２に複
数のレジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ
を設ける。このレジスタ１２Ａ〜１２Ｅの数は共通の入
出力ピンＩＯ１〜ＩＯ８に与える信号の種類に対応して
設けられる。
す。図中１１はパターン発生器、１２はパターン選択手
段を示す。この発明ではこのパターン選択手段１２に複
数のレジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ
を設ける。このレジスタ１２Ａ〜１２Ｅの数は共通の入
出力ピンＩＯ１〜ＩＯ８に与える信号の種類に対応して
設けられる。
【００１３】つまり、レジスタ１２Ａはコマンド用レジ
スタ、１２Ｂはカラムアドレス用レジスタ、１２Ｃはナ
ンドアドレス用レジスタ、１２Ｄはブロックアドレス用
レジスタ、１２Ｅはデータ用レジスタとして利用する。
これらの各レジスタ１２Ａ〜１２Ｅにはコマンド信号を
取り出すための制御信号ＣＡ、カラムアドレスを取り出
すための制御信号ＣＢ、ナンドアドレスを取り出すため
の制御信号ＣＣ、ブロックアドレスを取り出すための制
御信号ＣＤ、データを取り出すための制御信号ＣＥがテ
ストコンピュータＴＰＣからそれぞれデータバスＤＢＵ
Ｓを通じて書き込まれる。この書込は制御バスＳＢＵＳ
を通じて送られて来る書込指令信号ＷEA，ＷEB，ＷEC，
ＷED，ＷEEによって実行される。
スタ、１２Ｂはカラムアドレス用レジスタ、１２Ｃはナ
ンドアドレス用レジスタ、１２Ｄはブロックアドレス用
レジスタ、１２Ｅはデータ用レジスタとして利用する。
これらの各レジスタ１２Ａ〜１２Ｅにはコマンド信号を
取り出すための制御信号ＣＡ、カラムアドレスを取り出
すための制御信号ＣＢ、ナンドアドレスを取り出すため
の制御信号ＣＣ、ブロックアドレスを取り出すための制
御信号ＣＤ、データを取り出すための制御信号ＣＥがテ
ストコンピュータＴＰＣからそれぞれデータバスＤＢＵ
Ｓを通じて書き込まれる。この書込は制御バスＳＢＵＳ
を通じて送られて来る書込指令信号ＷEA，ＷEB，ＷEC，
ＷED，ＷEEによって実行される。
【００１４】レジスタ１２Ａ〜１２Ｅに書込まれた各制
御信号ＣＡ〜ＣＥは出力側に読み出され、それぞれがマ
ルチプレクサＭＵＸ１の入力端子Ａ，Ｂ，Ｃ，…Ｅに入
力される。マルチプレクサＭＵＸ１はテストコンピュー
タＴＰＣから送られて来る制御信号ＰＪによって入力端
子Ａ，Ｂ，Ｃ，Ｄ，Ｅが任意に切替制御される。マルチ
プレクサＭＵＸ１の切替制御により制御信号ＣＡ，Ｃ
Ｂ，ＣＣ，ＣＤ，ＣＥがマルチプレクサＭＵＭ２の制御
端子に与えられる。マルチプレクサＭＵＭ２はこれらの
制御信号ＣＡ〜ＣＥによって制御され、パターン発生器
１１から出力される各パターン信号の中から、制御信号
ＣＡによりコマンド信号に対応するパターンデータを取
り出し、制御信号ＣＢによりカラムアドレスＡ０〜Ａ７
に対応するパターンデータを取り出し、制御信号ＣＣに
よりナンドアドレスに対応するパターンデータを取り出
し、制御信号ＣＤによりブロックアドレスに対応するパ
ターンデータを取り出し、制御信号ＣＥによって被試験
メモリＭＵＴに書き込むためのデータに対応するパター
ンデータを取り出す。これらの各パターンデータはフリ
ップフロップＦＦにおいて、クロックＣＬＫによってリ
タイミングし、波形フォーマッタ１３に入力され実波形
に変換される。ここでは特に図示しないが駆動回路を通
じて被試験メモリＭＵＴの各ピンに与えられる。
御信号ＣＡ〜ＣＥは出力側に読み出され、それぞれがマ
ルチプレクサＭＵＸ１の入力端子Ａ，Ｂ，Ｃ，…Ｅに入
力される。マルチプレクサＭＵＸ１はテストコンピュー
タＴＰＣから送られて来る制御信号ＰＪによって入力端
子Ａ，Ｂ，Ｃ，Ｄ，Ｅが任意に切替制御される。マルチ
プレクサＭＵＸ１の切替制御により制御信号ＣＡ，Ｃ
Ｂ，ＣＣ，ＣＤ，ＣＥがマルチプレクサＭＵＭ２の制御
端子に与えられる。マルチプレクサＭＵＭ２はこれらの
制御信号ＣＡ〜ＣＥによって制御され、パターン発生器
１１から出力される各パターン信号の中から、制御信号
ＣＡによりコマンド信号に対応するパターンデータを取
り出し、制御信号ＣＢによりカラムアドレスＡ０〜Ａ７
に対応するパターンデータを取り出し、制御信号ＣＣに
よりナンドアドレスに対応するパターンデータを取り出
し、制御信号ＣＤによりブロックアドレスに対応するパ
ターンデータを取り出し、制御信号ＣＥによって被試験
メモリＭＵＴに書き込むためのデータに対応するパター
ンデータを取り出す。これらの各パターンデータはフリ
ップフロップＦＦにおいて、クロックＣＬＫによってリ
タイミングし、波形フォーマッタ１３に入力され実波形
に変換される。ここでは特に図示しないが駆動回路を通
じて被試験メモリＭＵＴの各ピンに与えられる。
【００１５】上述したレジスタ１２Ａ〜１２Ｅ及びマル
チプレクサＭＵＸ１とＭＵＸ２及びリタイミング用フリ
ップフロップＦＦから成るパターン選択手段をそれぞれ
被試験メモリＭＵＴのピン数分設けておくことにより、
各パターン選択手段に設けたレジスタ１２Ａ〜１２Ｅに
各ピンに与えるコマンド信号、カラムアドレス、ナンド
アドレス、ブロックアドレス、データを取り出すための
制御信号ＣＡ〜ＣＥを書込むことにより、どのピンが入
出力ピンに割当られても、各入出力ピンに対応したコマ
ンド信号、カラムアドレス信号、ナンドアドレス信号、
ブロックアドレス信号、データを取出すための制御信号
ＣＡ〜ＣＥをレジスタ１２Ａ〜１２Ｅに記憶させればよ
いから、テストコンピュータＴＰＣにはパターン選択の
ための制御プログラムを設ける必要がない。
チプレクサＭＵＸ１とＭＵＸ２及びリタイミング用フリ
ップフロップＦＦから成るパターン選択手段をそれぞれ
被試験メモリＭＵＴのピン数分設けておくことにより、
各パターン選択手段に設けたレジスタ１２Ａ〜１２Ｅに
各ピンに与えるコマンド信号、カラムアドレス、ナンド
アドレス、ブロックアドレス、データを取り出すための
制御信号ＣＡ〜ＣＥを書込むことにより、どのピンが入
出力ピンに割当られても、各入出力ピンに対応したコマ
ンド信号、カラムアドレス信号、ナンドアドレス信号、
ブロックアドレス信号、データを取出すための制御信号
ＣＡ〜ＣＥをレジスタ１２Ａ〜１２Ｅに記憶させればよ
いから、テストコンピュータＴＰＣにはパターン選択の
ための制御プログラムを設ける必要がない。
【００１６】
【発明の効果】以上説明したように、この発明によれば
共通のピンに異なる性質のパターン信号を供給する場合
に、そのパターン信号の選択をマルチプレクサＭＵＸ１
及びマルチプレクサＭＵＸ２を用いて切替るため、簡単
な構成でありながら、パターン選択のためのプログラム
を設ける必要がなくなると云う優れた作用効果を得るこ
とができる。
共通のピンに異なる性質のパターン信号を供給する場合
に、そのパターン信号の選択をマルチプレクサＭＵＸ１
及びマルチプレクサＭＵＸ２を用いて切替るため、簡単
な構成でありながら、パターン選択のためのプログラム
を設ける必要がなくなると云う優れた作用効果を得るこ
とができる。
【図面の簡単な説明】
【図１】この発明の要部の構成を説明するためのブロッ
ク図。
ク図。
【図２】この発明によるメモリ試験装置で試験対象とな
るメモリを説明するための図。
るメモリを説明するための図。
【図３】図２に示したメモリの動作を説明するための波
形図。
形図。
【図４】図２に示したメモリの各ピンに与える信号の詳
細を説明するための図。
細を説明するための図。
【図５】従来のメモリ試験装置の概要を説明するための
ブロック図。
ブロック図。
１１ パターン発生器 １２ パターン選択手段 １２Ａ〜１２Ｅ レジスタ ＭＵＸ１，ＭＵＸ２ マルチプレクサ ＴＰＣ テストコンピュータ
Claims (1)
- 【請求項１】 パターン発生器から出力される各種のパ
ターンデータをパターン選択手段によって所望の配列の
順序で取り出し、実波形を持つ試験パターン信号に変換
して被試験メモリの各ピンに与える構成とされたメモリ
試験装置において、 上記パターン選択手段に複数のレジスタを設け、この複
数のレジスタに上記パターン発生器から出力されるパタ
ーンデータを選択するための制御信号を記憶させ、この
制御信号を任意に取り出し、この制御信号によってマル
チプレクサを制御し、このマルチプレクサによって所望
の配列の順序でパターンデータを取り出す構成としたこ
とを特徴とするメモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263145A JPH10112199A (ja) | 1996-10-03 | 1996-10-03 | メモリ試験装置 |
| DE19743707A DE19743707A1 (de) | 1996-10-03 | 1997-10-02 | Speichertestvorrichtung |
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