JPH07130200A

JPH07130200A - 半導体メモリ試験装置

Info

Publication number: JPH07130200A
Application number: JP21880294A
Authority: JP
Inventors: Tadashi Okazaki; 正岡崎; Kazumi Kita; 一三北
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-09-13
Filing date: 1994-09-13
Publication date: 1995-05-19

Abstract

(57)【要約】【目的】複数個のフラッシュメモリを同時に試験する
ことを可能にする。【構成】被試験メモリ（ＭＵＴ）にパターン発生器
（２）からの試験データパターン、アドレスパターン、
及び制御信号を与え、その被試験メモリから読み出され
た読みだしデータと期待値データとをＸＯＲゲート（４
Ｘ）により比較して一致の場合はパスを、不一致の場合
はフェイルを表す比較結果を出力し、そのＸＯＲゲート
（４Ｘ）が検出した一致信号ＷＣをレジスタ（４２）に
保持し、禁止信号として出力し、被試験メモリ（ＭＵ
Ｔ）に対する禁止ゲート（４４）に与え、それによって
被試験メモリに与えられるライトイネーブル信号ＷＥを
禁止し、それと共に比較結果禁止ゲート（４５）にも与
えられ、比較結果を強制的にＰＡＳＳとしての出力し、
被試験メモリに対する過剰書き込みを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリ試験装
置に関し、特に、通常のＤＲＡＭやＳＲＡＭの試験はも
とより、フラッシュメモリの試験も可能としたメモリ試
験装置に関する。

【０００２】

【従来技術】図６は従来の半導体メモリ試験装置の基本
構成を示す図である。半導体メモリ試験装置はタイミン
グ発生器１０、パターン発生器２、波形整形器３、ドラ
イバＤＲ、論理比較部４０、およびフェイル解析メモリ
５により構成され、被試験メモリＭＵＴの試験を行な
う。ただし製造された半導体メモリの良、不良（ＰＡＳ
Ｓ／ＦＡＩＬ）を判定するためにのみ使用される場合に
は、フェイル解析メモリ５を使用しない場合もある。

【０００３】パターン発生器２はタイミング発生器１０
が発生する基準クロックＣＫに従って被試験メモリＭＵ
Ｔに供給するアドレス信号ＡＤＲＳ、試験データ信号Ｔ
ＰＤ、制御信号ＣＳを出力する。これらの信号は、波形
整形器３に与えられ、ここにおいて試験に必要な論理波
形に整形されてからドライバＤＲでそれぞれ実際に必要
な電圧の駆動波形とされ、被試験メモリＭＵＴに印加さ
れる。

【０００４】被試験メモリＭＵＴについて、制御信号Ｃ
Ｓにより試験データ信号ＴＰＤの書き込み、読みだし制
御が行なわれる。被試験メモリＭＵＴから読み出された
試験データ信号ＲＤは論理比較部４０に与えられ、ここ
においてパターン発生器２から出力される期待値データ
ＥＤと読みだした試験データＲＤとが比較され、その一
致、不一致により被試験メモリＭＵＴの良否（パス、フ
ェイル）判定をする。

【０００５】不一致の場合、論理比較部４０からフェイ
ル解析メモリ５にフェイル信号が供給され、パターン発
生器２の発生するアドレス信号ＡＤＲＳにより指定され
るフェイル解析メモリ５内のメモリセルにそのフェイル
情報が記憶される。試験終了後、このフェイル解析メモ
リ５の記憶内容を解析する。生産ラインにおいては、試
験の効率を向上せしめるために通常はｎ個のテストチャ
ネルでｎ個の被試験メモリＭＵＴ₁ないしＭＵＴ_nにつ
いて同時に並列的に試験を実施する。

【０００６】ここで、フラッシュメモリについて説明す
る。近年、大容量で多数回書換え可能な不揮発性メモリ
としてフラッシュメモリが注目されている。フラッシュ
メモリは、その構造上、各アドレスにおいて１回の書き
込み動作によりデータ書き込みに成功するとは限らない
ので通常は複数回書き込み動作を繰り返す必要がある。
書き込みに成功するまでの回数は被試験メモリＭＵＴの
種類により相違しており、また同種の被試験メモリＭＵ
Ｔであってもアドレス毎に相違する。そして、フラッシ
ュメモリのデータ書き込み試験は、規定回数以内でデー
タを書き込みたいすべてのメモリセルにデータを書き込
むことができた場合或は消去することができた場合、こ
のメモリを良品と判断する。データ消去試験についても
同様であり、規定回数以内においてデータを消去したい
すべてのメモリセルについてデータを消去することがで
きた場合、このメモリを良品と判断する。

【０００７】図７はｎ個のテストチャネルのための論理
比較部４０の構成を示す。論理比較部４０はそれぞれの
被試験メモリＭＵＴ₁ 〜ＭＵＴ_n からの読みだしデータ
ＲＤが与えられ、期待値データＥＤと論理比較する複数
の論理比較器４₁ 〜４_n とＮＯＲゲートで構成されたオ
ールパス検出器４３とを含む。この例では各論理比較器
４₁ 〜４_n は入力データのストローブＳＴＲＢのタイミ
ングでのアナログ論理判定結果をＸＯＲゲートで構成さ
れた不一致検出回路４Ｘで期待値データＥＤと比較して
おり、一致（ＰＡＳＳ）の場合は“０”を、不一致（Ｆ
ＡＩＬ）の場合は“１”を出力する。論理比較器４₁〜
４_nの比較結果であるＦＡＩＬ／ＰＡＳＳステータス・
データ（単にＦ／Ｐデータと呼ぶ）はフェイル解析メモ
リ５に供給されと共に、オールパス検出器４３に与えら
れ、オールパス検出器４３の出力である全一致（all PA
SS）を表す“１”はマッチフラグＭＦとしてパターン発
生器２に与えられる。

【０００８】複数のフラッシュメモリについて同時並列
的に試験を実施する場合、或るアドレスについてすべて
の被試験フラッシュメモリＭＵＴ₁ないしＭＵＴ_nの読
みだしデータＲＤが期待値データＥＤと一致したとき、
即ち、マッチがとれたときは、マッチフラグＭＦを発生
する。パターン発生器２はマッチフラグＭＦに応答して
次のアドレスに進み、被試験フラッシュメモリＭＵＴ₁
ないしＭＵＴ_nの内で１個でもマッチがとれないものが
存在している場合は、そのアドレスで再度データ書き込
み試験（或はデータ消去試験、以下データ書き込み試験
についてのみ述べる）を実行する。このデータ書き込み
試験を繰り返し実行しても規定回数以内にマッチがとれ
ないときは、別の処理ルーチンにジャンプして当該被試
験フラッシュメモリＭＵＴはフェイルであるものとして
フェイル解析メモリ５の対応するアドレスに記憶し、次
のアドレスに進む様にプログラムを構成する。

【０００９】

【発明が解決しようとする課題】ところで、フラッシュ
メモリはデータ書き込みが成功しているアドレスに対し
て再度書き込みを行なってはならない過剰書き込み禁止
の仕様とされている。ここで、複数個のフラッシュメモ
リＭＵＴ₁ないしＭＵＴ_nについて同時に並列的に試験
を実施しようとした場合、データ書き込みに成功する回
数は上述した通りフラッシュメモリＭＵＴ毎に相違する
ところから、或るアドレスについてデータ書き込みに成
功していないフラッシュメモリＭＵＴに対して再度書き
込み動作を実行しようとすると、そのアドレスについて
データ書き込みに成功しているその他のフラッシュメモ
リＭＵＴに対して書き込みを実行することとなり、過剰
書き込み禁止の要請に反する。データ消去試験の場合も
同様に過剰消去禁止の要請を満足しなければならない。

【００１０】以上のことから、現状においてはフラッシ
ュメモリについて複数個の同時並列的な試験を実施する
ことはできない。また従来の半導体メモリ装置では複数
ビット・ワードメモリの各アドレスにおけるそれぞれの
メモリセルについて、何回目の書込み又は消去でパスと
なったかを知ることができなかった。この発明の目的
は、過剰書き込み及び過剰消去を生じさせずに書き込み
及び消去試験を行うことができる半導体メモリ試験装置
を提供することである。この発明のもう一つの目的は、
試験終了時に各アドレスのそれぞれのメモリが何回書込
又は消去試験でパスとなったかを知ることができる半導
体メモリ試験装置を提供することである。

【００１１】

【課題を解決するための手段】第１の発明によれば半導
体メモリ試験装置は、被試験メモリにパターン発生手段
からの試験データパターン、アドレスパターン、及び制
御信号が与えられ、上記被試験メモリから読み出された
読みだしデータと期待値とを比較して一致の場合はパス
を、不一致の場合はフェイルを表す比較結果として出力
する比較手段と、上記比較手段が一致を検出したときに
その比較結果を保持し禁止信号として出力する禁止信号
保持手段と、上記禁止信号が与えられ、それに応答して
上記被試験メモリに与えられる上記動作制御信号を禁止
し、それによって上記被試験メモリに対する過剰書き込
みを防止する禁止ゲート手段と、上記比較手段の出力側
に挿入され、上記禁止信号に応答して上記比較結果の出
力を禁止する比較結果禁止手段、とを有する。

【００１２】第２の発明による半導体メモリ試験装置
は、被試験メモリに与える試験パターンを発生するパタ
ーン発生手段と、上記被試験メモリの読みだしデータを
ビット毎に期待値データと比較し、ビット毎に一致また
は不一致を表す複数のビットの判定情報を出力する比較
手段と、上記比較手段の出力のそれぞれのビットに対応
して設けられ、上記判定情報のビット毎の不一致数を計
数するカウンタ手段と、を有する。

【００１３】

【実施例】図１はこの発明の第１の観点による半導体メ
モリ試験装置の実施例を示すブロック図である。この発
明においても図６と同様のタイミング発生器１０、パタ
ーン発生器２、波形整形３、論理比較部４０、オールパ
ス検出器（ＮＯＲゲート）４３を有する。また、メモリ
試験装置が不良解析を行うためのものであれば、図６に
示すフェイル解析メモリ５が設けられる。この発明によ
る図１の実施例では、ライトイネーブル信号ＷＥをｎ個
のテストチャネルの被試験メモリＭＵＴ₁ 、ＭＵＴ₂ 、
…に与えるドライバＤＲ₁ ，ＤＲ₂ ，…の入力側にそれ
ぞれライトイネーブル禁止ゲート４４₁ 、４４₂ 、…が
設けられている。

【００１４】論理比較部４０内の各論理比較器４₁ 、４
₂ 、…にはブロック４₁ で代表して示すように図７に示
す不一致検出回路４Ｘ₁ の非反転出力に一方の入力が接
続された比較結果禁止ゲート４５₁ と、論理比較器４Ｘ
₁ の反転出力にクロック端子が接続されたＤ型フリップ
フロップにより構成された書き込み完了レジスタ４２ ₁
とが設けられている。レジスタ４２₁ のＱ出力は比較結
果禁止信号INH_CM として禁止ゲート４５₁ の他方の入力
に与えられると共にライトイネーブル禁止信号INH_WE と
してライトイネーブル禁止ゲート４４₁ の反転入力端子
に与えられる。論理比較結果禁止ゲート４５₁ の出力は
論理比較器４₁ の比較結果として出力される。図７にお
ける不一致検出回路４Ｘ₁ の入力側に示してある論理判
定のためのレベル比較器とストローブ信号ＳＴＲＢのタ
イミングで論理判定結果をサンプルホールドするサンプ
ルホールド回路は図を簡略化するため示してない。また
図１にはアドレスパターンデータ及び試験パターンデー
タについての接続も示してない。

【００１５】フリップフロップにより構成された書き込
み完了レジスタ４２₁ 、４２₂ 、…は不一致検出回路４
Ｘからの書き込み完了を表す一致検出信号ＷＣにより
“Ｈ”がセットされ、ライトイネーブル禁止信号INH_WE
を発生しライトイネーブル禁止ゲート４４₁ 、４４₂ 、
…の反転入力に与え、パターン発生器２においてアドレ
ス更新毎にその直前に発生されるクリア信号ＣＬＲが与
えられてリセットされる。従って、ライトイネーブル禁
止ゲート４４₁ 、４４₂ 、…は常時は開とされ、書き込
み完了信号ＷＣが発生されると閉とされ、アドレス更新
直前に再び開とされる。

【００１６】この様に書き込み完了を検出するとそれに
応答してライトイネーブル禁止ゲート４４₁ 、４４₂ 、
…を閉じるので、指定されたアドレスでの書き込み完了
後の更なる書き込みを禁止することができる。ところ
で、一般にフラッシュメモリにおいて書き込みが正しく
行われたかを確認（ベリファイ）するための読みだしコ
マンドは、メモリ使用時における単純読みだし動作とは
異なり、プログラムベリファイと呼ばれ、このコマンド
はもとより、フラッシュメモリの動作を規定するコマン
ドは全てライトイネーブルによりメモリ内に設定される
ように構成されている。従って、既に書き込みが完了し
た被試験メモリ、例えばＭＵＴ₁ に対して禁止ゲート４
４₁ を閉じると、プログラムベリファイコマンドをメモ
リＭＵＴ₁ に設定することができず、読みだし動作が行
われない。その結果、不一致検出回路４Ｘ₁ は再び不一
致を表すＦＡＩＬ（“１”）を出力してしまうことにな
る。しかしながらこの実施例ではデータ書き込みが完了
したら（ＷＣが“１”となったら）フリップフロップ４
２₁ のＱ出力が“１”となるためゲート４５₁ が閉じる
ので、論理比較結果が禁止され、それによって強制的に
Ｆ／Ｐ状態をＰＡＳＳ状態（“０”）としている。な
お、この実施例では、便宜的にレジスタ４２₁ とゲート
４５₁ を論理比較器４₁ 内に含めて示してあるが、外に
あってもよい。

【００１７】ライトイネーブル禁止ゲート４４₁〜４４_n
はＡＮＤゲートで構成され、フラッシュメモリＭＵＴ₁
〜ＭＵＴ_nに対するライトイネーブル信号ＷＥはこれら
のＡＮＤゲート４４₁〜４４_nをそれぞれ介して入力され
る。各フラッシュメモリＭＵＴから出力される読みだし
データＲＤは論理比較器４₁〜４_n内においてストローブ
信号ＳＴＲＢのタイミングにより保持されて不一致検出
器を構成するＸＯＲゲート４Ｘにおいて期待値データＥ
Ｄと比較される。比較結果レジスタ４２はＤ型フリップ
フロップにより構成されている。レジスタ４２にはＨレ
ベルの禁止データＨが常時供給されており、ＸＯＲゲー
ト４Ｘの反転出力がクロックとして入力される。ＡＮＤ
ゲートで構成された比較結果禁止ゲート４５は、比較結
果であるＸＯＲゲート４Ｘの出力が入力されると共に、
レジスタ４２のＱ出力を反転した信号が入力される。レ
ジスタ４２のＱ出力を反転した信号はＡＮＤゲート４４
の他方の端子にも入力される。オールパス検出器４３は
ＮＯＲゲートで構成され、全ての被試験メモリＭＵＴ〜
ＭＵＴの比較結果であるＸＯＲゲート４Ｘの出力がＡＮ
Ｄゲート４５を介して入力される。

【００１８】次に図１の実施例の動作を図２のタイムチ
ャートを参照して説明する。パターン発生器２はアドレ
スの発生の直前にクリア信号ＣＬＲを発生し、書き込み
完了レジスタ４２₁ 、４２₂ 、…をリセットする。次
に、パターン発生器２はアドレスＡ０を発生すると共
に、そのアドレスに対しライトイネーブル信号ＷＥ１，
ＷＥ２，…を発生する。これらのライトイネーブル信号
は禁止ゲート４４₁ 、４４ ₂ 、…を通過して、被試験メ
モリＭＵＴ₁ 、ＭＵＴ₂ 、…にそれぞれ与えられる。被
試験メモリＭＵＴ₁ はライトイネーブル信号が３回与え
られ、即ち３回書き込み動作が行われ、その読みだしデ
ータＲＤが期待値データＥＤと一致する場合を示してい
る。不一致検出回路４Ｘ₁ の反転出力に一致出力“１”
が得られると、その一致出力を書き込み完了信号ＷＣと
して書き込み完了レジスタ４２₁ に与えデータ端子に与
えられている“Ｈ”（“１”）をレジスタにセットす
る。その書き込み完了レジスタ４２₁ のＱ出力“１”は
ライトイネーブル禁止信号INH_WEとして禁止ゲート４４₁
に与え、それを閉じ、それと共に論理比較結果禁止ゲ
ート４５₁ に論理比較結果禁止信号INH として与えてそ
れを閉じる。従って、ゲート４５₁ の出力は次にフリッ
プフロップ４２₁ がクリア信号ＣＬＲによりリセットさ
れるまでＰＡＳＳを表す“０”に保たれる。その結果被
試験メモリＭＵＴ₁に対しては以降のライトイネーブル
信号ＷＥ４、…が禁止され、アドレスＡ０に対する更な
る書き込みは行われない。

【００１９】一方、被試験メモリＭＵＴ₂ は４回の書き
込みを行って初めて書き込みが完了した場合を示し、図
示してない他の全ての被試験メモリも４回の書き込み動
作を終了した時点までには全て書き込みが完了している
ものとする。３番目のライトイネーブル信号ＷＥ３によ
る書き込み動作に対しＭＵＴ₂の読みだしデータＲＤと
期待値データＥＤとの間の一致がとれず、これに割り当
てられたレジスタ４２ ₂には“１”がセットされない。
従ってＡＮＤゲート４５₂ は不一致（ＦＡＩＬ）を表す
論理比較結果“１”を通過させ、ＡＮＤゲート４４₂は
ライトイネーブル信号を禁止しない。ＡＮＤゲート４５
₂ を通過したＦＡＩＬ信号“１”はＮＯＲゲート４３に
与えられ、その出力ＭＦは他の被試験メモリの論理比較
結果に係わらず“１”となる。ＭＦ＝１が与えられたパ
ターン発生器２は今回の書き込み試験の結果、書き込み
にフェイルしたフラッシュメモリＭＵＴ₂ が存在すると
判定し、パターン発生器２はその同じアドレスＡ０につ
いて再びデータ書き込み試験を行なう。

【００２０】この場合、前述のパスしたフラッシュメモ
リＭＵＴ₁に割り付けられた論理比較器４₁は、上述し
た通りレジスタ４２₁に“１”がセットされており、こ
の“１”がＡＮＤゲート４４₁に対してライトイネーブ
ル禁止信号として入力されるので、フラッシュメモリＭ
ＵＴ₁にデータは書き込まれず、従ってフラッシュメモ
リＭＵＴ₁の当該アドレスに対する過剰書き込みは防止
される。また、フラッシュメモリＭＵＴ₁にライトイネ
ーブル信号が与えられないのでプログラムベリファイコ
マンドは設定されず、ベリファイ動作のための読みだし
が行われない。その結果、データＲＤと期待値データＥ
Ｄとは一致しないが、レジスタ４２₁からＡＮＤゲート
４５₁に対して論理比較禁止信号が入力されたままであ
るので、ＡＮＤゲート４５₁において論理比較結果は出
力されず、パスを表す“０”の状態のままである。

【００２１】パスした他のフラッシュメモリＭＵＴにつ
いても同様に過剰書き込みは防止される。パターン発生
器２は同一アドレスについて予め決めた回数まで書き込
み動作を繰り返してもそのアドレスについて全メモリが
パスを表すマッチフラグＭＦが得られない場合は、全て
のＦ／Ｐ状態をフェイル解析メモリ５の対応するアドレ
スに書き込み、レジスタ４２₁ 〜４２_n をクリアすると
共に次のアドレスに更新し、試験を継続する。

【００２２】ある書き込み動作の結果、すべてのフラッ
シュメモリＭＵＴがパスしたものとすると、すべてのＡ
ＮＤゲート４５₁ 〜４５_n の出力は“０”となり、ＮＯ
Ｒゲート４３の出力にはマッチフラグＭＦ＝１が立つ。
マッチフラグＭＦに応答してパターン発生器２はアドレ
スを次に進める時、フラッシュメモリＭＵＴに割り付け
られたレジスタ４２₁ 〜４２_n のすべてを当該アドレス
の試験開始に先だってクリア信号ＣＬＲによりクリアす
る。以下、上述と同様に試験を続行する。

【００２３】図１の実施例では各被試験メモリＭＵＴ
₁ 、ＭＵＴ₂ 、に対する書き込みを禁止するためにメモ
リのライトイネーブル端子に与えるライトイネーブル信
号を禁止する場合を示したが、これらのメモリに対する
チップセレクト端子に与えるチップセレクト信号を禁止
するように構成してもよい。チップセレクト端子は通常
の半導体ＩＣデバイスに設けられており、そのデバイス
に供給されている電源をオン・オフ制御する端子であ
り、それによってデバイスを動作状態、被動作状態に制
御することができる。

【００２４】この発明の第２の観点による実施例を図３
を参照して説明する。被試験メモリＭＵＴ₁ 〜ＭＵＴ_n
のそれぞれに対する書き込み試験動作は同じなので、以
下では被試験メモリＭＵＴ₁ についてのみ説明し、しか
もそれぞれの構成部を表す記号はそれらのサフィックス
を省略して使うものとする。この実施例における各論理
比較器４の図１と異なる主な特徴は図１に示される実施
例に対しカウンタ４６と第２のレジスタ４８とゼロ検出
器４９を追加し、不一致検出を所定回数計数した場合に
もライトイネーブル禁止信号INH_WE と論理比較結果禁止
信号INH_CM が出力されるように構成されていることであ
る。カウンタ４６は通常ホールド状態になっており、Ｄ
ＥＣ端子に“１”を与えられている間ライトイネーブル
信号ＷＥと同期したクロックＦＣＫを減算計数する。

【００２５】クリア信号ＣＬＲを発生する毎にパターン
発生器２の発生する制御信号であるＬＯＡＤ命令により
レジスタ４８からカウンタ４６に対して予め決めた試験
回数Ｎをロードする。また、ＬＯＡＤ命令発生後にパタ
ーン発生器２が減算命令ＤＥＣをＨレベルにすることに
よりＡＮＤゲート４７を開き、ＸＯＲゲート４Ｘの出力
のフェイル信号（不一致信号）“１”毎にクロックＦＣ
Ｋによりカウンタ４６の値を減算する。被試験メモリＭ
ＵＴの同一アドレスでのフェイルした書き込み回数がロ
ードされた設定値Ｎと一致すると、カウンタ４６の値は
０になり、ゼロ検出回路４９はその０を検出して“１”
を出力する。試験結果ＦＡＩＬをフェイル解析メモリ５
（図６参照）に記録する試験モードではこのゼロ検出出
力”１”をオアゲートＯＲを介して書込み命令ＦＷとし
てフェイル解析メモリ５の対応するものに与え、その時
の不一致検出回路４Ｘ₁ の不一致出力がゲート４５を通
してフェイル解析メモリ５に与えられ書込まれる。この
ゼロ検出出力はレジスタ４２にクロックとして入力さ
れ、それによってレジスタ４２にＨが設定される。その
結果、前述の論理比較結果のフェイル解析メモリ５への
書込み直後に禁止ゲート４５及びＡＮＤゲート４７が閉
じられると共に、フラッシュメモリＭＵＴへのライトイ
ネーブル信号ＷＥも禁止ゲート４４により禁止される。

【００２６】カウンタ４６がＮ回の不一致を計数しそれ
に応答してゲート４５が閉じられると全ての論理比較器
４₁ 〜４_n の出力も０”となるので、ノアゲート４３の
出力は１”となる。従って、パターン発生器２ではライ
トイネーブル信号ＷＥ発生回数を計数する必要がなく、
信号ＭＦ＝１を与えられる毎にクリア信号ＣＬＲを発生
し、カウンタ４６に命令ＬＯＡＤを与え、アドレスを更
新すればよい。カウンタ４６に設定された値Ｎが０まで
減算されていく途中においてＸＯＲゲート４ＸがＰＡＳ
Ｓ（“０”）を出力した場合は、その反転出力“１”が
ＯＲゲートＯＲを介してレジスタ４２にクロックとして
与えられ、図１の実施例と同様に動作する。

【００２７】ところで、図６の半導体メモリ試験装置に
おけるフェイルメモリ機能（ＡＦＭ）では、各アドレス
毎にフェイルを検出した場合にのみフェイルメモリの対
応するアドレスにフェイル情報を書き込むだけである。
一方、フラッシュメモリのように、各アドレスにおいて
正しく書き込みができるまで複数回書き込みを行う型の
メモリデバイスのフェイル分析を行う場合、各アドレス
のメモリセルに対し何回目で書き込みが完了したか（パ
スしたか）という情報がデバイス解析上必要となる。そ
こでこの実施例では図３に示すように、更にそれぞれの
試験チャンネルにマルチプレクサＭＵＸ₁ 〜ＭＵＸ_n を
設け、論理比較器４の論理比較結果出力とカウンタ４６
の出力を選択信号ＳＥＬにより選択して出力するように
してもよい。

【００２８】アドレスが次に進む度毎に、レジスタ４２
をクリアし、カウンタ４６にレジスタ４８の内容をロー
ドし、上述の行程を繰り返す。試験回数設定値Ｎに達す
る以前にパスした場合、カウンタ４６にはパスするまで
実行した書き込み回数をＮから減算した値Ｍが保持され
ているので、マルチプレクサＭＵＸによる選択を切り替
えることによりこの値Ｍを各チャンネル毎に対応して設
けられたフェイル解析メモリ５（図６参照）の対応する
ものの対応するアドレスにフェイルデータの代わりに格
納し、試験後に解析に供することができる。レジスタ４
８を省略し、カウンタ４６を０からの加算カウンタと
し、ゼロ検出器４９の代わりに設定値との一致を検出し
て１を出力する一致検出器を設けてもよい。この場合、
現アドレスについての書き込み試験終了時にカウンタ４
６には何回の書き込みでパスとなったかを示す値Ｍが保
持されている。

【００２９】図４はこの発明の第３の観点による実施例
を示し、解析用としてカウンタ３２ ₁ 、３２₂ 、…がそ
れぞれデータのビット数ｍと同じ数ずつ設けられる。第
１テストチャネルの論理比較器４₁ のｍビットの比較出
力の対応するビットがｍ個のＡＮＤゲート３２Ａの一方
の入力端子にそれぞれ与えられ、ｍ個のＡＮＤゲート３
２Ａの出力はｍ個のカウンタ３１₁ の対応するクロック
端子に与えられる。カウンタ３１₁ のイネーブル端子に
は常時Ｈレベルが与えられ、リセット端子には各アドレ
スについて書き込み試験開始直前にパターン発生器２か
らクリア信号ＣＬＲが与えられる。ｍ個のＡＮＤゲート
３２Ａの他方の入力端子にはライトイネーブル信号ＷＥ
と同期したクロックＦＣＫが共通に与えられており、論
理比較器４が出力するｍビットデータ中の”１”のビッ
トに対応するＡＮＤゲート３２Ａが開となり、対応する
カウンタ３２₁ がクロックＦＣＫを計数する。カウンタ
３２₁ の出力はアンドゲート回路３４₁ に与えられ、各
アドレスについて上記クリア信号ＣＬＲが発生される直
前にパターン発生器２からの読みだし命令ＲＤＣにより
アンドゲート３４₁ を開とし、カウンタ３２₁ 内の計数
値をフェイルメモリ５₁ の対応するアドレスにロードす
る。他のチャネルについても同様の構成とされている。
この解析用カウンタ３２₁ 、３２₂ 、…により、被試験
メモリＭＵＴ ₁ 、ＭＵＴ₂ 、…のアドレス毎のそれぞれ
のビットにおけるフェイル回数を得ることができる。

【００３０】更に、必要に応じて書き込み回数カウンタ
３１₁ 、３１₂ 、…を設けてもよい。カウンタ３１₁ 、
３１₂ 、…のトリガ端子にはライトイネーブル禁止ゲー
ト４４₁ 、４４₂ 、…を介して波形整形器３からライト
イネーブル信号ＷＥが与えられ、それを計数することに
より各アドレスにおける書き込み回数が計数される。カ
ウンタ３１₁ 、３１₂ 、…の入力端子には上記Ｈレベル
が与えられており、リセット端子にはパターン発生器２
から前述のクリア信号ＣＬＲが与えられる。カウンタ３
１₁ 、３１₂ 、…の計数値は前述の読みだし命令ＲＤＣ
により開とされたアンドゲート回路３３₁ 、３３₂ 、…
を介してフェイルメモリ５₁ 、５₂ 、…の対応するアド
レスにロードされる。

【００３１】上述の書き込み回数カウンタ３１₁ 、３１
₂ 、…及び解析用カウンタ３２₁ 、３２₂ 、…として、
それぞれメモリを用いて構成してもよい。この場合、カ
ウンタメモリのアドレス情報としては、被試験メモリに
対する各アドレスに対し最大許容書き込み回数までの書
き込み毎に異なるアドレスを設定し、書き込み情報とし
ては、論理比較器４₁ 、４₂ 、…のフェイル信号を印加
する。これにより書き込み毎のパス／フェイルの履歴を
書き込み、読みだしする事ができる。

【００３２】図５は、図４の実施例において解析用カウ
ンタ３２を使って被試験メモリの各アドレスにおけるフ
ェイル回数を計数する場合のフローチャートを示す。ス
テップＳ１において、被試験メモリＭＵＴの最大アドレ
スＡ_MAX と最大許容書き込み回数Ｎ_MAX を設定する。次
にステップＳ２でアドレスＡを初期アドレス０に設定
し、ステップＳ３で解析用カウンタ３２をクリアする。

【００３３】次にステップＳ４で書き込み回数Ｎを１と
し、ステップＳ５で被試験メモリＭＵＴに対して試験パ
ターンデータＴＰＤの書き込みとそれに続く読みだしを
行う。ステップＳ６で読みだしたデータの全ビットが期
待値データの対応するビットと一致するかをチェック
し、全てのビットが一致した場合は、現在のアドレスＡ
についての書き込み動作を終了し、ステップＳ９に進
み、不一致のビットが１つでもあればステップＳ７に進
む。ステップＳ７で現在の書き込み回数Ｎが最大許容書
き込み回数Ｎ_MAX に達したかを判定する。達していなけ
ればステップＳ８で書き込み回数Ｎに１を加算し、ステ
ップＳ５に戻り、書き込み試験を繰り返す。ステップＳ
７で書き込み回数Ｎが許容回数Ｎ_MAX に達していれば、
そのアドレスＡについてそれ以上の書き込み試験を行わ
ず、ステップＳ９に進む。

【００３４】ステップＳ９では、読みだし命令ＲＤＣを
ＡＮＤゲート回路３４に与えてこれを開とし、カウンタ
３２の計数値をフェイルメモリ５の対応するアドレスに
ロードする。これにより、被試験メモリの上記アドレス
Ａにおけるフェイルの発生した回数を出力ピン毎（即ち
データのビット毎）に知ることができる。ステップＳ１
０においては、複数の被試験メモリを試験している場合
に、全てのメモリがフェイルであったかをチェックし、
もし全てのメモリがフェイルであった場合は試験を強制
的に終了する。

【００３５】ステップＳ１１においては、被試験メモリ
に与えるアドレスＡが上限Ａ_MAX に達したかをチェック
し、まだ達して無ければステップＳ１２で次のアドレス
（Ａ＝Ａ＋１）に歩進し、ステップＳ３に戻り試験を継
続する。ステップＳ１１でアドレスＡが上限Ａ_MAX にな
っていれば試験を終了する。この様に被試験メモリの各
アドレスについて書き込み試験を行う毎に解析用カウン
タ３２を読み出すことにより、どのアドレスでどのビッ
ト及び／またはメモリが何回フェイルしたかを知ること
ができる。また、上述では解析用カウンタ３２を使う場
合を説明したが、書き込み回数カウンタ３１を併用して
もよい。

【００３６】上述のステップＳ９においてカウンタ３２
から読みだした計数値をフェイルメモリ５にロードする
代わりに、パターン発生器内の図示してないＣＰＵのメ
モリにこれらの計数値をアドレスと対応させて読み込ん
でもよい。

【図面の簡単な説明】

【図１】この発明の第１の観点による過剰書き込みを防
止した実施例を示すブロック図。

【図２】図１の実施例の動作を説明するためのタイミン
グチャート。

【図３】第２の観点による他の実施例を示すブロック
図。

【図４】この発明の第３の観点による判定履歴を得る構
成とした実施例を示すブロック図。

【図５】図４の実施例の動作を説明するためのフロー
図。

【図６】従来の半導体メモリ試験装置の１例を示すブロ
ック図。

【図７】図６における論理比較部４０の構成を示すブロ
ック図。

Claims

【特許請求の範囲】

【請求項１】被試験メモリのアドレスを指定するアド
レスパターンと、上記被試験メモリの上記指定されたア
ドレスに書き込むべき試験データパターンと、上記被試
験メモリの上記アドレスから読み出された読みだしデー
タと比較すべき期待値データと、上記被試験メモリに与
える制御信号とを、パターン発生シーケンスを決めるプ
ログラムに従って発生するパターン発生手段と、上記制
御信号は上記被試験メモリの動作を制御する動作制御信
号を含み、上記被試験メモリに上記パターン発生手段からの上記試
験データパターン、上記アドレスパターン、及び上記制
御信号が与えられ、上記被試験メモリから読み出された
読みだしデータと上記期待値とを比較して一致の場合は
パスを、不一致の場合はフェイルを表す比較結果として
出力する比較手段と、上記比較手段が一致を検出したときにその比較結果を保
持し禁止信号として出力する禁止信号保持手段と、上記禁止信号が与えられ、それに応答して上記被試験メ
モリに与えられる上記動作制御信号を禁止し、それによ
って上記被試験メモリに対する過剰書き込みを防止する
禁止ゲート手段と、及び上記比較手段の出力側に挿入さ
れ、上記禁止信号に応答して上記比較結果の出力を禁止
する比較結果禁止手段と、を含む半導体メモリ試験装
置。
【請求項２】請求項１に記載の半導体メモリ試験装置
において、上記禁止ゲート手段、上記比較手段、及び上
記禁止信号保持手段はそれぞれ複数の上記被試験メモリ
に対応して設けられ、上記試験装置は更に、上記複数の
比較手段の比較結果の全てがパスであった場合にマッチ
フラグを出力して上記パターン発生手段に与える全一致
検出手段を含み、上記パターン発生手段は上記マッチフ
ラグが得られたか否かに基づいて上記パターン発生シー
ケンスを制御する。
【請求項３】請求項１に記載の半導体メモリ試験装置
において、上記パターン発生手段からの各試験パターン
を所望の論理波形に整形する波形整形手段と、上記波形
整形手段からの試験パターンを所望電圧の実波形に変換
するドライバ手段とを更に含み、上記禁止ゲート手段は
上記波形整形手段と上記ドライバ手段との間に設けられ
ている。
【請求項４】請求項１に記載の半導体メモリ試験装置
において、上記比較手段の出力の不一致回数を計数し、
不一致回数が予め決めた回数となったことを表す信号を
第２の一致検出信号として上記禁止信号保持手段に与え
ることにより上記禁止ゲート手段及び上記比較結果禁止
手段をそれぞれ禁止する不一致回数計数手段を含む。
【請求項５】請求項４に記載の半導体メモリ試験装置
において、上記パターン発生手段はアドレスを更新する
際に上記禁止信号保持手段をクリアして上記禁止ゲート
手段及び上記比較結果禁止手段の禁止を解除する。
【請求項６】請求項４に記載の半導体メモリ試験装置
において、上記不一致回数計数手段の計数値を読み出す
手段と、上記読み出された計数値を格納するフェイル解
析メモリ手段とが設けられている。
【請求項７】被試験メモリに与える試験パターンを発
生するパターン発生手段と、上記被試験メモリの読みだしデータをビット毎に期待値
データと比較し、ビット毎に一致または不一致を表す複
数のビットの判定情報を出力する比較手段と、上記比較手段の出力のそれぞれのビットに対応して設け
られ、上記判定情報のビット毎の不一致数を計数するカ
ウンタ手段と、を含む半導体メモリ試験装置。
【請求項８】請求項７に記載の半導体メモリ試験装置
において、上記カウンタ手段の計数値を読み出す読みだ
し手段が設けられている。
【請求項９】請求項８に記載の半導体メモリ試験装置
において、上記読みだし手段の出力側に接続され、上記
カウンタ手段から読み出された計数値を対応するアドレ
スに格納するフェイル解析メモリが設けられている。
【請求項１０】請求項７に記載の半導体メモリ試験装
置において、上記比較手段は一致を検出すると、その一
致を表す禁止信号を出力する手段を有し、上記試験装置
は上記被試験メモリに与えその動作を制御する禁止ゲー
ト手段が設けられている。
【請求項１１】請求項１０に記載の半導体メモリ試験
装置において、上記禁止ゲート手段の出力に接続され、
上記禁止ゲート手段を通って上記被試験メモリに与えら
れる制御信号の回数をアドレス毎に計数する書き込み回
数をアドレス毎に形する書き込み回数計数手段が設けら
れている。