JPH07192481A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07192481A JPH07192481A JP33047993A JP33047993A JPH07192481A JP H07192481 A JPH07192481 A JP H07192481A JP 33047993 A JP33047993 A JP 33047993A JP 33047993 A JP33047993 A JP 33047993A JP H07192481 A JPH07192481 A JP H07192481A
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- Japan
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- memory
- signal
- command
- enable signal
- write enable
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Abstract
(57)【要約】
【目的】 ソフトウエアコマンドの書き込みにより所定
モードに切り替わり、コマンドの書き込み後のコマンド
実行中は待ち時間となる、データの一括イレーズが可能
なメモリ素子を複数搭載した半導体記憶装置において、
データのイレーズ時間を短縮することを目的とする。 【構成】 デコーダ３のメモリ選択信号３ａによりメモ
リ素子２ａが動作状態にされ、さらにＡＮＤゲート回路
４ａにより選択信号３ａに従って選択的に供給されたラ
イトイネーブル信号１ｄによりメモリ素子２ａがライト
モードにされ、イレーズコマンドが書き込まれ後のイレ
ーズ実行中の待ち時間の間に、順次、上位アドレス信号
１ｂを切り替えてデコーダ３およびＡＮＤゲート回路４
ｂ〜４ｋにより次段のメモリ素子２ｂ〜２ｋに次々にイ
レーズコマンドを書き込む。
モードに切り替わり、コマンドの書き込み後のコマンド
実行中は待ち時間となる、データの一括イレーズが可能
なメモリ素子を複数搭載した半導体記憶装置において、
データのイレーズ時間を短縮することを目的とする。 【構成】 デコーダ３のメモリ選択信号３ａによりメモ
リ素子２ａが動作状態にされ、さらにＡＮＤゲート回路
４ａにより選択信号３ａに従って選択的に供給されたラ
イトイネーブル信号１ｄによりメモリ素子２ａがライト
モードにされ、イレーズコマンドが書き込まれ後のイレ
ーズ実行中の待ち時間の間に、順次、上位アドレス信号
１ｂを切り替えてデコーダ３およびＡＮＤゲート回路４
ｂ〜４ｋにより次段のメモリ素子２ｂ〜２ｋに次々にイ
レーズコマンドを書き込む。
Description
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリ等
のメモリ素子のメモリ全体或はメモリ内のブロック毎に
データの一括イレーズが可能なメモリ素子を搭載した半
導体記憶装置、特にそのデータのイレーズ時間或はプロ
グラム(書き込み)時間の短縮に関するものである。
のメモリ素子のメモリ全体或はメモリ内のブロック毎に
データの一括イレーズが可能なメモリ素子を搭載した半
導体記憶装置、特にそのデータのイレーズ時間或はプロ
グラム(書き込み)時間の短縮に関するものである。
【０００２】
【従来の技術】図７は一括イレーズが可能なメモリ素子
を搭載した従来の半導体記憶装置の構成を概略的に示す
ブロック図であり、このような装置としては、例えば複
数のフラッシュメモリ素子を搭載したフラッシュメモリ
カードがある。この半導体記憶装置は制御装置(図示せ
ず)に接続され、制御装置からの制御に従ってデータの
リード、プログラム(書き込み)および一括イレーズが行
われる。また携帯可能な記憶媒体としてのフラッシュメ
モリカードの場合には、コネクタを介して端末機に着脱
可能に接続され、端末機からの制御により、同様にデー
タのリード、プログラムおよび一括イレーズ等が行われ
る。図７の半導体記憶装置１０において、１は制御装置
からの各種制御信号、ソフトウエアコマンド、アドレス
および書き込みデータを入力し、また記憶されたデータ
を制御装置側に出力するための各種入出力信号線群であ
り、これらの信号線は制御装置に接続されている。２は
一括イレーズが可能な複数のメモリ素子２ａ〜２ｋから
なるメモリ部、３は入出力信号線群１の信号に従ってメ
モリ部２中の各メモリ素子を選択的に動作状態にするデ
コーダである。メモリ部２の各メモリ素子２ａ〜２ｋは
それぞれ一括イレーズが可能なフラッシュＥＥＰＲＯＭ
からなり、このようなメモリ素子として例えば5M28F101
P,FP,J,VP,RVあるいは5M28F102P,FP,J,VP,RV等がある。
またデコーダ３は例えば74ALS138等から構成される。
を搭載した従来の半導体記憶装置の構成を概略的に示す
ブロック図であり、このような装置としては、例えば複
数のフラッシュメモリ素子を搭載したフラッシュメモリ
カードがある。この半導体記憶装置は制御装置(図示せ
ず)に接続され、制御装置からの制御に従ってデータの
リード、プログラム(書き込み)および一括イレーズが行
われる。また携帯可能な記憶媒体としてのフラッシュメ
モリカードの場合には、コネクタを介して端末機に着脱
可能に接続され、端末機からの制御により、同様にデー
タのリード、プログラムおよび一括イレーズ等が行われ
る。図７の半導体記憶装置１０において、１は制御装置
からの各種制御信号、ソフトウエアコマンド、アドレス
および書き込みデータを入力し、また記憶されたデータ
を制御装置側に出力するための各種入出力信号線群であ
り、これらの信号線は制御装置に接続されている。２は
一括イレーズが可能な複数のメモリ素子２ａ〜２ｋから
なるメモリ部、３は入出力信号線群１の信号に従ってメ
モリ部２中の各メモリ素子を選択的に動作状態にするデ
コーダである。メモリ部２の各メモリ素子２ａ〜２ｋは
それぞれ一括イレーズが可能なフラッシュＥＥＰＲＯＭ
からなり、このようなメモリ素子として例えば5M28F101
P,FP,J,VP,RVあるいは5M28F102P,FP,J,VP,RV等がある。
またデコーダ３は例えば74ALS138等から構成される。
【０００３】入出力信号線群１のうち、１ａは各メモリ
素子２ａ〜２ｋ内のアドレスを指定するための下位アド
レス信号線群(Ａ0〜Ａn)、１ｃはメモリ素子をデータの
読み出しが可能な状態にするためのアウトプットイネー
ブル信号線(ＯＥバー)、１ｄはメモリ素子をデータおよ
びソフトウエアコマンドの書き込みが可能な状態にする
ためのライトイネーブル信号線(ＷＥバー)、１ｆはメモ
リ素子に記憶データの入出力およびソフトウエアコマン
ドの入力を行うためのデータバス(ＤＡ)であり、これら
の信号線１ａ、１ｃ、１ｄ、１ｆは各メモリ素子２ａ〜
２ｋのそれぞれに接続されている。また、１ｂはメモリ
部２内の動作状態にするメモリ素子を指定するための上
位アドレス信号線群(Ａn+1〜Ａm)、１ｅはデコーダ３ひ
いては半導体記憶装置１０を動作状態にするためのイネ
ーブル信号線(ＣＥバー)で、これらの信号線１ｂ、１ｅ
はデコーダ３に接続されている。３ａ〜３ｋはメモリ選
択信号線(Ｓバー)であり、デコーダ３は上位アドレス信
号線群１ｂの信号に従って所定のメモリ素子を動作状態
にするメモリ選択信号をメモリ選択信号線３ａ〜３ｋか
ら供給する。さらに、Ｖccはメモリ素子の通常の動作電
圧を供給する電源、Ｖppはメモリ素子のリード動作時の
電圧と、プログラムおよびイレーズ時の電圧とを切り替
えて供給する電源を示し、これらの電圧Ｖcc、Ｖppも制
御装置(図示せず)から供給される。なお、以下の説明で
は、信号線とこれにより伝達される信号は同一符号で示
す。
素子２ａ〜２ｋ内のアドレスを指定するための下位アド
レス信号線群(Ａ0〜Ａn)、１ｃはメモリ素子をデータの
読み出しが可能な状態にするためのアウトプットイネー
ブル信号線(ＯＥバー)、１ｄはメモリ素子をデータおよ
びソフトウエアコマンドの書き込みが可能な状態にする
ためのライトイネーブル信号線(ＷＥバー)、１ｆはメモ
リ素子に記憶データの入出力およびソフトウエアコマン
ドの入力を行うためのデータバス(ＤＡ)であり、これら
の信号線１ａ、１ｃ、１ｄ、１ｆは各メモリ素子２ａ〜
２ｋのそれぞれに接続されている。また、１ｂはメモリ
部２内の動作状態にするメモリ素子を指定するための上
位アドレス信号線群(Ａn+1〜Ａm)、１ｅはデコーダ３ひ
いては半導体記憶装置１０を動作状態にするためのイネ
ーブル信号線(ＣＥバー)で、これらの信号線１ｂ、１ｅ
はデコーダ３に接続されている。３ａ〜３ｋはメモリ選
択信号線(Ｓバー)であり、デコーダ３は上位アドレス信
号線群１ｂの信号に従って所定のメモリ素子を動作状態
にするメモリ選択信号をメモリ選択信号線３ａ〜３ｋか
ら供給する。さらに、Ｖccはメモリ素子の通常の動作電
圧を供給する電源、Ｖppはメモリ素子のリード動作時の
電圧と、プログラムおよびイレーズ時の電圧とを切り替
えて供給する電源を示し、これらの電圧Ｖcc、Ｖppも制
御装置(図示せず)から供給される。なお、以下の説明で
は、信号線とこれにより伝達される信号は同一符号で示
す。
【０００４】次に図７の半導体記憶装置１０の回路動作
について説明する。なお回路は負論理回路である。ま
ず、メモリ部２の各メモリ素子２ａ〜２ｋを構成するフ
ラッシュＥＥＰＲＯＭの動作を概略的に説明する。フラ
ッシュＥＥＰＲＯＭからなる各メモリ素子２ａ〜２ｋ
は、Ｖpp電源の電圧レベルに従ってリードオンリーモー
ドとリード／ライトモードの２種類の動作モードの設定
ができる。Ｖpp電源が低レベルＶppL(例えば５Ｖ)の場
合にはリードオンリーモードに設定され、データのリー
ドが可能となる。一方、Ｖpp電源が高レベルＶppH(例え
ば１２Ｖ)の場合にはリード／ライトモードに設定さ
れ、データのリード、プログラムおよびイレーズが可能
となる。各々のメモリ素子において、Ｖpp電源が低レベ
ルＶppLに設定されてリードオンリーモードにある時に
は、メモリ選択信号(Ｓバー)３ａ〜３ｋおよびアウトプ
ットイネーブル信号(ＯＥバー)１ｃをＬレベル、ライト
イネーブル信号(ＷＥバー)１ｄをＨレベルに設定すると
リードモードになり、下位アドレス信号(Ａ0〜Ａn)に従
ってデータバス１ｆに記憶データが現れる。一方、Ｖpp
電源が高レベルＶppHに設定されてリード／ライトモー
ドにある時には、メモリ選択信号(Ｓバー)がＬレベル、
アウトプットイネーブル信号(ＯＥバー)１ｃがＨレベル
の時にライトイネーブル信号(ＷＥバー)１ｄをＬレベル
にするとライトモードになり、データバス１ｆよりソフ
トウエアコマンドを入力できる状態になる。このソフト
ウエアコマンドの内容によりデータのプログラムおよび
イレーズが可能になる。各メモリ素子はそれぞれコマン
ドラッチ回路および内部制御回路(共に図示せず)等を有
し、コマンドラッチ回路にラッチされたソフトウエアコ
マンドは内部制御回路に対する入力の役割を果たし、内
部制御回路の出力によりプログラムあるいはイレーズが
実行される。これをソフトウエアコマンドに関して言え
ば、Ｖpp電源が低レベルＶppLの時には、コマンドラッ
チ回路の内容は自動的にリードオンリーモードを示す内
容になる。従ったソフトウエアコマンドが書き込まれる
ことはない。また、Ｖpp電源が高レベルＶppHの時に
は、上述のようにメモリ素子はリード／ライトモードに
なり、該メモリ素子の動作は、コマンドラッチ回路に特
定のソフトウエアコマンドを書き込むことにより選択さ
れる。
について説明する。なお回路は負論理回路である。ま
ず、メモリ部２の各メモリ素子２ａ〜２ｋを構成するフ
ラッシュＥＥＰＲＯＭの動作を概略的に説明する。フラ
ッシュＥＥＰＲＯＭからなる各メモリ素子２ａ〜２ｋ
は、Ｖpp電源の電圧レベルに従ってリードオンリーモー
ドとリード／ライトモードの２種類の動作モードの設定
ができる。Ｖpp電源が低レベルＶppL(例えば５Ｖ)の場
合にはリードオンリーモードに設定され、データのリー
ドが可能となる。一方、Ｖpp電源が高レベルＶppH(例え
ば１２Ｖ)の場合にはリード／ライトモードに設定さ
れ、データのリード、プログラムおよびイレーズが可能
となる。各々のメモリ素子において、Ｖpp電源が低レベ
ルＶppLに設定されてリードオンリーモードにある時に
は、メモリ選択信号(Ｓバー)３ａ〜３ｋおよびアウトプ
ットイネーブル信号(ＯＥバー)１ｃをＬレベル、ライト
イネーブル信号(ＷＥバー)１ｄをＨレベルに設定すると
リードモードになり、下位アドレス信号(Ａ0〜Ａn)に従
ってデータバス１ｆに記憶データが現れる。一方、Ｖpp
電源が高レベルＶppHに設定されてリード／ライトモー
ドにある時には、メモリ選択信号(Ｓバー)がＬレベル、
アウトプットイネーブル信号(ＯＥバー)１ｃがＨレベル
の時にライトイネーブル信号(ＷＥバー)１ｄをＬレベル
にするとライトモードになり、データバス１ｆよりソフ
トウエアコマンドを入力できる状態になる。このソフト
ウエアコマンドの内容によりデータのプログラムおよび
イレーズが可能になる。各メモリ素子はそれぞれコマン
ドラッチ回路および内部制御回路(共に図示せず)等を有
し、コマンドラッチ回路にラッチされたソフトウエアコ
マンドは内部制御回路に対する入力の役割を果たし、内
部制御回路の出力によりプログラムあるいはイレーズが
実行される。これをソフトウエアコマンドに関して言え
ば、Ｖpp電源が低レベルＶppLの時には、コマンドラッ
チ回路の内容は自動的にリードオンリーモードを示す内
容になる。従ったソフトウエアコマンドが書き込まれる
ことはない。また、Ｖpp電源が高レベルＶppHの時に
は、上述のようにメモリ素子はリード／ライトモードに
なり、該メモリ素子の動作は、コマンドラッチ回路に特
定のソフトウエアコマンドを書き込むことにより選択さ
れる。
【０００５】そして半導体記憶装置１０全体の動作につ
いて説明すると、半導体記憶装置１０は上述のように入
出力線群１を介して制御装置(図示せず)に接続され、こ
れの制御により動作を行う。半導体記憶装置１０はＬレ
ベルのイネーブル信号(ＣＥバー)１ｅが供給されること
により動作状態となる。記憶装置１０が動作状態になる
と、デコーダ３は上位アドレス信号(Ａn+1〜Ａm)１ｂに
従ってメモリ部２の所定のメモリ素子にＬレベルのメモ
リ選択信号(Ｓバー)を供給して該メモリ素子を動作状態
にする。すなわち、例えばメモリ素子２ａを選択する上
位アドレス信号１ｂが供給されると、メモリ選択信号３
ａをＬレベルとし、他のメモリ選択信号３ｂ〜３ｋは全
てＨレベルとする。選択されたメモリ素子は、電源Ｖpp
のレベルに従い上述のリードオンリーモードあるいはリ
ード／ライトモードとなり、制御装置からの各種制御信
号、ソフトウエアコマンド、アドレスおよびデータに従
って動作を行う。
いて説明すると、半導体記憶装置１０は上述のように入
出力線群１を介して制御装置(図示せず)に接続され、こ
れの制御により動作を行う。半導体記憶装置１０はＬレ
ベルのイネーブル信号(ＣＥバー)１ｅが供給されること
により動作状態となる。記憶装置１０が動作状態になる
と、デコーダ３は上位アドレス信号(Ａn+1〜Ａm)１ｂに
従ってメモリ部２の所定のメモリ素子にＬレベルのメモ
リ選択信号(Ｓバー)を供給して該メモリ素子を動作状態
にする。すなわち、例えばメモリ素子２ａを選択する上
位アドレス信号１ｂが供給されると、メモリ選択信号３
ａをＬレベルとし、他のメモリ選択信号３ｂ〜３ｋは全
てＨレベルとする。選択されたメモリ素子は、電源Ｖpp
のレベルに従い上述のリードオンリーモードあるいはリ
ード／ライトモードとなり、制御装置からの各種制御信
号、ソフトウエアコマンド、アドレスおよびデータに従
って動作を行う。
【０００６】次に、Ｖpp電源が低レベルＶppLに設定さ
れたリードオンリーモードにおける各メモリ素子２ａ〜
２ｋの動作を説明する。例えば、メモリ素子２ａのデー
タをリードする場合を考えると、所定の上位アドレス信
号１ｂが入力されることによりデコーダ３がメモリ選択
信号３ａだけをＬレベルにしてメモリ素子２ａを選択的
に動作状態にする。Ｖpp電源が低レベルＶppLに設定さ
れているのでメモリ素子２ａはリードオンリーモードに
あり、上述のようにアウトプットイネーブル信号(ＯＥ
バー)１ｃをＬレベル、ライトイネーブル信号(ＷＥバ
ー)１ｄをＨレベルに設定することによりリードモード
になり、下位アドレス信号(Ａ0〜Ａn)に従ってデータバ
ス１ｆに記憶されているデータが現れる。
れたリードオンリーモードにおける各メモリ素子２ａ〜
２ｋの動作を説明する。例えば、メモリ素子２ａのデー
タをリードする場合を考えると、所定の上位アドレス信
号１ｂが入力されることによりデコーダ３がメモリ選択
信号３ａだけをＬレベルにしてメモリ素子２ａを選択的
に動作状態にする。Ｖpp電源が低レベルＶppLに設定さ
れているのでメモリ素子２ａはリードオンリーモードに
あり、上述のようにアウトプットイネーブル信号(ＯＥ
バー)１ｃをＬレベル、ライトイネーブル信号(ＷＥバ
ー)１ｄをＨレベルに設定することによりリードモード
になり、下位アドレス信号(Ａ0〜Ａn)に従ってデータバ
ス１ｆに記憶されているデータが現れる。
【０００７】次に、Ｖpp電源が高レベルＶppHに設定さ
れたリード／ライトモードの特にデータのプログラムあ
るいはイレーズを行うライトモードにおける各メモリ素
子２ａ〜２ｋの動作を詳細に説明する。図８にはフラッ
シュＥＥＰＲＯＭである各メモリ素子のライトモードに
おけるイレーズ動作のフローチャートの一部、図９には
プログラム動作のフローチャートの一部をそれぞれ示
す。
れたリード／ライトモードの特にデータのプログラムあ
るいはイレーズを行うライトモードにおける各メモリ素
子２ａ〜２ｋの動作を詳細に説明する。図８にはフラッ
シュＥＥＰＲＯＭである各メモリ素子のライトモードに
おけるイレーズ動作のフローチャートの一部、図９には
プログラム動作のフローチャートの一部をそれぞれ示
す。
【０００８】例えば、メモリ素子２ａにデータのイレー
ズあるいはプログラムを行う場合を考える。メモリ素子
２ａが選択的に動作状態にされるまでの動作は、リード
オンリーモードの場合と同様である。Ｖpp電源が高レベ
ルＶppHに設定されているのでメモリ素子２ａはリード
／ライトモードにあり、上述のようにライトイネーブル
信号(ＷＥバー)１ｄをＬレベル、アウトプットイネーブ
ル信号(ＯＥバー)１ｃをＨレベルに設定することによ
り、メモリ素子２ａはライトモードになり、内蔵された
コマンドラッチ回路(図示せず)へのソフトウエアコマン
ドの書き込みが可能になる。
ズあるいはプログラムを行う場合を考える。メモリ素子
２ａが選択的に動作状態にされるまでの動作は、リード
オンリーモードの場合と同様である。Ｖpp電源が高レベ
ルＶppHに設定されているのでメモリ素子２ａはリード
／ライトモードにあり、上述のようにライトイネーブル
信号(ＷＥバー)１ｄをＬレベル、アウトプットイネーブ
ル信号(ＯＥバー)１ｃをＨレベルに設定することによ
り、メモリ素子２ａはライトモードになり、内蔵された
コマンドラッチ回路(図示せず)へのソフトウエアコマン
ドの書き込みが可能になる。
【０００９】まず、図８に従ってメモリ素子２ａのデー
タをイレーズする場合の動作を説明する。メモリ素子２
ａのコマンドラッチ回路に、ソフトウエアコマンドであ
るイレーズコマンドが制御装置より書き込まれると、メ
モリ素子２ａはイレーズモードになる。このイレーズコ
マンドはメモリ素子内の全てのバイトを一括してイレー
ズするためのコマンドで、例えばコマンドラッチに“２
０Ｈ"をライトするサイクルを２回繰り返す(ステップＳ
１、Ｓ２)。２回繰り返すのは誤ったイレーズを防止す
るためである。その後、約１０ｍｓの間、イレーズが実
行され、メモリ素子２ａのデータが全てイレーズされ
る。この間は待ち時間となる(ステップＳ３)。イレーズ
が完了すると、データがイレーズされたことを確認する
ためにイレーズ確認コマンド(例えば“Ａ０Ｈ")が書き
込まれる(ステップＳ４)。その後約６μｓの間はメモリ
素子２ａがリードモードへ切り替わる時間となり、この
間は待ち時間となる(ステップＳ５)。そして次に、メモ
リ素子２ａよりデータが制御装置へ読み出され、読み出
されたデータが全て例えば“ＦＦＨ"であるかを確認す
ることによりイレーズされたか否かが確認される(ステ
ップＳ６)。同様にして以下、メモリ素子２ｂ〜２ｋの
データイレーズを順次行う場合には、上位アドレス信号
１ｂを切り替えることによりデコーダ３により所定のメ
モリ素子を選択されて、同様な手順でデータのイレーズ
が行われ、これが繰り返される。
タをイレーズする場合の動作を説明する。メモリ素子２
ａのコマンドラッチ回路に、ソフトウエアコマンドであ
るイレーズコマンドが制御装置より書き込まれると、メ
モリ素子２ａはイレーズモードになる。このイレーズコ
マンドはメモリ素子内の全てのバイトを一括してイレー
ズするためのコマンドで、例えばコマンドラッチに“２
０Ｈ"をライトするサイクルを２回繰り返す(ステップＳ
１、Ｓ２)。２回繰り返すのは誤ったイレーズを防止す
るためである。その後、約１０ｍｓの間、イレーズが実
行され、メモリ素子２ａのデータが全てイレーズされ
る。この間は待ち時間となる(ステップＳ３)。イレーズ
が完了すると、データがイレーズされたことを確認する
ためにイレーズ確認コマンド(例えば“Ａ０Ｈ")が書き
込まれる(ステップＳ４)。その後約６μｓの間はメモリ
素子２ａがリードモードへ切り替わる時間となり、この
間は待ち時間となる(ステップＳ５)。そして次に、メモ
リ素子２ａよりデータが制御装置へ読み出され、読み出
されたデータが全て例えば“ＦＦＨ"であるかを確認す
ることによりイレーズされたか否かが確認される(ステ
ップＳ６)。同様にして以下、メモリ素子２ｂ〜２ｋの
データイレーズを順次行う場合には、上位アドレス信号
１ｂを切り替えることによりデコーダ３により所定のメ
モリ素子を選択されて、同様な手順でデータのイレーズ
が行われ、これが繰り返される。
【００１０】次に、図９に従ってメモリ素子２ａにデー
タをプログラムする場合の動作を説明する。メモリ素子
２ａのコマンドラッチ回路に、ソフトウエアコマンドで
あるプログラムコマンドが書き込まれると、メモリ素子
２ａはプログラムモードになる。このプログラムコマン
ドは例えば、まずコマンドラッチに“４０Ｈ"をライト
し(ステップＳ１)、次にプログラムする１バイトのデー
タとそのアドレスを書き込む(ステップＳ２)。その後、
約１０μｓの間、データのプログラムが実行され、１バ
イトのデータが指定されたアドレスにプログラムされ
る。この間は待ち時間となる(ステップＳ３)。その後、
データがプログラムされたことを確認するためにプログ
ラム確認コマンド(例えば“Ｃ０Ｈ")が書き込まれる(ス
テップＳ４)。その後、約６μｓの間はメモリ素子２ａ
がリードモードに切り替わる時間となり、この間は待ち
時間となる(ステップＳ５)。そして次に、メモリ素子２
ａよりプログラムされたデータが制御装置に読み出さ
れ、データが正しくプログラムされたか否かが確認され
る(ステップＳ６)。以上のステップＳ１〜Ｓ６の動作で
１バイトのデータのプログラムおよびその確認が行わ
れ、このサイクルをプログラムするデータのバイト数分
だけ繰り返す。同様にして以下、メモリ素子２ｂ〜２ｋ
のデータプログラムを順次行う場合には、上位アドレス
信号１ｂを切り替えることによりデコーダ３により所定
のメモリ素子が選択されて、同様な手順によりデータの
プログラムが行われ、これが繰り返される。
タをプログラムする場合の動作を説明する。メモリ素子
２ａのコマンドラッチ回路に、ソフトウエアコマンドで
あるプログラムコマンドが書き込まれると、メモリ素子
２ａはプログラムモードになる。このプログラムコマン
ドは例えば、まずコマンドラッチに“４０Ｈ"をライト
し(ステップＳ１)、次にプログラムする１バイトのデー
タとそのアドレスを書き込む(ステップＳ２)。その後、
約１０μｓの間、データのプログラムが実行され、１バ
イトのデータが指定されたアドレスにプログラムされ
る。この間は待ち時間となる(ステップＳ３)。その後、
データがプログラムされたことを確認するためにプログ
ラム確認コマンド(例えば“Ｃ０Ｈ")が書き込まれる(ス
テップＳ４)。その後、約６μｓの間はメモリ素子２ａ
がリードモードに切り替わる時間となり、この間は待ち
時間となる(ステップＳ５)。そして次に、メモリ素子２
ａよりプログラムされたデータが制御装置に読み出さ
れ、データが正しくプログラムされたか否かが確認され
る(ステップＳ６)。以上のステップＳ１〜Ｓ６の動作で
１バイトのデータのプログラムおよびその確認が行わ
れ、このサイクルをプログラムするデータのバイト数分
だけ繰り返す。同様にして以下、メモリ素子２ｂ〜２ｋ
のデータプログラムを順次行う場合には、上位アドレス
信号１ｂを切り替えることによりデコーダ３により所定
のメモリ素子が選択されて、同様な手順によりデータの
プログラムが行われ、これが繰り返される。
【００１１】
【発明が解決しようとする課題】以上のように構成され
た従来の半導体記憶装置では、データの一括イレーズお
よびプログラムの際に、それぞれのコマンドを書き込ん
だ後のコマンドの実行中は待ち時間となり、これらの待
ち時間はメモリ容量が大きくなる程、すなわちメモリ素
子の数が多くなる程、長くなり、データのプログラム時
間およびイレーズ時間が長くなるという問題点があっ
た。
た従来の半導体記憶装置では、データの一括イレーズお
よびプログラムの際に、それぞれのコマンドを書き込ん
だ後のコマンドの実行中は待ち時間となり、これらの待
ち時間はメモリ容量が大きくなる程、すなわちメモリ素
子の数が多くなる程、長くなり、データのプログラム時
間およびイレーズ時間が長くなるという問題点があっ
た。
【００１２】この発明は、上記の問題点を解消するため
になされたものであって、データの一括イレーズ時間或
はプログラム時間を短縮した半導体記憶装置を得ること
を目的とする。
になされたものであって、データの一括イレーズ時間或
はプログラム時間を短縮した半導体記憶装置を得ること
を目的とする。
【００１３】
【課題を解決するための手段】上記の目的に鑑み、この
発明の請求項１の発明は、ライトモードにおいて、ソフ
トウエアコマンドの書き込み後に該ソフトウエアコマン
ドに従ってデータの一括イレーズ或はプログラムを行う
メモリ素子を複数設けたデータ記憶手段と、動作状態に
するメモリ素子を指定するための上位アドレス信号に従
って上記複数のメモリ素子を選択的に動作状態にするメ
モリ選択信号を供給するメモリ選択手段と、上記メモリ
素子を上記ライトモードにするライトイネーブル信号を
上記メモリ選択信号と同じメモリ素子に選択的に供給す
るライトイネーブル信号選択供給手段と、を備え、上記
データ記憶手段の１つのメモリ素子がイレーズ動作中に
ある時に、他のメモリ素子を動作状態にすると共にライ
トモードにして一括イレーズのためのソフトウエアコマ
ンドを書き込むことを可能にした半導体記憶装置にあ
る。
発明の請求項１の発明は、ライトモードにおいて、ソフ
トウエアコマンドの書き込み後に該ソフトウエアコマン
ドに従ってデータの一括イレーズ或はプログラムを行う
メモリ素子を複数設けたデータ記憶手段と、動作状態に
するメモリ素子を指定するための上位アドレス信号に従
って上記複数のメモリ素子を選択的に動作状態にするメ
モリ選択信号を供給するメモリ選択手段と、上記メモリ
素子を上記ライトモードにするライトイネーブル信号を
上記メモリ選択信号と同じメモリ素子に選択的に供給す
るライトイネーブル信号選択供給手段と、を備え、上記
データ記憶手段の１つのメモリ素子がイレーズ動作中に
ある時に、他のメモリ素子を動作状態にすると共にライ
トモードにして一括イレーズのためのソフトウエアコマ
ンドを書き込むことを可能にした半導体記憶装置にあ
る。
【００１４】この発明の請求項２の発明は、上記メモリ
選択手段が、上記上位アドレス信号に従って上記メモリ
選択信号を供給するデコーダからなり、上記ライトイネ
ーブル信号選択供給手段が、上記メモリ選択信号と上記
ライトイネーブル信号との論理積をとってライトイネー
ブル信号を供給する、上記各メモリ素子ごとに設けられ
たＡＮＤゲート回路からなる、請求項１の半導体記憶装
置にある。
選択手段が、上記上位アドレス信号に従って上記メモリ
選択信号を供給するデコーダからなり、上記ライトイネ
ーブル信号選択供給手段が、上記メモリ選択信号と上記
ライトイネーブル信号との論理積をとってライトイネー
ブル信号を供給する、上記各メモリ素子ごとに設けられ
たＡＮＤゲート回路からなる、請求項１の半導体記憶装
置にある。
【００１５】この発明の請求項３の発明は、上記メモリ
選択手段が、上記上位アドレス信号に従って上記メモリ
選択信号を供給するデコーダからなり、上記ライトイネ
ーブル信号選択供給手段が、上記上位アドレス信号に従
って上記ライトイネーブル信号を供給するライトイネー
ブル信号用デコーダからなる、請求項１の半導体記憶装
置にある。
選択手段が、上記上位アドレス信号に従って上記メモリ
選択信号を供給するデコーダからなり、上記ライトイネ
ーブル信号選択供給手段が、上記上位アドレス信号に従
って上記ライトイネーブル信号を供給するライトイネー
ブル信号用デコーダからなる、請求項１の半導体記憶装
置にある。
【００１６】この発明の請求項４の発明は、ライトモー
ドにおいて、ソフトウエアコマンドの書き込み後に該ソ
フトウエアコマンドに従ってデータの一括イレーズ或は
プログラムを行うメモリ素子を複数設けたデータ記憶手
段と、動作状態にするメモリ素子を指定するための上位
アドレス信号に従って上記複数のメモリ素子を選択的に
動作状態にするメモリ選択信号を供給するメモリ選択手
段と、外部からの並行一括イレーズ命令信号に従って、
上記メモリ選択信号を全て無効にすると共に、全てのメ
モリ素子を同時に動作状態にすると共に上記ライトモー
ドにする並行一括イレーズ制御手段と、を備え、外部か
らの上記並行一括イレーズ命令信号に従って上記並行一
括イレーズ制御手段により全てのメモリ素子を同時に動
作状態すると共にライトモードにし、全てのメモリ素子
にデータの一括イレーズのためのソフトウエアコマンド
を書き込むことを可能にした半導体記憶装置にある。
ドにおいて、ソフトウエアコマンドの書き込み後に該ソ
フトウエアコマンドに従ってデータの一括イレーズ或は
プログラムを行うメモリ素子を複数設けたデータ記憶手
段と、動作状態にするメモリ素子を指定するための上位
アドレス信号に従って上記複数のメモリ素子を選択的に
動作状態にするメモリ選択信号を供給するメモリ選択手
段と、外部からの並行一括イレーズ命令信号に従って、
上記メモリ選択信号を全て無効にすると共に、全てのメ
モリ素子を同時に動作状態にすると共に上記ライトモー
ドにする並行一括イレーズ制御手段と、を備え、外部か
らの上記並行一括イレーズ命令信号に従って上記並行一
括イレーズ制御手段により全てのメモリ素子を同時に動
作状態すると共にライトモードにし、全てのメモリ素子
にデータの一括イレーズのためのソフトウエアコマンド
を書き込むことを可能にした半導体記憶装置にある。
【００１７】この発明の請求項５の発明は、上記並行一
括イレーズ制御手段が、上記並行一括イレーズ命令信号
により上記メモリ選択手段からのメモリ選択信号を全て
無効にする第１スリーステートバッファ群と、上記並行
一括イレーズ信号に従って全てのメモリ素子に動作状態
にするメモリ選択信号を供給する第２スリーステートバ
ッファ群と、上記各メモリ素子をそれぞれライトモード
にするライトイネーブル信号と、からなる請求項４の半
導体記憶装置にある。
括イレーズ制御手段が、上記並行一括イレーズ命令信号
により上記メモリ選択手段からのメモリ選択信号を全て
無効にする第１スリーステートバッファ群と、上記並行
一括イレーズ信号に従って全てのメモリ素子に動作状態
にするメモリ選択信号を供給する第２スリーステートバ
ッファ群と、上記各メモリ素子をそれぞれライトモード
にするライトイネーブル信号と、からなる請求項４の半
導体記憶装置にある。
【００１８】この発明の請求項６の発明は、外部から上
記並行一括イレーズ命令信号が入力されたことを判定す
る並行一括イレーズ命令信号判定手段をさらに備えた請
求項４の半導体記憶装置にある。
記並行一括イレーズ命令信号が入力されたことを判定す
る並行一括イレーズ命令信号判定手段をさらに備えた請
求項４の半導体記憶装置にある。
【００１９】この発明の請求項７の発明は、上記並行一
括イレーズ命令信号が、データバスを介して書き込まれ
るパラレル信号の並行一括イレーズコマンドであり、上
記並行一括イレーズ命令信号判定手段が、内部並行一括
イレーズコマンドを発生する複数のプルアップ抵抗およ
びプルダウン抵抗と、この内部並行一括イレーズコマン
ドと外部からの並行一括イレーズコマンドをビット毎に
比較する複数のＸＯＲゲート回路と、これらの各ＸＯＲ
ゲート回路の論理積をとるＡＮＤゲート回路と、からな
る請求項６の半導体記憶装置にある。
括イレーズ命令信号が、データバスを介して書き込まれ
るパラレル信号の並行一括イレーズコマンドであり、上
記並行一括イレーズ命令信号判定手段が、内部並行一括
イレーズコマンドを発生する複数のプルアップ抵抗およ
びプルダウン抵抗と、この内部並行一括イレーズコマン
ドと外部からの並行一括イレーズコマンドをビット毎に
比較する複数のＸＯＲゲート回路と、これらの各ＸＯＲ
ゲート回路の論理積をとるＡＮＤゲート回路と、からな
る請求項６の半導体記憶装置にある。
【００２０】この発明の請求項８の発明は、ライトモー
ドにおいて、ソフトウエアコマンドの書き込み後に該ソ
フトウエアコマンドに従ってデータのプログラム或は一
括イレーズを行うメモリ素子を複数設けたデータ記憶手
段と、動作状態にするメモリ素子を指定するための下位
アドレス信号に従って上記複数のメモリ素子を順番に動
作状態にするメモリ選択信号を供給するメモリ選択手段
と、上記メモリ素子を上記ライトモードにするライトイ
ネーブル信号を、上記下位アドレス信号に従って、上記
メモリ選択信号と同時にメモリ素子に順番に供給するラ
イトイネーブル信号選択供給手段と、を備え、上記ライ
トモードにおいて、上記下位アドレス信号が＋１インク
リメントされる毎に上記複数のメモリ素子を切り替えて
順番に動作状態にし、上記複数のメモリ素子に順番に、
データのプログラムのためのソフトウエアコマンドを書
き込むことを可能にした半導体記憶装置にある。
ドにおいて、ソフトウエアコマンドの書き込み後に該ソ
フトウエアコマンドに従ってデータのプログラム或は一
括イレーズを行うメモリ素子を複数設けたデータ記憶手
段と、動作状態にするメモリ素子を指定するための下位
アドレス信号に従って上記複数のメモリ素子を順番に動
作状態にするメモリ選択信号を供給するメモリ選択手段
と、上記メモリ素子を上記ライトモードにするライトイ
ネーブル信号を、上記下位アドレス信号に従って、上記
メモリ選択信号と同時にメモリ素子に順番に供給するラ
イトイネーブル信号選択供給手段と、を備え、上記ライ
トモードにおいて、上記下位アドレス信号が＋１インク
リメントされる毎に上記複数のメモリ素子を切り替えて
順番に動作状態にし、上記複数のメモリ素子に順番に、
データのプログラムのためのソフトウエアコマンドを書
き込むことを可能にした半導体記憶装置にある。
【００２１】この発明の請求項９の発明は、上記メモリ
選択手段が、上記下位アドレス信号に従って上記メモリ
選択信号を供給するデコーダからなり、上記ライトイネ
ーブル信号選択供給手段が、上記下位アドレス信号に従
って上記ライトイネーブル信号を供給するライトイネー
ブル信号用デコーダからなる、請求項８の半導体記憶装
置にある。
選択手段が、上記下位アドレス信号に従って上記メモリ
選択信号を供給するデコーダからなり、上記ライトイネ
ーブル信号選択供給手段が、上記下位アドレス信号に従
って上記ライトイネーブル信号を供給するライトイネー
ブル信号用デコーダからなる、請求項８の半導体記憶装
置にある。
【００２２】
【作用】この発明の請求項１〜３の第１の発明による半
導体記憶装置では、メモリ素子を選択的に動作状態にす
るメモリ選択手段と、動作状態にあるメモリ素子に選択
的にライトイネーブル信号を供給するライトイネーブル
信号選択供給手段を設け、データイレーズ動作の際のイ
レーズ実行中の待ち時間の間に、メモリ選択手段および
ライトイネーブル信号選択供給手段により次段のメモリ
素子をライトモードにしてイレーズ(消去)コマンドを書
き込み、データの一括イレーズを行わせ、これを次々に
繰り返すことにより、１回の待ち時間で例えば全てのメ
モリ素子にイレーズを実行させることができるようにし
た。
導体記憶装置では、メモリ素子を選択的に動作状態にす
るメモリ選択手段と、動作状態にあるメモリ素子に選択
的にライトイネーブル信号を供給するライトイネーブル
信号選択供給手段を設け、データイレーズ動作の際のイ
レーズ実行中の待ち時間の間に、メモリ選択手段および
ライトイネーブル信号選択供給手段により次段のメモリ
素子をライトモードにしてイレーズ(消去)コマンドを書
き込み、データの一括イレーズを行わせ、これを次々に
繰り返すことにより、１回の待ち時間で例えば全てのメ
モリ素子にイレーズを実行させることができるようにし
た。
【００２３】この発明の請求項４〜７の第２の発明によ
る半導体記憶装置では、装置外部から供給される並行一
括イレーズ命信号およびこの信号により全てのメモリを
強制的に動作状態にする並行一括イレーズ制御手段を設
け、上記並行一括イレーズ命令信号が供給された時には
並行一括イレーズ制御手段により全てのメモリ素子を同
時に動作状態にし、同時にイレーズ動作を行わせること
ができるようにした。
る半導体記憶装置では、装置外部から供給される並行一
括イレーズ命信号およびこの信号により全てのメモリを
強制的に動作状態にする並行一括イレーズ制御手段を設
け、上記並行一括イレーズ命令信号が供給された時には
並行一括イレーズ制御手段により全てのメモリ素子を同
時に動作状態にし、同時にイレーズ動作を行わせること
ができるようにした。
【００２４】この発明の請求項８および９の第３の発明
による半導体記憶装置では、メモリ素子を動作状態にす
るメモリ選択手段と、動作状態にあるメモリ素子にライ
トイネーブル信号を供給するライトイネーブル信号選択
供給手段を設けると共に、このライトイネーブル信号選
択供給手段およびメモリ選択手段には下位アドレス信号
を供給し、各メモリ素子には上位アドレス信号を供給す
るようにして、データプログラムを、アドレスが“＋
１"インクリメントされる毎に次段のメモリ素子を選択
するようにして行い、各メモリ素子に１バイトずつ順番
にプログラムを行うようにし(横方向にデータのプログ
ラムを行う)、１回の待ち時間で例えば全てのメモリ素
子に１バイトずつプログラムができるようにした。
による半導体記憶装置では、メモリ素子を動作状態にす
るメモリ選択手段と、動作状態にあるメモリ素子にライ
トイネーブル信号を供給するライトイネーブル信号選択
供給手段を設けると共に、このライトイネーブル信号選
択供給手段およびメモリ選択手段には下位アドレス信号
を供給し、各メモリ素子には上位アドレス信号を供給す
るようにして、データプログラムを、アドレスが“＋
１"インクリメントされる毎に次段のメモリ素子を選択
するようにして行い、各メモリ素子に１バイトずつ順番
にプログラムを行うようにし(横方向にデータのプログ
ラムを行う)、１回の待ち時間で例えば全てのメモリ素
子に１バイトずつプログラムができるようにした。
【００２５】
【実施例】以下、この発明の実施例を図に従って説明す
る。 実施例１．図１はこの発明の第１の発明によるデータイ
レーズ時間を短縮した半導体記憶装置の一実施例を示す
ブロック図である。従来の回路と同一もしくは相当する
部分は同一符号で示す。この回路も従来の回路と同様に
負論理回路で構成されている。図１の半導体記憶装置１
００において、１は各種入出力信号線群で、それぞれ１
ａは下位アドレス信号線群(Ａ0〜Ａn)、１ｂは上位アド
レス信号線群(Ａn+1〜Ａm)、１ｃはアウトプットイネー
ブル信号線(ＯＥバー)、１ｄはライトイネーブル信号線
(ＷＥバー)、１ｅはイネーブル信号線(ＣＥバー)、１ｆ
はデータバス(ＤＡ)である。また２は一括イレーズが可
能なフラッシュＥＥＰＲＯＭからなる複数のメモリ素子
２ａ〜２ｋで構成されたメモリ部、３は上位アドレス信
号線群１ｂの信号に従ってメモリ素子２ａ〜２ｋを選択
的に動作状態にするデコーダ、３ａ〜３ｋはメモリ選択
信号線(Ｓバー)である。以上のものは従来のものと基本
的に同一であり、メモリ部２の各メモリ素子２ａ〜２ｋ
はそれぞれ例えば5M28F101P,FP,J,VP,RVあるいは5M28F1
02P,FP,J,VP,RV等のフラッシュＥＥＰＲＯＭからなり、
デコーダ３は例えば74ALS138からなる。そしてこの発明
の半導体記憶装置１００ではさらに、負論理のＡＮＤゲ
ート回路４ａ〜４ｋが設けられている。これらのＡＮＤ
ゲート回路４ａ〜４ｋは、それぞれデコーダ３からのメ
モリ選択信号３ａ〜３ｋとライトイネーブル信号(ＷＥ
バー)１ｄとの論理積をとり、その出力をそれぞれメモ
リ素子２ａ〜２ｋへのライトイネーブル信号(ＷＥバー)
としている。すなわち、メモリ選択信号(Ｓバー)がＬレ
ベルで動作状態にあるメモリ素子だけにＬレベルのライ
トイネーブル信号(ＷＥバー)が供給されるようにしてい
る。なお、データ記憶手段はメモリ部２から構成され、
メモリ選択手段はデコーダ３から構成され、ライトイネ
ーブル信号選択供給手段はＡＮＤゲート回路４ａ〜４ｋ
から構成される。
る。 実施例１．図１はこの発明の第１の発明によるデータイ
レーズ時間を短縮した半導体記憶装置の一実施例を示す
ブロック図である。従来の回路と同一もしくは相当する
部分は同一符号で示す。この回路も従来の回路と同様に
負論理回路で構成されている。図１の半導体記憶装置１
００において、１は各種入出力信号線群で、それぞれ１
ａは下位アドレス信号線群(Ａ0〜Ａn)、１ｂは上位アド
レス信号線群(Ａn+1〜Ａm)、１ｃはアウトプットイネー
ブル信号線(ＯＥバー)、１ｄはライトイネーブル信号線
(ＷＥバー)、１ｅはイネーブル信号線(ＣＥバー)、１ｆ
はデータバス(ＤＡ)である。また２は一括イレーズが可
能なフラッシュＥＥＰＲＯＭからなる複数のメモリ素子
２ａ〜２ｋで構成されたメモリ部、３は上位アドレス信
号線群１ｂの信号に従ってメモリ素子２ａ〜２ｋを選択
的に動作状態にするデコーダ、３ａ〜３ｋはメモリ選択
信号線(Ｓバー)である。以上のものは従来のものと基本
的に同一であり、メモリ部２の各メモリ素子２ａ〜２ｋ
はそれぞれ例えば5M28F101P,FP,J,VP,RVあるいは5M28F1
02P,FP,J,VP,RV等のフラッシュＥＥＰＲＯＭからなり、
デコーダ３は例えば74ALS138からなる。そしてこの発明
の半導体記憶装置１００ではさらに、負論理のＡＮＤゲ
ート回路４ａ〜４ｋが設けられている。これらのＡＮＤ
ゲート回路４ａ〜４ｋは、それぞれデコーダ３からのメ
モリ選択信号３ａ〜３ｋとライトイネーブル信号(ＷＥ
バー)１ｄとの論理積をとり、その出力をそれぞれメモ
リ素子２ａ〜２ｋへのライトイネーブル信号(ＷＥバー)
としている。すなわち、メモリ選択信号(Ｓバー)がＬレ
ベルで動作状態にあるメモリ素子だけにＬレベルのライ
トイネーブル信号(ＷＥバー)が供給されるようにしてい
る。なお、データ記憶手段はメモリ部２から構成され、
メモリ選択手段はデコーダ３から構成され、ライトイネ
ーブル信号選択供給手段はＡＮＤゲート回路４ａ〜４ｋ
から構成される。
【００２６】各メモリ素子２ａ〜２ｋがフラッシュＥＥ
ＰＲＯＭ等の一括イレーズが可能なメモリである場合、
イレーズモードにおいてイレーズコマンドおよびイレー
ズ確認コマンドを書き込んだ後には図８のステップＳ
３、Ｓ５に示したように、それぞれコマンドを実行する
等の時間１０ｍｓおよび６μｓがあり、この間は待ち時
間となってる。そこでこの実施例の装置は、この待ち時
間の間を利用して他のメモリ素子にソフトウエアコマン
ドを書き込んでデータの一括イレーズ動作を行わせるこ
とができるようにし、かつデータのプログラムやリード
動作等のその他の動作は、従来と同じ制御で行えるよう
にしたものである。メモリ素子にソフトウエアコマンド
を書き込んだ後のコマンドの実行中は該メモリ素子への
ライトイネーブル信号(ＷＥバー)はＨレベルにしておく
必要があり、図１のＡＮＤゲート回路４ａ〜４ｋはソフ
トウエアコマンドを書き込むメモリ素子以外のライトイ
ネーブル信号(ＷＥバー)は全てＬレベルにすることを実
現するものである。各ＡＮＤゲート回路４ａ〜４ｋは、
それぞれ入力されるメモリ選択信号３ａ〜３ｋとライト
イネーブル信号(ＷＥバー)１ｄが共にＬレベル(有意状
態)の時に、Ｌレベルのライトイネーブル信号(ＷＥバ
ー)を対応するメモリ素子に供給するものである。これ
によりＬレベルのメモリ選択信号(Ｓバー)が供給された
メモリ素子だけにＬレベルのライトイネーブル信号(Ｗ
Ｅバー)を供給し選択的にライトモードにし、ソフトウ
エアコマンドを書き込むことが可能な状態にし、他のメ
モリ素子へのライトイネーブル信号(ＷＥバー)はＨレベ
ルに保持される。
ＰＲＯＭ等の一括イレーズが可能なメモリである場合、
イレーズモードにおいてイレーズコマンドおよびイレー
ズ確認コマンドを書き込んだ後には図８のステップＳ
３、Ｓ５に示したように、それぞれコマンドを実行する
等の時間１０ｍｓおよび６μｓがあり、この間は待ち時
間となってる。そこでこの実施例の装置は、この待ち時
間の間を利用して他のメモリ素子にソフトウエアコマン
ドを書き込んでデータの一括イレーズ動作を行わせるこ
とができるようにし、かつデータのプログラムやリード
動作等のその他の動作は、従来と同じ制御で行えるよう
にしたものである。メモリ素子にソフトウエアコマンド
を書き込んだ後のコマンドの実行中は該メモリ素子への
ライトイネーブル信号(ＷＥバー)はＨレベルにしておく
必要があり、図１のＡＮＤゲート回路４ａ〜４ｋはソフ
トウエアコマンドを書き込むメモリ素子以外のライトイ
ネーブル信号(ＷＥバー)は全てＬレベルにすることを実
現するものである。各ＡＮＤゲート回路４ａ〜４ｋは、
それぞれ入力されるメモリ選択信号３ａ〜３ｋとライト
イネーブル信号(ＷＥバー)１ｄが共にＬレベル(有意状
態)の時に、Ｌレベルのライトイネーブル信号(ＷＥバ
ー)を対応するメモリ素子に供給するものである。これ
によりＬレベルのメモリ選択信号(Ｓバー)が供給された
メモリ素子だけにＬレベルのライトイネーブル信号(Ｗ
Ｅバー)を供給し選択的にライトモードにし、ソフトウ
エアコマンドを書き込むことが可能な状態にし、他のメ
モリ素子へのライトイネーブル信号(ＷＥバー)はＨレベ
ルに保持される。
【００２７】次にこの実施例の半導体記憶装置１００の
イレーズ動作について説明する。基本的な動作は従来の
ものと同じである。まず、例えばメモリ素子２ａをイレ
ーズする場合を説明する。従来と同様に、制御装置(図
示せず)の制御により動作する。制御装置よりデコーダ
３にメモリ素子２ａを選択する上位アドレス信号(Ａn+1
〜Ａm)１ｂが供給されると、デコーダ３はメモリ選択信
号３ａのみをＬレベルにし、これによりメモリ素子２ａ
は動作状態となる。そして電源Ｖppが高レベルＶppHに
なっていることで、メモリ素子２ａはリード／ライトモ
ードになる。この状態でライトイネーブル信号(ＷＥバ
ー)１ｄがＬレベル、アウトプットイネーブル信号(ＯＥ
バー)１ｃがＨレベルに設定されると、メモリ素子２ａ
ではアウトプットイネーブル信号(ＯＥバー)はＨレベ
ル、ライトイネーブル信号(ＷＥバー)はＡＮＤゲート回
路４ａによりＬレベルになりライトモードになる。これ
により、内蔵するコマンドラッチ回路に書き込まれたソ
フトウエアコマンドに従って動作が行われる状態にな
る。次に図８のフローチャートに従いメモリ素子２ａに
イレーズコマンドが書き込まれイレーズの動作が実行さ
れる。そしてフローチャートのステップＳ３或はステッ
プＳ５のメモリ素子２ａの動作実行中の間は待ち時間
(１０ｍｓ或は６μｓ)となる。この間はメモリ素子２ａ
へのライトイネーブル信号(ＷＥバー)はＨレベルされ
る。そこでこの間を利用して、次段のメモリ素子２ｂを
選択するように上位アドレス信号１ｂを入力し、動作状
態になったメモリ素子２ｂをライトモードにし、図８の
フローチャートに従ってイレーズ動作を実行させる。こ
こでメモリ素子２ｂを選択中は、他のメモリ素子２ａ、
２ｃ〜２ｋのメモリ選択信号３ａ、３ｃ〜３ｋは全てＨ
レベルとなる。従ってメモリ素子２ａ、２ｃ〜２ｋに入
力されるライトイネーブル信号(ＷＥバー)もＡＮＤゲー
ト回路４ａ〜４ｋによりＨレベルとなる。よって、メモ
リ素子２ａのイレーズ実行中に、メモリ素子２ｂへのイ
レーズコマンドの書き込み、イレーズが実行可能とな
る。
イレーズ動作について説明する。基本的な動作は従来の
ものと同じである。まず、例えばメモリ素子２ａをイレ
ーズする場合を説明する。従来と同様に、制御装置(図
示せず)の制御により動作する。制御装置よりデコーダ
３にメモリ素子２ａを選択する上位アドレス信号(Ａn+1
〜Ａm)１ｂが供給されると、デコーダ３はメモリ選択信
号３ａのみをＬレベルにし、これによりメモリ素子２ａ
は動作状態となる。そして電源Ｖppが高レベルＶppHに
なっていることで、メモリ素子２ａはリード／ライトモ
ードになる。この状態でライトイネーブル信号(ＷＥバ
ー)１ｄがＬレベル、アウトプットイネーブル信号(ＯＥ
バー)１ｃがＨレベルに設定されると、メモリ素子２ａ
ではアウトプットイネーブル信号(ＯＥバー)はＨレベ
ル、ライトイネーブル信号(ＷＥバー)はＡＮＤゲート回
路４ａによりＬレベルになりライトモードになる。これ
により、内蔵するコマンドラッチ回路に書き込まれたソ
フトウエアコマンドに従って動作が行われる状態にな
る。次に図８のフローチャートに従いメモリ素子２ａに
イレーズコマンドが書き込まれイレーズの動作が実行さ
れる。そしてフローチャートのステップＳ３或はステッ
プＳ５のメモリ素子２ａの動作実行中の間は待ち時間
(１０ｍｓ或は６μｓ)となる。この間はメモリ素子２ａ
へのライトイネーブル信号(ＷＥバー)はＨレベルされ
る。そこでこの間を利用して、次段のメモリ素子２ｂを
選択するように上位アドレス信号１ｂを入力し、動作状
態になったメモリ素子２ｂをライトモードにし、図８の
フローチャートに従ってイレーズ動作を実行させる。こ
こでメモリ素子２ｂを選択中は、他のメモリ素子２ａ、
２ｃ〜２ｋのメモリ選択信号３ａ、３ｃ〜３ｋは全てＨ
レベルとなる。従ってメモリ素子２ａ、２ｃ〜２ｋに入
力されるライトイネーブル信号(ＷＥバー)もＡＮＤゲー
ト回路４ａ〜４ｋによりＨレベルとなる。よって、メモ
リ素子２ａのイレーズ実行中に、メモリ素子２ｂへのイ
レーズコマンドの書き込み、イレーズが実行可能とな
る。
【００２８】メモリ素子２ｂ以降についても同様に、図
８のフローチャートのステップＳ３或はステップＳ５の
待ち時間(１０ｍｓ或は６μｓ)の間、他のメモリ素子の
イレーズが可能となる。従って例えば、メモリ素子２ａ
の一括イレーズ実行中にメモリ素子２ｂへのイレーズコ
マンドの書き込みが可能となり、メモリ素子２ｂの一括
イレーズ実行中にメモリ素子２ｃへのイレーズコマンド
の書き込みが可能となる。１つのソフトウエアコマンド
の例えば図８の“２０Ｈ"の１つのコマンドのライト時
間は１００数十ｎｓ(ナノ秒)であり、仮に２００ｎｓと
して２回の“２０Ｈ"の書き込み時間は４００ｎｓとな
る。すると、例えば図８のステップＳ３の１０ｍｓ(ミ
リ秒)の待ち時間の間で２５万個程度のメモリ素子にイ
レーズコマンドの書き込みが可能となる計算になる。こ
のような半導体記憶装置１００に搭載されるメモリ素子
２ａ〜２ｋの数は通常、２０個程度であり、従って、メ
モリ素子２ａのイレーズ実行中(待ち時間)に、全てのメ
モリ素子２ａ〜２ｋへイレーズを順次行わせることが十
分に可能となる。従って従来、１つのメモリ素子の待ち
時間にメモリ素子の数を掛けた時間分だけあった待ち時
間を、１つのメモリ素子の待ち時間に近い時間に短縮で
きるため、イレーズ時間を大幅に短縮することが可能と
なる。なお、データのプログラム、リード等のその他の
動作については、ライトイネーブル信号(ＷＥバー)がＡ
ＮＤゲート回路４ａ〜４ｋを介して供給されるだけで、
従来と同様の制御で行うことができる。
８のフローチャートのステップＳ３或はステップＳ５の
待ち時間(１０ｍｓ或は６μｓ)の間、他のメモリ素子の
イレーズが可能となる。従って例えば、メモリ素子２ａ
の一括イレーズ実行中にメモリ素子２ｂへのイレーズコ
マンドの書き込みが可能となり、メモリ素子２ｂの一括
イレーズ実行中にメモリ素子２ｃへのイレーズコマンド
の書き込みが可能となる。１つのソフトウエアコマンド
の例えば図８の“２０Ｈ"の１つのコマンドのライト時
間は１００数十ｎｓ(ナノ秒)であり、仮に２００ｎｓと
して２回の“２０Ｈ"の書き込み時間は４００ｎｓとな
る。すると、例えば図８のステップＳ３の１０ｍｓ(ミ
リ秒)の待ち時間の間で２５万個程度のメモリ素子にイ
レーズコマンドの書き込みが可能となる計算になる。こ
のような半導体記憶装置１００に搭載されるメモリ素子
２ａ〜２ｋの数は通常、２０個程度であり、従って、メ
モリ素子２ａのイレーズ実行中(待ち時間)に、全てのメ
モリ素子２ａ〜２ｋへイレーズを順次行わせることが十
分に可能となる。従って従来、１つのメモリ素子の待ち
時間にメモリ素子の数を掛けた時間分だけあった待ち時
間を、１つのメモリ素子の待ち時間に近い時間に短縮で
きるため、イレーズ時間を大幅に短縮することが可能と
なる。なお、データのプログラム、リード等のその他の
動作については、ライトイネーブル信号(ＷＥバー)がＡ
ＮＤゲート回路４ａ〜４ｋを介して供給されるだけで、
従来と同様の制御で行うことができる。
【００２９】実施例２．図２はこの発明の第１の発明に
よる半導体記憶装置の別の実施例を示すブロック図であ
る。基本的にはこの実施例の半導体記憶装置１１０は、
実施例１の装置１００と同じ思想に基づくものである。
そして動作状態にされたメモリ素子だけに選択的にＬレ
ベルのライトイネーブル信号(ＷＥバー)１ｄを供給する
ために、この実施例では、ライトイネーブル信号選択供
給手段としてライトイネーブル信号用デコーダ５を設け
た。このライトイネーブル信号用デコーダ５はデコーダ
３と同じデコーダ回路で構成される。そしてライトイネ
ーブル信号用デコーダ５は、入力側のライトイネーブル
信号(ＷＥバー)１ｄがＬレベルの時に動作状態になり、
デコーダ３と同様に上位アドレス信号１ｂに従って内部
ライトイネーブル信号(ＷＥバー)５ａ〜５ｋを選択的に
Ｌレベルにする。すなわち実施例１と同様に、デコーダ
３のメモリ素子２ａへのメモリ選択信号３ａがＬレベル
の時にはメモリ素子２ａへの内部ライトイネーブル信号
(ＷＥバー)５ａだけがＬレベルになる。他の内部ライト
イネーブル信号(ＷＥバー)５ｂ〜５ｋはＨレベルであ
る。そしてライトイネーブル信号(ＷＥバー)１ｄがＨレ
ベルの時はデコーダ５は非動作状態にあり、全ての内部
ライトイネーブル信号(ＷＥバー)５ａ〜５ｋがＨレベル
となる。その他の部分については上記実施例１と同じで
あり、イレーズ時間の短縮に関して同様の効果が得られ
る。
よる半導体記憶装置の別の実施例を示すブロック図であ
る。基本的にはこの実施例の半導体記憶装置１１０は、
実施例１の装置１００と同じ思想に基づくものである。
そして動作状態にされたメモリ素子だけに選択的にＬレ
ベルのライトイネーブル信号(ＷＥバー)１ｄを供給する
ために、この実施例では、ライトイネーブル信号選択供
給手段としてライトイネーブル信号用デコーダ５を設け
た。このライトイネーブル信号用デコーダ５はデコーダ
３と同じデコーダ回路で構成される。そしてライトイネ
ーブル信号用デコーダ５は、入力側のライトイネーブル
信号(ＷＥバー)１ｄがＬレベルの時に動作状態になり、
デコーダ３と同様に上位アドレス信号１ｂに従って内部
ライトイネーブル信号(ＷＥバー)５ａ〜５ｋを選択的に
Ｌレベルにする。すなわち実施例１と同様に、デコーダ
３のメモリ素子２ａへのメモリ選択信号３ａがＬレベル
の時にはメモリ素子２ａへの内部ライトイネーブル信号
(ＷＥバー)５ａだけがＬレベルになる。他の内部ライト
イネーブル信号(ＷＥバー)５ｂ〜５ｋはＨレベルであ
る。そしてライトイネーブル信号(ＷＥバー)１ｄがＨレ
ベルの時はデコーダ５は非動作状態にあり、全ての内部
ライトイネーブル信号(ＷＥバー)５ａ〜５ｋがＨレベル
となる。その他の部分については上記実施例１と同じで
あり、イレーズ時間の短縮に関して同様の効果が得られ
る。
【００３０】実施例３．図３はこの発明の第２の発明に
よる半導体記憶装置の一実施例を示すブロック図であ
る。図３の半導体記憶装置１２０は、外部から並行一括
イレーズ命令信号を供給することにより、メモリ部２を
構成する複数のメモリ素子２ａ〜２ｋを同時に並行して
イレーズ動作させることを可能にしたものである。図３
の半導体記憶装置１２０において、１ｇは並行一括イレ
ーズ信号線(Ｅバー)、６はこの並行一括イレーズ信号線
の並行一括イレーズ信号(Ｅバー)１ｇがＬレベル(有意
状態)の時にデコーダ３のメモリ選択信号線３ａ〜３ｋ
を全てハイインピーダンス状態“Ｈｚ"にして無効にす
る第１スリーステートバッファ群、７は並行一括イレー
ズ信号線(Ｅバー)１ｇがＬレベル(有意状態)の時にデコ
ーダ３からのメモリ選択信号３ａ〜３ｋに代わり、全て
のメモリ素子２ａ〜２ｋにイネーブル信号(ＣＥバー)１
ｅのレベルのメモリ選択信号(Ｓバー)を供給する第２ス
リーステートバッファ群である。並行一括イレーズ信号
(Ｅバー)１ｇは全てのメモリ素子２ａ〜２ｋに同時にデ
ータのイレーズを行わせる時にＬレベル(有意状態)にさ
れるが、この時のイネーブル信号(ＣＥバー)のレベルは
当然ながらＬレベル(半導体記憶装置１２０が動作状態
にある)であり、従って全てのメモリ素子２ａ〜２ｋに
同時にＬレベルのメモリ選択信号(Ｓバー)が供給される
ことになる。並行一括イレーズ信号(Ｅバー)１ｇがＨレ
ベル、すなわち通常の動作を行う場合には、第１スリー
ステートバッファ群６はそれぞれデコーダ３からのメモ
リ選択信号３ａ〜３ｋをそのまま出力し、また第２スリ
ーステートバッファ群７は全ての出力がハイインピーダ
ンス“Ｈｚ"状態になり、通常の動作に影響を与えるこ
とはない。なお、並行一括イレーズ命令信号は並行一括
イレーズ信号(Ｅバー)１ｇからなり、並行一括イレーズ
制御手段は、第１および第２スリーステートバッファ群
６、７並びにライトイネーブル信号(ＷＥバー)１ｄから
なる。
よる半導体記憶装置の一実施例を示すブロック図であ
る。図３の半導体記憶装置１２０は、外部から並行一括
イレーズ命令信号を供給することにより、メモリ部２を
構成する複数のメモリ素子２ａ〜２ｋを同時に並行して
イレーズ動作させることを可能にしたものである。図３
の半導体記憶装置１２０において、１ｇは並行一括イレ
ーズ信号線(Ｅバー)、６はこの並行一括イレーズ信号線
の並行一括イレーズ信号(Ｅバー)１ｇがＬレベル(有意
状態)の時にデコーダ３のメモリ選択信号線３ａ〜３ｋ
を全てハイインピーダンス状態“Ｈｚ"にして無効にす
る第１スリーステートバッファ群、７は並行一括イレー
ズ信号線(Ｅバー)１ｇがＬレベル(有意状態)の時にデコ
ーダ３からのメモリ選択信号３ａ〜３ｋに代わり、全て
のメモリ素子２ａ〜２ｋにイネーブル信号(ＣＥバー)１
ｅのレベルのメモリ選択信号(Ｓバー)を供給する第２ス
リーステートバッファ群である。並行一括イレーズ信号
(Ｅバー)１ｇは全てのメモリ素子２ａ〜２ｋに同時にデ
ータのイレーズを行わせる時にＬレベル(有意状態)にさ
れるが、この時のイネーブル信号(ＣＥバー)のレベルは
当然ながらＬレベル(半導体記憶装置１２０が動作状態
にある)であり、従って全てのメモリ素子２ａ〜２ｋに
同時にＬレベルのメモリ選択信号(Ｓバー)が供給される
ことになる。並行一括イレーズ信号(Ｅバー)１ｇがＨレ
ベル、すなわち通常の動作を行う場合には、第１スリー
ステートバッファ群６はそれぞれデコーダ３からのメモ
リ選択信号３ａ〜３ｋをそのまま出力し、また第２スリ
ーステートバッファ群７は全ての出力がハイインピーダ
ンス“Ｈｚ"状態になり、通常の動作に影響を与えるこ
とはない。なお、並行一括イレーズ命令信号は並行一括
イレーズ信号(Ｅバー)１ｇからなり、並行一括イレーズ
制御手段は、第１および第２スリーステートバッファ群
６、７並びにライトイネーブル信号(ＷＥバー)１ｄから
なる。
【００３１】次に並行一括イレーズの動作について簡単
に説明する。並行一括イレーズを行うには各メモリ素子
はリード／ライトモードにされる。そして並行一括イレ
ーズ信号(Ｅバー)１ｇがＬレベルにされる。これにより
上述したようにデコーダ３のメモリ選択信号線３ａ〜３
ｋは第１スリーステートバッファ群６により全てハイイ
ンピーダンス状態“Ｈｚ"にされ、代わりに第２スリー
ステートバッファ群７により、全てのメモリ素子２ａ〜
２ｋにイネーブル信号(ＣＥバー)１ｅのレベル、すなわ
ちＬレベルのメモリ選択信号(Ｓバー)が供給される。こ
れにより全てのメモリ素子２ａ〜２ｋが同時に動作状態
になる。そしてこの状態でライトイネーブル信号(ＷＥ
バー)１ｄがＬレベル、アウトプットイネーブル信号(Ｏ
Ｅバー)１ｃがＨレベルに設定されれば、全てのメモリ
素子がライトモードになる。そして図８のフローチャー
トに従ってデータのイレーズ動作が実行されると、全て
のメモリ素子２ａ〜２ｋで同時にデータのイレーズが行
われる。これにより、全てのメモリ素子２ａ〜２ｋのイ
レーズを行っても、動作実行中の待ち時間は１回分です
み、イレーズ時間を大幅に短縮することができる。
に説明する。並行一括イレーズを行うには各メモリ素子
はリード／ライトモードにされる。そして並行一括イレ
ーズ信号(Ｅバー)１ｇがＬレベルにされる。これにより
上述したようにデコーダ３のメモリ選択信号線３ａ〜３
ｋは第１スリーステートバッファ群６により全てハイイ
ンピーダンス状態“Ｈｚ"にされ、代わりに第２スリー
ステートバッファ群７により、全てのメモリ素子２ａ〜
２ｋにイネーブル信号(ＣＥバー)１ｅのレベル、すなわ
ちＬレベルのメモリ選択信号(Ｓバー)が供給される。こ
れにより全てのメモリ素子２ａ〜２ｋが同時に動作状態
になる。そしてこの状態でライトイネーブル信号(ＷＥ
バー)１ｄがＬレベル、アウトプットイネーブル信号(Ｏ
Ｅバー)１ｃがＨレベルに設定されれば、全てのメモリ
素子がライトモードになる。そして図８のフローチャー
トに従ってデータのイレーズ動作が実行されると、全て
のメモリ素子２ａ〜２ｋで同時にデータのイレーズが行
われる。これにより、全てのメモリ素子２ａ〜２ｋのイ
レーズを行っても、動作実行中の待ち時間は１回分です
み、イレーズ時間を大幅に短縮することができる。
【００３２】実施例４．図４はこの発明の第２の発明に
よる半導体記憶装置の別の実施例を示すブロック図であ
る。この実施例の半導体記憶装置１３０は基本的には、
実施例３の装置１２０と同じ思想に基づくものである。
この実施例の半導体記憶装置１３０では並行一括イレー
ズ命令信号として、図３の並行一括イレーズ信号(Ｅバ
ー)１ｇの代わりにデータバス(ＤＡ)１ｆを介してパラ
レル信号からなる所定の並行一括イレーズコマンドを書
き込むようにし、このコマンドに従って上述の並行一括
イレーズを行うようにした。図４において、８はデータ
バス１ｆから所定の並行一括イレーズコマンドが供給さ
れたことを検出する並行一括イレーズコマンド判定回路
である。図５にはこの並行一括イレーズコマンド判定回
路の一例を示した。図５において、８ａ〜８ｈは例えば
８個(最大データバスのビット数)のＸＯＲゲート回路
(排他的論理和回路)、８ｉは負論理のＡＮＤゲート回
路、８１はプルアップ抵抗或はプルダウン抵抗である。
プルアップ抵抗およびプルダウン抵抗８１は予め設定さ
れた並行一括イレーズコマンドを発生するものであり、
ＸＯＲゲート回路８ａ〜８ｈはこの内部コマンドとデー
タバス１ｆを介して書き込まれた命令信号をビット毎に
比較して、データバス１ｆに並行一括イレーズコマンド
が書き込まれたことを検出、判定する。そしてＡＮＤゲ
ート回路８ｉは、全てのＸＯＲゲート回路８ａ〜８ｈで
一致が確認され、並行一致イレーズコマンドが書き込ま
れたと判定された時にのみＬレベルを発生する。なお、
並行一括イレーズ命令信号は並行一括イレーズコマンド
からなり、並行一括イレーズ制御手段は第１および第２
スリーステートバッファ群６、７並びにライトイネーブ
ル信号(ＷＥバー)１ｄからなり、並行一括イレーズ命令
信号判定手段は並行一括イレーズコマンド判定回路８か
ら構成される。
よる半導体記憶装置の別の実施例を示すブロック図であ
る。この実施例の半導体記憶装置１３０は基本的には、
実施例３の装置１２０と同じ思想に基づくものである。
この実施例の半導体記憶装置１３０では並行一括イレー
ズ命令信号として、図３の並行一括イレーズ信号(Ｅバ
ー)１ｇの代わりにデータバス(ＤＡ)１ｆを介してパラ
レル信号からなる所定の並行一括イレーズコマンドを書
き込むようにし、このコマンドに従って上述の並行一括
イレーズを行うようにした。図４において、８はデータ
バス１ｆから所定の並行一括イレーズコマンドが供給さ
れたことを検出する並行一括イレーズコマンド判定回路
である。図５にはこの並行一括イレーズコマンド判定回
路の一例を示した。図５において、８ａ〜８ｈは例えば
８個(最大データバスのビット数)のＸＯＲゲート回路
(排他的論理和回路)、８ｉは負論理のＡＮＤゲート回
路、８１はプルアップ抵抗或はプルダウン抵抗である。
プルアップ抵抗およびプルダウン抵抗８１は予め設定さ
れた並行一括イレーズコマンドを発生するものであり、
ＸＯＲゲート回路８ａ〜８ｈはこの内部コマンドとデー
タバス１ｆを介して書き込まれた命令信号をビット毎に
比較して、データバス１ｆに並行一括イレーズコマンド
が書き込まれたことを検出、判定する。そしてＡＮＤゲ
ート回路８ｉは、全てのＸＯＲゲート回路８ａ〜８ｈで
一致が確認され、並行一致イレーズコマンドが書き込ま
れたと判定された時にのみＬレベルを発生する。なお、
並行一括イレーズ命令信号は並行一括イレーズコマンド
からなり、並行一括イレーズ制御手段は第１および第２
スリーステートバッファ群６、７並びにライトイネーブ
ル信号(ＷＥバー)１ｄからなり、並行一括イレーズ命令
信号判定手段は並行一括イレーズコマンド判定回路８か
ら構成される。
【００３３】動作は、基本的に実施例３のものと同じで
ある。並行一括イレーズ信号(Ｅバー)１ｇの代わりにデ
ータバス(ＤＡ)１ｆを介して所定の並行一括イレーズコ
マンドを書き込むと、並行一括イレーズコマンド判定回
路８はこのことを検出して出力がＬレベルになる。する
と第１スリーステートバッファ群６によりデコーダ３の
メモリ選択信号３ａ〜３ｋが全て無効にされ、同時にイ
ネーブル信号(ＣＥバー)１ｅがＬレベルなので、第２ス
リーステートバッファ群７により全てのメモリ素子２ａ
〜２ｋにＬレベルのメモリ選択信号が供給されて動作状
態になる。これにより実施例３と同様に、全てのメモリ
素子２ａ〜２ｋを同時に並行してイレーズ動作させるこ
とが可能となり、同様の効果が得られる。
ある。並行一括イレーズ信号(Ｅバー)１ｇの代わりにデ
ータバス(ＤＡ)１ｆを介して所定の並行一括イレーズコ
マンドを書き込むと、並行一括イレーズコマンド判定回
路８はこのことを検出して出力がＬレベルになる。する
と第１スリーステートバッファ群６によりデコーダ３の
メモリ選択信号３ａ〜３ｋが全て無効にされ、同時にイ
ネーブル信号(ＣＥバー)１ｅがＬレベルなので、第２ス
リーステートバッファ群７により全てのメモリ素子２ａ
〜２ｋにＬレベルのメモリ選択信号が供給されて動作状
態になる。これにより実施例３と同様に、全てのメモリ
素子２ａ〜２ｋを同時に並行してイレーズ動作させるこ
とが可能となり、同様の効果が得られる。
【００３４】なお、上記実施例１〜４では、イレーズコ
マンドを書き込むことにより１つのメモリ素子内のメモ
リ全体を一括してイレーズするメモリ素子について説明
しているが、１つのメモリ素子内が複数のブロックに分
割されていて、所定のイレーズコマンドを書き込むこと
によりブロック毎に一括イレーズを行うことができるメ
モリ素子もあり、このようなメモリ素子を搭載した半導
体記憶装置にもこの発明は適用でき、その場合は各メモ
リ素子の各ブロック単位で上記の各実施例の動作が実行
可能となる。
マンドを書き込むことにより１つのメモリ素子内のメモ
リ全体を一括してイレーズするメモリ素子について説明
しているが、１つのメモリ素子内が複数のブロックに分
割されていて、所定のイレーズコマンドを書き込むこと
によりブロック毎に一括イレーズを行うことができるメ
モリ素子もあり、このようなメモリ素子を搭載した半導
体記憶装置にもこの発明は適用でき、その場合は各メモ
リ素子の各ブロック単位で上記の各実施例の動作が実行
可能となる。
【００３５】実施例５．図６はこの発明の第３の発明に
よる半導体記憶装置の一実施例を示すブロック図であ
る。図６の半導体記憶装置１４０ではデータのプログラ
ムに関し、データを１バイトずつ、メモリ素子２ａから
メモリ素子２ｋの順番で順次プログラムすることを可能
にしたものである。すなわち、従来のこの種の半導体記
憶装置では、例えばメモリ素子２ａにデータがプログラ
ムされてデータがいっぱいになると、次のメモリ素子２
ｂにデータをプログラムするようにしている。すなわち
図６のメモリ部２で見ると縦方向にデータのプログラム
が行われている。これに対してこの実施例の半導体記憶
装置１４０では横方向にデータのプログラムが行われ
る。すなわち、データを１バイトずつ、メモリ素子２ａ
からメモリ素子２ｋの順番でそれぞれの最初のアドレス
に順次プログラムし、メモリ素子２ｋまでプログラムが
完了したらメモリ素子２ａに戻り、同様にメモリ素子２
ａからメモリ素子２ｋの順番でそれぞれの２番目のアド
レスに順次プログラムを行い、以下、これを繰り返すよ
うにする。これにより、図９のに示すデータのプログラ
ムのフローチャートの待ち時間(ステップＳ３およびＳ
５)の間に順次、次段のメモリ素子へのデータのプログ
ラムを行うことができ、待ち時間を有効に利用でき、従
ってプログラム時間の短縮が可能となる。そこでこのよ
うな動作を行うために従来とは逆に、上位アドレス信号
を各メモリ素子へ供給し、下位アドレス信号をデコーダ
に供給するようにしている。
よる半導体記憶装置の一実施例を示すブロック図であ
る。図６の半導体記憶装置１４０ではデータのプログラ
ムに関し、データを１バイトずつ、メモリ素子２ａから
メモリ素子２ｋの順番で順次プログラムすることを可能
にしたものである。すなわち、従来のこの種の半導体記
憶装置では、例えばメモリ素子２ａにデータがプログラ
ムされてデータがいっぱいになると、次のメモリ素子２
ｂにデータをプログラムするようにしている。すなわち
図６のメモリ部２で見ると縦方向にデータのプログラム
が行われている。これに対してこの実施例の半導体記憶
装置１４０では横方向にデータのプログラムが行われ
る。すなわち、データを１バイトずつ、メモリ素子２ａ
からメモリ素子２ｋの順番でそれぞれの最初のアドレス
に順次プログラムし、メモリ素子２ｋまでプログラムが
完了したらメモリ素子２ａに戻り、同様にメモリ素子２
ａからメモリ素子２ｋの順番でそれぞれの２番目のアド
レスに順次プログラムを行い、以下、これを繰り返すよ
うにする。これにより、図９のに示すデータのプログラ
ムのフローチャートの待ち時間(ステップＳ３およびＳ
５)の間に順次、次段のメモリ素子へのデータのプログ
ラムを行うことができ、待ち時間を有効に利用でき、従
ってプログラム時間の短縮が可能となる。そこでこのよ
うな動作を行うために従来とは逆に、上位アドレス信号
を各メモリ素子へ供給し、下位アドレス信号をデコーダ
に供給するようにしている。
【００３６】図６の半導体記憶装置１４０において、１
ｉは上位アドレス信号線群(ＡI+1〜Ａm)、１ｈは下位ア
ドレス信号線群(Ａ0〜ＡI)、３１はメモリ選択信号(Ｓ
バー)のためのデコーダ、３１ａ〜３１ｋはこのデコー
ダ３１の出力線であるメモリ選択信号線群(Ｓバー)、５
１はライトイネーブル信号(ＷＥバー)のためのライトイ
ネーブル信号用デコーダ、５１ａ〜５１ｋはこのデコー
ダ５１の出力線である内部ライトイネーブル信号線群
(ＷＥバー)である。デコーダ３１は、イネーブル信号
(ＣＥバー)１ｅがＬレベル(有意状態)の時に、下位アド
レス信号(Ａ0〜ＡI)１ｈに従ってメモリ選択信号３１ａ
〜３１ｋを選択的にＬレベル(有意状態)にしてメモリ素
子２ａ〜２ｋを選択的に動作状態にする。ライトイネー
ブル信号用デコーダ５１は、ライトイネーブル信号(Ｗ
Ｅバー)１ｄがＬレベル(有意状態)の時に、下位アドレ
ス信号(Ａ0〜ＡI)１ｈに従ってライトイネーブル信号
(ＷＥバー)５１ａ〜５１ｋを選択的にＬレベル(有意状
態)にしてメモリ素子２ａ〜２ｋを選択的にライトモー
ドにする。２つのデコーダ３１、５１は入力が共に下位
アドレス信号(Ａ0〜ＡI)であるため、動作状態にされた
メモリ素子にＬレベル(有意状態)のライトイネーブル信
号が供給されることになり、さらにアドレスが“＋１"
インクリメントされる毎に、次段のメモリ素子が選択さ
れる。そして各メモリ素子２ａ〜２ｋには上位アドレス
信号(ＡI+1〜Ａm)１ｉが供給される。なお、メモリ選択
手段はデコーダ３１からなり、ライトイネーブル信号選
択供給手段はライトイネーブル信号用デコーダ５１から
なる。
ｉは上位アドレス信号線群(ＡI+1〜Ａm)、１ｈは下位ア
ドレス信号線群(Ａ0〜ＡI)、３１はメモリ選択信号(Ｓ
バー)のためのデコーダ、３１ａ〜３１ｋはこのデコー
ダ３１の出力線であるメモリ選択信号線群(Ｓバー)、５
１はライトイネーブル信号(ＷＥバー)のためのライトイ
ネーブル信号用デコーダ、５１ａ〜５１ｋはこのデコー
ダ５１の出力線である内部ライトイネーブル信号線群
(ＷＥバー)である。デコーダ３１は、イネーブル信号
(ＣＥバー)１ｅがＬレベル(有意状態)の時に、下位アド
レス信号(Ａ0〜ＡI)１ｈに従ってメモリ選択信号３１ａ
〜３１ｋを選択的にＬレベル(有意状態)にしてメモリ素
子２ａ〜２ｋを選択的に動作状態にする。ライトイネー
ブル信号用デコーダ５１は、ライトイネーブル信号(Ｗ
Ｅバー)１ｄがＬレベル(有意状態)の時に、下位アドレ
ス信号(Ａ0〜ＡI)１ｈに従ってライトイネーブル信号
(ＷＥバー)５１ａ〜５１ｋを選択的にＬレベル(有意状
態)にしてメモリ素子２ａ〜２ｋを選択的にライトモー
ドにする。２つのデコーダ３１、５１は入力が共に下位
アドレス信号(Ａ0〜ＡI)であるため、動作状態にされた
メモリ素子にＬレベル(有意状態)のライトイネーブル信
号が供給されることになり、さらにアドレスが“＋１"
インクリメントされる毎に、次段のメモリ素子が選択さ
れる。そして各メモリ素子２ａ〜２ｋには上位アドレス
信号(ＡI+1〜Ａm)１ｉが供給される。なお、メモリ選択
手段はデコーダ３１からなり、ライトイネーブル信号選
択供給手段はライトイネーブル信号用デコーダ５１から
なる。
【００３７】このように構成された半導体記憶装置１４
０では、メモリ素子２ａのあるアドレスから数バイトに
書き込む場合、図９に示すプログラム動作のフローチャ
ートのステップＳ３或はステップＳ５のプログラム実行
中或はプログラム確認実行中の待ち時間(１０μｓ或は
６μｓ)の間、下位アドレス信号(Ａ0〜ＡI)１ｈを“＋
１"インクリメントし、データのプログラムを行う。そ
の場合、２つのデコーダ３１、５１の出力はそれぞれメ
モリ素子２ｂへのメモリ選択信号(Ｓバー)３１ｂおよび
ライトイネーブル信号(ＷＥバー)５１ｂがＬレベルにな
るので、メモリ素子２ｂにデータのプログラムが行われ
る。そしてメモリ素子２ｂへのデータプログラム動作の
間、同様に図９に示すプログラム動作のフローチャート
のステップＳ３或はステップＳ５の待ち時間(１０μｓ
或は６μｓ)の間、下位アドレス信号(Ａ0〜ＡI)１ｈを
“＋１"インクリメントし、データのプログラムを行
う。これによりメモリ素子２ｃにデータのプログラムが
行われる。以降、これを繰り返すことにより、メモリ素
子２ａ〜２ｋに横方向にデータをプログラムすることが
可能となる。上述のように、１つのソフトウエアコマン
ドの１コマンドおよびアドレスとデータのライト時間は
１００数十ｎｓ(ナノ秒)であり、仮に２００ｎｓとして
１つのコマンドと１組のアドレスとデータの書き込み時
間は４００ｎｓ程度となる。すると、例えば図９のステ
ップＳ３の１０μｓ(マイクロ秒)の待ち時間の間で２５
個程度のメモリ素子に１バイトずつデータをプログラム
するためのプログラムコマンドを書き込むことが可能と
なる計算になる。通常、この種の半導体記憶装置では搭
載されるメモリ素子の数は２０個程度であるため、例え
ばメモリ素子２ａのプログラム実行中の待ち時間の間
に、他のメモリ素子２ｂ〜２ｋの全てのメモリ素子に１
バイトのデータをそれぞれプログラムすることが可能に
なり、プログラム中の待ち時間を有効に利用することに
よりデータのプログラム時間を大幅に短縮することがで
きる。なお仮に、最終段のメモリ素子２ｋへのプログラ
ムコマンドの書き込みが終わる前に、メモリ素子２ａで
ステップＳ３のプログラム動作が終了しても、メモリ素
子２ｋへプログラムコマンドの書き込みが終わるまでは
待ち時間となる。
０では、メモリ素子２ａのあるアドレスから数バイトに
書き込む場合、図９に示すプログラム動作のフローチャ
ートのステップＳ３或はステップＳ５のプログラム実行
中或はプログラム確認実行中の待ち時間(１０μｓ或は
６μｓ)の間、下位アドレス信号(Ａ0〜ＡI)１ｈを“＋
１"インクリメントし、データのプログラムを行う。そ
の場合、２つのデコーダ３１、５１の出力はそれぞれメ
モリ素子２ｂへのメモリ選択信号(Ｓバー)３１ｂおよび
ライトイネーブル信号(ＷＥバー)５１ｂがＬレベルにな
るので、メモリ素子２ｂにデータのプログラムが行われ
る。そしてメモリ素子２ｂへのデータプログラム動作の
間、同様に図９に示すプログラム動作のフローチャート
のステップＳ３或はステップＳ５の待ち時間(１０μｓ
或は６μｓ)の間、下位アドレス信号(Ａ0〜ＡI)１ｈを
“＋１"インクリメントし、データのプログラムを行
う。これによりメモリ素子２ｃにデータのプログラムが
行われる。以降、これを繰り返すことにより、メモリ素
子２ａ〜２ｋに横方向にデータをプログラムすることが
可能となる。上述のように、１つのソフトウエアコマン
ドの１コマンドおよびアドレスとデータのライト時間は
１００数十ｎｓ(ナノ秒)であり、仮に２００ｎｓとして
１つのコマンドと１組のアドレスとデータの書き込み時
間は４００ｎｓ程度となる。すると、例えば図９のステ
ップＳ３の１０μｓ(マイクロ秒)の待ち時間の間で２５
個程度のメモリ素子に１バイトずつデータをプログラム
するためのプログラムコマンドを書き込むことが可能と
なる計算になる。通常、この種の半導体記憶装置では搭
載されるメモリ素子の数は２０個程度であるため、例え
ばメモリ素子２ａのプログラム実行中の待ち時間の間
に、他のメモリ素子２ｂ〜２ｋの全てのメモリ素子に１
バイトのデータをそれぞれプログラムすることが可能に
なり、プログラム中の待ち時間を有効に利用することに
よりデータのプログラム時間を大幅に短縮することがで
きる。なお仮に、最終段のメモリ素子２ｋへのプログラ
ムコマンドの書き込みが終わる前に、メモリ素子２ａで
ステップＳ３のプログラム動作が終了しても、メモリ素
子２ｋへプログラムコマンドの書き込みが終わるまでは
待ち時間となる。
【００３８】
【発明の効果】以上のようにこの発明の第１の発明によ
る半導体記憶装置では、データイレーズ動作の際の一括
イレーズ実行中の待ち時間の間に、メモリ選択手段およ
びライトイネーブル信号選択供給手段により次段のメモ
リ素子をライトモードにしてイレーズコマンドを書き込
み、データのイレーズを行わせ、これを次々に繰り返す
ことにより、例えば最初のメモリ素子の待ち時間の間で
全てのメモリ素子にイレーズ行わせることができるよう
にしたので、データのイレーズ時間を大幅に短縮した半
導体記憶装置を提供できるという効果が得られる。
る半導体記憶装置では、データイレーズ動作の際の一括
イレーズ実行中の待ち時間の間に、メモリ選択手段およ
びライトイネーブル信号選択供給手段により次段のメモ
リ素子をライトモードにしてイレーズコマンドを書き込
み、データのイレーズを行わせ、これを次々に繰り返す
ことにより、例えば最初のメモリ素子の待ち時間の間で
全てのメモリ素子にイレーズ行わせることができるよう
にしたので、データのイレーズ時間を大幅に短縮した半
導体記憶装置を提供できるという効果が得られる。
【００３９】またこの発明の第２の発明による半導体記
憶装置では、並行一括イレーズ命令信号が供給された時
には並行一括イレーズ制御手段により全てのメモリ素子
を同時に動作状態にし、イレーズ動作を同時に行わせら
れるようにしたので、データのイレーズ時間を大幅に短
縮した半導体記憶装置を提供できるという効果が得られ
る。
憶装置では、並行一括イレーズ命令信号が供給された時
には並行一括イレーズ制御手段により全てのメモリ素子
を同時に動作状態にし、イレーズ動作を同時に行わせら
れるようにしたので、データのイレーズ時間を大幅に短
縮した半導体記憶装置を提供できるという効果が得られ
る。
【００４０】この発明の第３の発明による半導体記憶装
置では、ライトイネーブル信号選択供給手段およびメモ
リ選択手段には下位アドレス信号を供給し、各メモリ素
子には上位アドレス信号を供給するようにして、データ
プログラムをアドレスが“＋１"インクリメントされる
毎に次段のメモリ素子を選択するようにして、各メモリ
素子に１バイトずつ順番にプログラムを行うことができ
るようにした(横方向にデータをプログラムする)。そし
て例えば１回の待ち時間で全てのメモリ素子にそれぞれ
１回のプログラムコマンドの書き込みができるようにし
たので、データのプログラム時間を大幅に短縮した半導
体記憶装置を提供できるという効果が得られる。
置では、ライトイネーブル信号選択供給手段およびメモ
リ選択手段には下位アドレス信号を供給し、各メモリ素
子には上位アドレス信号を供給するようにして、データ
プログラムをアドレスが“＋１"インクリメントされる
毎に次段のメモリ素子を選択するようにして、各メモリ
素子に１バイトずつ順番にプログラムを行うことができ
るようにした(横方向にデータをプログラムする)。そし
て例えば１回の待ち時間で全てのメモリ素子にそれぞれ
１回のプログラムコマンドの書き込みができるようにし
たので、データのプログラム時間を大幅に短縮した半導
体記憶装置を提供できるという効果が得られる。
【図１】この発明の第１の発明による半導体記憶装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】この発明の第１の発明による半導体記憶装置の
他の実施例を示すブロック図である。
他の実施例を示すブロック図である。
【図３】この発明の第２の発明による半導体記憶装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図４】この発明の第２の発明による半導体記憶装置の
他の実施例を示すブロック図である。
他の実施例を示すブロック図である。
【図５】図４の並行一括イレーズコマンド判定回路の一
例を示す回路図である。
例を示す回路図である。
【図６】この発明の第３の発明による半導体記憶装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図７】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図８】半導体記憶装置のデータイレーズ動作時のフロ
ーチャートの一部を示す図である。
ーチャートの一部を示す図である。
【図９】半導体記憶装置のデータプログラム動作時のフ
ローチャートの一部を示す図である。
ローチャートの一部を示す図である。
１ 入出力信号線群 １ａ 上位アドレス信号線群 １ｂ 下位アドレス信号線群 １ｃ アウトプットイネーブル信号線 １ｄ ライトイネーブル信号線 １ｅ イネーブル信号線 １ｆ データバス １ｇ 並行一括イレーズ信号線(並行一括イレーズ命令
信号) １ｈ 下位アドレス信号線群 １ｉ 上位アドレス信号線群 ２ メモリ部(データ記憶手段) ２ａ メモリ素子 ２ｂ メモリ素子 ２ｋ メモリ素子 ３ デコーダ(メモリ選択手段) ３ａ メモリ選択信号線 ３ｂ メモリ選択信号線 ３ｋ メモリ選択信号線 ４ａ ＡＮＤゲート回路(ライトイネーブル信号選択供
給手段) ４ｂ ＡＮＤゲート回路(ライトイネーブル信号選択供
給手段) ４ｋ ＡＮＤゲート回路(ライトイネーブル信号選択供
給手段) ５ ライトイネーブル信号用デコーダ(ライトイネー
ブル信号選択供給手段) ６ 第１スリーステートバッファ群(並行一括イレー
ズ制御手段) ７ 第２スリーステートバッファ群(並行一括イレー
ズ制御手段) ８ 並行一括イレーズコマンド判定回路(並行一括イ
レーズ命令信号判定手段) ３１ デコーダ(メモリ選択手段) ５１ ライトイネーブル信号用デコーダ(ライトイネ
ーブル信号選択供給手段) １００ 半導体記憶装置 １１０ 半導体記憶装置 １２０ 半導体記憶装置 １３０ 半導体記憶装置 １４０ 半導体記憶装置
信号) １ｈ 下位アドレス信号線群 １ｉ 上位アドレス信号線群 ２ メモリ部(データ記憶手段) ２ａ メモリ素子 ２ｂ メモリ素子 ２ｋ メモリ素子 ３ デコーダ(メモリ選択手段) ３ａ メモリ選択信号線 ３ｂ メモリ選択信号線 ３ｋ メモリ選択信号線 ４ａ ＡＮＤゲート回路(ライトイネーブル信号選択供
給手段) ４ｂ ＡＮＤゲート回路(ライトイネーブル信号選択供
給手段) ４ｋ ＡＮＤゲート回路(ライトイネーブル信号選択供
給手段) ５ ライトイネーブル信号用デコーダ(ライトイネー
ブル信号選択供給手段) ６ 第１スリーステートバッファ群(並行一括イレー
ズ制御手段) ７ 第２スリーステートバッファ群(並行一括イレー
ズ制御手段) ８ 並行一括イレーズコマンド判定回路(並行一括イ
レーズ命令信号判定手段) ３１ デコーダ(メモリ選択手段) ５１ ライトイネーブル信号用デコーダ(ライトイネ
ーブル信号選択供給手段) １００ 半導体記憶装置 １１０ 半導体記憶装置 １２０ 半導体記憶装置 １３０ 半導体記憶装置 １４０ 半導体記憶装置
Claims (9)
- 【請求項１】 ライトモードにおいて、ソフトウエアコ
マンドの書き込み後に該ソフトウエアコマンドに従って
データの一括イレーズ或はプログラムを行うメモリ素子
を複数設けたデータ記憶手段と、 動作状態にするメモリ素子を指定するための上位アドレ
ス信号に従って上記複数のメモリ素子を選択的に動作状
態にするメモリ選択信号を供給するメモリ選択手段と、 上記メモリ素子を上記ライトモードにするライトイネー
ブル信号を上記メモリ選択信号と同じメモリ素子に選択
的に供給するライトイネーブル信号選択供給手段と、 を備え、上記データ記憶手段の１つのメモリ素子がイレ
ーズ動作中にある時に、他のメモリ素子を動作状態にす
ると共にライトモードにして一括イレーズのためのソフ
トウエアコマンドを書き込むことを可能にした半導体記
憶装置。 - 【請求項２】 上記メモリ選択手段が、上記上位アドレ
ス信号に従って上記メモリ選択信号を供給するデコーダ
からなり、 上記ライトイネーブル信号選択供給手段が、上記メモリ
選択信号と上記ライトイネーブル信号との論理積をとっ
てライトイネーブル信号を供給する、上記各メモリ素子
ごとに設けられたＡＮＤゲート回路からなる、請求項１
の半導体記憶装置。 - 【請求項３】 上記メモリ選択手段が、上記上位アドレ
ス信号に従って上記メモリ選択信号を供給するデコーダ
からなり、 上記ライトイネーブル信号選択供給手段が、上記上位ア
ドレス信号に従って上記ライトイネーブル信号を供給す
るライトイネーブル信号用デコーダからなる、請求項１
の半導体記憶装置。 - 【請求項４】 ライトモードにおいて、ソフトウエアコ
マンドの書き込み後に該ソフトウエアコマンドに従って
データの一括イレーズ或はプログラムを行うメモリ素子
を複数設けたデータ記憶手段と、 動作状態にするメモリ素子を指定するための上位アドレ
ス信号に従って上記複数のメモリ素子を選択的に動作状
態にするメモリ選択信号を供給するメモリ選択手段と、 外部からの並行一括イレーズ命令信号に従って、上記メ
モリ選択信号を全て無効にすると共に、全てのメモリ素
子を同時に動作状態にすると共に上記ライトモードにす
る並行一括イレーズ制御手段と、 を備え、外部からの上記並行一括イレーズ命令信号に従
って上記並行一括イレーズ制御手段により全てのメモリ
素子を同時に動作状態すると共にライトモードにし、全
てのメモリ素子にデータの一括イレーズのためのソフト
ウエアコマンドを書き込むことを可能にした半導体記憶
装置。 - 【請求項５】 上記並行一括イレーズ制御手段が、上記
並行一括イレーズ命令信号により上記メモリ選択手段か
らのメモリ選択信号を全て無効にする第１スリーステー
トバッファ群と、上記並行一括イレーズ信号に従って全
てのメモリ素子に動作状態にするメモリ選択信号を供給
する第２スリーステートバッファ群と、上記各メモリ素
子をそれぞれライトモードにするライトイネーブル信号
と、からなる請求項４の半導体記憶装置。 - 【請求項６】 外部から上記並行一括イレーズ命令信号
が入力されたことを判定する並行一括イレーズ命令信号
判定手段をさらに備えた請求項４の半導体記憶装置。 - 【請求項７】 上記並行一括イレーズ命令信号が、デー
タバスを介して書き込まれるパラレル信号の並行一括イ
レーズコマンドであり、上記並行一括イレーズ命令信号
判定手段が、内部並行一括イレーズコマンドを発生する
複数のプルアップ抵抗およびプルダウン抵抗と、この内
部並行一括イレーズコマンドと外部からの並行一括イレ
ーズコマンドをビット毎に比較する複数のＸＯＲゲート
回路と、これらの各ＸＯＲゲート回路の論理積をとるＡ
ＮＤゲート回路と、からなる請求項６の半導体記憶装
置。 - 【請求項８】 ライトモードにおいて、ソフトウエアコ
マンドの書き込み後に該ソフトウエアコマンドに従って
データのプログラム或は一括イレーズを行うメモリ素子
を複数設けたデータ記憶手段と、 動作状態にするメモリ素子を指定するための下位アドレ
ス信号に従って上記複数のメモリ素子を順番に動作状態
にするメモリ選択信号を供給するメモリ選択手段と、 上記メモリ素子を上記ライトモードにするライトイネー
ブル信号を、上記下位アドレス信号に従って、上記メモ
リ選択信号と同時にメモリ素子に順番に供給するライト
イネーブル信号選択供給手段と、 を備え、上記ライトモードにおいて、上記下位アドレス
信号が＋１インクリメントされる毎に上記複数のメモリ
素子を切り替えて順番に動作状態にし、上記複数のメモ
リ素子に順番に、データのプログラムのためのソフトウ
エアコマンドを書き込むことを可能にした半導体記憶装
置。 - 【請求項９】 上記メモリ選択手段が、上記下位アドレ
ス信号に従って上記メモリ選択信号を供給するデコーダ
からなり、 上記ライトイネーブル信号選択供給手段が、上記下位ア
ドレス信号に従って上記ライトイネーブル信号を供給す
るライトイネーブル信号用デコーダからなる、請求項８
の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33047993A JPH07192481A (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
| US08/361,723 US5559738A (en) | 1993-12-27 | 1994-12-22 | Semiconductor data storage apparatus |
| US08/668,811 US5654923A (en) | 1993-12-27 | 1996-06-24 | Semiconductor data storage apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33047993A JPH07192481A (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192481A true JPH07192481A (ja) | 1995-07-28 |
Family
ID=18233090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33047993A Pending JPH07192481A (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5559738A (ja) |
| JP (1) | JPH07192481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010775A1 (fr) * | 2001-07-23 | 2003-02-06 | Renesas Technology Corp. | Memoire non volatile |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668760A (en) * | 1996-04-23 | 1997-09-16 | Intel Corporation | Nonvolatile memory with a write protection circuit |
| US5944829A (en) * | 1996-09-30 | 1999-08-31 | Intel Corporation | Adjusting software characteristics by user interface based upon battery level and the amount of time the user wants the battery to last |
| US5923609A (en) * | 1997-09-18 | 1999-07-13 | American Microsystems, Inc. | Strobed wordline driver for fast memories |
| US6034921A (en) * | 1997-11-26 | 2000-03-07 | Motorola, Inc. | Method, apparatus, pager, and cellular telephone for accessing information from a memory unit utilizing a sequential select unit |
| US6260132B1 (en) * | 1999-02-01 | 2001-07-10 | Vlsi Technology, Inc. | Method and apparatus for secure address re-mapping |
| KR100524950B1 (ko) * | 2003-02-28 | 2005-11-01 | 삼성전자주식회사 | 전류 소모를 줄이는 인터페이싱 회로 |
| KR100865816B1 (ko) | 2007-02-26 | 2008-10-28 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 프로그램 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931997A (en) * | 1987-03-16 | 1990-06-05 | Hitachi Ltd. | Semiconductor memory having storage buffer to save control data during bulk erase |
| EP0473139B1 (en) * | 1990-08-30 | 1999-06-09 | Gold Star Co. Ltd | Memory decoding system for a portable data terminal |
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
| JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| FR2700056B1 (fr) * | 1992-12-31 | 1995-02-10 | Sgs Thomson Microelectronics | Procédé de programmation en champ uniforme d'une mémoire électriquement programmable et mémoire mettant en Óoeuvre le procédé. |
-
1993
- 1993-12-27 JP JP33047993A patent/JPH07192481A/ja active Pending
-
1994
- 1994-12-22 US US08/361,723 patent/US5559738A/en not_active Expired - Fee Related
-
1996
- 1996-06-24 US US08/668,811 patent/US5654923A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010775A1 (fr) * | 2001-07-23 | 2003-02-06 | Renesas Technology Corp. | Memoire non volatile |
Also Published As
| Publication number | Publication date |
|---|---|
| US5559738A (en) | 1996-09-24 |
| US5654923A (en) | 1997-08-05 |
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