KR100560800B1 - 불휘발성 메모리 장치 및 이의 프로그램 속도 개선 방법 - Google Patents

불휘발성 메모리 장치 및 이의 프로그램 속도 개선 방법 Download PDF

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Abstract

불휘발성 메모리 셀들이 배열되어 있는 2개 이상의 뱅크; 2개 이상의 뱅크 각각의 단위셀에 연결된 열선택회로, 행선택회로 및 페이지버퍼; 및 2개 이상의 열선택회로 및 2개 이상의 행선택회로에 연결되며, 2개 이상의 뱅크 각각에서의 프로그램동작을 독립적으로 수행되도록 하는 제어로직회로를 포함하는 불휘발성 메모리 장치가 개시된다. 여기서 제어로직회로는, 입력되는 외부 어드레스 신호를 받아 그의 수순에 대응하여 2개 이상의 열선택회로 및 2개 이상의 행선택회로에 연결된 2개 이상의 뱅크 중의 어느 하나의 뱅크를 선택하고, 선택된 뱅크를 프로그램시키되, 선택된 어느 하나의 뱅크의 프로그램/검증 동작 중에도, 후속 어드레스가 입력되어서 어드레스 시퀀스 로직에 의해 선택된, 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하도록 하며, 각 뱅크의 프로그램/프로그램검증 시간을 동기시키도록 하여서, 불휘발성 메모리 장치의 프로그램 속도를 향상시킬 수 있다.
불휘발성 메모리, 프로그램, 프로그램검증, 로딩, 속도, 동기

Description

불휘발성 메모리 장치 및 이의 프로그램 속도 개선 방법{Non-volatile memory device and method for enhancing program speed thereof}
도 1은 본 발명의 일예에 따른 불휘발성 메모리 장치의 개략 블럭도를 나타낸다.
도 2는 본 발명에 따른 불휘발성 메모리 장치의 프로그램동작을 위한 프로그램 시퀀스로직의 흐름도이다.
도 3은 프로그램 시퀀스로직에 의한 불휘발성 메모리 장치의 제 1 뱅크 또는 제 2 뱅크의 프로그램 과정을 나타내는 흐름도이다.
도 4는 본 발명의 불휘발성 메모리 장치의 제 1 뱅크 및 제 2 뱅크의 프로그램/프로그램검증의 시간 동기 단계가 포함된 프로그램 과정을 나타내는 흐름도이다.
도 5a 내지 도 5c는 종래 기술 및 본 발명의 일예에 따른 프로그램 과정 시의 데이터 입력 타이밍도와 메모리 장치의 비지 상태를 나타낸다.
도 6은 본 발명의 제 1 뱅크 및 제 2 뱅크의 프로그램/프로그램검증 시간의 동기를 보여주는 동작 타이밍도이다.
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 특히 향상된 프로그램 속도로 동작되는 불휘발성 메모리 장치 및 이를 이용한 프로그램 속도 향상 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전원 공급이 중단되면 저장된 정보가 소멸되는 휘발성(volatile) 메모리 소자와 전원 공급이 중단되더라도 정보가 계속적으로 유지되는 불휘발성(non-volatile) 메모리 소자로 구별된다. 불휘발성 메모리 소자는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically EPROM) 및 플래쉬 EEPROM(Flash EEPROM)을 포함한다. 특히 플래쉬 EEPROM은 셀 면적을 작게 할 수 있다는 EPROM의 장점과 저장된 정보의 전기적 소거가 가능하다는 EEPROM의 장점을 모두 가지고 있어, 대용량 보조 기억장치로의 응용에 매우 유리하다. 플래쉬 EEPROM은 셀의 배열방법에 따라 낸드형 플래쉬 EEPROM, NOR형 플래쉬 EEPROM, DINOR형 플래쉬 EEPROM, AND형 플래쉬 EEPROM 등으로 구분되고 있다.
이러한 플래쉬 EEPROM을 포함하는 불휘발성 메모리의 데이터 프로그램은 세부적으로는, 비트라인을 통해 페이지 버퍼에 입력 데이터를 로딩 하는 단계와 로딩된 데이터를 메모리 셀 어레이의 선택된 메모리 블록의 셀에 프로그램하고 검증하는 과정이 반복적으로 이루어지는 단계로 이루어진다. 그런데, 메모리의 용량이 커지면서, 데이터 프로그램 속도가 저하되는 문제가 있는데, 이는 프로그램이 실질적으로 일어나는 시간에 비해 데이터 로딩에 많은 시간이 소요되기 때문이다. 자세히 살펴보면, 통상 플래쉬 EEPROM 장치에서 사용되는 1페이지의 크기는 용량에 따라 차이가 있지만, 2K바이트 크기를 갖는다. 즉 1페이지를 프로그램하기 위해서는 프로그램데이터에 대해서 로딩과 프로그램/프로그램검증 과정을 2k번 실시해야 한다. 여기서 로딩에 걸리는 시간은 대략 100usec이며 프로그램/프로그램검증에 걸리는 시간은 대략 300usec가 된다. 즉 전체 프로그램 시간 중에서 데이터 로딩에 소요되는 시간이 약 25%를 차지하게 된다. 이는 메모리 용량의 증가에 따라 함께 커지므로 데이터 프로그램 속도는 메모리 용량의 증가에 따라 느려지는 문제가 있었다.
이에 따라서, 데이터의 로딩 시간을 줄이기 위해, 데이터가 로딩되는 페이지버퍼에 동일한 기능을 배타적으로 수행하는 2개의 감지 및 래치 블록을 마련하여, 하나의 감지 및 래치 블록이 프로그램 동작을 수행할 경우에는 다른 감지 및 래치 블록이 다음에 프로그램될 데이터를 로딩 하는 기술이 대한민국 특허 공개 2003-33697호에 개시된 바 있다. 즉, 데이터 로딩 시간을 프로그램/프로그램검증 시간에 흡수시켰다.
그런데 전술한 방법은 데이터 로딩 시간을 줄이긴 했으나 프로그램/프로그램검증에 소요되는 전체 시간은 전혀 줄어들지 못하여, 전체 프로그램시간을 줄이는 데는 한계가 있다.
따라서 본 발명의 목적은, 데이터 로딩 시간뿐만 아니라 프로그램/프로그램검증 시간도 줄여서 전체 프로그램속도가 더욱 향상된 불휘발성 메모리 장치 및 이를 이용한 프로그램속도 향상 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 불휘발성 메모리 장치는, 불휘발성 메모리 셀들이 배열되어 있는 2개 이상의 뱅크; 2개 이상의 뱅크 각각의 단위셀에 연결된 소정의 비트라인을 선택하기 위한 것으로서, 2개 이상의 뱅크 각각에 연결되는 2개 이상의 열선택회로; 2개 이상의 뱅크 각각의 단위셀에 연결된 소정의 워드라인을 선택하기 위한 것으로서, 2개 이상의 뱅크 각각에 연결되는 2개 이상의 행선택회로; 2개 이상의 뱅크 각각에 프로그램될 데이터가 로딩되는 것으로서, 2개 이상의 뱅크 각각에 연결되는 2개 이상의 페이지버퍼; 및 2개 이상의 열선택회로 및 2개 이상의 행선택회로에 연결되며, 2개 이상의 뱅크 각각에서의 프로그램동작을 독립적으로 수행되도록 하는 제어로직회로를 포함한다. 제어로직회로는, 입력되는 외부 어드레스 신호를 받아 그의 수순에 대응하여 2개 이상의 열선택회로 및 2개 이상의 행선택회로에 연결된 2개 이상의 뱅크 중의 어느 하나의 뱅크를 선택하는 어드레스 시퀀스 로직 및 선택된 뱅크를 프로그램시키되, 선택된 어느 하나의 뱅크의 프로그램/프로그램검증 동작 중에도, 후속 어드레스가 입력되어서 어드레스 시퀀스 로직에 의해 선택된, 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하도록 하는 프로그램 시퀀스로직을 포함한다.
또한, 제어로직회로는 2개 이상의 뱅크의 프로그램/프로그램검증 상태를 모니터링하고 대응하는 신호를 출력하는 상태모니터링로직을 포함하며, 불휘발성 메모리 장치가 2개 이상의 페이지 버퍼 및 제어 로직회로에 연결되어 있는 2개 이상의 페이지버퍼디코더를 더 포함한다. 그리고 제어로직회로의 제어 하에서 2개 이상의 페이저버퍼디코더는, 2개 이상의 뱅크 중의 어느 하나의 뱅크의 프로그램/프로그램검증 동작 동안에 상기 2개 이상의 뱅크 중의 다른 하나의 뱅크의 프로그램/프로그램검증 동작이 수행될 경우에, 2개 이상의 뱅크 중의 다른 하나의 뱅크에 연결된 페이지버퍼를 제어하여, 2개 이상의 뱅크 중의 어느 하나의 뱅크의 프로그램/프로그램검증 시간에 2개 이상의 뱅크 중의 다른 하나의 뱅크의 프로그램/프로그램검증 시간을 동기시켜서 2개 이상의 뱅크 중의 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하게 한다.
다른 견지에 따라 본 발명의 목적을 달성하기 위해서, 불휘발성 메모리 셀들이 배열되어 있는 2개 이상의 뱅크, 2개 이상의 뱅크 각각에 연결된 2개 이상의 열선택회로, 2개 이상의 행선택회로 및 2개 이상의 페이지버퍼를 가지는 불휘발성 메모리 장치의 프로그램 방법은, 2개 이상의 열선택회로 및 2개 이상의 행선택회로에 연결되며, 입력되는 외부 어드레스 신호를 받아 그의 수순에 대응하여 2개 이상의 열선택회로 및 2개 이상의 행선택회로에 연결된 2개 이상의 뱅크 중의 어느 하나의 뱅크를 선택하는 어드레스 시퀀스 로직 및 선택된 뱅크를 프로그램시키되, 선택된 어느 하나의 뱅크의 프로그램/프로그램검증 동작 중에도, 후속 어드레스가 입력되어서 어드레스 시퀀스 로직에 의해 선택된, 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하도록 하는 프로그램 시퀀스로직을 포함하여, 2개 이상의 뱅크 각각에서의 프로그램동작이 독립적으로 수행되도록 하는 제어로직회로를 마련하는 제 1 단계; 제어로직회로의 어드레스 시퀀스 로직에 의해서, 제 1 어드레스 입력에 대응하여 2개 이상의 뱅크 중의 제 1 뱅크를 선택하는 제 2단계; 제 1뱅크에 연결된 제 1 페이지 버퍼에 데이터를 로딩하고 프로그램/프로그램검증을 실시하는 제 3 단계; 제어로직회로의 어드레스 시퀀스 로직에 의해서, 제 1 어드레스 입력 이후에 입력되는 제 2 어드레스에 대응하여 2개 이상의 뱅크 중의 제 2 뱅크를 선택하여, 제 1뱅크의 프로그램/프로그램검증이 실시되는 동안에 제 2뱅크에 관련된 제 2 페이지버퍼로 데이터를 로딩하는 제 4단계; 및 제 1뱅크의 프로그램/프로그램검증이 실시되는 동안에 제 4단계에서 데이터 로딩된 제 2 뱅크의 프로그램/프로그램검증을 독립적으로 실시하는 제 5 단계를 포함한다.
그리고 제어로직회로는 2개 이상의 뱅크 중의 제 1 뱅크 및 제 2뱅크의 프로그램/프로그램검증 상태를 모니터링하되, 제 5 단계에서 제어로직회로 및 2개 이상의 페이지버퍼에 연결된 2개 이상의 페이지버퍼디코더가, 제어로직회로의 제 2 뱅크의 프로그램/프로그램검증 상태의 모니터링 결과에 따라서 제 2 뱅크에 관련된 페이지버퍼를 제어하여, 2개 이상의 뱅크 중의 제 1뱅크의 프로그램/프로그램검증 시간에 2개 이상의 뱅크 중의 제 2 뱅크의 프로그램/프로그램검증 시간을 동기시킨다. 구체적으로 2개 이상의 뱅크 중의 제 1뱅크의 프로그램/프로그램검증 시간에 2개 이상의 뱅크 중의 제 2 뱅크의 프로그램/프로그램검증 시간을 동기시키는 단계는, 프로그램/프로그램검증 상태의 모니터링 결과가 제 1 뱅크가 프로그램/프로그램검증을 나타낼 때, 제 2 뱅크에 연결된 페이지버퍼디코더는 상기 제어로직회로로부터 제 1 뱅크의 셀의 프로그램/프로그램검증 시작 상태를 알리는 신호를 접수받을 때까지 제 2 뱅크에 연결된 페이지버퍼로부터 제 2뱅크의 셀로 데이터가 전달되는 것을 차단시키는 단계; 및 제 2 뱅크에 연결된 페이지버퍼디코더가 상기 제어로직회로로부터 프로그램/프로그램검증 상태의 모니터링 결과가 제 1 뱅크의 셀의 프로그램/프로그램검증 시작 상태를 알리는 신호를 입력받으면 이와 동시에 제 2 뱅크에 연결된 페이지버퍼로부터 데이터를 제 2 뱅크의 셀로 전달시키도록 하여 제 2 뱅크의 프로그램/프로그램검증을 실시하는 단계를 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 1은 본 발명의 일예에 따른 불휘발성 메모리 장치의 개략도를 나타낸다.
도 1의 불휘발성 메모리 장치는 두개 이상의 뱅크로 이루어지며, 각 뱅크는 메모리 셀 어레이 그 자체 또는 메모리 셀 어레이를 소정 비율로 분할한 부분을 의미한다. 설명의 편의상 2개의 뱅크(10a, 10b)만을 도시하였다.
도 1에 나타난 바와 같이, 본 발명에 따른 불휘발성 메모리 장치는 제 1 및 제 2 뱅크(10a, 10b), 제 1 및 제 2 뱅크(10a, 10b) 각각에 연결된 제 1 및 제 2행선택회로(12a, 12b) 및 제 1 및 제 2열선택회로(15a, 15b), 상기 제 1 뱅크(10a)와 제 1 열선택회로(15a) 사이 및 상기 제 2 뱅크(10b)와 상기 제 2 열선택회로(15b) 사이에 각각 연결된 제 1 및 제 2 페이지버퍼(13a, 13b), 상기 제 1 및 제 2행선택회로(12a, 12b) 및 제 1 및 제 2열선택회로(15a, 15b)에 각각 연결된 제어로직회로(16), 상기 제어회로(16)와 상기 제 1 및 제 2 행선택회로(12a, 12b)에 연결된 프로그램 워드라인 전압회로(19) 및 제어로직회로(16)와 상기 제 1 및 제 2 페이지버퍼(13a, 13b) 사이에 연결되어서, 상기 제어로직회로(16)의 제어 하에서 제 1 및 제 2 페이지버퍼(13a, 13b)를 제어하는 제 1 및 제 2 페이지버퍼디코더(18a, 18b)를 포함한다.
제 1 및 제 2뱅크(10a, 10b) 각각은 다수의 메모리 블록을 포함할 수 있으며, 각 메모리 블록은 워드라인(11a, 11b)과 비트라인(14a, 14b)에 연결된 다수의 셀(미도시)들로 이루어져 있다. 셀의 타입은 플래쉬 EEPROM 셀, EEPROM 셀을 포함한 각종 형태의 불휘발성 메모리셀을 포함한다.
제 1 행선택회로(12a) 및 제 2 행선택회로(12b)는 어드레싱회로(미도시)로부터 제공되되 동작모드를 지시하는 프리디코드된 어드레스 신호와 제어로직회로(16)로부터 제공받은 제어신호를 받아서 프로그램모드, 소거모드 또는 읽기모드 시에 해당하는 프로그램전압, 소거전압 또는 독출전압(이하에서는 동작전압이라 한다.)을 출력하는 블록디코더(미도시)와 제어로직회로(16)로부터 제공된 블록선택신호를 받아서 블록디코더의 출력인 동작 전압을 동작모드에 따라서 선택된 메모리 블록 내의 워드라인으로 전달해 주는 전달 트랜지스터(미도시)로 이루어져 있으며, 이들의 구성은 공지되어 있다. 여기서 동작모드란 프로그램 모드, 소거모드, 프로그램검증모드 또는 읽기모드를 의미하는 것으로서 본 발명에서는 프로그램/프로그램검증모드를 의미한다. 한편 프로그램 워드라인 전압회로(19)는 제 1 행선택회로(12a) 및 제 2 행선택회로(12b)의 블록디코더의 일부를 구성하는 것으로서, 제어로직회로(16)의 프로그램 명령에 응답하여 프로그램 개시 전압을 발생하는 공지의 전압 발생기(19a)와 제어로직회로(16)로부터 제공되는 프로그램동작과 관련된 펄스 카운터의 클럭신호(미도시)에 응답하여 프로그램 동작 중에 변화(증가)된 프로그램전압을 출력하는 공지의 조절기(19b, 19c)를 포함한다. 공지의 조절기(19b, 19c)의 일 예는 미국 특허 5,812,457호에 개시된 저항 분할기(resistance divider)로서, 하나의 저항소자와, 하나의 저항소자가 펄스카운터의 클럭신호에 의해 제어되되 직렬연결되는 트랜지스터를 포함한다. 본 발명에서는 하나의 전압 발생기(19a)에 두개의 뱅크(10a, 10b)과 관련된 각각의 클럭신호를 받는 조절기(19b, 19c)를 두개의 뱅크(10a, 10b)에 대응되도록 마련하였다. 그러나 다른 예로서, 하나의 뱅크에 하나의 고전압 발생기와 하나의 조절기를 배치할 수 도 있다.
제 1 및 제 2열선택회로(15a, 15b)에 연결된 제 1 및 제 2 페이지버퍼(13a, 13b) 각각은 공지의 래치회로와 감지증폭기를 포함하며, 각각 제 1 및 제 2 비트라인(14a, 14b)을 통해 제 1 뱅크(10a) 및 제 2 뱅크(10b)에 연결된다.
제 1 및 제 2 열선택회로(15a, 15b) 각각은 프로그램동작 동안에 어드레싱회로(미도시)로부터 제공되는 프리디코드된 어드레스신호와 제어로직회로(16)의 제어신호에 응답하여 제 1뱅크(10a) 및 제 2 뱅크(10b)의 소정 메모리 블록의 비트라인을 선택한다.
제어로직회로(16)는 불휘발성 메모리 장치 외부에서 입력된 어드레스신호, 칩인에이블신호(CE), 라이트인에이블신호(WE), 읽기인에블신호(RE)등을 받아서, 프로그램동작, 소거동작 또는 읽기동작에 관련된 제어 신호, 클락신호 등을 출력하며 또한, 어드레싱회로(미도시), 펌핑회로(19), 제 1 및 제 2 페이지버퍼(13a, 13b), 제 1 및 제 2 페이지버퍼디코더(18a, 18b) 및 제 1 및 제 2 뱅크(10a, 10b)를 포함하는 불휘발성 메모리 장치 내의 각종 구성 요소를 제어한다.
제 1 뱅크(10a) 또는 제 2 뱅크(10b)의 선택은 제어로직회로(16)에 내장되어 있는 어드레스 시퀀스로직(미도시)에 의해 수행된다. 자세히 살펴보면, 제어로직회로(16)의 어드레스 시퀀스로직에 따르면 첫 번째로 입력된 외부어드레스 신호들에 대응하여서는 어드레싱회로가 동작모드를 나타내는 프리디코드된 어드레스신호를 제 1 뱅크(10a)에 연결된 제 1행선택회로(12a) 및 제 1열선택회로(15a)로 보내서 제 1뱅크(10a)의 워드라인과 비트라인을 선택하도록 함으로써 제 1 뱅크(10a)에 대해 해당 동작을 수행하도록 하고, 두 번째로 입력되는 외부 어드레스 신호들에 대응하여서는 어드레싱회로는 프리디코드된 어드레스신호를 제 2 뱅크(10b)에 연결된 제 2행선택회로(12b) 및 제 2열선택회로(15b)로 보내서 제 2 뱅크(10b)를 선택하고, 제 2뱅크(10b)의 워드라인과 비트라인을 선택하도록 하며, 해당 뱅크에 대한 프로그램 동작을 수행하도록 한다. 그리고 이후 다시 입력되어 온 어드레스신호에 대해서는 제 1 뱅크(10a)가 선택되도록 한다.
또한, 제어로직회로(16)는 상태모니터링 로직(미도시)를 포함하여 각 뱅크(10a, 10b)의 동작모드와 동작상태를 모니터링하고, 동작모드, 동작상태를 나타내는 신호를 출력한다. 여기서 동작상태란 프로그램모드 또는 프로그램검증 모드의 준비, 시작 또는 진행 중을 포함한다. 제어로직회로(16)는 동작모드와 동작상태를 나타내는 신호에 응답하여 제 1 및 제 2 페이지 버퍼 디코더(18a, 18b)를 제어하고 제 1 및 제 2 페이지 버퍼 디코더(18a, 18b)는 제 1 및 제 2 페이지버퍼(13a, 13b)를 제어하여, 어느 하나의 뱅크(10a)의 셀에 대한 프로그램/프로그램검증 시간이 인접하는 뱅크(10b)의 셀에 대한 프로그램/프로그램검증 시간에 동기되도록 한다. 여기서 동작모드와 동작 진행상태를 나타내는 신호는 특히 프로그램/프로그램검증 상태임을 알리는 신호로서, 불휘발성 메모리 장치의 프로그램시의 제어신호 및 노드의 전압 레벨 상태 등에 따라서 당업자에게 용이하게 생성해 낼 수 있다. 프로그램/프로그램검증 시간의 동기에 대해서는 후술한다.
한편, 본 발명에 따른 불휘발성 메모리 장치의 프로그램 동작은 제어로직회로(16)에 마련된 프로그램 시퀀스로직(미도시)에 의해 수행되며 이의 일예가 도 2에 나타나 있다.
불휘발성 메모리 장치에 프로그램 명령이 입력되면(S201), 제어로직회로(16) 는 프로그램명령과 외부 어드레스를 입력받고 어드레스 시퀀스로직에 의해서 입력된 외부 어드레스에 대응하는 뱅크를 선택한다. 그리고나서 해당 뱅크의 셀에 대해 프로그램 전(前)검증을 실시한다(S202). 전검증에 의해 프로그램하고자 하는 뱅크의 셀이 이미 프로그램되어 있음이 확인되면(S203) 이후의 프로그램과정은 진행하지 않고 종료된다(S204).
반면 제어로직회로(16)는 프로그램 전검증에 의해 소정 뱅크의 셀이 프로그램되어 있지 않은 것을 확인하면, 자체에 내장되어 있는 펄스 카운터(미도시)를 초기화하고(S205), 해당 뱅크에 연결된 해당 페이지버퍼로 입력데이터를 로딩한다(S206). 데이터의 로딩이 완료된 후 실질적인 프로그램을 수행하고(S207), 이어서 프로그램후의 검증(프로그램검증)을 실시한다(S208). 프로그램검증에 의해 프로그램이 성공적으로 이루어졌음이 확인되면 프로그램 동작은 종료되나(S209, S210) 그렇지 않으면 펄스카운터가 증진되고(S211), 단계 207로 진행하여 실질적인 프로그램/프로그램검증과정을 다시 수행한다. 그리고 펄스카운터가 증진되어 최대 동작전압에 대응하는 최대 허용치에 이를 경우에는(S212), 제어로직회로(16)는 셀의 프로그램이 실패로 됨을 알린다(S213). 여기서, 실질적인 프로그램 및 프로그램검증 단계가 반복됨에 따라서 셀에 전달되는 프로그램전압은 순차 증가되는데, 이는 전압 발생기(19a)와 펄스카운터의 증진량에 의해 제어되는 조절기(19b, 19c)를 통해 이루어진다.
이제 도 3 내지 제 6을 참고로 하여 본 발명에 따른 불휘발성 메모리 장치의 프로그램 동작과 그 이점을 설명한다. 여기서, 도 3은 프로그램 시퀀스로직에 의한 불휘발성 메모리 장치의 제 1 뱅크 또는 제 2 뱅크의 프로그램 과정을 나타내는 흐름도이고, 도 4는 본 발명의 불휘발성 메모리 장치의 제 1 뱅크 및 제 2 뱅크의 프로그램/프로그램검증 시간의 동기 과정이 포함된 프로그램 과정을 나타내는 흐름도이며, 도 5a 내지 도 5c는 종래 기술 및 본 발명의 일예에 따른 프로그램 과정 시의 데이터 입력 타이밍도와 메모리 장치의 비지 상태를 나타내고, 도 6은 본 발명의 제 1 뱅크 및 제 2 뱅크의 프로그램/프로그램검증 시간 동기를 보여주는 동작 타이밍도이다.
제어로직회로(16)의 어드레스 시퀀스로직에 의해서, 먼저 입력되는 제 1 어드레스에 대응하여 제 1 뱅크(10a)가 선택된다. 그리고 제 1 뱅크(10a)의 소정 셀이 프로그램된다. 이후 제어로직회로(16)는 후속 입력되는 제 2 어드레스에 대응하여 제 2 뱅크(10b)를 선택하여 제 2 뱅크(10b)의 소정 셀을 프로그램시킨다. 다시 새로운 외부 어드레신신호가 입력되면 제어로직회로(16)는 제 1 뱅크(10a)를 선택하고 제 1 뱅크(10a)의 셀에 대한 프로그램을 실시한다. 각 뱅크(10a, 10b)의 프로그램과정은 독립적으로 수행된다. 자세히 살펴보면, 제 1뱅크(10a)에 프로그램 명령이 주어지고 첫 번째 외부 어드레스 신호가 입력되면(S301) 제어로직회로(16)에 의해서 어드레스 신호가 제 1 뱅크(10a)에 연결된 제 1 행선택회로(12a)와 제 1 열선택회로(15a)로 보내지고, 이들 행선택회로(12a)와 열선택회로(15a)를 통해서 제 1 뱅크(10a) 내의 소정 셀에 연결된 워드라인과 비트라인이 선택된다. 그리고, 제어로직회로(16)의 제어 하에 제 1 뱅크(10a)의 제 1셀을 프로그램하기 위한 데이터가 제 1 페이지버퍼(13a)에 로딩된다(S302). 여기서 도 2의 프로그램 시퀀스로직에서의 프로그램 전 검증 단계도 이루어지나 여기서는 그 설명을 생략한다.
다음, 제 1 뱅크(10a)의 셀들이 형성된 기판(미도시)에 약 0 내지 5 정도의 전압을 인가하고, 제 1 행선택회로(12a)는 프로그램 워드라인 전압회로(19)로부터 제공되는 프로그램 전압(18V)과 패스전압(10V)을, 선택된 워드라인과 비선택된 워드라인들로 각각 공급한다. 그리고, 제어로직회로(16)에 의해 제 1 페이지버퍼(13a)에 로딩된 데이터는 선택된 워드라인에 교차 연결된 비트라인을 통해 해당 메모리셀에 프로그램된다(S303). 다음, 프로그램단계 후에 제어로직회로(16)의 제어 하에 기판에 약 0 정도의 전압을 인가하고 비트라인(14a)을 통해 Vcc의 전압을 인가하여 프리차아징시킨다. 제 1행선택회로(12a)는 선택되는 워드라인(11a)으로 접지전압을 공급하고 비선택되는 워드라인(11a)으로는 프로그램검증전압(약 4.5V)을 공급하고 비트라인(14a)을 통해 워드라인의 셀로부터 데이터를 감지하여, 제어로직회로(16)의 제어 하에 선택된 셀의 프로그램 상태가 검증된다(S304). 제어로직회로(16)의 제어 하에 프로그램이 성공적으로 이루어졌다고 판단되면(S305) 마지막 어드레스에 도달했는지를 살피고(S306) 마지막 어드레스에 대응하는 프로그램이 행해졌을 경우에는 프로그램 시퀀스를 종료한다(S307). 프로그램이 성공적으로 이루어지지 않은 경우에는, 제어로직회로(16)의 펄스카운터에 대응하여 펌핑회로(19)를 통해 증가된 동작전압이 셀에 인가되고(S308) 프로그램/프로그램검증 과정을 다시 실시한다(S309, S310, S311). 이러한 반복은 최대 동작전압에 도달할 때까지 실시할 수 있다(S312).
그리고 제 1 어드레스가 해당 뱅크의 마지막 어드레스가 아닐 경우에는, 어드레스를 증진한 후(S314), 단계 302로 돌아가서 마지막 어드레스에 도달할 때 까 지 전술한 프로그램/프로그램검증과정을 반복한다.
제어로직회로(16)는 제 2 어드레스신호가 입력되면 제 2 뱅크(10b)를 선택하여 도 3에 나타난 것과 같은 제 1 뱅크(10a)의 프로그램 과정과 동일한 과정으로 제 2 뱅크(10b)를 프로그램하도록 한다.
즉, 본 발명의 제어로직회로(16)는 제 1 뱅크(10a)의 프로그램 동작 중에, 제 2 어드레스가 입력되면, 제 2 뱅크(10b)를 선택하여 제 2 뱅크(10b)에 연결된 행선택회로(12b)와 열선택회로(15b)를 통해 제 2 뱅크(10b)의 소정의 셀에 연결된 워드라인과 비트라인을 선택하게 한다. 그리고 전술한 프로그램 시퀀스로직에 따라서 제 2 뱅크의 프로그램을 독립적으로 수행한다. 즉, 제 1 뱅크(10a)의 프로그램 과정과 제 2 뱅크(10b)의 프로그램 과정이 독립적으로 이루어지게 된다.
따라서 도 4에 나타난 바와 같이, 제 1 뱅크(10a)의 제 1 페이지버퍼(13a)로 데이터 로딩이 있고(S401) 프로그램/프로그램검증 동작이 수행되는 동안(S402, 403)에 제 2 뱅크로 데이터의 로딩이 진행된다(S404). 그리고 제 1 뱅크의 프로그램/검증 동안에 제 2 뱅크의 프로그램/프로그램검증도 수행된다(S406). 다만 제 2 뱅크의 페이지 버퍼(13b)로 데이터가 로딩되면, 제어로직회로(16)는 제 2 뱅크(10b)의 제 1 셀의 프로그램/프로그램검증 과정을 수행하기에 앞서, 상태모니터링로직을 이용하여 제 1 뱅크(10a)의 셀의 프로그램 상태를 체크한다(S405). 프로그램상태 체크는 전술한 바와 같이 제 1뱅크(10a)로부터 발생된 프로그램/프로그램검증 상태임을 알리는 신호의 유무로서 판단할 수 있다.
판단결과 제 1 뱅크(10a)의 셀이 프로그램 중일 경우에는, 제 2 페이지버퍼(13b)를 제어하는 제 2 페이지버퍼디코더(18b)는, 제어로직회로(16)의 상태모니터링로직이 제 1 뱅크(10a)의 셀의 프로그램검증 시작을 알리는 신호를 출력할 때까지 프로그램시퀀스로직에 의한 제 2 뱅크(10b)의 프로그램동작 명령을 차단하고, 프로그램/프로그램검증 시작을 알리는 신호 입력과 동시에 제 2 페이지버퍼(13b)의 데이터를 제 2 뱅크(10b)의 셀에 프로그램한다(S406).
전술한 바와 같이, 동작전압에 있어서 프로그램전압이 프로그램검증전압보다 크다. 즉, 제 1 뱅크(10a)가 프로그램검증단계에 있을 때, 제 2 뱅크(10b)의 프로그램을 시작하게 되면, 제 2 뱅크(10b)에 의한 노이즈가 심하게 발생하여 제 1 뱅크(10a)의 프로그램검증이 제대로 이루어지지 않게 된다. 이에, 본 발명에서는 도 6에 나타난 바와 같이, 페이지버퍼디코더(18a, 18b)를 이용하여 제 2 뱅크(10a)의 셀들의 프로그램/프로그램검증 시간을 제 1 뱅크(10a)의 셀들의 프로그램/프로그램검증 시간에 동기시켜서, 프로그램 검증 페일을 감소시켰다. 도 6에서, "PGM/VER"은 프로그램/프로그램검증이 일어나는 구간을 나타낸다.
이후 제 1 뱅크(10a)의 셀에 대한 프로그램/검증과정이 완료된 후 제 1 뱅크(10a)의 마지막 어드레스에 도달하지 않는 경우(S407)에는 다음의 어드레스 신호에 응답하여 제 2 뱅크(10b)의 셀들의 프로그램/프로그램검증 과정이 진행되는 도중에 제 1 뱅크(10a)의 데이터 로딩을 수행한다(S409). 다음 제 2 뱅크(10b)의 프로그램/프로그램 검증 과정 시 제 1뱅크(10a)의 프로그램/프로그램 검증을 실시함에 있어서, 동기화하는 것은 단계 407 및 408에서 설명한 것과 같다. 즉, 제 1 뱅크(10a)의 페이지 버퍼(13a)로 데이터가 로딩되면, 제어로직회로(16)는 제 1 뱅 크(10a)의 제 1 셀의 프로그램/프로그램검증 과정을 수행하기에 앞서, 제 2 뱅크(10b)의 셀의 프로그램 상태를 체크한다(S410). 프로그램상태 체크는 제 2뱅크(10b)로부터 발생된 프로그램/프로그램검증 상태임을 알리는 신호의 유무로서 판단한다. 판단결과 제 2 뱅크(10b)의 셀이 프로그램 중일 경우에는, 제 1 페이지버퍼(13a)를 제어하는 제 1 페이지버퍼디코더(18a)는, 제 2 뱅크(10b)의 셀의 프로그램검증 과정의 시작을 알리는 제어신호가 검출되었음을 제어로직회로(16)로부터 통보받을 때까지 프로그램 시퀀스로직에 의한 제 1 뱅크(10a)의 프로그램동작 명령을 차단하고, 프로그램/프로그램검증 시작을 알리는 신호 입력과 동시에 제 1 페이지버퍼(13a)의 데이터를 제 1 뱅크(10a)의 셀에 프로그램한다(S411).
전술한 과정은 제 1 뱅크(10a) 및 제 2 뱅크(10b)의 마지막 어드레스가 도달할 때까지 반복 진행하고, 마지막 어드레스가 도달하면(S407, S412), 불휘발성 메모리 장치의 프로그램동작이 종료된다(S408, S413).
본 발명에 따른 불휘발성 메모리 장치의 프로그램속도가 개선되는 점을 도 5a 내지 도 5c를 참고로 살펴본다. 도 5a는 하나의 뱅크에, 하나의 래치회로를 포함하는 하나의 페이지 버퍼를 채용하여 데이터로딩, 프로그램/프로그램검증 과정을 n회 반복하는 경우의 프로그램동작 시, 데이터 입력 타이밍도와 불휘발성 메모리 장치의 비지(busy) 상태를 나타내며, 도 5b는 대한민국 특허 공개 2003-33697호에 개시된 2개의 래치회로를 가지는 하나의 페이지 버퍼를 채용하는 경우의 데이터 입 력 타이밍도와 불휘발성 메모리 장치의 비지 상태 나타내며, 도 5c는 본 발명에 따른 불휘발성 메모리 장치의 데이터의 입력타이밍도와 불휘발성 메모리 장치의 비지상태를 나타낸다. 도 5a-5c에서, "A"는 데이터의 로딩만이 일어나는 구간을 나타내고, "B" 는 셀에 프로그램/프로그램검증만이 수행되는 구간을 나타내며,"B'"는 2개의 래치회로 중의 어느 하나의 래치회로부터 데이터가 셀로 전달되어 셀의 프로그램/프로그램검증이 수행되는 동안에 2개의 래치회로 중의 다른 래치회로로 데이터가 로딩되는 구간을 나타내며, "C1"은 본 발명의 제 1 뱅크(10a)의 프로그램/프로그램검증 구간을 나타내고 "C2"는 본 발명의 제 2 뱅크(10b)의 프로그램/프로그램검증 구간을 나타낸다.
도 5a내지 도 5c를 보면, 동일한 데이터 입력 구간에서, 도 5a의 경우에는 데이터 로딩이 3회, 프로그램/프로그램검증이 2회, 도 5b에서는 데이터 로딩이 3회, 프로그램/프로그램검증이 3회 수행된 반면, 도 5c에서는 데이터로딩이 5회 그리고 프로그램/프로그램검증이 4회 수행됨을 알 수 있다. 즉 본 발명을 이용하면 데이터 프로그램속도가 향상됨을 알 수 있다.
보다 구체적인 예를 들면, 페이지버퍼에 입력데이터가 로딩되는 시간이 100usec이고, 프로그램/프로그램검증에 소용되는 시간이 300usec이고 프로그램될 셀의 수가 n이라면, 프로그램에 소용되는 총 시간은 도 5a에서는 [(100+300)*n](usec)이고, 도 5b에서는 [100+(33*n)](usec)이며, 도 5c에서는 [100+(300*n/2)+200](usec)가 된다. 불휘발성 메모리 장치의 대용량화에 따라 n이 증가하는 추세이므로, n이 충분히 클 경우에는 도 5b의 프로그램 총시간은 대략 300n이 되고, 도 5c의 총 시간은 대략 150n이 된다. 즉, 대한민국 특허 공개 2003-33697호에 개시된 2개의 감지 및 래치 블록을 포함하는 페이지버퍼를 이용하는 것에 비해 약 2배 정도의 빠른 프로그램속도를 얻을 수 있는 장점이 있으며, 이에 따라 소비 전력도 반으로 줄어들게 된다.
그리고 본 발명을 확장하면 3개 이상의 뱅크에 대한 프로그램/프로그램검증 과정을 동시에 실시할 수 도 있다. 제어로직회로(16)의 제어 하에서, 제 1 뱅크의 데이터 프로그램/프로그램검증 과정에서 제 2 뱅크의 대응 페이지 버퍼로 입력될 데이터를 로딩시키고, 제 2 뱅크의 프로그램/검증 과정을 제 1 뱅크의 프로그램/프로그램검증 시간에 동기하여 수행하고, 이후에 제 1 뱅크와 제 2 뱅크의 프로그램/프로그램검증 시간이 동기되어 진행되는 동안에 제 3 뱅크의 대응 페이지 버퍼로 데이터를 로딩시킨 뒤 이후에 제 1 내지 제 3 뱅크의 프로그램/프로그램검증 시간을 동기하여 제 3 뱅크의 프로그램/프로그램검증 과정을 진행할 수 도 있다.

Claims (7)

  1. 불휘발성 메모리 셀들이 배열되어 있는 2개 이상의 뱅크;
    상기 2개 이상의 뱅크 각각의 단위셀에 연결된 소정의 비트라인을 선택하기 위한 것으로서, 상기 2개 이상의 뱅크 각각에 연결되는 2개 이상의 열선택회로;
    상기 2개 이상의 뱅크 각각의 단위셀에 연결된 소정의 워드라인을 선택하기 위한 것으로서, 상기 2개 이상의 뱅크 각각에 연결되는 2개 이상의 행선택회로;
    상기 2개 이상의 뱅크 각각에 프로그램될 데이터가 로딩되는 것으로서, 상기 2개 이상의 뱅크 각각에 연결되는 2개 이상의 페이지버퍼;
    및
    상기 2개 이상의 열선택회로 및 상기 2개 이상의 행선택회로에 연결되며, 상기 2개 이상의 뱅크 각각에서의 프로그램동작을 독립적으로 수행되도록 하는 제어로직회로를 포함하며,
    상기 제어로직회로는, 입력되는 외부 어드레스 신호를 받아 그의 수순에 대응하여 상기 2개 이상의 열선택회로 및 상기 2개 이상의 행선택회로에 연결된 상기 2개 이상의 뱅크 중의 어느 하나의 뱅크를 선택하는 어드레스 시퀀스 로직; 및
    선택된 뱅크를 프로그램시키되, 선택된 어느 하나의 뱅크의 프로그램/프로그램검증 동작 중에도, 후속 어드레스가 입력되어서 상기 어드레스 시퀀스 로직에 의해 선택된, 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하도록 하는 프로그램 시퀀스로직을 포함하는 불휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 제어로직회로는 상기 2개 이상의 뱅크의 프로그램/프로그램검증 상태를 모니터링하고 대응하는 신호를 출력하는 상태모니터링로직을 포함하며, 상기 불휘발성 메모리 장치가 상기 2개 이상의 페이지 버퍼 및 상기 제어 로직회로에 연결되어 있는 2개 이상의 페이지버퍼디코더를 더 포함하며,
    상기 제어로직회로의 제어 하에서 상기 2개 이상의 페이저버퍼디코더는, 상기 2개 이상의 뱅크 중의 어느 하나의 뱅크의 프로그램/프로그램검증 동작 동안에 상기 2개 이상의 뱅크 중의 다른 하나의 뱅크의 프로그램/프로그램검증 동작이 수행될 경우에, 상기 2개 이상의 뱅크 중의 다른 하나의 뱅크에 연결된 페이지버퍼를 제어하여, 상기 2개 이상의 뱅크 중의 어느 하나의 뱅크의 프로그램/프로그램검증 시간에 상기 2개 이상의 뱅크 중의 다른 하나의 뱅크의 프로그램/프로그램검증 시간을 동기시켜서 상기 2개 이상의 뱅크 중의 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하게 하는 불휘발성 메모리 장치.
  5. 불휘발성 메모리 셀들이 배열되어 있는 2개 이상의 뱅크, 상기 2개 이상의 뱅크 각각에 연결된 2개 이상의 열선택회로, 2개 이상의 행선택회로 및 2개 이상의 페이지버퍼를 가지는 불휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 2개 이상의 열선택회로 및 상기 2개 이상의 행선택회로에 연결되며, 입력되는 외부 어드레스 신호를 받아 그의 수순에 대응하여 상기 2개 이상의 열선택회로 및 상기 2개 이상의 행선택회로에 연결된 상기 2개 이상의 뱅크 중의 어느 하나의 뱅크를 선택하는 어드레스 시퀀스 로직 및 선택된 뱅크를 프로그램시키되, 선택된 어느 하나의 뱅크의 프로그램/프로그램검증 동작 중에도, 후속 어드레스가 입력되어서 상기 어드레스 시퀀스 로직에 의해 선택된, 다른 하나의 뱅크의 프로그램/프로그램검증 동작을 수행하도록 하는 프로그램 시퀀스로직을 포함하여, 상기 2개 이상의 뱅크 각각에서의 프로그램동작이 독립적으로 수행되도록 하는 제어로직회로를 마련하는 제 1 단계;
    상기 제어로직회로의 어드레스 시퀀스 로직에 의해서, 제 1 어드레스 입력에 대응하여 상기 2개 이상의 뱅크 중의 제 1 뱅크를 선택하는 제 2단계;
    상기 제 1뱅크에 연결된 제 1 페이지 버퍼에 데이터를 로딩하고 프로그램/프로그램검증을 실시하는 제 3 단계;
    상기 제어로직회로의 어드레스 시퀀스 로직에 의해서, 상기 제 1 어드레스 입력 이후에 입력되는 제 2 어드레스에 대응하여 상기 2개 이상의 뱅크 중의 제 2 뱅크를 선택하여, 상기 제 1뱅크의 프로그램/프로그램검증이 실시되는 동안에 상기 제 2뱅크에 관련된 제 2 페이지버퍼로 데이터를 로딩하는 제 4단계; 및
    상기 제 1뱅크의 프로그램/프로그램검증이 실시되는 동안에 상기 제 4단계에서 데이터 로딩된 상기 제 2 뱅크의 프로그램/프로그램검증을 독립적으로 실시하는 제 5 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  6. 제 5항에 있어서, 상기 제어로직회로는 상기 2개 이상의 뱅크 중의 제 1 뱅크 및 제 2뱅크의 프로그램/프로그램검증 상태를 모니터링하되, 상기 제 5 단계에서 상기 제어로직회로 및 상기 2개 이상의 페이지버퍼에 연결된 2개 이상의 페이지버퍼디코더가, 상기 제어로직회로의 상기 제 2 뱅크의 프로그램/프로그램검증 상태의 모니터링 결과에 따라서 상기 제 2 뱅크에 관련된 페이지버퍼를 제어하여, 상기 2개 이상의 뱅크 중의 제 1뱅크의 프로그램/프로그램검증 시간에 상기 2개 이상의 뱅크 중의 제 2 뱅크의 프로그램/프로그램검증 시간을 동기시키는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  7. 제 6항에 있어서, 상기 2개 이상의 뱅크 중의 제 1뱅크의 프로그램/프로그램검증 시간에 상기 2개 이상의 뱅크 중의 제 2 뱅크의 프로그램/프로그램검증 시간을 동기시키는 단계는,
    상기 프로그램/프로그램검증 상태의 모니터링 결과가 상기 제 1 뱅크가 프로그램/프로그램검증을 나타낼 때, 상기 제 2 뱅크에 연결된 페이지버퍼디코더는 상기 제어로직회로로부터 상기 제 1 뱅크의 셀의 프로그램/프로그램검증 시작 상태를 알리는 신호를 접수받을 때까지 상기 제 2 뱅크에 연결된 페이지버퍼로부터 제 2뱅크의 셀로 데이터가 전달되는 것을 차단시키는 단계; 및
    상기 제 2 뱅크에 연결된 페이지버퍼디코더가 상기 제어로직회로로부터 상기 프로그램/프로그램검증 상태의 모니터링 결과가 상기 제 1 뱅크의 셀의 프로그램/프로그램검증 시작 상태를 알리는 신호를 입력받으면 이와 동시에 상기 제 2 뱅크에 연결된 페이지버퍼로부터 데이터를 상기 제 2 뱅크의 셀로 전달시키도록 하여 상기 제 2 뱅크의 프로그램/프로그램검증을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
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