KR102137889B1 - 반도체 기억장치 및 그 리셋 방법 - Google Patents

반도체 기억장치 및 그 리셋 방법 Download PDF

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Abstract

[과제] 본 발명의 반도체 기억장치 및 그 리셋 방법은, 리셋 동작시에 마스터 측의 메모리칩과 슬레이브 측의 메모리칩 간의 비지 상태의 불일치를 방지할 수 있다.
[해결 수단]　본 발명의 플래쉬 메모리 디바이스는, 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함한다. 마스터 측의 메모리칩의 컨트롤러는, 외부로부터 입력된 어드레스에 근거해 마스터 측의 메모리칩 또는 슬레이브 측의 메모리칩을 선택하고, 리셋 커맨드가 입력되었을 때, 선택되어 있는 메모리칩의 리셋을 실시하고, 또 마스터 측의 메모리칩의 메모리 셀 어레이의 특정 영역으로부터 독출된 데이터를 레지스터로 설정한다. 컨트롤러는, 선택되어 있는 메모리칩의 리셋에 필요한 시간 보다 레지스터로의 데이터 설정에 필요한 시간이 길어지도록 리셋의 독출을 제어한다.

Description

반도체 기억장치 및 그 리셋 방법{SEMICONDUCTOR MEMORY DEVICE AND RESET METHOD THEREOF}
본 발명은, 복수의 다이 또는 칩을 스택(stack) 한 반도체 기억장치에 관한 것으로, 시리얼 페리페럴 인터페이스(SPI) 기능을 탑재한 플래쉬 메모리에 관한 것이다.
멀티 칩 패키지는, 1개의 패키지 내에 동종 또는 이종의 다이 또는 칩을 복수 스택 하는 것으로, 예를 들면, 동종의 메모리칩을 스택하기 때문에 메모리 용량을 확대하거나, 이종의 메모리칩을 스택하기 때문에 다른 스토리지 기능을 제공할 수 있다. 예를 들면, 특허문헌 1의 불휘발성 반도체 기억장치는, 복수의 메모리 어레이 칩과, 메모리 어레이 칩의 제어를 실시하는 제어 칩을 적층하고, 메모리 어레이 칩의 관통 전극과 제어 칩의 관통 전극을 위치 맞춤 하고, 양 관통 전극의 전기적인 접속을 실시하고 있다. 또, 특허 문헌 2의 반도체 디바이스는, 마스터 플래쉬 메모리 칩과, 슬레이브 플래쉬 메모리 칩을 적층하고, 슬레이브 플래쉬 메모리 칩의 비코어 회로를 결여시켜, 마스터 플래쉬 메모리 칩으로부터 슬레이브 플래쉬 메모리 칩에 디바이스 동작을 위한 필요한 신호 및 전압을 공급하고 있다.
특허 문헌 1 : 일본 특개 2008-300469호 공보 특허 문헌 2 : 일본 특개 2014-57077호 공보
복수의 메모리칩을 스택 한 메모리 디바이스에는, 각각의 메모리칩이 호스트 컴퓨터로부터 출력되는 어드레스를 모니터하여, 자신이 선택된 메모리칩인지를 검출하는 것이다. 호스트 컴퓨터는, 메모리칩을 선택하기 위한 특정의 커맨드를 필요로 하지 않고, 마치 모놀리식(monolithic)인 메모리칩을 취급하듯이 메모리 디바이스에 커맨드나 어드레스를 출력하면 좋다.
또, 스택 된 메모리칩의 일방을 마스터로, 타방을 슬레이브로 설정하고, 마스터 칩 또는 슬레이브 칩의 식별을 실시하는 것도 가능하다. 마스터/슬레이브의 설정은, 예를 들면, 퓨즈나 메탈 옵션에 의해 실시할 수 있다. 예를 들면, 마스터 측의 메모리칩의 ID를 「00」, 슬레이브 측의 메모리칩의 ID를 「01」으로 설정하고, 마스터 측의 메모리칩은, BA10=L(블록 어드레스 「10」이 L일 때 선택되고), 슬레이브 측의 메모리칩은, BA10=H일 때에 선택되도록 할 수 있다.
하지만, 이러한 모놀리식 스택의 플래쉬 메모리에서, 마스터 측의 메모리칩이 비지(Busy)인 기간과 슬레이브 측의 메모리칩이 비지인 기간이 일치하지 않는 경우가 생길 수 있다. 예를 들면, 마스터 측의 메모리칩이 비지 상태가 아님에도 불구하고, 슬레이브 측의 메모리칩이 비지 상태이면, 호스트 컴퓨터로부터의 어드레스에 의해 슬레이브 측의 메모리칩이 선택되어도, 호스트 컴퓨터로부터 지시받은 동작을 슬레이브 측의 메모리칩에서 실행할 수 없다, 라고 하는 과제가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩 간의 비지 상태의 불일치를 방지하는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명과 관련되는 반도체 기억장치는, 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 것이며, 마스터 측의 메모리칩은, 슬레이브 측의 메모리칩이 선택되고, 또 외부로부터 특정의 커맨드가 입력되었을 경우에는, 플래그 정보를 설정하는 설정 수단과, 리셋 커맨드가 입력되었을 때, 선택되어 있는 메모리칩의 리셋을 실시하고, 또 마스터 측의 메모리칩의 메모리 셀 어레이의 특정 영역으로부터 독출된 데이터를 레지스터로 설정하는 리셋 수단과, 상기 플래그 정보가 설정되었을 경우, 외부로부터 리셋 커맨드가 입력되는지를 검출하는 검출 수단과, 상기 리셋 커맨드의 입력이 검출되었을 경우, 선택되어 있는 메모리칩의 리셋에 필요한 시간 보다 상기 레지스터로의 데이터 설정에 필요한 시간이 길어지도록 상기 리셋 수단의 독출을 제어하는 제어 수단을 가진다.
본 발명과 관련되는 반도체 기억장치는, 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 것이며, 마스터 측의 메모리칩은, 외부로부터 입력된 리셋 커맨드에 응답하여 마스터 측의 메모리칩에서 제1 동작을 실행시키고, 또한 동작 중의 슬레이브 측의 메모리칩에서 제2 동작을 실행시키는 리셋 수단과, 상기 제1 동작에 필요한 시간이 제2 동작에 필요한 시간 보다 길어지도록 상기 리셋 수단을 제어하는 제어 수단을 가진다.
본 발명과 관련되는 리셋 방법은, 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 반도체 기억장치에 관한 것이며, 마스터 측의 메모리칩은, 슬레이브 측의 메모리칩이 선택되고, 또 외부로부터 특정의 커맨드가 입력되었을 경우에는, 플래그 정보를 설정하는 스텝과, 상기 플래그 정보가 설정되었을 경우, 외부로부터 리셋 커맨드가 입력되는지를 검출하는 스텝과, 상기 리셋 커맨드의 입력이 검출되었을 경우, 선택되어 있는 메모리칩의 리셋을 실시하고, 또 마스터 측의 메모리칩의 메모리 셀 어레이의 특정 영역으로부터 독출된 데이터를 레지스터로 설정할 때, 선택되어 있는 메모리칩의 리셋에 필요한 시간 보다 상기 레지스터로의 데이터 설정에 필요한 시간이 길어지도록 데이터의 독출을 제어하는 스텝을 가진다.
본 발명과 관련되는 리셋 방법은, 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 반도체 기억장치에 관한 것으로, 마스터 측의 메모리칩은, 외부로부터 입력된 리셋 커맨드에 응답하여 마스터 측의 메모리칩에서 제1 동작을 실행시키고, 또한 동작 중의 슬레이브 측의 메모리칩에서 제2 동작을 실행시킬 때, 상기 제1 동작에 필요한 시간을 제2 동작에 필요한 시간 보다 길게 하는 스텝을 포함한다.
본 발명에 의하면, 슬레이브 측의 메모리칩이 선택되고, 또 외부로부터 특정의 커맨드가 입력되었을 경우에는 플래그 정보를 설정하고, 플래그 정보가 설정되어 있는 경우에는, 마스터 측의 메모리칩에서 독출된 데이터를 레지스터로 설정하기 위해서 필요한 시간이 슬레이브 측의 메모리칩에서의 리셋에 필요한 시간 보다 길어지도록 하였으므로, 슬레이브 측의 메모리칩이 비지 상태인 것에도 불구하고, 마스터 측의 메모리칩의 비지 상태가 아니다라고 하는 사상의 발생을 방지할 수 있다.
[도 1]　본 발명의 실시예와 관련되는 모놀리식 스택의 플래쉬 메모리 디바이스의 개략 구성을 나타내는 도이다.
[도 2]　본 발명의 실시예와 관련되는 마스터 측의 메모리칩의 개략 구성을 나타내는 블록도다.
[도 3]　본 발명의 실시예와 관련되는 모놀리식 스택에서의 칩 선택을 설명하는 동작 플로우이다.
[도 4]　본 발명의 실시예와 관련되는 모놀리식 스택에서의 리셋 동작을 설명하는 플로우이다.
[도 5]　본 발명의 실시예와 관련되는 마스터 측의 메모리칩의 리셋 동작을 설명하는 플로우차트이다.
[도 6]　본 발명의 실시예와 관련되는 리셋 동작시의 각부의 동작을 나타내는 타이밍 차트이다.
[도 7]　본 발명의 다른 실시예와 관련되는 모놀리식 스택의 플래쉬 메모리 디바이스의 개략 구성을 나타내는 도이다.
[도 8]　본 발명의 다른 실시예와 관련되는 SPI 기능을 탑재한 모놀리식 스택의 플래쉬 메모리 디바이스의 개략 구성을 나타내는 도이다.
다음으로, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 바람직한 실시예에서는, 본 발명과 관련되는 반도체 기억장치는, 마스터 측의 메모리칩과, 1개 또는 복수의 슬레이브 측의 메모리칩을 스택 한 NAND형의 플래쉬 메모리이다. 단, 본 발명과 관련되는 반도체 기억장치는, NAND형의 메모리칩과 이종의 NOR형의 메모리칩이나 DRAM 등의 메모리칩을 포함하는 것이어도 괜찮다. 게다가, NAND형의 플래쉬 메모리는, 클록 신호에 동기하여 데이터의 입출력이 가능한 시리얼 인터페이스 기능을 탑재하는 것도 가능하다.
[실시예]
도 1에, 본 발명의 실시예와 관련되는 모놀리식 스택의 플래쉬 메모리 디바이스의 개략 구성을 나타낸다. 플래쉬 메모리 디바이스(100)는, 마스터 측의 메모리칩(200)(이하, 마스터 칩이라고 한다)과, 적어도 1개의 슬레이브 측의 메모리칩(300)(이하, 슬레이브 칩이라고 한다)을 포함한다. 본 실시예에서는, 1개의 슬레이브 칩(300)을 예시하고 있지만, 플래쉬 메모리 디바이스(100)는, 2개 이상의 슬레이브 칩을 포함하는 것이어도 괜찮다. 플래쉬 메모리 디바이스(100)는, 예를 들면, BGA 또는 CSP 패키지로 구성된다. 예를 들면, BGA 패키지는, 스택 된 마스터 칩과 슬레이브 칩이 플렉서블 회로 기판 상에 플립 칩 실장되고, 혹은 와이어 본딩에 의해 회로 기판에 접속된다. 스택 된 마스터 칩과 슬레이브 칩이 실리콘 관통 비아(TSV)에 의해 서로 전기적으로 접속된다.
마스터 칩(200)은, 복수의 NAND 스트링 유닛을 포함한 메모리 셀 어레이(210), 메모리 셀 어레이의 행이나 열의 선택을 실시하는 디코더나 페이지 버퍼/센스 회로 등을 포함한 주변 회로(220), 마스터 칩(200)의 전체의 동작을 제어하는 컨트롤러(230), 복수의 외부 단자를 포함하여 호스트 컴퓨터(10)와의 사이에 신호 등의 송수(送受)의 외부 인터페이스를 구성하는 입출력 회로(240)를 포함한다. 슬레이브 칩(300)은, 마스터 칩(200)과 동일한 구성을 가지고, 즉, 복수의 NAND 스트링 유닛을 포함한 메모리 셀 어레이(310), 메모리 셀 어레이의 행이나 열의 선택을 실시하는 디코더나 페이지 버퍼/센스 회로 등을 포함한 주변 회로(320), 슬레이브 칩(300)의 전체의 동작을 제어하는 컨트롤러(330), 복수의 외부 단자를 포함하여 호스트 컴퓨터(10)와의 사이에 신호 등의 송수의 외부 인터페이스를 구성하는 입출력 회로(340)를 포함한다.
마스터 칩(200)의 입출력 회로(240) 및 슬레이브 칩(300)의 입출력 회로(340)는, 예를 들면, 데이터 입출력 용의 외부 단자, 제어 신호(어드레스 래치 인에이블, 커맨드 래치 인에이블 등)를 입력하기 위한 외부 단자, 비지 신호/레디 신호를 출력하는 외부 단자, 클록 신호를 입력하기 위한 단자 등을 포함할 수 있다. 단, SPI 기능을 탑재한 플래쉬 메모리 디바이스는, NOR형 플래쉬 메모리와의 호환성으로 동작하기 위해, 데이터를 입력하는 입력 단자, 데이터를 출력하는 출력 단자, 클록을 입력하는 클록 단자, 칩 셀렉트 단자, 라이트 프로텍트 단자 등을 포함하고, 반드시, 비지 신호나 레디 신호를 출력하는 단자는 갖추고 있지 않은 점에 유의해야 한다. 마스터 칩(200) 및 슬레이브 칩(300)은, 입출력 회로(240 및 340)를 통해 호스트 컴퓨터(10)에 접속되고, 호스트 컴퓨터(10)는, 플래쉬 메모리 디바이스(100)에 대해 독출, 프로그램, 소거 등의 지시를 준다. 마스터 칩(200) 및 슬레이브 칩(300)은, 호스트 컴퓨터(10)로부터 입출력 회로(240 및 340)를 통해 입력되는 어드레스를 감시하고, 자신이 선택되는지를 판정한다. 마스터 칩(200) 또는 슬레이브 칩(300)은, 자신이 선택되었을 때, 호스트 컴퓨터(10)로부터 주어진 지시를 실행한다.
도 2를 참조하면, 마스터 칩(200)은, 복수의 메모리 셀이 행렬 형태에 배열된 메모리 셀 어레이(210)와, 주변 회로(220)와, 컨트롤러(230)와, 입출력 회로(240)를 포함한다. 주변 회로(220)는, 입출력 회로(240)를 통해 어드레스 데이터를 수취하는 어드레스 레지스터(221)와, 어드레스 레지스터(221)로부터 행 어드레스 정보 Ax를 수취하여, 행 어드레스 정보 Ax를 디코드하고, 디코드 결과에 근거해 블록의 선택 및 워드라인의 선택 등을 실시하는 워드라인 선택 회로(222)와, 워드라인 선택 회로(222)에 의해 선택된 페이지로부터 독출된 데이터를 보관 유지하거나, 선택된 페이지에 프로그램 해야 할 입력 데이터를 보관 유지하는 페이지 버퍼/센스 회로(223)와, 어드레스 레지스터(221)으로부터 열 어드레스 정보 Ay를 수취하고, 열 어드레스 정보 Ay를 디코드하고, 해당 디코드 결과에 근거해 페이지 버퍼/센스 회로(223) 내의 열 어드레스의 데이터를 선택하는 열 선택 회로(224)와, 데이터의 독출, 프로그램 및 소거 등을 위해서 필요한 여러 가지의 전압(기록 전압 Vpgm, 패스 전압 Vpass, 독출 패스 전압 Vread, 소거 전압 Vers등)을 생성하는 내부 전압 발생 회로(225)를 포함한다. 컨트롤러(230)는, 입출력 회로(240)로부터 커맨드 데이터 등을 수취하고, 마스터 칩(200)의 동작을 제어한다.
메모리 셀 어레이(210)는, 열 방향으로 m개의 메모리 블록 BLK(0), BLK(1), ??, BLK(m-1)를 가진다. 1개의 메모리 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛이 복수 형성된다. 1개의 NAND 스트링 유닛은, 직렬로 접속된 복수의 메모리 셀과, 비트선 측 선택 트랜지스터와 소스선 측 선택 트랜지스터를 포함한다. 비트선 측 선택 트랜지스터의 드레인은, 대응하는 1개의 글로벌 비트선 GBL에 접속되고, 소스선 측 선택 트랜지스터의 소스는, 공통의 소스선 SL에 접속된다.
메모리 셀의 컨트롤 게이트는, 워드라인에 접속되고, 비트선 측 선택 트랜지스터, 소스선 측 선택 트랜지스터의 각 게이트는, 선택 게이트선에 접속된다. 워드라인 선택 회로(222)는, 행 어드레스 정보 Ax에 근거해 선택 게이트선을 통해 비트선 측 선택 트랜지스터 및 소스선 측 선택 트랜지스터를 구동하고, 블록이나 워드라인을 선택한다.
독출 동작에서는, 비트선에 양의 전압을 인가하고, 선택 워드라인에 예를 들면 0V를 인가하고, 비선택 워드라인에 패스 전압을 인가하고, 비트선 측 선택 트랜지스터, 소스선 측 선택 트랜지스터를 온 하고, 공통 소스선에 0V를 인가한다. 프로그램 동작에서는, 선택 워드라인에 고전압의 프로그램 전압 Vpgm를 인가하고, 비선택의 워드라인에 중간 전위를 인가하고, 비트선 측 선택 트랜지스터를 온 시키고, 소스선 측 선택 트랜지스터를 오프 시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트선 GBL에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압을 인가하고, 플로팅 게이트의 전자를 기판에 인발하는 것으로, 블록 단위로 데이터를 소거한다.
다음으로, 마스터 칩 또는 슬레이브 칩의 선택 동작에 대해 설명한다. 호스트 컴퓨터(10)는, 플래쉬 메모리 디바이스(100)에 소망의 동작을 실행시킬 때, 플래쉬 메모리 디바이스(100)에 명령이나 어드레스 등을 출력한다. 마스터 칩(200) 및 슬레이브 칩(300)에는, 호스트 컴퓨터(10)로부터 어드레스가 입력되고(S100), 컨트롤러(230, 330)는, 자신이 선택되는지를 판정한다(S110). 컨트롤러(230, 330)는, 자신이 선택되었다고 판정하면, 호스트 컴퓨터(10)로부터의 명령을 실행한다(S120).
플래쉬 메모리 디바이스(100)에는, 디바이스를 초기화하기 위한 리셋 기능이 탑재되고 있다. 호스트 컴퓨터(10)로부터 플래쉬 메모리 디바이스(100)에 리셋 커맨드가 발생되면, 컨트롤러(230)는, 리셋 커맨드를 해독하고, 선택 중의 칩의 리셋을 실시한다. 리셋은, 이상한 상태에서 칩의 동작을 종료시키지 않게 하기 위해, 미리 결정된 파워 다운 시퀀스를 실행한다. 예를 들면, 프로그램 동작이나 소거 동작의 도중에 리셋이 실행되면, 파워 다운 시퀀스에 따라 챠지 펌프 회로가 정지된다. 더욱이 리셋이 실행되면, 컨피규레이션 레지스터 등에 격납되고 있는 디바이스의 동작 조건 등을 나타내는 파라미터 정보도 초기화 할 필요가 있기 때문에, 컨피규레이션 레지스터에는 파라미터 정보가 리로드 된다. 파라미터 정보는, 마스터 칩(200)의 메모리 셀 어레이(210)의 유저가 이용할 수 있는 특정의 영역, 예를 들면, 블록 「0」의 페이지 「0」에 격납되거나 혹은, 유저에 의해 이용할 수 없는 메모리 셀 어레이(210)의 특정의 영역에 격납된다. 리셋 커맨드가 입력되었을 경우에는, 마스터 칩(200)의 메모리 셀 어레이(210)에 격납된 파라미터 정보를 독출하고, 이것을 컨피규레이션 레지스터에 리로드 하기 위해서, 컨트롤러(230)는, 칩의 선택을 자동적으로 마스터 칩(200)으로 절환한다.
도 4는, 리셋 커맨드가 입력되었을 때의 동작 플로우를 나타내는 도이다. 컨트롤러(230)는, 호스트 컴퓨터(10)로부터 리셋 커맨드가 입력되면(S200), 선택되어 있는 칩에서 파워 다운 시퀀스를 실행시킨다(S210). 이것과 거의 같은 타이밍에서, 컨트롤러(230)는, 칩의 선택을 마스터 칩으로 절환, 메모리 셀 어레이(210)의 특정의 영역으로부터 파라미터 정보를 독출(S220), 독출된 파라미터 정보를 컨피규레이션 레지스터에 리로드 한다(S230). 만약, 플래쉬 메모리 디바이스(100)가 비지 신호를 출력하는 외부 단자를 구비하고 있다면, 컨트롤러(230)가 파라미터 정보의 독출을 실시하고 있는 기간 중, 비지 신호가 호스트 컴퓨터(10)에 통지된다.
여기서, 슬레이브 칩의 리셋이 실행될 때, 슬레이브 칩의 리셋에 필요한 시간 tRST 보다, 마스터 칩에서의 파라미터 정보의 리로드에 필요한 시간 tRD가 짧으면, 슬레이브 칩이 비지 상태인 것에도 불구하고, 마스터 칩이 비지가 아닌 상태가 되어 버린다. 리셋에 필요한 시간 tRST는, 선택된 칩이 동작하고 있을 때의 상황에 따라 다르고, 예를 들면, 선택된 칩이 독출 동작을 한창 실시하고 있는 중간의 리셋이면, tRST는 약 5마이크로 초이다. 프로그램 동작 중의 리셋이면, tRST는 약 10마이크로 초이며, 소거 동작 중의 리셋이면, tRST는 약 500마이크로 초이다. 이것에 대하여, 파라미터 정보의 리로드에 필요한 시간 tRD는, 약 25~30마이크로 초이다. 만일, ECC를 실시해도, 약 50마이크로 초이다. 그러므로, 선택된 슬레이브 칩에서 소거를 하고 있을 때, 리셋 커맨드가 입력되면, 슬레이브 칩에서 리셋이 종료하기 전에, 마스터 칩에서의 파라미터 정보의 리로드가 종료해 버린다고 하는 사태가 생긴다. 만약, 플래쉬 메모리 디바이스(100)가 비지 신호/레디 신호를 출력하는 외부 단자를 갖추고 있는 경우에는, 슬레이브 칩이 비지 상태인 것에도 불구하고, 플래쉬 메모리 디바이스(100)는, 레디 신호를 출력해 버린다. 어쨌든, 이러한 상태에서 호스트 컴퓨터(10)가 플래쉬 메모리 디바이스(100)를 액세스 해도, 비지 상태의 슬레이브 칩에 소망한 동작을 실시하게 할 수 없다.
본 실시예에서는, 이러한 사태를 해소하기 위해, 컨트롤러(230)는, 도 5에 나타내는 동작 플로우, 도 6에 나타내는 타이밍 차트에 따라 리셋 시의 동작을 제어한다. 컨트롤러(230)는, 슬레이브 칩이 선택되고(S300), 한편 호스트 컴퓨터(10)로부터 소거 커맨드가 입력되었을 경우에는(S310), 플래그를 세트 한다(S320). 도 6에 나타내듯이, 시각 t1에서, 소거 커맨드 및 소거하는 블록의 어드레스가 입력되었을 때, 소거하는 블록의 어드레스가 슬레이브 칩의 어드레스인 경우에는, 컨트롤러(230)는, 플래그를, 예를 들면 H에 세트 한다.
플래그가 세트 되면, 컨트롤러(230)는, 이후, 호스트 컴퓨터(10)로부터 입력되는 커맨드를 감시하고(S330), 리셋 커맨드의 입력의 유무를 검출한다(S340). 리셋 커맨드의 입력이 검출되었을 경우에는, 컨트롤러(230)는, 미리 설정된 시간 tWAIT를 기다린 후에(S350), 파라미터 정보의 독출을 실시하고(S360), 독출된 파라미터 정보를 컨피규레이션 레지스터로 설정한다(S370). 도 6에 나타내듯이, 시각 t2에서 리셋 커맨드가 입력되면, 컨트롤러(230)는, 칩의 선택을 마스터 칩의 선택으로 자동적으로 절환, 시간 tWAIT가 경과한 시각t3에서 파라미터 정보의 리로드를 실시한다. 예를 들면, 시간 tWAIT는, 리셋에 필요한 시간 tRST와 동일한 시간으로 설정되어 있다. 시각 t4는, 리로드가 종료한 시각이다. 이와 같이, 마스터 칩은, 리셋 커맨드가 입력된 시각t2로부터 리로드가 종료한 시각t4의 기간, 비지 상태가 된다.
한편, 슬레이브 칩은, 시각 t2에서 리셋이 개시되고, tRST 시간이 경과한 시각t3에서 리셋이 종료한다. 슬레이브 칩은, 리셋 커맨드가 입력된 시각t2로부터 시각 t3까지가 비지 상태이며, 슬레이브 칩의 비지 상태는, 반드시 마스터 칩의 비지 상태보다 전에 종료한다.
도 5의 스텝 S340에서, 리셋 커맨드 이외의 커맨드의 입력이 검출되었을 경우에는(S340), 컨트롤러(230)는, 플래그 세트를 L에 클리어 한다(S380). 이것에 의해, 다른 동작에 영향이 생기지 않도록 한다.
이와 같이 본 실시예에 의하면, 리셋 커맨드를 실행할 때의 파라미터 정보의 리로드를 일정시간 지연 시키기 때문에, 슬레이브 칩의 리셋 종료 후에, 마스터 칩의 리로드를 종료시킬 수 있다. 그러므로, 리셋을 실시했을 때에, 마스터 칩의 비지 상태가 슬레이브 칩의 비지 상태 보다 먼저 종료하는 것을 방지할 수 있다. 또한, 시간 tWAIT는, 반드시 리셋에 필요한 시간 tRST와 같게 할 필요는 없고, 요점은, (시간 tWAIT + 독출 시간 tRD) > tRST의 관계를 만족하도록 시간 tWAIT를 설정하도록 하면 좋다.
또, SPI 기능을 탑재한 플래쉬 메모리 디바이스에서는, 비지 신호/레디 신호를 출력하기 위한 외부 단자는 필수는 아니기 때문에, 외부 단자로부터 호스트 컴퓨터(10)에 비지 신호는 출력되지 않는다. 한편, 플래쉬 메모리 디바이스(100)가 비지 신호/레디 신호를 출력하는 외부 단자를 갖추고 있는 경우에는, 마스터 칩의 비지 상태에 따른 비지 신호가 외부 단자로부터 호스트 컴퓨터(10)에 출력된다.
또한, 상기의 실시예에서는, 소거 동작시의 리셋에 필요한 시간 tRST가 리셋에 의한 파라미터 정보의 리로드에 필요한 시간 tRD 보다 커지는 관계를 예시했지만, 본 발명은, 이 관계로 한정되는 것은 아니다. 만약, 프로그램 동작시의 리셋에 필요한 시간 tRST가 파라미터 정보의 리로드에 필요한 시간 tRD 보다 커지게 되는 경우에는, 본 발명을 같은 양태로 적용할 수 있다.
더욱이 상기 실시예에서는, 슬레이브 칩이 선택되고, 한편 소거 커맨드가 입력되었을 경우에는, 플래그를 설정하는 예를 나타냈지만, 이것은 일례이며, 슬레이브 칩이 선택되고, 한편 소거 커맨드가 입력된 것을 식별할 수 있는 것 같은 정보이면, 어떠한 것이어도 괜찮다. 더욱이, 상기 실시예에서는, 마스터 칩 및 슬레이브 칩이 함께 NAND형 플래쉬 메모리를 예시했지만, 본 발명은, NAND형의 플래쉬 메모리 이외의 마스터 칩 및 슬레이브 칩에도 적용 가능하고, 그러한 메모리칩에서 리셋을 실시했을 경우에, 마스터 칩과 슬레이브 칩과의 사이에 다른 동작이 실행되는 것에 의해 양자의 비지 시간이 서로 상이한 경우에는, 적어도 마스터 칩의 비지 시간이 슬레이브 칩의 비지 시간 보다 길어지도록 리셋 동작이 제어된다.
상기 실시예에서는, 호스트 컴퓨터(10)가 마스터 칩(200) 및 슬레이브 칩(300)의 쌍방으로 접속되고, 호스트 컴퓨터(10)로부터의 어드레스나 명령이 쌍방의 칩에 입력되는 예를 나타냈지만, 이것에 한정하지 않고, 플래쉬 메모리 디바이스(100A)는, 도 7에 나타내듯이, 호스트 컴퓨터(10)가 마스터 칩(200)에 접속되고, 마스터 칩(200)이 내부 버스(250)를 통해 슬레이브 칩(300)에 접속되도록 해도 괜찮다. 이 경우, 마스터 칩(200)의 컨트롤러(230)가 호스트 컴퓨터(10)로부터의 어드레스에 근거해 칩의 선택을 실시하고, 슬레이브 칩(300)을 선택하는 경우에는, 내부 버스(250)를 통해 칩 선택 신호가 슬레이브 칩(300)에 출력된다. 또, 마스터 칩(200)의 컨트롤러(230)가 내부 버스(250)를 통해 슬레이브 칩의 각종 동작을 제어하기 위한 신호를 출력한다. 더욱이 마스터 칩(200)이 슬레이브 칩(300)의 제어를 실시하는 경우에는, 슬레이브 칩(300)의 컨트롤러(330)를 삭제하도록 해도 괜찮다.
도 8은, 시리얼 인터페이스 기능을 탑재한 플래쉬 메모리 디바이스(100B)의 구성예를 나타내고 있다. 마스터 칩(200A)은, 슬레이브 칩(300＃1, 300＃2, 300＃3)의 각각 클록 신호 CLK를 출력하고, 슬레이브 칩은, 마스터 칩의 클록 신호 CLK와 동기 한 동작이 가능하게 된다. 더욱이 마스터 칩(200A)은, 슬레이브 칩(300＃1, 300＃2, 300＃3) 중 어느 하나를 선택하기 위한 칩 선택 신호 CS를 각 슬레이브 칩에 출력한다. 슬레이브 칩은, 칩 선택 신호 CS가 액티브하게 되었을 때, 동작 가능한 상태에 인에이블이 된다. 마스터 칩(200A)은, 마스터 칩에 포함되는 메모리 셀 어레이, 각 슬레이브 칩에 포함되는 메모리 셀 어레이의 어드레스 공간을 선형으로 관리하고, 호스트 컴퓨터(10)로부터 입력된 어드레스에 해당하는 어드레스 공간을 가지는 칩을 선택한다. 마스터 칩(200A)과, 각 슬레이브 칩(300＃1, 300＃2, 300＃3)과의 사이는, 데이터나 제어 신호를 송수하는 내부 버스(250)에 의해 접속된다. 예를 들면, 슬레이브 칩(300＃1)이 선택되면, 슬레이브 칩(300＃1)이 동작 가능한 상태가 되고, 슬레이브 칩(300＃1)은, 내부 버스(250) 및 내부 I/F를 통해, 슬레이브 칩(300＃1)의 동작에 필요한 데이터, 제어 신호, 고전압(프로그램 전압, 소거 전압, 베리파이 전압) 등을 공급한다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것은 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 여러 가지의 변형 변경이 가능하다.
10 : 호스트 컴퓨터 100 : 플래쉬 메모리 디바이스
200, 200A : 마스터 칩 210 : 메모리 셀 어레이
220 : 주변 회로 230 : 컨트롤러
240 : 입출력 회로 250 : 내부 버스
300 : 슬레이브 칩
310 : 메모리 셀 어레이 320 : 주변 회로
330 : 컨트롤러

Claims (12)

  1. 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 반도체 기억장치이며,
    마스터 측의 메모리칩은,
    슬레이브 측의 메모리칩이 선택되고, 또 외부로부터 특정의 커맨드가 입력되었을 경우에는, 플래그 정보를 설정하는 설정 수단과,
    리셋 커맨드가 입력되었을 때, 선택되어 있는 메모리칩의 동작을 소정의 시퀀스로 종료시키고, 또한 마스터 측의 메모리칩의 레지스터에 동작 조건에 관한 파라미터 정보를 리로드 하는 리셋 수단과,
    상기 플래그 정보가 설정되었을 경우, 외부로부터 리셋 커맨드가 입력되는지를 검출하는 검출 수단과,
    상기 리셋 커맨드의 입력이 검출되었을 경우, 슬레이브 측의 메모리칩의 소정의 시퀀스의 종료 후에 상기 레지스터로의 상기 파라미터 정보의 리로드가 종료하도록 상기 리셋 수단을 제어하는 제어 수단을 가지고,
    마스터 측의 메모리칩의 파라미터 정보의 리로드 종료 후에 슬레이브 측의 메모리 칩으로의 외부로부터의 액세스를 가능하게 하는, 반도체 기억장치.
  2. 제1항에 있어서,
    상기 제어 수단은, 미리 결정되어진 시간의 경과 후에 상기 리셋 수단의 리로드를 개시시키는, 반도체 기억장치.
  3. 제1항에 있어서,
    상기 제어 수단은, 상기 리셋 커맨드와 다른 커맨드의 입력이 검출되었을 경우, 상기 플래그 정보의 설정을 클리어 하는, 반도체 기억장치.
  4. 제1항에 있어서,
    상기 특정의 커맨드는, 소거 커맨드인, 반도체 기억장치.
  5. 제1항에 있어서,
    상기 리셋 수단은, 선택되어 있는 메모리칩의 동작을 종료시키기 위한 파워 다운 시퀀스를 실행하는, 반도체 기억장치.
  6. 제1항에 있어서,
    상기 리셋 수단은, 메모리칩의 메모리 셀 어레이의 특정 영역으로부터 상기 파라미터 정보를 독출하는, 반도체 기억장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    마스터 측의 메모리칩 및 슬레이브 측의 메모리칩은, 외부로부터 공급되는 클록 신호에 동기하여 데이터의 입출력을 하는 것이 가능한 시리얼 인터페이스 기능을 탑재하는, 반도체 기억장치.
  8. 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 반도체 기억장치이며,
    마스터 측의 메모리칩은,
    외부로부터 입력된 리셋 커맨드에 응답하여 마스터 측의 메모리칩에서 제1 리셋 동작을 실행시키고, 또한 동작 중의 슬레이브 측의 메모리칩에서 제2 리셋 동작을 실행시키는 리셋 수단과,
    상기 제1 리셋 동작에 필요한 시간이 제2 리셋 동작에 필요한 시간 보다 길어지도록 상기 리셋 수단을 제어하는 제어 수단을 가지고,
    마스터 측의 메모리칩의 제1 리셋 동작의 종료 후에 슬레이브 측의 메모리칩으로의 액세스를 가능하게 하는, 반도체 기억장치.
  9. 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 반도체 기억장치의 리셋 방법이며,
    마스터 측의 메모리칩은,
    슬레이브 측의 메모리칩이 선택되고, 또 외부로부터 특정의 커맨드가 입력되었을 경우에는, 플래그 정보를 설정하는 스텝과,
    상기 플래그 정보가 설정되었을 경우, 외부로부터 리셋 커맨드가 입력되는지를 검출하는 스텝과,
    상기 리셋 커맨드의 입력이 검출되었을 경우, 슬레이브 측의 메모리칩의 리셋을 실시하고, 또 마스터 측의 메모리칩의 레지스터에 동작 조건에 관한 파라미터 정보를 리로드 할 때, 슬레이브 측의 메모리칩의 리셋의 종료 후에 상기 레지스터로의 리로드가 종료하도록 리셋 동작을 제어하는 스텝을 가지고,
    마스터 측의 메모리칩의 파라미터 정보의 리로드 종료 후에 슬레이브 측의 메모리칩으로의 외부로부터의 액세스를 가능하게 하는, 반도체 기억장치의 리셋 방법.
  10. 제9항에 있어서,
    상기 제어하는 스텝은, 미리 결정되어진 시간의 경과 후에 상기 파라미터 정보의 독출을 개시시키는, 반도체 기억장치의 리셋 방법.
  11. 제9항에 있어서,
    상기 제어하는 스텝은, 상기 리셋 커맨드와 다른 커맨드의 입력이 검출되었을 경우, 상기 플래그 정보의 설정을 클리어 하는, 반도체 기억장치의 리셋 방법.
  12. 마스터 측의 메모리칩과, 적어도 하나의 슬레이브 측의 메모리칩을 포함하고, 마스터 측의 메모리칩과 슬레이브 측의 메모리칩이 전기적으로 접속된 반도체 기억장치의 리셋 방법이며,
    마스터 측의 메모리칩은,
    외부로부터 입력된 리셋 커맨드에 응답하여 마스터 측의 메모리칩에서 제1 리셋 동작을 실행시키고, 또한 동작 중의 슬레이브 측의 메모리칩에서 제2 리셋 동작을 실행시킬 때, 상기 제1 리셋 동작에 필요한 시간을 제2 리셋 동작에 필요한 시간 보다 길게 하는 스텝을 포함하고,
    마스터 측의 메모리칩의 제1 리셋 동작의 종료 후에 슬레이브 측의 메모리칩으로의 액세스를 가능하게 하는, 리셋 방법.
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