TWI692723B - 半導體儲存裝置及其重置方法 - Google Patents

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Abstract

本發明的半導體儲存裝置及其重置方法可防止在重置動作時主側的儲存晶片與從側的儲存晶片之間的忙碌狀態的不一致。本發明的快閃記憶體設備包含主側的儲存晶片與至少一個從側的儲存晶片。主側的儲存晶片的控制器基於自外部輸入的位址來選擇主側的儲存晶片或從側的儲存晶片，當輸入有重置指令時，進行所選擇的儲存晶片的重置，且將自主側的儲存晶片的儲存單元陣列的特定區域中讀出的資料設定於暫存器中。控制器以對暫存器的資料設定所需要的時間比所選擇的儲存晶片的重置所需要的時間長的方式控制重置的讀出。

Description

半導體儲存裝置及其重置方法
本發明涉及一種堆疊(stack)有多個晶粒(die)或晶片(chip)的半導體儲存裝置，且涉及一種搭載有串列外部介面(serial peripheral interface，SPI)功能的快閃記憶體(flash memory)。
多晶片封裝(multichip package)是將多個相同種類或不同種類的晶粒或晶片堆疊在一個封裝內而成者，例如，可通過堆疊相同種類的儲存晶片(memory chip)來擴大儲存容量、或者通過堆疊不同種類的儲存晶片來提供不同的儲存(storage)功能。例如，專利文獻1的非揮發性半導體儲存裝置是將多個儲存陣列晶片(memory array chip)和用以控制儲存陣列晶片的控制晶片層疊，並將儲存陣列晶片的貫通電極和控制晶片的貫通電極對準，而進行兩貫通電極的電性連接。另外，專利文獻2的半導體設備(device)是將主快閃記憶體晶片(master flash memory chip)和從快閃記憶體晶片(slave flash memory chip)層疊，並使從快閃 記憶體晶片的非核心(core)電路不存在，而自主快閃記憶體晶片對從快閃記憶體晶片供給設備動作所需要的信號及電壓。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2008-300469號公報
[專利文獻2]日本專利特開2014-57077號公報
在堆疊有多個儲存晶片的存放裝置(memory device)中，有如下者：各個儲存晶片監控(monitor)自主機電腦(host computer)輸出的位址(address)，並檢測自身是否為被選擇的儲存晶片。主機電腦不需要用以選擇儲存晶片的特定的指令(command)，只要像處理單片(monolithic)的儲存晶片那樣對存放裝置輸出指令或位址即可。
另外，還能夠將經堆疊的儲存晶片的其中一個設定為主(master)，將另一個設定為從(slave)，並進行主晶片或從晶片的識別。主/從的設定例如可通過熔斷器(fuse)或金屬選件(metal option)來進行。例如，將主側的儲存晶片的標識(identification，ID)設定為「00」，將從側的儲存晶片的ID設定為「01」，主側的儲存晶片可在BA10=L(塊位址(block address)“10”為L)時被選擇，且從側的儲存晶片可在BA10=H時被選擇。
然而，在這種單片堆疊的快閃記憶體中，可能發生主側 的儲存晶片是忙碌(busy)的期間和從側的儲存晶片是忙碌的期間不一致的情況。例如，有以下課題：儘管主側的儲存晶片不是忙碌狀態，但若從側的儲存晶片是忙碌狀態，則即使根據來自主機電腦的位址而選擇從側的儲存晶片，也無法在從側的儲存晶片中執行由主機電腦所指示的動作。
本發明解決了這種現有課題，目的在於提供一種防止主側的儲存晶片和從側的儲存晶片之間的忙碌狀態的不一致的半導體裝置。
本發明的半導體儲存裝置包含主側的儲存晶片與至少一個從側的儲存晶片，且主側的儲存晶片與從側的儲存晶片電性連接，主側的儲存晶片包括：設定部件，在從側的儲存晶片被選擇，且自外部輸入有特定的指令的情況下，設定旗標(flag)資訊；重置(reset)部件，當輸入有重置指令時，進行所選擇的儲存晶片的重置，且將自主側的儲存晶片的儲存單元陣列的特定區域中讀出的資料設定於暫存器中；檢測部件，在設定有所述旗標資訊的情況下，檢測是否自外部輸入有重置指令；以及控制部件，在檢測到所述重置指令的輸入的情況下，以對所述暫存器的資料設定所需要的時間比所選擇的儲存晶片的重置所需要的時間長的方式控制所述重置部件的讀出。
本發明的半導體儲存裝置包含主側的儲存晶片與至少一個從側的儲存晶片，且主側的儲存晶片與從側的儲存晶片電性連接，主側的儲存晶片包括：重置部件，回應自外部輸入的重置指令而在主側的儲存晶片中執行第一動作，且在動作中的從側的儲存晶片中執行第二動作；以及控制部件，以所述第一動作所需要的時間比第二動作所需要的時間長的方式控制所述重置部件。
本發明的重置方法與半導體儲存裝置有關，所述半導體儲存裝置包含主側的儲存晶片與至少一個從側的儲存晶片，且主側的儲存晶片與從側的儲存晶片電性連接，主側的儲存晶片包括：在從側的儲存晶片被選擇，且自外部輸入有特定的指令的情況下，設定旗標資訊的步驟；在設定有所述旗標資訊的情況下，檢測是否自外部輸入有重置指令的步驟；以及在檢測到所述重置指令的輸入的情況下，當進行所選擇的儲存晶片的重置，且將自主側的儲存晶片的儲存單元陣列的特定區域中讀出的資料設定於暫存器中時，以對所述暫存器的資料設定所需要的時間比所選擇的儲存晶片的重置所需要的時間長的方式控制資料的讀出的步驟。
本發明的重置方法與半導體儲存裝置有關，所述半導體儲存裝置包含主側的儲存晶片與至少一個從側的儲存晶片，且主側的儲存晶片與從側的儲存晶片電性連接，主側的儲存晶片包括：當回應自外部輸入的重置指令而在主側的儲存晶片中執行第 一動作，且在動作中的從側的儲存晶片中執行第二動作時，使所述第一動作所需要的時間比第二動作所需要的時間長的步驟。
根據本發明，在從側的儲存晶片被選擇且自外部輸入有特定的指令的情況下，設定旗標資訊，在設定有旗標資訊的情況下，使為了將在主側的儲存晶片中讀出的資料設定於暫存器中而需要的時間比從側的儲存晶片中的重置所需要的時間長，因此，可防止出現儘管從側的儲存晶片是忙碌狀態，但主側的儲存晶片不是忙碌狀態這一現象。
10:主機電腦
100、100A、100B:快閃記憶體設備
200、200A:主晶片
210、310:儲存單元陣列
220、320:周邊電路
221:位址暫存器
222:字元線選擇電路
223:頁面緩衝器/感測電路
224:行選擇電路
225:內部電壓產生電路
230:控制器
240:輸入輸出電路
250:內部匯流排
300、300#1、300#2、300#3:從晶片
330:控制器
340:輸入輸出電路
BLK(0)、BLK(1)、…、BLK(m-1):儲存塊
CS、CS1、CS2、CS3:晶片選擇信號
CLK:時脈信號
H、L:旗標
S100~S120、S200~S230、S300~S380:步驟
t1、t2、t3、t4:時刻
tRD:參數資訊的重新載入所需要的時間(讀出時間)
tRST:重置所需要的時間
tWAIT:預定的時間
Vpgm:寫入電壓(編程電壓)
Vpass:通過電壓
Vread:讀出通過電壓
Vers:抹除電壓
圖1是表示本發明的實施例的單片堆疊的快閃記憶體設備的概略構成的圖。
圖2是表示本發明的實施例的主側的儲存晶片的概略構成的框圖。
圖3是對本發明的實施例的單片堆疊中的晶片選擇進行說明的動作流程圖。
圖4是對本發明的實施例的單片堆疊中的重置動作進行說明的流程圖。
圖5是對本發明的實施例的主側的儲存晶片的重置動作進行說明的流程圖。
圖6是表示本發明的實施例的重置動作時各部的動作的時序圖。
圖7是表示本發明的另一實施例的單片堆疊的快閃記憶體設備的概略構成的圖。
圖8是表示本發明的另一實施例的搭載有SPI功能的單片堆疊的快閃記憶體設備的概略構成的圖。
其次，參照附圖來詳細說明本發明的實施形態。在優選形態中，本發明的半導體儲存裝置是一種將主側的儲存晶片和一個或多個從側的儲存晶片堆疊而成的反及(NAND)型的快閃記憶體。但是，本發明的半導體儲存裝置也可以是包含與NAND型的儲存晶片為不同種類的反或(NOR)型的儲存晶片、或者動態隨機存取記憶體(dynamic random access memory，DRAM)等儲存晶片。進而，NAND型的快閃記憶體還能搭載能夠與時脈信號同步地進行資料的輸入輸出的序列介面功能。
[實施例]
圖1中示出本發明的實施例的單片堆疊的快閃記憶體設備的概略構成。快閃記憶體設備100包含主側的儲存晶片200(以下稱作主晶片)和至少一個從側的儲存晶片300(以下稱作從晶片)。本例中，例示出一個從晶片300，但快閃記憶體設備100也可以包含兩個以上的從晶片。快閃記憶體設備100例如包括球柵 陣列(ball grid array，BGA)封裝或晶片級封裝(chip scale package，CSP)封裝。例如，BGA封裝是將經堆疊的主晶片和從晶片覆晶(flip chip)安裝在柔性電路基板上，或者通過打線接合(wire-bonding)而連接於電路基板。經堆疊的主晶片和從晶片通過矽通孔(through-silicon via，TSV)而彼此電性連接。
主晶片200包括：儲存單元陣列210，包含多個NAND串單元(string unit)；周邊電路220，包含進行儲存單元陣列的列或行的選擇的解碼器或頁面緩衝器/感測電路等；控制器230，控制主晶片200整體的動作；輸入輸出電路240，包含多個外部端子，且在與主機電腦10之間構成信號等的收發的外部介面。從晶片300具有與主晶片200相同的構成，即，包括：儲存單元陣列310，包含多個NAND串單元；周邊電路320，包含進行儲存單元陣列的列或行的選擇的解碼器或頁面緩衝器/感測電路等；控制器330，控制從晶片300整體的動作；輸入輸出電路340，包含多個外部端子，且在與主機電腦10之間構成信號等的收發的外部介面。
主晶片200的輸入輸出電路240及從晶片300的輸入輸出電路340例如可包含：資料登錄輸出用的外部端子、用於輸入控制信號(位址鎖存致能(address latch enable)、指令鎖存致能(command latch enable))的外部端子、輸出忙碌信號/就緒(ready)信號的外部端子、用於輸入時脈信號的端子等。但是，搭載有SPI功能的快閃記憶體設備是利用與NOR型快閃記憶體的互換性進行 動作，因此，應注意到包含輸入資料的輸入端子、輸出資料的輸出端子、輸入時脈的時脈端子、晶片選擇(chip select)端子、光保護(light protect)端子等，而未必具備輸出忙碌信號或就緒信號的端子這一點。主晶片200及從晶片300經由輸入輸出電路240及輸入輸出電路340而連接於主機電腦10，主機電腦10對快閃記憶體設備100賦予讀出、編程(program)、抹除等指示。主晶片200及從晶片300監視自主機電腦10經由輸入輸出電路240及輸入輸出電路340所輸入的位址，並判定自身是否被選擇。主晶片200或從晶片300在自身被選擇時，執行由主機電腦10賦予的指示。
請參閱圖2，主晶片200包括：儲存單元陣列210，其中多個儲存單元排列成矩陣狀；周邊電路220包括：位址暫存器221，經由輸入輸出電路240而接收位址資料；字元線選擇電路222，自位址暫存器221接收列位址資訊Ax並對列位址資訊Ax進行解碼，基於解碼結果來進行塊的選擇和字元線的選擇等；頁面緩衝器/感測電路223，保持自由字元線選擇電路222所選擇的頁面中讀出的資料，或者保持應在所選擇的頁面編程的輸入資料；行選擇電路224，自位址暫存器221接收行位址資訊Ay並對行位址資訊Ay進行解碼，基於所述解碼結果來選擇頁面緩衝器/感測電路223內的行位址的資料；以及內部電壓產生電路225，生成資料的讀出、編程和抹除等所需的各種電壓(寫入電壓Vpgm、 通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等)。控制器230自輸入輸出電路240接收指令資料等來控制主晶片200的動作。
儲存單元陣列210在行方向具有m個儲存塊BLK(0)、BLK(1)、…、BLK(m-1)。在一個儲存塊中形成多個將多個儲存單元串聯連接而成的NAND串單元。一個NAND串單元包含串聯連接的多個儲存單元、位元線側選擇電晶體、以及源極線側選擇電晶體。位元線側選擇電晶體的汲極連接於相對應的一條全域位元線GBL，源極線側選擇電晶體的源極連接於共用的源極線SL。
儲存單元的控制閘極連接於字元線，位元線側選擇電晶體、源極線側選擇電晶體的各閘極連接於選擇閘極線。字元線選擇電路222基於列位址資訊Ax，並經由選擇閘極線而對位元線側選擇電晶體和源極線側選擇電晶體進行驅動，從而選擇塊或字元線。
在讀出動作中，對位元線施加正電壓，對選擇字元線施加例如0V，對非選擇字元線施加通過電壓，使位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在編程動作中，對選擇字元線施加高電壓的編程電壓Vpgm，對非選擇的字元線施加中間電位，使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作中，對塊內的所選擇的字元線施加0V，對P阱 施加高電壓，將浮動閘極(floating gate)的電子抽出至基板，由此以塊為單位來抹除數據。
其次，對主晶片或從晶片的選擇動作進行說明。主機電腦10在使快閃記憶體設備100執行所需的動作時，對快閃記憶體設備100輸出命令或位址等。自主機電腦10對主晶片200及從晶片300輸入位址(S100)，控制器230/控制器330判定自身是否被選擇(S110)。控制器230/控制器330若判定為自身被選擇，則執行來自主機電腦10的命令(S120)。
在快閃記憶體設備100中搭載有用於將設備初始化的重置功能。若自主機電腦10對快閃記憶體設備100發出重置指令，則控制器230對重置指令進行解讀，並進行選擇中的晶片的重置。重置為了使晶片的動作在異常的狀態下不結束，而執行預定的省電序列。例如，若在編程動作或抹除動作的過程中執行重置，則依照省電序列而使電荷泵(charge pump)電路停止。若進一步執行重置，則表示保存在配置暫存器(configuration register)等中的設備的動作條件等的參數資訊也需要初始化，因此，配置暫存器中重新載入(reload)參數資訊。參數資訊被保存在主晶片200的儲存單元陣列210的使用者可利用的特定區域、例如塊“0”的頁面“0”，或者被保存在無法由使用者利用的儲存單元陣列210的特定區域。在輸入有重置指令的情況下，為了讀出保存在主晶片200的儲存單元陣列210中的參數資訊，並將其重新載入於配 置暫存器中，控制器230將晶片的選擇自動地切換為主晶片200。
圖4是表示輸入有重置指令時的動作流程的圖。控制器230若自主機電腦10輸入有重置指令(S200)，則在所選擇的晶片中執行省電序列(S210)。在幾乎與此相同的時機，控制器230將晶片的選擇切換為主晶片，並自儲存單元陣列210的特定區域中讀出參數資訊(S220)，將所讀出的參數資訊重新載入於配置暫存器中(S230)。如果快閃記憶體設備100具備輸出忙碌信號的外部端子，則在控制器230進行參數資訊的讀出的期間，忙碌信號被通知於主機電腦10。
這裡，當進行從晶片的重置時，若與從晶片的重置所需要的時間tRST相比，主晶片中的參數資訊的重新載入所需要的時間tRD更短，則儘管從晶片是忙碌狀態，但主晶片成為不忙碌的狀態。重置所需要的時間tRST因所選擇的晶片進行動作時的狀況而不同，例如，若為所選擇的晶片正在進行讀出動作中的重置，則tRST為約5微秒。若為編程動作中的重置，則tRST為約10微秒，若為抹除動作中的重置，則tRST為約500微秒。相對於此，參數資訊的重新載入所需要的時間tRD為約25微秒~30微秒。即使進行差錯校驗(error checking and correction，ECC)，也為約50微秒。正因為如此，當在所選擇的從晶片中進行抹除時，若輸入有重置指令，則會發生在從晶片中重置結束之前，主晶片中的參數資訊的重新載入結束這一事態。如果是在快閃記憶體設備100 具備輸出忙碌信號/就緒信號的外部端子的情況下，則儘管從晶片是忙碌狀態，快閃記憶體設備100也會輸出就緒信號。無論如何，即使在這種狀態下主機電腦10存取(access)快閃記憶體設備100，也無法使忙碌狀態的從晶片進行所需的動作。
本實施例中，為了消除這種事態，控制器230依照圖5所示的動作流程、圖6所示的時序圖來控制重置時的動作。控制器230在從晶片被選擇(S300)，且自主機電腦10輸入有抹除指令的情況下(S310)，設置旗標(S320)。如圖6所示，在時刻t1，當輸入有抹除指令和要抹除的塊的位址時，在要抹除的塊的位址是從晶片的位址的情況下，控制器230將旗標設置為例如H。
若設置有旗標，則以後控制器230監視自主機電腦10輸入的指令(S330)，並檢測重置指令的輸入的有無(S340)。在檢測到重置指令的輸入的情況下，控制器230在等待預定的時間tWAIT後(S350)，進行參數資訊的讀出(S360)，並將所讀出的參數資訊設定於配置暫存器中(S370)。如圖6所示，若在時刻t2輸入有重置指令，則控制器230將晶片的選擇自動地切換為選擇主晶片，並在經過了時間tWAIT的時刻t3進行參數資訊的重新載入。例如，時間tWAIT被設定為與重置所需要的時間tRST相等的時間。時刻t4是重新載入結束的時刻。這樣，主晶片在自輸入有重置指令的時刻t2到重新載入結束的時刻t4的期間成為忙碌狀態。
另一方面，從晶片在時刻t2開始重置，在經過了時間tRST的時刻t3重置結束。從晶片自輸入有重置指令的時刻t2到時刻t3是忙碌狀態，從晶片的忙碌狀態必須在主晶片的忙碌狀態之前結束。
在圖5的步驟S340，在檢測到除重置指令以外的指令的輸入的情況下(S340)，控制器230將旗標設置清除為L(S380)。由此，使其不會影響其他動作。
這樣，根據本實施例，通過使執行重置指令時的參數資訊的重新載入延遲一定時間，可在從晶片的重置結束後，使主晶片的重新載入結束。正因為如此，當進行重置時，可防止主晶片的忙碌狀態比從晶片的忙碌狀態先結束。再者，時間tWAIT未必須要與重置所需要的時間tRST相同，總之，只要以滿足(時間tWAIT+讀出時間tRD)>tRST的關係的方式設定時間tWAIT即可。
另外，在搭載有SPI功能的快閃記憶體設備中，用於輸出忙碌信號/就緒信號的外部端子並非必須，因此忙碌信號不被自外部端子輸出至主機電腦10。另一方面，在快閃記憶體設備100具備輸出忙碌信號/就緒信號的外部端子的情況下，與主晶片的忙碌狀態相應的忙碌信號自外部端子被輸出至主機電腦10。
再者，在所述實施例中，例示了抹除動作時的重置所需要的時間tRST比由重置引起的參數資訊的重新載入所需要的時間tRD大的關係，但本發明並不限定於這一關係。如果是在編程 動作時的重置所需要的時間tRST比參數資訊的重新載入所需要的時間tRD大的情況下，則也能同樣地應用本發明。
進而在所述實施例中，示出了在從晶片被選擇且輸入有抹除指令的情況下設定旗標的例子，但其為一例，只要是可對從晶片被選擇且輸入有抹除指令進行識別之類的資訊，則可為任意者。進而在所述實施例中，主晶片及從晶片均例示了NAND型快閃記憶體，但本發明還能夠應用於除NAND型的快閃記憶體以外的主晶片及從晶片中，在這種儲存晶片中進行重置的情況下，當由於在主晶片和從晶片之間執行不同的動作而兩者的忙碌時間不同的情況下，以至少主晶片的忙碌時間比從晶片的忙碌時間長的方式控制重置動作。
在所述實施例中，示出了主機電腦10連接於主晶片200及從晶片300這兩者，且來自主機電腦10的位址或命令被輸入兩個晶片中的例子，但不限於此，快閃記憶體設備100A如圖7所示，也可以使主機電腦10連接於主晶片200，且使主晶片200經由內部匯流排250連接於從晶片300。這種情況下，主晶片200的控制器230基於來自主機電腦10的位址來進行晶片的選擇，在選擇從晶片300的情況下，經由內部匯流排250而將晶片選擇信號輸出至從晶片300。另外，主晶片200的控制器230經由內部匯流排250而輸出用以控制從晶片的各種動作的信號。進而在主晶片200進行從晶片300的控制的情況下，也可以刪除從晶片300的控制 器330。
圖8表示搭載有序列介面功能的快閃記憶體設備100B的構成例。主晶片200A對從晶片300#1、從晶片300#2、從晶片300#3分別輸出時脈信號CLK，且從晶片能夠進行與主晶片的時脈信號CLK同步的動作。進而，主晶片200A將用於選擇從晶片300#1、從晶片300#2、從晶片300#3中的其中之一的晶片選擇信號CS輸出至各從晶片中。在晶片選擇信號CS被啟動(active)時，從晶片啟用為可動作的狀態。主晶片200A對主晶片所包含的儲存單元陣列、各從晶片所包含的儲存單元陣列的位址空間進行線性地管理，並選擇具有與自主機電腦10輸入的位址符合的位址空間的晶片。主晶片200A和各從晶片300#1、從晶片300#2、從晶片300#3之間通過收發資料或控制信號的內部匯流排250而連接。例如，若選擇從晶片300#1，則從晶片300#1成為可動作的狀態，從晶片300#1經由內部匯流排250及內部介面(Interface，I/F)而供給從晶片300#1的動作所需要的資料、控制信號、高電壓(編程電壓、抹除電壓、校驗電壓)等。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，在權利要求書所記載的發明的主旨的範圍內，能夠進行各種變形、變更。
10‧‧‧主機電腦
100‧‧‧快閃記憶體設備
200‧‧‧主晶片
210、310‧‧‧儲存單元陣列
220、320‧‧‧周邊電路
230、330‧‧‧控制器
240、340‧‧‧輸入輸出電路
300‧‧‧從晶片

Claims (12)

  1. 一種半導體儲存裝置，包含主側的儲存晶片與至少一個從側的儲存晶片，且所述主側的儲存晶片與所述從側的儲存晶片電性連接，其中，所述主側的儲存晶片包括：設定部件，用以在所述從側的儲存晶片被選擇，且自所述半導體儲存裝置的外部輸入有特定的指令的情況下，設定旗標資訊；重置部件，用以在當輸入有重置指令時，以規定序列使所選擇的所述從側的儲存晶片的動作結束，且將與動作條件有關的參數資訊重新載入於所述主側的儲存晶片的暫存器中；檢測部件，用以在設定有所述旗標資訊的情況下，檢測是否自所述外部輸入有所述重置指令；以及控制部件，用以在檢測到所述重置指令的輸入的情況下，以在所述從側的儲存晶片的規定序列結束後，結束對所述暫存器的所述參數資訊的重新載入的方式控制所述重置部件，在所述主側的儲存晶片的參數資訊的重新載入結束後，所述半導體儲存裝置能夠對所述從側的儲存晶片進行自所述外部的存取。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述控制部件在經過預定的時間後使所述重置部件的重新載入開始。
  3. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述控制部件在檢測到與所述重置指令不同的指令的輸入的情況下，清除所述旗標資訊的設定。
  4. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述特定的指令是抹除指令。
  5. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述重置部件執行省電序列以使所選擇的所述從側的儲存晶片的動作結束。
  6. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述重置部件自所述主側的儲存晶片的儲存單元陣列的特定區域讀出所述參數資訊。
  7. 如申請專利範圍第1項至第6項中任一項所述的半導體儲存裝置，其中，所述主側的儲存晶片及所述從側的儲存晶片搭載能夠與自所述外部供給的時脈信號同步地進行資料的輸入輸出的序列介面功能。
  8. 一種半導體儲存裝置，包含主側的儲存晶片與至少一個從側的儲存晶片，且所述主側的儲存晶片與所述從側的儲存晶片電性連接，其中，所述主側的儲存晶片包括：重置部件，用以回應自所述半導體儲存裝置的外部輸入的重 置指令而在所述主側的儲存晶片中執行第一重置動作，且在動作中的所述從側的儲存晶片中執行第二重置動作；以及控制部件，用以藉由所述第一重置動作所需要的時間比所述第二重置動作所需要的時間長的方式控制所述重置部件，在所述主側的儲存晶片的第一重置動作結束後，所述半導體儲存裝置能夠對所述從側的儲存晶片進行存取。
  9. 一種半導體儲存裝置的重置方法，所述半導體儲存裝置包含主側的儲存晶片與至少一個從側的儲存晶片，且所述主側的儲存晶片與所述從側的儲存晶片電性連接，其中，所述重置方法於所述主側的儲存晶片中包括：在所述從側的儲存晶片被選擇，且自所述半導體儲存裝置的外部輸入有特定的指令的情況下，設定旗標資訊的步驟；在設定有所述旗標資訊的情況下，檢測是否自所述外部輸入有重置指令的步驟；以及在檢測到所述重置指令的輸入的情況下，當進行所述從側的儲存晶片的重置，且將與動作條件有關的參數資訊重新載入於所述主側的儲存晶片的暫存器中時，以在所述從側的儲存晶片的重置的結束後，結束對所述暫存器的重新載入的方式控制重置動作的步驟，在所述主側的儲存晶片的參數資訊的重新載入結束後，所述半導體儲存裝置能夠對所述從側的儲存晶片進行自所述外部的存 取。
  10. 如申請專利範圍第9項所述的半導體儲存裝置的重置方法，其中：所述控制的步驟在經過預定的時間後使所述參數資訊的讀出開始。
  11. 如申請專利範圍第9項所述的半導體儲存裝置的重置方法，其中：所述控制的步驟在檢測到與所述重置指令不同的指令的輸入的情況下，清除所述旗標資訊的設定。
  12. 一種半導體儲存裝置的重置方法，所述半導體儲存裝置包含主側的儲存晶片與至少一個從側的儲存晶片，且所述主側的儲存晶片與所述從側的儲存晶片電性連接，其中，所述重置方法於主側的儲存晶片中包括：當回應自所述半導體儲存裝置的外部輸入的重置指令而在所述主側的儲存晶片中執行第一重置動作，且在動作中的所述從側的儲存晶片中執行第二重置動作時，使所述第一重置動作所需要的時間比所述第二重置動作所需要的時間長的步驟，在所述主側的儲存晶片的第一重置動作結束後，所述半導體儲存裝置能夠對所述從側的儲存晶片進行存取。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11249678B2 (en) * 2019-07-26 2022-02-15 Qualcomm Incorporated Serial memory device single-bit or plurality-bit serial I/O mode selection
US11379401B2 (en) * 2020-10-20 2022-07-05 Micron Technology, Inc. Deferred communications over a synchronous interface
CN114664336B (zh) * 2022-03-21 2023-01-10 珠海博雅科技股份有限公司 堆叠存储器件、存储芯片及其控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005266888A (ja) * 2004-03-16 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性記憶装置の初期化方法
US20090113158A1 (en) * 2007-10-30 2009-04-30 Josef Schnell Method and apparatus for synchronizing memory enabled systems with master-slave architecture
TW201101464A (en) * 2009-02-24 2011-01-01 Mosaid Technologies Inc Stacked semiconductor devices including a master device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999032977A1 (fr) * 1997-12-22 1999-07-01 Tdk Corporation Systeme de memoire flash
ATE365923T1 (de) * 1999-07-23 2007-07-15 Seiko Epson Corp Integrierte halbleiterschaltung, flüssigkristallvorrichtung, elektronisches gerät und verfahren zur integrierten halbleiterschaltungsregelung
JP4014801B2 (ja) * 2000-12-28 2007-11-28 株式会社ルネサステクノロジ 不揮発性メモリ装置
US7110301B2 (en) 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
DE112004002928T5 (de) * 2004-07-29 2007-08-09 Spansion LLC, Santa Clara Verfahren zum Steuern der Initialisierung eines nicht-flüchtigen Speicherbauelements und nicht-flüchtiges Speicherbauelement
KR100645043B1 (ko) * 2004-09-08 2006-11-10 삼성전자주식회사 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법
JP4620504B2 (ja) * 2005-03-10 2011-01-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム装置
KR100672125B1 (ko) 2005-03-15 2007-01-19 주식회사 하이닉스반도체 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치
US7701764B2 (en) * 2006-05-17 2010-04-20 Micron Technology, Inc. Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices
KR100843136B1 (ko) * 2006-11-14 2008-07-02 삼성전자주식회사 비휘발성 메모리에서 연산 처리를 제어하는 장치 및 그방법
JP2008300469A (ja) 2007-05-30 2008-12-11 Sharp Corp 不揮発性半導体記憶装置
TWI443658B (zh) * 2008-12-18 2014-07-01 Mosaid Technologies Inc 具有需要預置操作的主要記憶體單元與輔助記憶體單元之半導體裝置
JP5399094B2 (ja) * 2009-02-25 2014-01-29 株式会社日立情報通信エンジニアリング 補助記憶装置用フィルタドライバ手段を備えた電子計算機、補助記憶装置用フィルタドライバプログラム、及び、補助記憶装置用フィルタドライバプログラムの記録媒体
JP5378326B2 (ja) 2010-08-17 2013-12-25 株式会社東芝 不揮発性半導体記憶装置とその制御方法
US9256525B2 (en) * 2011-12-02 2016-02-09 Kabushiki Kaisha Toshiba Semiconductor memory device including a flag for selectively controlling erasing and writing of confidential information area
JP2013137674A (ja) * 2011-12-28 2013-07-11 Toshiba Corp メモリシステム
JP5744118B2 (ja) * 2013-07-17 2015-07-01 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005266888A (ja) * 2004-03-16 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性記憶装置の初期化方法
US20090113158A1 (en) * 2007-10-30 2009-04-30 Josef Schnell Method and apparatus for synchronizing memory enabled systems with master-slave architecture
TW201101464A (en) * 2009-02-24 2011-01-01 Mosaid Technologies Inc Stacked semiconductor devices including a master device

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