TWI806089B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之一實施方式提供一種高速動作之半導體記憶裝置。 一實施方式之半導體記憶裝置具備：第1焊墊，其接收第1信號；第2焊墊，其接收第2信號；第1記憶胞陣列；第1感測放大器，其連接於第1記憶胞陣列；第1資料暫存器，其連接於第1感測放大器，可儲存從第1記憶胞陣列讀出之用戶資料；及控制電路，其可執行以第1記憶胞陣列為對象之動作。第1記憶胞陣列具備複數個第1記憶體串。複數個第1記憶體串各自具備複數個第1記憶胞電晶體。又，上述半導體記憶裝置於第1模式下，經由第1焊墊取得指示動作之指令集。又，該半導體記憶裝置於第2模式下，經由第2焊墊取得指示動作之指令集。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：記憶胞陣列，其包含複數個記憶胞；及周邊電路，其連接於上述記憶胞陣列，根據包含指令資料及位址資料之指令集之輸入而輸出用戶資料。
本發明之一實施方式提供一種高速動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：第1焊墊，其接收第1信號；第2焊墊，其接收第2信號；第1記憶胞陣列；第1感測放大器，其連接於第1記憶胞陣列；第1資料暫存器，其連接於第1感測放大器，可儲存從第1記憶胞陣列讀出之用戶資料；及控制電路，其可執行以第1記憶胞陣列為對象之動作。第1記憶胞陣列具備複數個第1記憶體串。複數個第1記憶體串各自具備複數個第1記憶胞電晶體。又，該半導體記憶裝置於第1模式下，經由第1焊墊取得指示動作之指令集。又，該半導體記憶裝置於第2模式下，經由第2焊墊取得指示動作之指令集。
參照圖式對實施方式之半導體記憶裝置進行詳細說明。再者，以下實施方式僅為一例，表述時並不意圖限定本發明。
又，本說明書中，表述為「半導體記憶裝置」時，有時意指記憶體晶粒(記憶體晶片)，有時意指記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器晶粒之記憶體系統。進而，有時意指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，本說明書中，表述為第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，表述為第1構成「連接於」第2構成與第3構成「之間」時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成與第3構成連接。
又，本說明書中，表述為電路等「使」2根配線等「導通」時，例如意指該電路等包含電晶體等，且該電晶體等設置於2根配線之間之電流路徑上，該電晶體等成為接通(ON)狀態。
[第1實施方式] [記憶體系統10] 圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主機20發送來之信號，進行用戶資料之讀出、寫入、抹除等。記憶體系統10係例如記憶卡、SSD或其他可記憶用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體晶粒MD、及與該等複數個記憶體晶粒MD及主機20連接之控制器晶粒CD。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、耗損平均等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示本實施方式之構成例之模式性俯視圖。為了方便說明，圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB上之複數個記憶體晶粒MD、及積層於記憶體晶粒MD上之控制器晶粒CD。於安裝基板MSB之上表面中之Y方向之端部區域設有焊墊電極P，另一部分區域經由接著劑等接著於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中之Y方向之端部區域設有焊墊電極P，其他區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD之上表面中之Y方向之端部區域設有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD分別具備排列於X方向之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD之複數個焊墊電極P分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成僅為例示，具體構成可適當調整。例如，於圖2及圖3所示之例中，在複數個記憶體晶粒MD上積層有控制器晶粒CD，該等構成由接合線B連接。此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝體內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝體中。又，複數個記憶體晶粒MD及控制器晶粒CD可經由貫通電極等而非接合線B彼此連接。
[記憶體晶粒MD之構成] 圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5係表示記憶體晶粒MD之局部構成之模式性電路圖。圖6係表示記憶體晶粒MD之局部構成之模式性立體圖。圖7及圖8係表示記憶體晶粒MD之局部構成之模式性電路圖。為了方便說明，圖4～圖8中省略一部分構成。
再者，圖4中，圖示了複數個控制端子等。該等複數個控制端子有時表現為與高態有效信號(正邏輯信號)對應之控制端子，有時表現為與低態有效信號(負邏輯信號)對應之控制端子，有時表現為與高態有效信號及低態有效信號這兩者對應之控制端子。圖4中，與低態有效信號對應之控制端子之符號包含上劃線(上標線)。本說明書中，與低態有效信號對應之控制端子之符號包含斜線(“/”)。再者，圖4之記載為例示，具體態樣可適當調整。例如，亦可使一部分或全部之高態有效信號為低態有效信號，或者使一部分或全部之低態有效信號為高態有效信號。
又，於圖4所示之複數個控制端子之旁側，圖示出表示輸入輸出方向之箭頭。圖4中，標註有從左至右之箭頭之控制端子可用於從控制器晶粒CD向記憶體晶粒MD輸入資料或其他信號。圖4中，標註有從右至左之箭頭之控制端子可用於從記憶體晶粒MD向控制器晶粒CD輸出資料或其他信號。圖4中，標註有左右雙向箭頭之控制端子可用於從控制器晶粒CD向記憶體晶粒MD輸入資料或其他信號、及從記憶體晶粒MD向控制器晶粒CD輸出資料或其他信號。
如圖4所示，記憶體晶粒MD具備：記憶胞陣列MCA0、MCA1，其等記憶用戶資料；及周邊電路PC，其連接於記憶胞陣列MCA0、MCA1。再者，以下說明中，有時將記憶胞陣列MCA0、MCA1稱為記憶胞陣列MCA。又，有時將記憶胞陣列MCA0、MCA1稱為平面PLN0、PLN1。
[記憶胞陣列MCA之構成] 如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。記憶胞MC記憶1位元或複數位元之用戶資料。再者，與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD對應於串單元SU而設置，共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於記憶體區塊BLK中之所有記憶體串MS。源極側選擇閘極線SGSb共通連接於記憶體區塊BLK中之所有記憶體串MS。
例如如圖6所示，記憶胞陣列MCA設置於半導體基板100之上方。再者，圖6之例中，於半導體基板100與記憶胞陣列MCA之間，設有構成周邊電路PC之複數個電晶體Tr。
記憶胞陣列MCA具備排列於Y方向之複數個記憶體區塊BLK。又，Y方向上相鄰之2個記憶體區塊BLK之間，設有氧化矽(SiO 2)等區塊間絕緣層ST。
例如如圖6所示，記憶體區塊BLK具備：複數個導電層110，其等排列於Z方向；複數個半導體柱120，其等在Z方向上延伸；及複數個閘極絕緣膜130，其等分別設置於複數個導電層110與複數個半導體柱120之間。
導電層110係於X方向上延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。排列於Z方向上之複數個導電層110之間，設有氧化矽(SiO 2)等絕緣層101。
又，複數個導電層110中之位於最下層之2個以上之導電層110作為源極側選擇閘極線SGS、SGSb(圖5)、及連接於上述源極側選擇閘極線SGS、SGSb之複數個源極側選擇電晶體STS、STSb之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較上述複數個導電層110靠上方之複數個導電層110作為字元線WL(圖5)、及連接於上述字元線WL之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較上述複數個導電層110更靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD、及連接於上述汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向寬度較其他導電層110小。
於導電層110之下方，設有半導體層112。半導體層112例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，於半導體層112與導電層110之間，設有氧化矽(SiO 2)等絕緣層101。
半導體層112作為源極線SL(圖5)發揮功能。源極線SL例如共通設置於記憶胞陣列MCA中包含之所有記憶體區塊BLK。
例如如圖6所示，半導體柱120以特定之圖案排列於X方向及Y方向。半導體柱120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等半導體層。例如如圖6所示，半導體柱120具有大致有底圓筒狀之形狀，於中心部分設有氧化矽等絕緣層125。又，半導體柱120之外周面分別由導電層110包圍，與導電層110對向。
於半導體柱120之上端部，設有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Cb與位元線BL連接。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致有底圓筒狀之形狀。閘極絕緣膜130例如具備積層於半導體柱120與導電層110之間之隧道絕緣膜、電荷蓄積膜及阻擋絕緣膜。隧道絕緣膜及阻擋絕緣膜例如為氧化矽(SiO 2)等絕緣膜。電荷蓄積膜例如為氮化矽(Si 3N 4)等可蓄積電荷之膜。隧道絕緣膜、電荷蓄積膜及阻擋絕緣膜具有大致圓筒狀之形狀，沿著除半導體柱120與半導體層112之接觸部以外之半導體柱120之外周面，於Z方向上延伸。
再者，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
於複數個導電層110之X方向上之端部，設有複數個接點CC。複數個導電層110經由該等複數個接點CC連接於周邊電路PC。如圖6所示，該等複數個接點CC於Z方向上延伸，於下端與導電層110連接。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。
[周邊電路PC之構成] 例如如圖4所示，周邊電路PC具備與記憶胞陣列MCA0、MCA1分別連接之列解碼器RD0、RD1、及感測放大器SA0、SA1。又，周邊電路PC具備電壓產生電路VG及定序器SQC。又，周邊電路PC具備輸入輸出控制電路I/O、邏輯電路CTR、位址暫存器ADR、指令暫存器CMR、狀態暫存器STR及資料輸出時點調整部TCT。再者，以下說明中，有時將列解碼器RD0、RD1稱為列解碼器RD，將感測放大器SA0、SA1稱為感測放大器SA。
[列解碼器RD之構成] 例如如圖5所示，列解碼器RD(圖4)具備：位址解碼器22，其將位址資料Add(圖4)進行解碼；以及區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓。
位址解碼器22具備複數個區塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如根據來自定序器SQC之控制信號，依序參照位址暫存器ADR(圖4)之列位址RA，對該列位址RA進行解碼，使與列位址RA對應之特定之區塊選擇電晶體35及電壓選擇電晶體37為接通狀態，使除此以外之區塊選擇電晶體35及電壓選擇電晶體37為斷開狀態。例如，使特定之區塊選擇線BLKSEL及電壓選擇線33之電壓為“H”狀態，使除此以外之電壓為“L”狀態。再者，於使用P通道型電晶體而非N通道型電晶體之情形時，對該等配線施加相反電壓。
再者，圖示之例中，位址解碼器22針對1個記憶體區塊BLK分別設有1個區塊選擇線BLKSEL。然而，能適當變更該構成。例如，亦可針對2個以上之記憶體區塊BLK分別設有1個區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別與對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)電性連接。源極電極分別經由配線CG及電壓選擇電路24與電壓供給線31電性連接。閘極電極共通連接於對應之區塊選擇線BLKSEL。
再者，區塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係連接於選擇閘極線(SGD、SGS、SGSb)與被供給接地電壓VSS之電壓供給線之間之場效型耐壓電晶體。該等複數個電晶體對非選擇之記憶體區塊BLK中包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓VSS。再者，非選擇之記憶體區塊BLK中包含之複數個字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23，與對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)電性連接。源極端子分別與對應之電壓供給線31電性連接。閘極電極分別與對應之電壓選擇線33連接。
[感測放大器SA之構成] 感測放大器SA0、SA1(圖4)分別具備感測放大器模組SAM0、SAM1、及快取記憶體CM0、CM1(資料暫存器)。快取記憶體CM0、CM1分別具備鎖存電路XDL0、XDL1。
再者，以下說明中，有時將感測放大器模組SAM0、SAM1稱為感測放大器模組SAM，將快取記憶體CM0、CM1稱為快取記憶體CM，將鎖存電路XDL0、XDL1稱為鎖存電路XDL。
感測放大器模組SAM例如具備與複數個位元線BL分別對應之感測電路、及與感測電路連接之複數個鎖存電路等。
快取記憶體CM具備複數個鎖存電路XDL。複數個鎖存電路XDL分別與感測放大器模組SAM內之鎖存電路連接。鎖存電路XDL例如儲存寫入至記憶胞MC之用戶資料Dat或從記憶胞MC讀出之用戶資料Dat。
例如如圖7所示，快取記憶體CM連接有行解碼器COLD。行解碼器COLD對位址暫存器ADR(圖4)中儲存之行位址CA進行解碼，選擇與行位址CA對應之鎖存電路XDL。
再者，該等複數個鎖存電路XDL中包含之用戶資料Dat於寫入動作時，依序傳輸至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路中包含之用戶資料Dat於讀出動作時，依序傳輸至鎖存電路XDL。又，鎖存電路XDL中包含之用戶資料Dat於下述之資料輸出動作時，經由行解碼器COLD及多工器MPX，依序傳輸至輸入輸出控制電路I/O。
[電壓產生電路VG之構成] 例如如圖5所示，電壓產生電路VG(圖4)連接於複數個電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於被供給電源電壓VCC及接地電壓VSS(圖4)之電壓供給線。該等電壓供給線例如連接於參照圖2、圖3所作說明之焊墊電極P。電壓產生電路VG例如根據來自定序器SQC之控制信號，於針對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時，產生對位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)施加之多種動作電壓，同時輸出至複數個電壓供給線31。從電壓供給線31輸出之動作電壓能根據來自定序器SQC之控制信號適當調整。
[定序器SQC之構成] 定序器SQC(圖4)根據指令暫存器CMR中儲存之指令資料Cmd，向列解碼器RD0、RD1、感測放大器模組SAM0、SAM1、及電壓產生電路VG輸出內部控制信號。又，定序器SQC將表示記憶體晶粒MD之狀態之狀態資料Stt適當地輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY//BY。端子RY//BY例如於讀出動作、寫入動作、抹除動作等對記憶胞陣列MCA供給電壓之動作之執行中成為“L”狀態，除此以外之情形時成為“H”狀態。再者，即便執行下述之資料輸出動作、狀態讀取等未對記憶胞陣列MCA供給電壓之動作，端子RY//BY亦不會成為“L”狀態。於端子RY//BY為“L”狀態之期間(忙碌期間)，基本上禁止對記憶體晶粒MD之訪問。又，於端子RY//BY為“H”狀態之期間(就緒期間)，允許對記憶體晶粒MD之訪問。再者，端子RY//BY例如藉由參照圖2、圖3所作說明之焊墊電極P實現。
又，定序器SQC具備特徵暫存器FR。特徵暫存器FR係保持表示以下述動作模式MODEa及動作模式MODEb中之任一模式動作之值之暫存器。
[位址暫存器ADR之構成] 如圖4所示，位址暫存器ADR連接於輸入輸出控制電路I/O，儲存從輸入輸出控制電路I/O輸入之位址資料Add。位址暫存器ADR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持與執行中之內部動作對應之位址資料Add。
再者，位址資料Add例如包含行位址CA(圖4)及列位址RA(圖4)。列位址RA例如包含：特定出記憶體區塊BLK(圖5)之區塊位址、特定出串單元SU及字元線WL之頁位址、特定出記憶胞陣列MCA(平面)之平面位址、及特定出記憶體晶粒MD之晶片位址。
[指令暫存器CMR之構成] 指令暫存器CMR連接於輸入輸出控制電路I/O，儲存從輸入輸出控制電路I/O輸入之指令資料Cmd。指令暫存器CMR例如至少具備1組8位元之暫存器行。當要將指令資料Cmd儲存於指令暫存器CMR時，對定序器SQC發送控制信號。
[狀態暫存器STR之構成] 狀態暫存器STR連接於輸入輸出控制電路I/O，儲存輸出至輸入輸出控制電路I/O之狀態資料Stt。狀態暫存器STR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持與執行中之內部動作相關之狀態資料Stt。又，暫存器行例如保持記憶胞陣列MCA0、MCA1之就緒/忙碌資訊。
[資料輸出時點調整部TCT之構成] 資料輸出時點調整部TCT連接於快取記憶體CM0、CM1與輸入輸出控制電路I/O之間的匯流排配線DB。資料輸出時點調整部TCT例如當要對快取記憶體CM0、CM1連續地執行下述資料輸出動作之情形時等，調整對快取記憶體CM1之資料輸出動作之開始時點，以便於快取記憶體CM0之資料輸出動作完成後，不空出時間地開始快取記憶體CM1之資料輸出動作。
[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖4)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器、及緩衝電路。
資料信號輸入輸出端子DQ0～DQ7、及資料選通信號輸入輸出端子DQS、/DQS各者例如由參照圖2、圖3所說明之焊墊電極P而實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，從緩衝電路被輸入至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，從快取記憶體CM或狀態暫存器STR被輸入至緩衝電路。
經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如資料選通信號及其互補信號)係於經由資料信號輸入輸出端子DQ0～DQ7之資料輸入時使用。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓之上升邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之下降邊緣(輸入信號之切換)之時點、以及資料選通信號輸入輸出端子DQS之電壓之下降邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之上升邊緣(輸入信號之切換)之時點，被擷取至輸入輸出控制電路I/O內之移位暫存器內。
例如如圖8所示，資料信號輸入輸出端子DQ0～DQ7及資料選通信號輸入輸出端子DQS、/DQS各自連接於輸入電路201及輸出電路202。輸入電路201例如為比較器等接收器。輸出電路202例如為OCD(Off Chip Driver，離線驅動器)電路等驅動器。
[邏輯電路CTR之構成] 邏輯電路CTR(圖4)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP、及連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP從控制器晶粒CD接收外部控制信號，並根據外部控制信號向輸入輸出控制電路I/O輸出內部控制信號。
例如如圖8所示，外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP各自連接於輸入電路201。再者，外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP各自例如藉由參照圖2、圖3所作說明之焊墊電極P實現。
經由外部控制端子/CE輸入之信號(例如晶片賦能信號)係於選擇記憶體晶粒MD時使用。外部控制端子/CE被輸入“L”之記憶體晶粒MD成為可輸入輸出用戶資料Dat、指令資料Cmd及位址資料Add(以下有時簡稱為「資料」)之狀態。外部控制端子/CE被輸入“H”之記憶體晶粒MD成為無法輸入輸出資料之狀態。再者，如圖8所示，外部控制端子/CE連接於輸入電路201。
經由外部控制端子CLE輸入之信號(例如，指令鎖存賦能信號)於指令暫存器CMR之使用等時被利用。關於外部控制端子CLE之功能等將於下文進行敍述。
經由外部控制端子ALE輸入之信號(例如，位址鎖存賦能信號)於位址暫存器ADR之使用等時被利用。關於外部控制端子ALE之功能等將於下文進行敍述。
經由外部控制端子/WE輸入之信號(例如，寫入賦能信號)於從控制器晶粒CD向記憶體晶粒MD之資料輸入等時被利用。關於外部控制端子/WE之功能等將於下文進行敍述。
經由外部控制端子/RE、RE輸入之信號(例如，讀取賦能信號及其互補信號)於經由資料信號輸入輸出端子DQ0～DQ7之資料輸出時被利用。從資料信號輸入輸出端子DQ0～DQ7輸出之資料於外部控制端子/RE之電壓之下降邊緣(輸入信號之切換)及外部控制端子RE之電壓之上升邊緣(輸入信號之切換)之時點、以及外部控制端子/RE之電壓之上升邊緣(輸入信號之切換)及外部控制端子RE之電壓之下降邊緣(輸入信號之切換)之時點切換。
經由外部控制端子/WP輸入之信號(例如，寫入保護信號)被用於從控制器晶粒CD向記憶體晶粒MD之用戶資料Dat之輸入限制等。
[動作模式MODEa及動作模式MODEb] 本實施方式之半導體記憶裝置可以動作模式MODEa及動作模式MODEb執行動作。以下，參照圖9～圖19，對動作模式MODEa及動作模式MODEb進行說明。
[各模式下之外部端子之作用] 圖9係用於說明動作模式MODEa下之信號輸入輸出端子及外部控制端子之作用之模式性圖。圖10係用於說明動作模式MODEb下之信號輸入輸出端子及外部控制端子之作用之模式性圖。再者，以下說明中，有時將資料信號輸入輸出端子DQ0～DQ7記載為資料信號輸入輸出端子DQ＜7：0＞。
動作模式MODEa下，例如如圖9所示，除了將資料信號輸入輸出端子DQ＜7：0＞用於用戶資料Dat之輸入輸出以外，還用於指令資料Cmd及位址資料Add之輸入。
另一方面，動作模式MODEb下，例如如圖10所示，將資料信號輸入輸出端子DQ＜7：0＞用於用戶資料Dat之輸入輸出，但不用於指令資料Cmd及位址資料Add之輸入。動作模式MODEb下，將外部控制端子CLE、ALE用於指令資料Cmd及位址資料Add之輸入。
[動作模式MODEa下之外部端子之作用] 圖11係用於說明動作模式MODEa下之外部端子之作用之真值表。再者，圖11中，“Z”表示可輸入“H”及“L”中之任一個之情形。“X”表示輸入之信號固定於“H”或“L”之情形。“輸入(Input)”表示進行資料輸入之情形。“輸出(Output)”表示進行資料輸出之情形。
於動作模式MODEa下輸入指令資料Cmd之情形時，控制器晶粒CD例如根據8位元之指令資料Cmd之各位元，將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”上升為“H”。
於對外部控制端子CLE、ALE輸入“H、L”之情形時，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為指令資料Cmd儲存於輸入輸出控制電路I/O內之緩衝記憶體中，被傳輸至指令暫存器CMR(圖4)。
又，於輸入位址資料Add之情形時，控制器晶粒CD例如根據構成位址資料Add之8位元資料之各位元，將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，使外部控制端子/WE從“L”上升為“H”。
於對外部控制端子CLE、ALE輸入“L、H”之情形時，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為位址資料Add儲存於輸入輸出控制電路I/O內之緩衝記憶體中，被傳輸至位址暫存器ADR(圖4)。
又，於輸入用戶資料Dat之情形時，控制器晶粒CD例如根據構成用戶資料Dat之8位元資料之各位元，將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，切換資料選通信號輸入輸出端子DQS、/DQS之輸入信號(觸發)。
於對外部控制端子CLE、ALE這兩者輸入“L”之情形時，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為用戶資料Dat儲存於輸入輸出控制電路I/O內之緩衝記憶體中，經由匯流排DB傳輸至快取記憶體CM(圖4)。
又，於輸出用戶資料Dat或狀態資料Stt之情形時，控制器晶粒CD例如切換(觸發)外部控制端子/RE、RE之輸入信號。伴隨於此，對資料信號輸入輸出端子DQ0～DQ7輸出所輸出之用戶資料Dat或狀態資料Stt中之8位元。又，將資料選通信號輸入輸出端子DQS、/DQS之輸出信號切換。
又，於將記憶體晶粒MD設為待機狀態之情形時，控制器晶粒CD例如對外部控制端子/CE輸入“H”。
又，於使記憶體晶粒MD為匯流排空閒狀態之情形時，控制器晶粒CD例如對外部控制端子/WE輸入“H”。
[動作模式MODEb下之外部端子之作用] 圖12及圖13係用於說明動作模式MODEb下之外部端子之作用之真值表。再者，圖12及圖13中，“Z”表示可輸入“H”及“L”中之任一個之情形。“X”表示輸入之信號固定於“H”或“L”之情形。“輸入”表示進行資料輸入之情形。“輸出”表示進行資料輸出之情形。
如上所述，動作模式MODEb下，將外部控制端子CLE、ALE用於指令資料及位址資料之輸入。此處，如下文參照圖15所述，於動作模式MODEb下輸入指令資料Cmd或位址資料Add之情形時，控制器晶粒CD對記憶體晶粒MD輸入表示其次輸入之資料是指令資料Cmd還是位址資料Add之信號。以下，將此種信號稱為輸入輸出資料選擇信號。
圖12示出輸入輸出資料選擇信號被輸入之期間MSel(圖15)之外部控制端子之作用。圖13示出輸入輸出資料選擇信號輸入後之期間S_In(圖15)之外部控制端子之作用。
於期間MSel，輸入旨在輸入指令資料Cmd之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”上升為“H”。
於期間MSel，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，緊隨該期間MSel之後之期間S_In輸入之資料作為指令資料Cmd儲存於輸入輸出控制電路I/O內之緩衝記憶體中，並被傳輸至指令暫存器CMR(圖4)。
又，於期間MSel，輸入旨在輸入位址資料Add之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，使外部控制端子/WE從“L”上升為“H”。
於期間MSel，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之情形時，於該期間MSel之後之期間S_In輸入之資料作為位址資料Add儲存於輸入輸出控制電路I/O內之緩衝記憶體中，並被傳輸至位址暫存器ADR(圖4)。
於期間S_In輸入指令資料Cmd或位址資料Add之情形時，控制器晶粒CD例如根據構成指令資料Cmd或位址資料Add之2位元資料之各位元，將外部控制端子CLE、ALE之電壓設定為“H”或“L”，使外部控制端子/WE從“L”上升為“H”。
再者，於動作模式MODEb下輸入用戶資料Dat之情形時，控制器晶粒CD例如根據構成用戶資料Dat之8位元資料之各位元，將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於對外部控制端子/RE、RE輸入了“H、L”之狀態下，切換資料選通信號輸入輸出端子DQS、/DQS之輸入信號。該動作不論於期間MSel，還是於期間S_In，均可執行。
於動作模式MODEb下，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為用戶資料Dat儲存於輸入輸出控制電路I/O內之緩衝記憶體中，經由匯流排DB傳輸至快取記憶體CM。
又，於輸出用戶資料Dat或狀態資料Stt之情形時，控制器晶粒CD例如將外部控制端子/RE、RE之輸入信號切換。伴隨於此，對資料信號輸入輸出端子DQ0～DQ7輸出所輸出之用戶資料Dat或狀態資料Stt中之8位元。又，將資料選通信號輸入輸出端子DQS、/DQS之輸出信號切換。該動作不論於期間MSel，還是於期間S_In，均可執行。
又，於使記憶體晶粒MD為待機狀態之情形時，控制器晶粒CD例如對外部控制端子/CE輸入“H”。
又，於使記憶體晶粒MD為匯流排空閒狀態之情形時，控制器晶粒CD例如對外部控制端子/WE輸入“H”。
[各模式下之信號輸入輸出之例] 圖14及圖15係用於說明第1實施方式之記憶體晶粒MD之動作之模式性波形圖。
圖14示出於動作模式MODEa中輸入指令資料Cmd及位址資料Add時之波形。圖14之例中，於時點t101，控制器晶粒CD對記憶體晶粒MD輸入指令資料Cmd。又，於時點t102，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。再者，圖示之例中，於時點t102～t103，輸入了構成位址資料Add之8位元×5個週期之資料，但週期數亦可少於或多於5。又，於時點t103，控制器晶粒CD對記憶體晶粒MD輸入指令資料Cmd。又，於時點t104，開始讀出動作等動作，端子RY//BY之電壓從“H”下降為“L”。
圖15示出於動作模式MODEb下輸入指令資料Cmd及位址資料Add時之波形。圖15之例中，對外部控制端子/WE以大致固定之步調(pace)輸入“L”及“H”。又，將於特定之時點，外部控制端子/WE之輸入信號從一次下降後至又一次下降為止之期間表示上述之期間MSel。又，將外部控制端子/WE之輸入信號於期間MSel結束時下降後，外部控制端子/WE之輸入信號進而下降4次為止之期間表示上述之期間S_In。
圖15之例中，於時點t201～t202之期間MSel，控制器晶粒CD對記憶體晶粒MD輸入指定指令資料Cmd之輸入之輸入輸出資料選擇信號。
又，於時點t202～t203之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入指令資料Cmd。
此處，圖15之例中，於期間S_In，控制器晶粒C將8位元之指令資料Cmd分4個週期，每次向記憶體晶粒MD輸入2位元。例如，將8位元之指令資料Cmd設為位元“7”～“0”。首先，於第1週期之資料輸入中，相應於位元“7”、“6”，將外部控制端子CLE、ALE之電壓設定為“H”或“L”之狀態下，使外部控制端子/WE從“L”上升為“H”。對於第2週期～第4週期之資料輸入亦同樣，相應於位元“5”、“4”、位元“3”、“2”、及位元“1”、“0”，分別將外部控制端子CLE、ALE之電壓設定為“H”或“L”之狀態下，使外部控制端子/WE從“L”上升為“H”。
又，於時點t203～t204之期間MSel，控制器晶粒CD對記憶體晶粒MD輸入指定位址資料Add之輸入之輸入輸出資料選擇信號。
又，於時點t204～t205之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
此處，圖15之例中，於期間S_In，控制器晶粒CD將構成位址資料Add之8位元資料分4個週期，每次向記憶體晶粒MD輸入2位元。
再者，雖省略了圖示，於時點t205～t206亦同樣，每次輸入2位元構成位址資料Add之資料。
又，於時點t206～t207之期間MSel，與時點t201～t202同樣，輸入指定指令資料Cmd之輸入之輸入輸出資料選擇信號。
又，於時點t207～t208之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入指令資料Cmd。又，於時點t208，開始讀出動作等動作，端子RY//BY之電壓從“H”下降為“L”。
[動作] 其次，對記憶體晶粒MD之動作進行說明。
記憶體晶粒MD構成為可執行讀出動作。讀出動作係藉由感測放大器模組SAM從記憶胞陣列MCA讀出用戶資料Dat，將讀出之用戶資料Dat傳輸至鎖存電路XDL之動作。於讀出動作中，從記憶胞陣列MCA讀出之用戶資料Dat經由位元線BL、感測放大器模組SAM傳輸至鎖存電路XDL。
又，記憶體晶粒MD構成為可執行資料輸出動作。資料輸出動作係將鎖存電路XDL中包含之用戶資料Dat輸出至控制器晶粒CD之動作。於資料輸出動作中，鎖存電路XDL中包含之用戶資料Dat經由參照圖7所作說明之行解碼器COLD、多工器MPX、匯流排配線DB及輸入輸出控制電路I/O，輸出至控制器晶粒CD。
又，記憶體晶粒MD構成為可執行狀態讀取。狀態讀取係將狀態暫存器STR中包含之狀態資料Stt輸出至控制器晶粒CD之動作。狀態讀取中，狀態暫存器STR中包含之狀態資料Stt經由輸入輸出控制電路I/O或邏輯電路CTR輸出至控制器晶粒CD。
[動作模式MODEa下之讀出動作及資料輸出動作] 圖16係表示動作模式MODEa下執行讀出動作及資料輸出動作時之情況之模式性時序圖。圖16之例中，將記憶體晶粒MD設定為動作模式MODEa。
圖16之例中，首先，經由資料信號輸入輸出端子DQ＜7：0＞依序輸入指令資料“00h”、位址資料Add及指令資料“30h”。指令資料“00h”係於指示讀出動作之指令集之開頭輸入之指令資料Cmd。指令資料“30h”係於指示讀出動作之指令集之末尾輸入之指令資料Cmd。
隨著指令資料“00h”、位址資料Add及指令資料“30h”之輸入，開始讀出動作，端子RY//BY之電壓從“H”下降為“L”。又，用戶資料Dat被傳輸至鎖存電路XDL。又，於讀出動作結束之時點，端子RY//BY之電壓從“L”上升為“H”。
其次，經由資料信號輸入輸出端子DQ＜7：0＞依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。指令資料“05h”係於指示資料輸出動作之指令集之開頭輸入之指令資料Cmd。指令資料“E0h”係於指示資料輸出動作之指令集之末尾輸入之指令資料Cmd。
隨著指令資料“05h”、位址資料Add及指令資料“E0h”之輸入，於特定之待機時間後，控制器晶粒CD切換(觸發)外部控制端子/RE、RE之輸入信號。藉此，開始資料輸出動作，經由資料信號輸入輸出端子DQ輸出用戶資料Dat。
圖17係表示於動作模式MODEa下執行讀出動作及資料輸出動作時之其他情況之模式性時序圖。圖17之例中，記憶體晶粒MD被設定為動作模式MODEa。
圖17之例中，首先，經由資料信號輸入輸出端子DQ＜7：0＞依序輸入指令資料“00h”、位址資料Add及指令資料“30h”。該指令集中包含之位址資料Add包含作為讀出動作對象之平面PLN0(圖4)之資訊作為上述平面位址。
隨著指令資料“00h”、位址資料Add及指令資料“30h”之輸入，開始對平面PLN0執行讀出動作，將用戶資料Dat傳輸至鎖存電路XDL0。
其次，經由資料信號輸入輸出端子DQ＜7：0＞依序輸入指令資料“00h”、位址資料Add及指令資料“30h”。該指令集中包含之位址資料Add包含作為讀出動作對象之平面PLN1(圖4)之資訊作為上述平面位址。
隨著指令資料“00h”、位址資料Add及指令資料“30h”之輸入，開始針對平面PLN1之讀出動作，將用戶資料Dat傳輸至鎖存電路XDL1。
其次，經由資料信號輸入輸出端子DQ＜7：0＞輸入指令資料“70h”。指令資料“70h”係指示狀態讀取之指令資料。隨著指令資料“70h”之輸入，進行狀態讀取，經由資料信號輸入輸出端子DQ＜7：0＞輸出狀態資料Stt。
其次，經由資料信號輸入輸出端子DQ＜7：0＞依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。該指令集中包含之位址資料Add包含作為資料輸出動作對象之平面PLN0(圖4)之資訊作為上述平面位址。
隨著指令資料“05h”、位址資料Add及指令資料“E0h”之輸入，於特定之待機時間後，控制器晶粒CD切換(觸發)外部控制端子/RE、RE之輸入信號。藉此，開始針對平面PLN0之資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料“DataOut”。
針對平面PLN0之資料輸出動作結束後，經由資料信號輸入輸出端子DQ＜7：0＞輸入指令資料“70h”。隨著指令資料“70h”之輸入，再次進行狀態讀取，經由資料信號輸入輸出端子DQ＜7：0＞輸出狀態資料Stt。
其次，與針對PLN0之資料輸出動作同樣，經由資料信號輸入輸出端子DQ＜7：0＞依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。該指令集中包含之位址資料Add包含作為資料輸出動作對象之平面PLN1(圖4)之資訊作為上述平面位址。
經過特定時間後，控制器晶粒CD切換(觸發)外部控制端子/RE、RE之輸入信號。藉此，開始針對平面PLN1之資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料“DataOut”。
[動作模式MODEb下之讀出動作及資料輸出動作] 圖18係表示於動作模式MODEb下執行讀出動作及資料輸出動作時之情況之模式性時序圖。圖18之例中，記憶體晶粒MD被設定為動作模式MODEb。
圖18之例中，首先，經由外部控制端子CLE、ALE輸入包含指令資料“00h”之指令集。其次，經由外部控制端子CLE、ALE輸入包含指令資料“05h”之指令集。再者，於動作模式MODEb下，可於獨立之時點執行經由資料信號輸入輸出端子DQ＜7：0＞之資料之輸入輸出、及經由外部控制端子CLE、ALE之資料之輸入輸出。例如，圖18之例中，於資料輸出動作之執行中(外部控制端子/RE、RE之輸入信號觸發之期間中)輸入該等指令集。
圖19係表示於動作模式MODEb下執行讀出動作及資料輸出動作時之其他情況之模式性時序圖。圖19之例中，記憶體晶粒MD被設定為動作模式MODEb。
圖19之例中，首先，經由外部控制端子CLE、ALE依序輸入指令資料“00h”、位址資料Add及指令資料“30h”。該指令集中包含之位址資料Add包含作為讀出動作對象之平面PLN0(圖4)之資訊作為上述平面位址。
其次，經由外部控制端子CLE、ALE依序輸入指令資料“00h”、位址資料Add及指令資料“30h”。該指令集中包含之位址資料Add包含作為讀出動作對象之平面PLN1(圖4)之資訊作為上述平面位址。
其次，經由外部控制端子CLE、ALE輸入指令資料“70h”。隨著指令資料“70h”之輸入，進行狀態讀取，經由資料信號輸入輸出端子DQ＜7：0＞輸出狀態資料Stt。
其次，經由外部控制端子CLE、ALE依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。該位址資料Add包含作為資料輸出動作對象之平面PLN0(圖4)之資訊作為上述平面位址。
於特定之待機時間後，開始針對平面PLN0之資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料“DataOut”。
又，圖19之例中，於執行針對平面PLN0之資料輸出動作之期間，經由外部控制端子CLE、ALE輸入指令資料“70h”。隨著指令資料“70h”之輸入，進行狀態讀取。針對平面PLN0之資料輸出動作結束後，經由資料信號輸入輸出端子DQ＜7：0＞輸出狀態資料Stt。
其次，經由外部控制端子CLE、ALE依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。該位址資料Add包含作為資料輸出動作對象之平面PLN1(圖4)之位址等作為上述平面位址。
此處，於動作模式MODEb下，不同於動作模式MODEa，資料輸出時點調整部TCT(圖4)調整針對平面PLN1之資料輸出動作之開始時點。針對平面PLN0之資料輸出動作結束後，根據資料輸出時點調整部TCT發出之內部信號，開始針對平面PLN1之資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料“DataOut”。
[效果] 本實施方式之半導體記憶裝置可於動作模式MODEb下執行動作。動作模式MODEb下，如上所述，於經由資料信號輸入輸出端子DQ＜7：0＞執行資料輸出動作之期間，亦能經由外部控制端子CLE、ALE執行指令資料Cmd及位址資料Add之輸入。因此，可大幅削減向記憶體晶粒MD輸入指令集所需之時間。藉此，可實現半導體記憶裝置之動作之高速化。
[可應用於第1實施方式之記憶體晶粒MD之電路] 第1實施方式之記憶體晶粒MD中，根據選擇動作模式MODEa、MODEb中之哪一個，資料信號輸入輸出端子DQ＜7：0＞、外部控制端子CLE、ALE等之功能會發生變化。此種功能例如可利用如圖20、圖22及圖23所示之電路實現。圖20、圖22及圖23係表示記憶體晶粒MD之局部構成例之模式性電路圖。圖21係用於說明圖20所示之電路之動作方法之模式性波形圖。
圖20中，圖示了資料信號輸入輸出端子DQ＜7：0＞、外部控制端子CLE、ALE、/WE、及與其等連接之電路部200。
電路部200例如包含鎖存電路210、多工器220、230及解串器300。
鎖存電路210係指令暫存器CMR或位址暫存器ADR中包含之鎖存電路。圖20中例示了與指令資料“05h”對應之鎖存電路210作為鎖存電路210。圖示之例中，鎖存電路210與所輸入之指令資料Cmd對應地儲存1位元資料。鎖存電路210之資料輸入端子經由邏輯電路連接於多工器220之輸出端子DINh＜7：0＞、CLEh、ALEh，時脈輸入端子連接於多工器230之輸出端子/WEh'。
對多工器220、230各自之選擇控制端子輸入選擇信號SerialCA。選擇信號SerialCA於選擇了動作模式MODEa之情形時成為“0”狀態，於選擇了動作模式MODEb之情形時成為“1”狀態。
多工器220具備10個輸出端子DINh＜7：0＞、CLEh、ALEh。該等10個輸出端子中之8個輸出端子DINh＜7：0＞對應於構成指令資料Cmd或位址資料Add之資料。又，剩餘之2個輸出端子CLEh、ALEh對應於外部控制端子CLE、ALE之輸入信號。
又，多工器220具備於選擇信號SerialCA為“0”狀態時被選擇之10個輸入端子、及於選擇信號SerialCA為“1”狀態時被選擇之10個輸入端子。與“0”狀態對應之10個輸入端子中之8個連接於資料信號輸入輸出端子DQ＜7：0＞。其餘2個連接於外部控制端子CLE、ALE。與“1”狀態對應之10個輸入端子連接於解串器300之輸出端子。
多工器230具備1個輸出端子/WEh'。又，多工器230具備於選擇信號SerialCA為“1”狀態時被選擇之1個輸入端子/WEh、及於選擇信號SerialCA為“0”狀態時被選擇之1個輸入端子。與“1”狀態對應之輸入端子/WEh連接於解串器300之輸出端子。與“0”狀態對應之輸入端子連接於外部控制端子/WE。
解串器300具備連接於多工器220之10個輸出端子。解串器300將從外部控制端子CLE、ALE跨4個週期每次輸入2位元之資料轉換為8位元資料，且附加表示該等8位元資料乃為指令資料Cmd或位址資料Add之2位元資料，而產生10位元資料。又，解串器300經由10個輸出端子將上述10位元資料輸出至多工器220。上述10位元資料例如可於期間MSel之開始時點切換。
又，解串器300具備連接於多工器230之1個輸出端子。解串器300於從外部控制端子/WE輸入之5個週期之資料中之第1週期之資料被輸入起至第2週期之資料被輸入為止之期間(期間MSel之間)，向多工器230之輸入端子/WEh輸出“L”。又，於除此以外之期間(期間S_In之間)，對多工器230之輸入端子/WEh輸出“H”。
動作模式MODEa下，經由多工器220之輸出端子DINh＜7：0＞將經由資料信號輸入輸出端子DQ＜7：0＞輸入之8位元資料輸入至邏輯電路。又，經由多工器220之輸出端子CLEh、ALEh將經由外部控制端子CLE、ALE輸入之賦能信號輸入至邏輯電路。圖示之例中，經由資料信號輸入輸出端子DQ＜7：0＞輸入之8位元資料為指令資料“05h”，且於外部控制端子CLE、ALE之輸入信號為“H、L”之情形時，邏輯電路之輸出信號成為“H”。於除此以外之情形時，邏輯電路之輸出信號成為“L”。
又，於動作模式MODEa下，從外部控制端子/WE輸入之信號從多工器230之輸出端子/WEh'輸出，輸入至鎖存電路210之時脈輸入端子。
於動作模式MODEb下，利用解串器300將經由外部控制端子CLE、ALE輸入之2位元×4個週期之資料與經由外部控制端子/WE輸入之賦能信號轉換為8位元資料信號及賦能信號，並輸入至多工器220之輸入端子。該等資料及信號經由多工器220之輸出端子DINh＜7：0＞、CLEh、ALEh輸入至邏輯電路。圖示之例中，於期間MSel從外部控制端子CLE、ALE輸入“H、L”，且於期間S_In從外部控制端子CLE、ALE輸入指令資料“05h”之情形時，邏輯電路之輸出信號成為“H”。除此以外之情形時，邏輯電路之輸出信號成為“L”。
又，於動作模式MODEb下，輸入至多工器230之輸入端子/WEh之信號從多工器230之輸出端子/WEh'輸出，輸入至鎖存電路210之時脈輸入端子。
圖22及圖23係表示解串器300之局部構成之模式性電路圖。解串器300包含如圖22所示之電路部310、及如圖23所示之電路部320。
電路部310具備5個D觸發器311、及1個D鎖存電路312。第1個D觸發器311之輸出端子連接於第2個D觸發器311之資料輸入端子。同樣，第2個～第4個D觸發器311之輸出端子連接於第3個～第5個D觸發器311之資料輸入端子。第5個D觸發器311之輸出端子連接於D鎖存電路312之資料輸入端子。D鎖存電路312之輸出端子連接於第1個D觸發器311之資料輸入端子。又，該等5個D觸發器311與1個D鎖存電路312之時脈輸入端子連接於外部控制端子/WE。
又，電路部310具備5個D鎖存電路313及5個AND電路314。5個D鎖存電路313之資料輸入端子分別連接於5個D觸發器311之輸出端子。又，對5個D鎖存電路313之時脈輸入端子輸入外部控制端子/WE之反相信號。5個AND電路314之一輸入端子分別連接於5個D鎖存電路313之輸出端子。5個AND電路314之另一輸入端子分別連接於外部控制端子/WE。再者，圖22之例中，將該等5個AND電路314中之4個輸出端子表示為輸出端子WE1～WE4。剩餘之1個輸出端子連接於上述多工器230(圖20)之輸入端子/WEh。
此處，將5個D觸發器311中儲存之資料之初始值設為0，將D鎖存電路312儲存之資料之初始值設為1。此種情形時，以大致固定之步調對外部控制端子/WE輸入“L”及“H”時，隨著外部控制端子/WE之第1週期之輸入，輸出端子WE1之信號成為“H”狀態，輸出端子WE2、WE3、WE4之信號成為“L”狀態。又，隨著第2週期之輸入，輸出端子WE2之信號成為“H”狀態，輸出端子WE1、WE3、WE4之信號成為“L”狀態。又，隨著第3週期之輸入，輸出端子WE3之信號成為“H”狀態，輸出端子WE1、WE2、WE4之信號成為“L”狀態。又，隨著第4週期之輸入，輸出端子WE4之信號成為“H”狀態，輸出端子WE1、WE2、WE3之信號成為“L”狀態。
電路部320具備D鎖存電路321～D鎖存電路324各2個。其中一個D鎖存電路321～D鎖存電路324之資料輸入端子連接於外部控制端子CLE。另一個D鎖存電路321～D鎖存電路324之資料輸入端子連接於外部控制端子ALE。又，2個D鎖存電路321之時脈輸入端子連接於AND電路314之輸出端子WE1。同樣，D鎖存電路322、323、324之時脈輸入端子分別連接於AND電路314之輸出端子WE2、WE3、WE4。
2個D鎖存電路321中儲存有第1週期之外部控制端子CLE、ALE之資料。2個D鎖存電路322中儲存有第2週期之外部控制端子CLE、ALE之資料。2個D鎖存電路323中儲存有第3週期之外部控制端子CLE、ALE之資料。2個D鎖存電路324中儲存有第4週期之外部控制端子CLE、ALE之資料。
[第2實施方式] 其次，參照圖24及圖25，對第2實施方式之半導體記憶裝置之構成進行說明。圖24係表示第2實施方式之記憶體晶粒MD2之構成之模式性方塊圖。圖25係表示記憶體晶粒MD2之局部構成之模式性電路圖。為了方便說明，圖24及圖25中省略一部分構成。
如圖24及圖25所示，本實施方式之半導體記憶裝置基本上構成為與第1實施方式之半導體記憶裝置相同。但，第2實施方式之半導體記憶裝置可經由外部控制端子CLE、ALE輸出狀態資料Stt。如圖25所示，第2實施方式之外部控制端子CLE、ALE連接於輸入電路201及輸出電路202。
又，本實施方式之半導體記憶裝置除能以動作模式MODEa及動作模式MODEb執行動作以外，還能以動作模式MODEc執行動作。
圖26及圖27係用於說明動作模式MODEc下之外部端子之作用之真值表。圖26示出期間MSel內之外部控制端子之作用。圖27示出期間S_In、S_Out內之外部控制端子之作用。
動作模式MODEc下之記憶體晶粒MD2之動作基本上與動作模式MODEb下之記憶體晶粒MD之動作相同。
但，於動作模式MODEc下，不僅可經由外部控制端子CLE、ALE輸入位址資料Add及指令資料Cmd，還可經由外部控制端子CLE、ALE輸出狀態資料Stt。
如圖26所示，於動作模式MODEc之期間MSel，輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”上升為“H”。
又，如圖27所示，於動作模式MODEc之期間S_Out，輸出狀態資料Stt之情形時，控制器晶粒CD例如使外部控制端子/WE之輸入信號下降。伴隨於此，利用輸出電路202從外部控制端子CLE、ALE向控制器晶粒CD輸出狀態資料Stt中之2位元。
圖28係用於說明第2實施方式之記憶體晶粒MD2之動作之模式性波形圖。圖28示出於動作模式MODEc下輸入指令資料Cmd及位址資料Add時之波形。
圖28之例中，以大致固定之步調對外部控制端子/WE輸入“L”及“H”。又，將於特定之時點，外部控制端子/WE之輸入信號從一次下降後至又一次下降為止之期間表示上述之期間MSel。又，將外部控制端子/WE之輸入信號於期間MSel結束時下降後，至外部控制端子/WE之輸入信號下降4次為止之期間表示為期間S_In或期間S_Out。
動作模式MODEc下，於期間MSel，控制器晶粒CD對記憶體晶粒MD2輸入指定指令資料Cmd或位址資料Add之輸入之輸入輸出資料選擇信號之情形時，緊隨其後之期間成為期間S_In。另一方面，於期間MSel，控制器晶粒CD對記憶體晶粒MD2輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號之情形時，緊隨其後之期間成為期間S_Out。
於期間S_Out輸出之狀態資料Stt例如可為與動作模式MODEa或動作模式MODEb下執行狀態讀取時輸出之狀態資料Stt相同之8位元資料。此種情形時，狀態資料Stt可以分4個週期每次輸出2位元。
圖29係表示於動作模式MODEc下執行讀出動作及資料輸出動作時之情況之模式性時序圖。圖29之例中，記憶體晶粒MD2被設定為動作模式MODEc。
圖29所例示之動作基本上與參照圖19所作說明之動作相同。但，圖29之例中，於執行狀態讀取時，對外部控制端子CLE、ALE輸入“L、L”。又，狀態資料Stt並非從資料信號輸入輸出端子DQ＜7：0＞輸出，而是從外部控制端子CLE、ALE輸出。又，於對平面PLN0進行資料輸出動作之期間，進行狀態讀取及狀態資料Stt之輸出，進而，開始旨在執行針對平面PLN1之資料輸出動作之指令集之輸入。
再者，與外部控制端子CLE、ALE連接之輸出電路202(圖25)於動作模式MODEc下被驅動。該等輸出電路202於動作模式MODEa、MODEb下可不被驅動。
[可應用於第2實施方式之記憶體晶粒MD2之電路] 對於第2實施方式之記憶體晶粒MD2，於選擇了動作模式MODEc之情形時，將8位元之狀態資料Stt轉換為2位元×4個週期之資料後輸出。此種功能例如可藉由如圖30所示之電路實現。圖30係表示記憶體晶粒MD2之局部構成例之模式性電路圖。
圖30所示之電路具備串聯器331、及2個開關電路332。
串聯器331具備8個第1輸入端子及1個第2輸入端子。對第1輸入端子分別輸入構成8位元之狀態資料Stt之8位元資料FDATA＜7：0＞中之1位。第2輸入端子由外部控制端子/WE進行輸入。串聯器331根據外部控制端子/WE之輸入，將8位元資料FDATA＜7：0＞轉換為2位元資料FDATA2＜1：0＞，跨4個週期依序輸出。
2個開關電路332分別對應於外部控制端子CLE、ALE而設置。開關電路332之輸出端子連接於外部控制端子CLE或外部控制端子ALE。開關電路332之輸入端子連接於串聯器331之輸出端子。開關電路332根據閘極信號S332之輸入，輸出輸入信號。閘極信號S332例如係外部控制端子/WE為“L”狀態，期間S_Out(圖28)之第1週期，於期間MSel對外部控制端子CLE、ALE輸入“L、L”，選擇動作模式MODEc，且選擇記憶體晶粒MD2之情形時，成為“H”狀態。
[第3實施方式] 其次，參照圖31，對第3實施方式之半導體記憶裝置之構成進行說明。圖31係表示第3實施方式之記憶體晶粒MD3之構成之模式性方塊圖。為了方便說明，圖31中省略一部分構成。
如圖31所示，本實施方式之半導體記憶裝置基本上構成為與第2實施方式之半導體記憶裝置相同。但，如圖31所示，本實施方式之輸入輸出控制電路I/O具備壓縮、展開電路C10。壓縮、展開電路C10從狀態暫存器STR中之狀態資料Stt抽選必要之資訊並輸出。
第3實施方式中，於動作模式MODEc之期間S_Out輸出之狀態資料Stt與於動作模式MODEa或動作模式MODEb下執行狀態讀取時輸出之狀態資料Stt不同。
例如，本實施方式中，於期間S_Out中輸出之狀態資料Stt例如如圖32所示，可為表示所選擇之記憶體晶粒MD3中包含之2個平面PLN0、PLN1之就緒/忙碌狀態之2位元資料。又，例如，於記憶體晶粒MD3包含4個或其以上之平面PLN之情形時，狀態資料Stt例如可為表示記憶體晶粒MD3中包含之複數個平面PLN之就緒/忙碌狀態之複數個位元之資料。此種情形時，狀態資料Stt可分複數個週期每次輸出2位元。
又，本實施方式中，於期間S_Out中輸出之狀態資料Stt例如可為表示由控制器晶粒CD控制之所有記憶體晶粒MD3之就緒/忙碌狀態之複數個位元之資料。例如如圖2及圖3所例示，當8個記憶體晶粒MD3之複數個焊墊電極P分別經由接合線B相互連接，由控制器晶粒CD控制8個記憶體晶粒MD3之情形時，狀態資料Stt例如亦可為表示這8個記憶體晶粒MD3之就緒/忙碌狀態之8位元資料。此種情形時，可按照與晶片位址對應之順序，將各記憶體晶粒MD3之狀態資料Stt分4個週期每次輸出2位元。更具體來說，例如於第1週期，第1個記憶體晶粒MD3從外部控制端子CLE輸出就緒/忙碌狀態，與此同時，第2個記憶體晶粒MD3從外部控制端子ALE輸出就緒/忙碌狀態。同樣，於第2週期，第3個記憶體晶粒MD3從外部控制端子CLE輸出就緒/忙碌狀態，與此同時，第4個記憶體晶粒MD3從外部控制端子ALE輸出就緒/忙碌狀態。於第3週期，第5個記憶體晶粒MD3從外部控制端子CLE輸出就緒/忙碌狀態，與此同時，第6個記憶體晶粒MD3從外部控制端子ALE輸出就緒/忙碌狀態。於第4週期，第7個記憶體晶粒MD3從外部控制端子CLE輸出就緒/忙碌狀態，與此同時，第8個記憶體晶粒MD3從外部控制端子ALE輸出就緒/忙碌狀態。又，該情形時，各記憶體晶粒MD3使未輸出狀態資料Stt之外部控制端子ALE及/或CLE成為不受理來自外部之信號之狀態。
[第4實施方式] 其次，參照圖33及圖34，對第4實施方式之半導體記憶裝置之構成進行說明。圖33及圖34係表示第4實施方式之記憶體晶粒MD4之構成之模式性方塊圖。為了方便說明，圖33及圖34中省略一部分構成。
如圖33所示，本實施方式之半導體記憶裝置基本上構成為與第1實施方式～第3實施方式中任一實施方式之半導體記憶裝置相同。
但，如圖33所示，第4實施方式之邏輯電路CTR具備內部位址切換電路C20。例如如圖34所示，內部位址切換電路C20相應於觸發信號TGR1或觸發信號TGR2之輸入，將位址暫存器ADR中之區域RADR1所儲存之位址資料Add傳輸至位址暫存器ADR中之區域RADR2。再者，區域RADR2例如亦可為儲存與經由資料信號輸入輸出端子DQ＜7：0＞輸入輸出之資料對應之位址資料Add之區域。又，區域RADR1例如亦可為儲存與經由外部控制端子CLE、ALE輸入輸出之資料對應之位址資料Add之區域。
又，本實施方式之半導體記憶裝置除能以動作模式MODEa、MODEb、MODEc執行動作以外，還能以動作模式MODEd執行動作。
例如，如圖2及圖3所示，複數個記憶體晶粒MD之複數個焊墊電極P有時分別經由接合線B相互連接。例如，於對如此使焊墊電極P相互連接之複數個記憶體晶粒MD4中之一個執行資料輸出動作之過程中，有時會對另一記憶體晶粒MD4執行指令集之輸入。此種情形時，當於指令集之輸入結束之時點反映出位址資料時，擔心於資料輸出動作之執行中位址資料會切換，而無法適宜地輸出用戶資料Dat。
因此，第4實施方式之半導體記憶裝置中，控制器晶粒CD檢測到資料輸出動作結束，對記憶體晶粒MD4輸入上述觸發信號TGR1、TGR2。
圖35係用於說明動作模式MODEd下之外部端子之作用之真值表。圖35示出期間MSel內之外部控制端子之作用。
動作模式MODEd下之記憶體晶粒MD4之動作基本上構成為與動作模式MODEc下之記憶體晶粒MD2、MD3之動作相同。
但，動作模式MODEd下，於期間MSel，可輸入觸發信號TGR1、TGR2。
於輸入觸發信號TGR1之情形時，控制器晶粒CD例如於對外部控制端子CLE、ALE輸入“H”之狀態下，使外部控制端子/WE從“L”上升為“H”。
於輸入觸發信號TGR2之情形時，控制器晶粒CD例如於對外部控制端子/WE輸入“H”之狀態下，使外部控制端子/CE從“H”下降為“L”。
圖36及圖37係表示於動作模式MODEd下執行資料輸出動作時之情況之模式性時序圖。圖36及圖37之例中，記憶體晶粒MD4被設定為動作模式MODEd。
圖36及圖37之例中，首先，經由外部控制端子CLE、ALE輸入指令資料“78h”及位址資料Add。指令資料“78h”係指示狀態讀取之指令資料。該指令集中包含之位址資料Add包含作為資料輸出動作對象之記憶體晶粒MD4(LUN0)之資訊作為上述晶片位址。隨著指令資料“78h”之輸入，執行狀態讀取，經由外部控制端子CLE、ALE輸出狀態資料Stt。
其次，經由外部控制端子CLE、ALE依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。該位址資料Add包含作為資料輸出動作對象之記憶體晶粒MD4(LUN0)之資訊作為上述晶片位址。
於特定之待機時間後，控制器晶粒CD切換(觸發)外部控制端子/RE、RE之輸入信號。藉此，開始針對記憶體晶粒MD4(LUN0)之資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料“DataOut”。
又，圖36之例中，於對記憶體晶粒MD4(LUN0)執行資料輸出動作之期間，經由外部控制端子CLE、ALE輸入指令資料“78h”及位址資料Add。該位址資料Add包含作為資料輸出動作對象之記憶體晶粒MD4(LUN1)之資訊，作為上述晶片位址。隨著指令資料“78h”之輸入，執行狀態讀取，經由外部控制端子CLE、ALE輸出狀態資料Stt。
其次，經由外部控制端子CLE、ALE依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”。該位址資料Add包含作為資料輸出動作對象之記憶體晶粒MD4(LUN1)之位址等，作為上述晶片位址。該等資料之輸入亦於對記憶體晶粒MD4(LUN0)執行資料輸出動作之期間，即，控制器晶粒CD切換(觸發)外部控制端子/RE、RE之輸入信號之期間執行。此處，於如上所述使記憶體晶粒MD4(LUN0)及記憶體晶粒MD4(LUN1)之複數個焊墊電極P分別經由接合線B相互連接之情形時，外部控制端子/RE、RE亦分別連接。因此，對記憶體晶粒MD4(LUN0)進行資料輸出動作之期間，當切換(觸發)記憶體晶粒MD4(LUN0)之外部控制端子/RE、RE之輸入信號時，記憶體晶粒MD4(LUN1)之外部控制端子/RE、RE之輸入信號亦會切換(觸發)。但是，如圖34所示，第4實施方式之邏輯電路CTR之內部位址切換電路C20只要無觸發信號TGR1或觸發信號TGR2之輸入，則不將位址暫存器ADR中之區域RADR1所儲存之位址資料Add傳輸至位址暫存器ADR中之區域RADR2。因此，即便於經由外部控制端子CLE、ALE依序輸入指令資料“05h”、位址資料Add及指令資料“E0h”後，只要無觸發信號TGR1或觸發信號TGR2之輸入，則即便外部控制端子/RE、RE之輸入信號切換(觸發)，記憶體晶粒MD4(LUN1)亦不會從資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料。因此，可避免從記憶體晶粒MD4(LUN0)之資料信號輸入輸出端子DQ＜7：0＞與記憶體晶粒MD4(LUN1)之資料信號輸入輸出端子DQ＜7：0＞同時輸出用戶資料。
其次，於對記憶體晶粒MD4(LUN0)之資料輸出動作結束後，輸入上述觸發信號TGR1、TGR2之任一個。然後，控制器晶粒CD切換(觸發)外部控制端子/RE、RE之輸入信號。藉此，開始針對記憶體晶粒MD4(LUN1)之資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出用戶資料“DataOut”。
再者，第4實施方式中，可藉由各種方法執行狀態讀取。例如，第4實施方式中，可藉由與第1實施方式～第3實施方式中之任一實施方式之記憶體晶粒相同之方法執行狀態讀取。又，第4實施方式中，如圖38所示，亦可藉由狀態讀取，輸出資料S00、S01、S10、S11、S20、S21、S30、S31。該等資料S00、S01、S10、S11、S20、S21、S30、S31亦可分別表示第1個記憶體晶粒MD4之平面PLN0之就緒/忙碌狀態、第1個記憶體晶粒MD4之平面PLN1之就緒/忙碌狀態、第2個記憶體晶粒MD4之平面PLN0之就緒/忙碌狀態、第2個記憶體晶粒MD4之平面PLN1之就緒/忙碌狀態、第3個記憶體晶粒MD4之平面PLN0之就緒/忙碌狀態、第3個記憶體晶粒MD4之平面PLN1之就緒/忙碌狀態、第4個記憶體晶粒MD4之平面PLN0之就緒/忙碌狀態、及第4個記憶體晶粒MD4之平面PLN1之就緒/忙碌狀態。
[另一實施方式] 以上，對第1實施方式～第4實施方式之半導體記憶裝置進行了說明。然而，以上說明僅為例示，可適當調整具體構成、動作等。
例如，以上說明之構成、動作等亦可適當組合而使用。例如如圖39所例示，亦可選擇動作模式MODEa而使記憶體晶粒動作，選擇動作模式MODEc而使記憶體晶粒動作，進而，亦可再次選擇動作模式MODEa而使記憶體晶粒動作。又，例如，緊隨電源接通之後，將記憶體晶粒之動作模式設定為MODEa，根據指令集等之輸入來切換動作模式。
又，以上說明中，於動作模式MODEb、MODEc、MODEd下，利用外部控制端子CLE、ALE進行2位元資料之輸入輸出。然而，此種方法僅為例示，具體方法可適當調整。例如，於動作模式MODEb、MODEc、MODEd下，亦可利用其他端子(例如，參照圖4等所作說明之外部控制端子/WP等)等，進行3位以上資料之輸入輸出。又，亦可從包含外部控制端子CLE、ALE之端子中選擇1個或2個端子，進行1位或2位元資料之輸入輸出。
[其他] 對本發明之若干個實施方式進行了說明，該等實施方式係作為示例提出，並非意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。
相關申請案 本申請案享有以日本專利申請案2021-57290號(申請日：2021年3月30日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 20:主機 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 100:半導體基板 101:絕緣層 110:導電層 112:半導體層 120:半導體柱 121:雜質區域 125:絕緣層 130:閘極絕緣膜 200:電路部 201:輸入電路 202:輸出電路 210:鎖存電路 220, 230:多工器 300:解串器 310:電路部 311:D觸發器 312:D鎖存電路 313:D鎖存電路 314:AND電路 320:電路部 321～324:D鎖存電路 331:串聯器 332:開關電路 ADR:位址暫存器 B:接合線 BL:位元線 BLK:記憶體區塊 BLKSEL:區塊選擇線 C10:壓縮,展開電路 C20:內部位址切換電路 Cb:接點 CC:接點 CD:控制器晶粒 CG:配線 Ch:接點 CM0, CM1:快取記憶體 CMR:指令暫存器 COLD:行解碼器 CTR:邏輯電路 DB:匯流排配線 DINh＜7：0＞, CLEh, ALEh:輸出端子 DQ＜7：0＞:資料信號輸入輸出端子 DQ0～DQ7:資料信號輸入輸出端子 DQS, /DQS:資料選通信號輸入輸出端子 FR:特徵暫存器 I/O:控制電路 MC:記憶胞 MCA:記憶胞陣列 MCA0, MCA1:記憶胞陣列 MD:記憶體晶粒 MD2:記憶體晶粒 MD3:記憶體晶粒 MD4:記憶體晶粒 MPX:多工器 MS:記憶體串 MSB:安裝基板 P:焊墊電極 PC:周邊電路 PLN0, PLN1:平面 RADR1:區域 RADR2:區域 RD0, RD1:列解碼器 RY//BY:端子 SA:感測放大器 SA0, SA1:感測放大器 SAM0, SAM1:感測放大器模組 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SL:源極線 SQC:定序器 ST:區塊間絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 TCT:資料輸出時點調整部 Tr:電晶體 VG:電壓產生電路 WL:字元線 XDL0, XDL1:鎖存電路 /CE, ALE, CLE, /WE, /RE, RE, /WP:外部控制端子 /WEh':輸出端子 /WEh:輸入端子
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。 圖2係表示記憶體系統10之構成例之模式性側視圖。 圖3係表示記憶體系統10之構成例之模式性俯視圖。 圖4係表示記憶體晶粒MD之構成之模式性方塊圖。 圖5係表示記憶體晶粒MD之局部構成之模式性電路圖。 圖6係表示記憶體晶粒MD之局部構成之模式性立體圖。 圖7係表示記憶體晶粒MD之局部構成之模式性電路圖。 圖8係表示記憶體晶粒MD之局部構成之模式性電路圖。 圖9係用於說明動作模式MODEa之模式性圖。 圖10係用於說明動作模式MODEb之模式性圖。 圖11係用於說明動作模式MODEa之真值表。 圖12係用於說明動作模式MODEb之真值表。 圖13係用於說明動作模式MODEb之真值表。 圖14係用於說明動作模式MODEa之模式性波形圖。 圖15係用於說明動作模式MODEb之模式性波形圖。 圖16係用於說明動作模式MODEa之模式性時序圖。 圖17係用於說明動作模式MODEa之模式性時序圖。 圖18係用於說明動作模式MODEb之模式性時序圖。 圖19係用於說明動作模式MODEb之模式性時序圖。 圖20係表示記憶體晶粒MD之局部構成例之模式性電路圖。 圖21係用於說明記憶體晶粒MD之動作方法之模式性波形圖。 圖22係表示記憶體晶粒MD之局部構成例之模式性電路圖。 圖23係表示記憶體晶粒MD之局部構成例之模式性電路圖。 圖24係表示第2實施方式之記憶體晶粒MD2之構成之模式性方塊圖。 圖25係表示記憶體晶粒MD2之局部構成之模式性電路圖。 圖26係用於說明動作模式MODEc之真值表。 圖27係用於說明動作模式MODEc之真值表。 圖28係用於說明記憶體晶粒MD2之動作之模式性波形圖。 圖29係用於說明記憶體晶粒MD2之動作之模式性波形圖。 圖30係表示記憶體晶粒MD2之局部構成例之模式性電路圖。 圖31係表示第3實施方式之記憶體晶粒MD3之構成之模式性方塊圖。 圖32係用於說明記憶體晶粒MD3之動作之模式性波形圖。 圖33係表示第4實施方式之記憶體晶粒MD4之構成之模式性方塊圖。 圖34係表示記憶體晶粒MD4之構成之模式性方塊圖。 圖35係用於說明動作模式MODEd之真值表。 圖36係用於說明記憶體晶粒MD4之動作之模式性波形圖。 圖37係用於說明記憶體晶粒MD4之動作之模式性波形圖。 圖38係用於說明記憶體晶粒MD4之動作之模式性波形圖。 圖39係用於說明另一實施方式之記憶體晶粒之動作之模式性波形圖。
ALE,CLE:外部控制端子
PLN0,PLN1:平面

Claims (20)

  1. 一種半導體記憶裝置，其具備： 第1焊墊，其接收第1信號； 第2焊墊，其接收第2信號； 第1記憶胞陣列，其具備複數個第1記憶體串，上述複數個第1記憶體串各自具備複數個第1記憶胞電晶體； 第1感測放大器，其連接於上述第1記憶胞陣列； 第1資料暫存器，其連接於上述第1感測放大器，可儲存從上述第1記憶胞陣列讀出之資料；及 控制電路，其可執行以上述第1記憶胞陣列為對象之動作；且 於第1模式下，經由上述第1焊墊取得指示上述動作之指令集； 於第2模式下，經由上述第2焊墊取得指示上述動作之上述指令集。
  2. 如請求項1之半導體記憶裝置，其具備接收第3信號之第3焊墊， 上述第1焊墊設有複數個， 於上述第1模式下，經由複數個上述第1焊墊取得指示上述動作之上述指令集， 於上述第2模式下，經由上述第2焊墊及上述第3焊墊取得指示上述動作之上述指令集。
  3. 如請求項2之半導體記憶裝置，其中 上述指令集包含指令資料及位址資料， 於上述第1模式下， 當輸入至上述第2焊墊之上述第2信號為第1位準，且， 輸入至上述第3焊墊之上述第3信號為不同於上述第1位準之第2位準時， 取得輸入至上述第1焊墊之上述第1信號作為上述指令資料； 當輸入至上述第2焊墊之上述第2信號為上述第2位準，且， 輸入至上述第3焊墊之上述第3信號為上述第1位準時， 取得輸入至上述第1焊墊之上述第1信號作為上述位址資料。
  4. 如請求項1之半導體記憶裝置，其具備接收第4信號之第4焊墊， 於上述第1模式下，與上述第4信號同步地，經由上述第1焊墊取得指示上述動作之上述指令集， 於上述第2模式下，與上述第4信號同步地，經由上述第2焊墊取得指示上述動作之上述指令集。
  5. 如請求項1之半導體記憶裝置，其具備： 第1接收器及第1驅動器，其等與上述第1焊墊連接；及 第2接收器及第2驅動器，其等與上述第2焊墊連接； 於上述第1模式下，驅動上述第1接收器、上述第1驅動器及上述第2接收器，停止驅動上述第2驅動器， 於上述第2模式下，驅動上述第1接收器、上述第1驅動器、上述第2接收器及上述第2驅動器。
  6. 如請求項2之半導體記憶裝置，其具備： 第1接收器及第1驅動器，其等與上述第1焊墊連接； 第2接收器及第2驅動器，其等與上述第2焊墊連接；及 第3接收器及第3驅動器，其等與上述第3焊墊連接； 於上述第1模式下，驅動上述第1接收器、上述第1驅動器、上述第2接收器及上述第3接收器，停止驅動上述第2驅動器及上述第3驅動器， 於上述第2模式下，驅動上述第1接收器、上述第1驅動器、上述第2接收器、上述第2驅動器、上述第3接收器及上述第3驅動器。
  7. 如請求項1之半導體記憶裝置，其具備指令暫存器，該指令暫存器可儲存從上述第1焊墊及上述第2焊墊輸入之資料， 上述第2焊墊經由解串器而連接於上述指令暫存器。
  8. 如請求項2之半導體記憶裝置，其具備指令暫存器，該指令暫存器可儲存從上述第1焊墊、上述第2焊墊及上述第3焊墊輸入之資料， 上述第2焊墊及上述第3焊墊經由解串器而連接於上述指令暫存器。
  9. 如請求項1之半導體記憶裝置，其中 於電源接通後設定為上述第1模式， 根據指示設定為上述第2模式之上述指令集之輸入，而設定為上述第2模式。
  10. 如請求項1之半導體記憶裝置，其中 上述控制電路可執行： 讀出動作，其從上述第1記憶胞陣列讀出資料並儲存於上述第1資料暫存器；及 資料輸出動作，其輸出上述第1資料暫存器中儲存之資料。
  11. 如請求項1之半導體記憶裝置，其具備： 第2記憶胞陣列，其具備複數個第2記憶體串，上述複數個第2記憶體串各自具備複數個第2記憶胞電晶體； 第2感測放大器，其連接於上述第2記憶胞陣列；及 第2資料暫存器，其連接於上述第2感測放大器，可儲存從上述第2記憶胞陣列讀出之資料； 於上述第2模式下， 在從上述第1焊墊輸出上述第1資料暫存器中儲存之資料之期間， 受理指示輸出上述第2資料暫存器中儲存之資料的上述指令集。
  12. 如請求項1之半導體記憶裝置，其具有接收第5信號之第5焊墊， 於上述第2模式下， 在受理指示輸出上述第1資料暫存器中儲存之資料的上述指令集後，且 執行輸出開始動作後， 相應於輸入至上述第5焊墊之上述第5信號被觸發，而從上述第1焊墊輸出資料； 在受理指示輸出上述第1資料暫存器中儲存之資料之上述指令集後，且 執行上述輸出開始動作前， 即便輸入至上述第5焊墊之上述第5信號被觸發，亦不從上述第1焊墊輸出資料。
  13. 如請求項12之半導體記憶裝置，其具有接收第6信號之第6焊墊， 於上述第2模式下之上述輸出開始動作中，觸發對上述第6焊墊輸入之上述第6信號。
  14. 如請求項1之半導體記憶裝置，其具備狀態暫存器，該狀態暫存器保持表示上述第1記憶胞陣列之動作狀態之狀態資料， 於上述第1模式下，經由上述第1焊墊發送上述狀態資料， 於第3模式下，經由上述第2焊墊發送上述狀態資料。
  15. 一種半導體記憶裝置，其具備： 第1焊墊，其發送第7信號； 第2焊墊，其發送第8信號； 第1記憶胞陣列，其具備複數個第1記憶體串，上述複數個第1記憶體串各自具備複數個第1記憶胞電晶體； 第1感測放大器，其連接於上述第1記憶胞陣列； 第1資料暫存器，其連接於上述第1感測放大器，可儲存從上述第1記憶胞陣列讀出之資料； 控制電路，其可執行以上述第1記憶胞陣列為對象之動作；及 狀態暫存器，其保持表示上述第1記憶胞陣列之動作狀態之狀態資料；且 於第1模式下，經由上述第1焊墊發送上述狀態資料， 於第3模式下，經由上述第2焊墊發送上述狀態資料。
  16. 如請求項15之半導體記憶裝置，其具備發送第9信號之第3焊墊， 上述第1焊墊設有複數個， 於上述第1模式下，經由複數個上述第1焊墊發送上述狀態資料， 於上述第3模式下，經由上述第2焊墊及上述第3焊墊發送上述狀態資料。
  17. 如請求項16之半導體記憶裝置，其中 上述第2焊墊接收第2信號， 上述第3焊墊接收第3信號， 於上述第1模式下， 當輸入至上述第2焊墊之上述第2信號為第1位準，且， 輸入至上述第3焊墊之上述第3信號為上述第1位準時， 從上述第1焊墊輸出上述狀態資料作為上述第7信號。
  18. 如請求項15之半導體記憶裝置，其具備接收第4信號之第4焊墊， 於上述第1模式下，與上述第4信號同步地，經由上述第1焊墊發送上述狀態資料， 於上述第3模式下，與上述第4信號同步地，經由上述第2焊墊發送上述狀態資料。
  19. 如請求項15之半導體記憶裝置，其具備： 第1接收器及第1驅動器，其等與上述第1焊墊連接；及 第2接收器及第2驅動器，其等與上述第2焊墊連接； 於上述第1模式下，驅動上述第1接收器、上述第1驅動器及上述第2接收器，停止驅動上述第2驅動器， 於上述第3模式下，驅動上述第1接收器、上述第1驅動器、上述第2接收器及上述第2驅動器。
  20. 如請求項15之半導體記憶裝置，其中 上述第2焊墊經由串聯器而連接於上述狀態暫存器。
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